KR20190003283A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

제1 개구부가 기판 내에 형성되어 있는 디바이스 및 그 제조 공정이 제공된다. 제1 개구부는 제2 에칭 공정을 이용하여 제2 개구부로 재성형된다. 제2 에칭 공정은 중성 이온을 사용하는 라디칼 에칭에 의해 수행된다. 이 경우, 기판 푸시(substrate push)가 감소한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스는 예컨대, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연 또는 유전체층, 전도층, 및 반도체 재료층을 순차적으로 적층하고 그 위에 회로 구성요소 및 소자를 형성하기 위해 리소그래피를 이용해 다양한 재료층을 패터닝함으로써 제작된다.
반도체 산업은 소정의 면적 내에 더 많은 구성요소를 집적시키기 위해 최소 피처(feature) 사이즈를 지속적으로 축소시킴으로써 다양한 전자 구성요소(예, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도를 계속해서 높이고 있다. 그러나, 최소 피처 사이즈가 축소됨에 따라, 해결해야만 하는 추가 문제가 발생한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a와 도 1b는 일부 실시형태에 따른 finFET 디바이스를 도시하고 있다.
도 2는 일부 실시형태에 따른 핀에서의 제1 개구부의 형성을 도시하고 있다.
도 3a 내지 도 3c는 일부 실시형태에 따른 핀에서의 제2 개구부의 형성을 도시하고 있다.
도 4는 일부 실시형태에 따른 제2 개구부의 깊이 하중(depth loading)을 도시하고 있다.
도 5는 일부 실시형태에 따른 대체 게이트 공정을 도시하고 있다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
이제 도 1a와 도 1b(도 1b는 도 1a의 선 B-B'를 따른 단면도를 도시함)를 참조하면, finFET 디바이스(예, PMOSFET 또는 NMOSFET) 등의 반도체 디바이스(100)의 투시도가 도시되고 있다. 일 실시형태에 있어서, 반도체 디바이스(100)는 제1 트렌치(103)가 형성되어 있는 기판(101)을 포함한다. 기판(101)은 SOI(silicon-on-insulator), 스트레인형(strained) SOI, 및 실리콘 게르마늄 온 절연체 등의 다른 기판이 사용될 수도 있지만, 실리콘 기판일 수 있다. 기판(101)은 다른 실시형태에서는 n타입 반도체일 수도 있지만, p타입 반도체일 수 있다.
제1 트렌치(103)는 제1 격리 영역(105)의 궁극적인 형성에 있어서 초기 단계로서 형성될 수 있다. 제1 트렌치(103)는 적절한 에칭 공정과 함께 마스킹층(도 1a에 별도로 도시되지 않음)을 사용하여 형성될 수 있다. 예를 들어, 마스킹층은 화학적 기상 증착(CVD) 등의 공정을 통해 형성된 실리콘 질화물을 포함하는 하드 마스크일 수도 있지만, 산화물, 산질화물, 실리콘 탄화물, 이들의 조합 등의 다른 재료, 및 플라즈마 강화 화학적 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 또는 심지어 실리콘 산화물 형성에 이어지는 질화(nitridation) 등의 다른 공정이 사용될 수도 있다. 형성되었다면, 마스킹층은 제1 트렌치(103)를 형성하기 위해 제거될 기판(101)의 부분들을 노출시키도록 적절한 포토리소그래피 공정을 통해 패터닝될 수 있다.
그러나, 당업자라면 마스킹층을 형성하기 위한 전술한 공정 및 재료가, 제1 트렌치(103)의 형성을 위해 기판(101)의 일부를 노출시키면서 기판(101)의 다른 부분을 보호하는데 사용될 수 있는 유일한 방법이 아니라는 것을 인식할 것이다. 포토레지스트의 패터닝 및 현상 등의 임의의 적절한 공정이, 제1 트렌치(103)를 형성하기 위해 제거될 기판(101)의 부분을 노출시키는데 사용될 수도 있다. 이러한 모든 방법은 본 실시형태의 범위에 포함되는 것이 전적으로 의도된다.
마스킹층이 형성되어 패터닝되었다면, 기판(101)에 제1 트렌치(103)가 형성된다. 노출된 기판(101)은 기판(101)에 제1 트렌치(103)를 형성하기 위해, 임의의 적절한 공정이 사용될 수도 있지만, 반응성 이온 에칭(RIE) 등의 적절한 공정을 통해 제거될 수 있다. 일 실시형태에 있어서, 제1 트렌치(103)는 기판(101)의 표면으로부터 약 5,000 Å 미만의 깊이, 예컨대 약 2,500 Å를 갖도록 형성될 수 있다.
그러나, 당업자라면, 제1 트렌치(103)를 형성하기 위한 전술한 공정은 하나의 가능한 공정일 뿐이며, 유일한 실시형태인 것이 의도되지 않는다. 오히려, 제1 트렌치(103)를 형성할 수 있는 임의의 적절한 공정이 사용될 수도 있으며, 임의 수의 마스킹 및 제거 단계를 포함한 임의의 적절한 공정이 사용될 수도 있다.
제1 트렌치(103)의 형성과 아울러, 마스킹 및 에칭 공정은 기판(101)의 제거되지 않은 부분으로부터 핀(107)을 추가로 형성한다. 편의상, 도면에는 점선으로 핀(107)이 기판(101)으로부터 분리되는 것으로 도시하였지만, 분리의 물리적 표시는 존재할 수도 있고 존재하지 않을 수도 있다. 이들 핀(107)은 후술하는 바와 같이, 멀티게이트 FinFET 트랜지스터의 채널 영역을 형성하는데 사용될 수 있다. 도 1a는 기판(101)으로부터 형성된 3개의 핀(107)만을 도시하지만, 임의 개의 핀(107)이 이용될 수도 있다.
핀(107)은 기판(101)의 표면에서 약 5 nm와 약 80 nm 사이의 폭, 예컨대 약 30 nm의 폭을 갖도록 형성될 수 있다. 또한, 핀(107)은 약 10 nm와 약 100 nm 사이의 거리, 예컨대 약 50 nm의 거리만큼 서로 이격될 수 있다. 이런 식으로 핀(107)을 이격시킴으로써, 핀(107)은 여전히 공통 게이트(이하에서 더 설명함)을 공유할 정도로 가까우면서 각각 개별 채널 영역을 형성할 수 있다.
제1 트렌치(103) 및 핀(107)이 형성되었으면, 제1 트렌치(103)는 유전체 재료로 충전될 수 있고, 이 유전체 재료는 제1 격리 영역(105)을 형성하도록 제1 트렌치(103) 내에서 리세싱될 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(HDP) 산화물 등일 수 있다. 유전체 재료는, 화학적 기상 증착(CVD) 방법(예, HARP 공정), 고밀도 플라즈마 CVD 방법, 또는 당업계에 공지되어 있는 다른 적절한 방법을 이용하여, 제1 트렌치(103)의 선택적인 세정 및 라이닝 후에, 형성될 수 있다.
제1 트렌치(103)는, 유전체 재료로 제1 트렌치(103) 및 기판(101)을 과충전(overfilling)한 다음 화학적 기계 연마(CMP), 에칭, 이들의 조합 등과 같은 적절한 공정을 통해 제1 트렌치(103) 및 핀(107) 외부의 과잉 재료를 제거함으로써, 충전될 수 있다. 일 실시형태에 있어서, 제거 공정은 핀(107) 위에도 위치한 임의의 유전체 재료를 제거하여, 유전체 재료의 제거로 추가 처리 단계에서 핀(107)의 표면을 노출시킬 것이다.
제1 트렌치(103)가 유전체 재료로 충전되었으면, 유전체 재료는 핀(107)의 표면으로부터 리세싱되어 없어질 수 있다. 리세싱은 핀(107)의 상면에 인접한 핀(107)의 측벽의 적어도 일부를 노출시키도록 수행될 수 있다. 유전체 재료는 핀(107)의 상면을 HF 등의 에칭제에 침지함으로써 습식 에칭을 이용해 리세싱될 수 있지만, H2 등의 다른 에칭제, 및 반응성 이온 에칭, NH3/NF3 등의 에칭제를 이용한 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 세정 등의 다른 방법도 사용될 수 있다. 유전체 재료는 약 300 Å와 약 700Å 사이, 예컨대 500 Å의 핀 높이를 형성하도록 핀(107)의 표면로부터 일정 거리로 리세싱될 수 있다. 또한, 리세싱은 핀(107)이 추가 처리를 위해 노출되는 것을 보장하기 위해 핀(107) 위에 위치한 임의의 잔여 유전체 재료도 제거할 수 있다.
그러나, 당업자라면 전술한 단계들이 유전체 재료를 충전하여 리세싱하는데 사용되는 전체 공정 흐름의 단지 일부일 수 있다는 것을 알 것이다. 예를 들어, 라이닝 단계, 세정 단계, 어닐링 단계, 갭 충전 단계, 이들의 조합 등도 유전체 재료로 제1 트렌치(103)를 형성하여 충전하는데 이용될 수 있다. 가능한 공정 단계 모두가 본 실시형태의 범위에 포함되는 것이 전적으로 의도된다.
제1 격리 영역(105)이 형성된 후에, 더미 게이트 유전체(109) 및 더미 게이트 유전체(109) 위의 더미 게이트 전극(111)이 각각의 핀(107) 위에 형성될 수 있다. 일 실시형태에 있어서, 더미 게이트 유전체(109)는 열산화, 화학적 기상 증착, 스퍼터링, 또는 더미 유전체를 형성하기 위해 당업계에 공지되어 사용되는 기타 방법에 의해 형성될 수도 있다. 게이트 유전체 형성 기술에 따라, 핀(107)의 최상부(top)에서의 더미 게이트 유전체(109) 두께는 핀(107)의 측벽 상의 게이트 유전체 두께와 다를 수도 있다.
더미 게이트 유전체(109)는 약 3 옹스트롬 내지 약 100 옹스트롬의 범위의 두께, 예컨대 약 10 옹스트롬의 두께를 갖는 실리콘 이산화물 또는 실리콘 산질화물 등의 재료를 포함할 수 있다. 더미 게이트 유전체(109)는 약 0.5 옹스트롬 내지 약 100 옹스트롬, 예컨대 약 10 옹스트롬 이하의 등가의 산화막 두께를 갖는, 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합 등의 고유전율(하이k) 재료(예, 약 5보다 큰 비유전율을 갖는 재료)로 형성될 수 있다. 또한, 실리콘 이산화물, 실리콘 산질화물, 및/또는 하이k 재료의 임의의 조합도 더미 게이트 유전체(109)에 사용될 수 있다.
더미 게이트 전극(111)은 전도성 재료를 포함할 수 있으며, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등을 포함한 그룹에서 선택될 수 있다. 더미 게이트 전극(111)은 화학적 기상 증착(CVD), 스퍼터 퇴적, 또는 전도성 재료를 퇴적하기 위해 당업계에 공지되어 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 전극(111)의 두께는 약 5 Å 내지 약 200 Å의 범위 내에 있을 수 있다. 더미 게이트 전극(111)의 상면은 비평면형 상면을 가질 수도 있고, 더미 게이트 전극(111)의 패터닝 또는 게이트 에칭 전에 평탄화될 수도 있다. 이 시점에서 더미 게이트 전극(111)에 이온이 도입될 수도 주입되지 않을 수도 있다. 이온은 예컨대 이온 주입 기술에 의해 도입될 수 있다.
형성되었다면, 더미 게이트 유전체(109)와 더미 게이트 전극(111)은 핀(107) 위에 일련의 게이트 스택(115)을 형성하도록 패터닝될 수 있다. 게이트 스택(115)은 더미 게이트 유전체(109) 아래에서 핀(107)의 각 측면에 위치한 다수의 채널 영역을 규정한다. 게이트 스택(115)은 더미 게이트 유전체(109)와 더미 게이트 전극(111) 위에 제1 하드 마스크(113)와 제2 하드 마스크(117)를 퇴적하여 패터닝함으로써 형성될 수 있다. 일 실시형태에 있어서, 제1 하드 마스크(113)는, 실리콘 산화물, 실리콘 산질화물, SiCON, SiC, SiOC 등의 임의의 적절한 마스킹 재료도 사용될 수 있지만, 실리콘 질화물 등의 재료일 수 있다. 제1 하드 마스크(113)는 화학적 기상 증착 또는 물리적 기상 증착 등의 퇴적 공정을 이용해서 형성될 수 있고, 약 50 Å와 약 500 Å 사이, 예컨대 약 200 Å의 두께로 형성될 수 있다. 그러나, 임의의 적절한 공정 또는 두께가 사용될 수도 있다.
제2 하드 마스크(117)는 제1 하드 마스크(113) 위에 형성될 수 있다. 일 실시형태에 있어서, 제2 하드 마스크(117)는 제1 하드 마스크(113)와는 상이한 재료, 예컨대 실리콘 산화물일 수 있지만, 실리콘 산질화물, SiCON, SiC, SiOC, 및/또는 실리콘 질화물 등의 임의의 적절한 재료도 사용될 수 있다. 또한, 제2 하드 마스크(117)는 화학적 기상 증착 또는 물리적 기상 증착 등의 퇴적 공정을 이용해서 형성될 수 있고, 약 200 Å와 약 1000 Å 사이, 예컨대 약 600 Å의 두께로 형성될 수 있다. 그러나, 임의의 적절한 공정 또는 두께가 사용될 수도 있다.
제1 하드 마스크(113)와 제2 하드 마스크(117)가 형성되었으면, 제2 하드 마스크(117)는 예컨대 하나 이상의 포토리소그래피 마스킹 및 에칭 공정을 이용하여 패터닝될 수 있다. 아울러, 제2 하드 마스크(117)가 패터닝되었으면, 제2 하드 마스크(117)를 마스킹 재료로서 사용하는 하나 이상의 에칭 공정을 이용하여 제2 하드 마스크(117)의 패턴이 제1 하드 마스크(113), 더미 게이트 전극(111) 및 더미 게이트 유전체(109)에 전사될 수 있다. 그러나, 임의의 적절한 공정이 사용될 수도 있다.
게이트 스택(115)이 형성된 후에, 게이트 스택(115)의 측벽을 덮도록 재료를 퇴적함으로써, 게이트 스택(115)의 측벽이 보호될 수 있다. 일 실시형태에 있어서, 게이트 스택(115)의 측벽은 제1 스페이서 재료(119), 제2 스페이서 재료(121), 및 제3 스페이서 재료(123)을 퇴적함으로써 보호될 수 있다. 일 실시형태에 있어서, 제1 스페이서 재료(119)는 원자층 퇴적 등의 등각 방법(conformal method)을 사용하여 형성된 실리콘 질화물 등의 재료일 수 있지만, 화학적 기상 증착 또는 물리적 기상 증착 등의 임의의 적합한 방법이 사용될 수도 있다. 제1 스페이서 재료(119)는 약 10 Å와 약 40 Å의 사이, 예컨대 약 2 nm의 두께를 갖도록 퇴적될 수 있지만, 임의의 적합한 방법이 사용될 수도 있다. 퇴적되었다면, 제1 스페이서 재료(119)는 예컨대 하나 이상의 에칭 공정을 사용하여 패터닝될 수 있다.
제2 스페이서 재료(121)는 제1 스페이서 재료(119) 위에 퇴적되고, 제1 스페이서 재료(119)와는 상이한 재료, 예컨대 SiOCN로 이루어질 수도 있지만, SiCN 또는 SiOC 등의 임의의 다른 적절한 재료가 대안적으로 사용될 수도 있다. 제2 스페이서 재료(121)는 제2 스페이서 재료(121)의 블랭킷층을 형성하기 위해 원자층 퇴적 등의 등각 퇴적 공정, 또는 화학적 기상 증착이나 물리적 기상 증착 등의 다른 퇴적 공정 중 하나를 이용하여 형성될 수 있다.
제2 스페이서 재료(121)가 퇴적되었으며, 제2 스페이서 재료(121)는 패터닝될 수 있다. 일 실시형태에 있어서, 제2 스페이서 재료(121)는, 제2 스페이서 재료(121)의 퇴적 후에 구조의 수평 표면으로부터 제2 스페이서 재료(121)의 부분을 제거하기 위해 예컨대 하나 이상의 에칭을 사용하여 패터닝될 수 있다.
제1 스페이서 재료(119)와 제2 스페이서 재료(121)가 패터닝되었으면, 제3 스페이서 재료(123)가 형성될 수 있다. 일 실시형태에 있어서, 제3 스페이서 재료(123)는 실리콘 질화물 등의 재료로 형성될 수 있지만, 임의의 다른 적절한 재료가 사용될 수도 있다. 일 실시형태에 있어서, 제3 스페이서 재료(123)는 화학적 기상 증착, 물리적 기상 증착, 또는 원자층 퇴적 등의 퇴적 공정을 사용하여 블랭킷 퇴적될 수 있으며, 그 다음에 제3 스페이서 재료(123)는 구조의 수평 평면으로부터 제3 스페이서 재료(123)를 제거하기 위해 하나 이상의 에칭에 의해 패터닝될 수 있다.
도 2는 핀(107)의 일부를 제거하고 핀(107) 내에 제1 개구부(201)를 형성하는 공정의 제1 단계를 도시하고 있다. 일 실시형태에 있어서, 제거 공정은, 제거되지 않는 것이 바람직한 핀(107)의 부분(그리고, 원한다면, 게이트 스택(115))을 덮도록 마스크(203)를 배치함으로써 시작될 수 있다. 일 실시형태에 있어서, 마스크(203)는 배치되고 노광된 다음 현상되어 마스크(203)를 형성하는, 포토레지스트 등의 감광성 재료일 수 있다. 그러나, 임의의 적절한 마스크 재료가 사용될 수도 있다.
마스크(203)가 배치되면, 핀(107)의 노출 부분 내에 제1 개구부(201)를 형성하기 위해 제1 에칭 공정(도 2에는 도면부호 205가 붙여진 화살표로 표시)이 사용된다. 일 실시형태에 있어서, 제1 에칭 공정(205)은 핀(107)의 재료를 에칭하기에 적합한 에칭제를 이용한 반응성 이온 에칭(RIE) 등의 이방성 에칭 공정일 수 있다. 이와 같이, 선택된 특정 에칭제가 핀(107)의 재료에 적어도 부분적으로 종속된다면, 핀(107)이 실리콘을 포함하는 일 실시형태에 있어서, 에칭제는 바람직할 수도 있는 희석제 또는 기타 적절한 에칭제와 조합된 비소, 인 또는 붕소일 수도 있다. 그러나, 임의의 적절한 에칭제가 사용될 수도 있다.
특정 실시형태에 있어서, 제1 에칭 공정(205)은 에칭제를 수용하고, 핀(107)의 재료가 에칭제와 접촉하기 전에 플라즈마를 형성함으로써 수행될 수도 있다. 특정 실시형태에서는, 에칭제가 에칭 챔버(도 2에는 별도로 도시하지 않음) 내에서 점화되어 플라즈마로 될 수 있지만, 플라즈마를 형성하는 임의의 적절한 방법(원격 플라즈마 시스템을 포함)이 사용될 수도 있다. 또한, 플라즈마가 점화되면, 제1 에칭 공정(205)은 약 150 W와 약 550 W의 사이, 예컨대 약 350 W의 전력 및 약 60 V와 약 180 V의 사이, 예컨대 130 V의 바이어스로 수행될 수 있다. 제1 에칭 공정(205)은 약 30 ℃와 약 70 ℃의 사이, 예컨대 약 60 ℃의 온도, 약 3 mTorr와 약 100 mTorr의 사이, 예컨대 약 5 mTorr의 압력에서 계속될 수 있다. 그러나, 임의의 적절한 공정 조건이 사용될 수도 있다.
제1 에칭 공정(205)을 사용하여, 핀(107) 내에 제1 개구부(201)가 형성된다. 구체적으로, 제1 에칭 공정(205)에 이방성 에칭 공정을 사용함으로써, 제1 개구부(201)는 "U"자형으로 형성될 것이다. 예를 들어, 제1 개구부(201)는 약 300 Å와 약 700 Å의 사이, 예컨대 약 450Å의 제1 높이(H1)를 가질 것이며, 또한 약 100 Å와 약 500 Å의 사이, 예컨대 약 200 Å의 제1 폭(W1)을 가질 것이다. 그러나, 임의의 적절한 치수가 사용될 수도 있다.
도 3a는 마스크(203)의 제거 및 엑스시츄(ex-situ) 제2 에칭 공정(도 3a에서 도면부호 303이 붙여진 화살표로 표시)을 도시하고 있는데, 제2 에칭 공정은 제1 개구부(201)의 형상을 제2 개구부(301)로 변형하는데 사용된다(제1 개구부(201)의 형상이 비교를 위해 도면부호 201이 붙여진 점선을 이용하여 표시됨). 마스크(203)가 포토레지스트인 실시형태에서는, 마스크(203)가 애싱 공정에 의해 제거될 수 있고, 이에 의해 포토레지스트의 온도는 포토레지스트가 열분해되는 지점까지 상승한다. 그런 다음 마스크(203)가 쉽게 제거될 수 있다. 그러나, 마스크(203)를 제거하기 위해 임의의 적절한 방법이 사용될 수도 있다.
일 실시형태에 있어서, 제2 에칭 공정(303)은, 핀(107)의 재료(예, 실리콘)를 에칭하고 제1 개구부(201)를 재성형(reshaping)하여 제2 개구부(301)를 형성하기 위해 플라즈마 대신에 제2 에칭 전구체(309)(도 3a에는 도시되지 않지만, 도 3b와 관련하여 도시되고 설명됨)로부터의 라디칼을 사용하는 등방성 에칭 공정이다. 일 실시형태에 있어서, 제2 에칭 전구체(309)는 다른 노출 구조의 재료와는 과도하게 반응하지 않고서 핀(107)의 재료에 선택성이 되는 것이 선택될 수 있다. 이와 같이, 핀(107)이 실리콘인 실시형태에서는, 제2 에칭 전구체(309)용 재료가 핀(107)의 재료에 적어도 부분적으로 종속될 수 있지만, 제2 에칭 전구체(309)는 질소 함유 가스 예컨대 암모니아(NH3)일 수 있다. 그러나, NF3 또는 H2 등의 기타 적절한 전구체가 사용될 수도 있다.
도 3b는 제2 에칭 공정(303)을 시작하기 위해 (기판(101) 상의) 핀(107)이 선택적 변조 디바이스(selective modulation device)(307) 아래의 에칭 챔버(305) 내에 배치되는 것을 도시하고 있다. 일 실시형태에 있어서, 선택적 변조 디바이스(307)는, 플라즈마로부터의 대전된 이온의 이동에 대한 장벽으로서 작용하면서 대전되지 않은 플라즈마 성분(예, 라디칼)은 선택적 변조 디바이스(307)를 통과시킬 수 있는 전기적으로 대전된 격자일 수 있다. 일 실시형태에 있어서, 선택적 변조 디바이스(307)는 대전된 플라즈마 이온을 밀어내거나 또는 대전된 플라즈마 이온을 끌어당김으로써, 대전된 플라즈마 이온(예, 양전하 이온 또는 음전하 이온)이 통과하는 것을 막을 수 있다. 그러나, 라디칼을 플라즈마로부터 분리할 수 있는 임의의 적절한 디바이스가 사용될 수도 있다.
핀(107)을 갖는 기판(101)이 챔버 내에 배치되었으면, 에칭 챔버(305)의 플라즈마 영역(310)에 제2 에칭 전구체(309)(예, NH3)를 도입함으로써 제2 에칭 공정(303)이 개시될 수 있다. 일 실시형태에서는, 제2 에칭 전구체(309)가 약 10 sccm와 약 10000 sccm의 사이, 예컨대 약 500 sccm의 유량으로 도입될 수 있다. 그러나, 제2 에칭 전구체(309)의 임의의 적절한 유량이 이용될 수도 있다.
제2 에칭 전구체(309)가 에칭 챔버(305)의 플라즈마 영역(310)에 도입되었으면, 제2 에칭 전구체(309)가 여기되고 점화되어. 플라즈마 영역(310) 내에 존재하는 양이온(311P), 음이온(311N) 및 라디칼 성분(311R)을 포함하는 플라즈마(311)를 형성한다. 일 실시형태에 있어서, 플라즈마(311)는 에칭 챔버(305) 내에서 약 10 와트와 약 2500 와트 사이의 전력에서 고주파 에너지를 사용하여 생성될 수 있지만, 임의의 적절한 처리 조건 또는 방법이 플라즈마를 점화시키는데 사용될 수도 있다.
또한, 상기 공정에서는 에칭 챔버(305) 내로 도입된 후 점화되는 것으로 설명되었지만, 이것은 예시적인 실시형태로 의도된 것이며, 실시형태를 제한하려는 것은 아니다. 오히려, 원격 플라즈마 시스템을 사용하는 것과 같이, 플라즈마를 제공하는 임의의 적합한 방법도 사용될 수 있다. 이러한 모든 방법은 본 실시형태의 범위에 포함되는 것이 전적으로 의도된다.
플라즈마(311)가 생성되었으면, 선택적 변조 디바이스(307)는 라디칼 성분(311R)을, 선택적 변조 디바이스(307)를 통과해, 핀(107)을 갖는 기판(101)이 배치된 에칭 챔버(305)의 웨이퍼 처리 영역(313)에 도달하게 한다. 또한, 선택적 변조 디바이스(307)는 양이온(311P)과 또 음이온(311N)이 이동하여 에칭 챔버(305)의 웨이퍼 처리 영역(313)에 들어가는 것을 막는다. 사실상, 선택적 변조 디바이스(307)는 플라즈마(311)로부터 양이온(311P) 및 음이온(311N)을 필터링하여, 라디칼 성분(311R)만이 제2 에칭 공정(303)에서 사용되게 하는데 이용된다.
일 실시형태에서, 제2 에칭 공정(303)의 라디칼 전용 에칭은 약 1 torr와 약 20 torr의 사이, 예컨대 약 2 torr의 압력 및 약 10 ℃와 약 100 ℃의 사이, 예컨대 약 40 ℃의 온도에서 수행될 수 있다. 또한, 제2 에칭 공정(303)은 약 5 s와 약 100 s의 사이, 예컨대 약 10 s의 시간 동안 수행될 수 있다. 그러나, 임의의 적절한 공정 조건이 사용될 수도 있다.
플라즈마 에칭 대신에 라디칼 에칭으로서 제2 에칭 공정(303)을 수행함으로써, 양이온(311P)이나 음이온(311N)보다 작은 전하를 갖는 중성 이온만이 제1 개구부(201)를 제2 개구부(301)로 재성형하는데 사용된다. 이와 같이, 핀(107)의 표면 근접부가 제1 개구부(201)의 "U"자형으로부터 바깥 쪽으로 푸시될 때, 제2 에칭 공정(303) 중에 제1 개구부(201)의 라운딩이 적어진다. 또한, 라운딩이 덜한 형상에 의해, 핀(107)(예, 실리콘)의 더 적은 재료가, 제거되지 않는다면, 다른 공정을 방해하는 중합체 부산물(polymer by-product)로 변하게 된다.
도 3c는 이러한 효과를 설명하는데 도움을 주는 도면이며, 도면부호 401이 붙여진 점선 박스로 표시한 도 3a의 구조의 확대도이다. 이 실시형태에서는, 핀(107)의 재료의 푸시(예, 실리콘의 푸시)가 제3 스페이서 재료(123)를 언더커팅(undercutting)하여 돌출 처마부(overhanging eave)(핀(107)의 선단부와 제3 스페이서 재료(123)의 외주부 사이의 거리)를 형성할 것이다. 이전의 에칭 공정(예, 플라즈마 에칭)가 1 nm 이하의 처마부(eave)를 형성하지만, 본원에서 설명하는 제2 에칭 공정(301)을 사용하면, 다른 바람직하지 않은 부작용을 최소화하면서, 약 1 nm와 약 4 nm의 사이의 제1 거리(D1)를 갖는 돌출 처마부를 형성할 수 있다.
또한, 도 3a를 다시 보면, 본원에서 설명하는 제2 에칭 공정(301)은 플라즈마 에칭이 이용되는 경우보다 라운딩이 덜한 형상(less rounded shape)을 형성한다. 구체적으로, 기준 라인이 게이트 스택(115)의 외부 표면과 정렬되면(예컨대, 더미 게이트 전극(111) 및/또는 더미 게이트 유전체(109)의 측면과 정렬), 기준 라인으로부터 핀(107)의 재료의 상면을 따라 제2 개구부(301)에 인접한 핀(107)의 재료까지의 제2 거리가 측정되어 표면 근접 치수(surface proximity measurement)(SP1)를 취득할 수 있다. 특정 실시형태에서는, 표면 근접 치수(SP1)는 약 20 Å와 약 200 Å의 사이, 예컨대 약 50 Å일 수 있다. 그러나, 임의의 적절한 거리가 취득될 수도 있다.
또한, 기준 라인으로부터 핀(107)의 중간 높이에서 제2 개구부(301) 주위의 재료까지 제2 거리가 측정되어 선단 근접 치수(TP1)를 취득할 수 있다. 일부 실시형태에 있어서, 선단 근접 치수(tip proximity measurement)(TP1)는 약 1 nm와 약 4 nm 사이에 있을 수 있다. 그러나, 임의의 적절한 거리가 취득될 수도 있다.
표면 근접 치수(SP1)와 선단 근접 치수(TP1)의 이들 2개의 거리가 주어지면, 제2 개구부(301)의 진원도(roundness)의 한 치수는 이들 2개의 치수 간의 차이에 의해 결정될 수 있다. 예를 들어, 일 실시형태에 있어서, 표면 근접 치수(SP1)와 선단 근접 치수(TP1) 사이의 차이는 약 3 nm 미만일 수 있다. 이것은 표면 근접 치수(SP1)와 선단 근접 치수(TP1) 사이의 차이가 3 nm보다 큰 플라즈마 기반 공정보다 개선된 점이다.
또한, 본 명세서에서 설명한 바와 같이 제2 에칭 공정(301)을 사용함으로써, 핀(107) 내의 채널 길이를 보다 잘 제어할 수 있다. 예를 들어, 핀(107) 내의 표면 채널 길이(제1 표면 선단부터 게이트 스택(115)의 대향 측면 상의 제2 표면 선단까지 측정한 것임)가 짧아져서 약 30 nm와 약 40 nm의 사이의 거리를 가질 수 있는데, 이로 말미암아 디바이스 특성이 향상되게 된다. 또한, 선단에서의 채널 길이(예, 핀(107)의 절반 높이에서 측정됨)는 약 20 nm와 약 40 nm 사이에 있을 수 있다. 그러나, 임의의 적절한 거리가 사용될 수도 있다.
도 4는 본원에서 설명하는 제2 에칭 공정(301)을 사용함에 따른 또 다른 효과를 설명한다. 구체적으로, 도 4는 기판(101)의 제1 영역(401)과 제2 영역(403)에 있는 복수의 핀(107)(편의상 2개의 영역 사이에서 신장되는 단일 핀(107)으로서 도시)을 도시하고 있다. 일 실시형태에 있어서, 기판(101)의 제1 영역(401)은 고밀도 집합(dense population)의 게이트 스택(115)을 가진 영역이다. 예를 들어, 기판(101)의 제1 영역(401)에서는, 스페이서 구조(405)(편의상, 제1 스페이서 재료(119), 제2 스페이서 재료(121), 및 제3 스페이서 재료(123)가 단일 스페이서 구조(405)로 도시됨)를 갖는 게이트 스택들(115)이 약 100 nm 미만의, 예컨대 약 20 nm와 약 50 nm의 사이 미만의 제2 거리(D2)로 떨어져 있다. 그러나, 임의의 적절한 거리가 사용될 수도 있다.
또한, 제2 영역(403)은 제1 영역(401)보다 밀도가 낮은 영역일 수 있다. 예를 들어, 제2 영역(403) 내에서, 대응하는 스페이서 구조(405)를 갖는 게이트 스택들(115)은 제2 거리(D2)보다 큰 제3 거리(D3), 예컨대 100 nm 미만으로 떨어져 있을 수 있다. 특정 실시형태에서는, 제3 거리(D3)가 약 100 nm와 약 400 nm 사이이다. 그러나, 임의의 적절한 거리가 사용될 수도 있다.
불행하게도, 제1 영역(401) 내의 구조와 제2 영역(403) 내의 구조 사이의 거리차는 제1 에칭 공정(205)과 제2 에칭 공정(303)에 영향을 미쳐, 제1 영역(401) 내의 조밀한 구조들 사이에 형성된 개구부가 제2 영역(403) 내의 덜 조밀한 구조들 사이에 형성된 개구부보다 얕아지게 할 것이다. 이러한 개구부의 깊이차는 구조의 깊이 하중(depth loading)이라고 알려져 있으며, 깊이 하중이 크면, 링 오실레이터(TCD), 링 발진기(RO), 및 입출력 영역(IO) 등의 상이한 패턴들 사이에서 개선되는 전체 구조의 Idsat 균일성(IDU/Intera)에 영향을 미칠 수 있다.
그러나, 본 명세서에 설명하는 바와 같이 제2 에칭 공정(303)을 사용하면, 깊이 하중의 영향을 최소화하도록 깊이 하중이 조절될 수 있다. 제1 영역(401) 내의 게이트 스택(115) 및 그 대응하는 스페이서 구조(405)가 약 20 nm와 약 50 nm의 사이만큼 분리되고, 제2 영역(403) 내의 게이트 스택(115) 및 그 대응하는 스페이서 구조(405)가 약 100 nm와 약 400 nm의 사이만큼 분리되어 있는 특정 예에서는, 제2 에칭 공정(303)을 사용하면, 제1 영역(401)의 제2 개구부(301)가 약 30 nm와 약 70 nm 사이, 예컨대 약 55 nm의 제4 거리(D4)만큼 핀(107) 내로 연장될 수 있다. 또한, 제2 영역(403) 내의 제2 개구부(301)는 약 30 nm와 약 70 nm의 사이, 예컨대 약 50 nm의 제5 거리(D5)만큼 핀(107) 내로 연장될 수 있다. 그러나, 기타 적절한 거리가 사용될 수도 있다.
제1 영역(401) 내의 제2 개구부(301)가 제4 거리(D4)만큼 핀(107) 내로 연장되고, 제2 영역(403) 내의 제2 개구부(301)가 제5 거리(D5)만큼 핀(107) 내로 연장되면, 제2 영역(403)과 제1 영역(401) 사이의 깊이 하중은 제5 거리(D5)와 제4 거리(D4) 사이의 차이이다(깊이 하중 = D5 - D4). 일부 실시형태에서는, 제2 에칭 공정(303)을 사용하여 깊이 하중이 약 -3 nm와 약 3 nm 사이를 유지하도록 깊이 하중을 제어할 수 있다. 이것은 5 nm보다 큰, 예컨대 10 nm의 깊이 하중을 달성하는 플라즈마 기반 에칭보다 훨씬 우수하며, 개선된 깊이 하중 제어를 허용하여, NMOSFET 및 PMOSFET 둘 다에 대해 웨이퍼 인수 테스트(wafer acceptance test) 결과 및 디바이스 성능(예컨대, Ion에 효과적)을 향상시킬 수 있다.
도 5는 제2 개구부(301)가 핀(107) 내에 형성되면, 소스/드레인 영역(501)이 성장하여 제2 개구부(301)를 충전하고 과잉 충전하는 것을 도시하고 있다. 소스/드레인 영역(501)을 형성하기 위한 일 실시형태에 있어서, 더미 게이트 전극(111)을 덮어서 성장을 방지하기 위해 하드 마스크(별도로 도시하지 않음)가 배치되고 패터닝되며, 소스/드레인 영역(501)이 제2 개구부(301) 내에서 재성장할 수 있다. 일 실시형태에 있어서, 소스/드레인 영역(501)은 재성장할 수 있고, 일부 실시형태에서는, 소스/드레인 영역(501)이 재성장하여, 게이트 스택(115) 아래에 위치한 핀(107)의 채널 영역에 응력을 부여하는 스트레서(stressor)를 형성할 수 있다. 핀(107)이 실리콘을 포함하고 FinFET이 p타입 디바이스인 실시형태에서는, 소스/드레인 영역(501)이, 실리콘과 같은 재료로, 그렇지 않으면 채널 영역과는 상이한 격자 상수를 가진 실리콘 게르마늄과 같은 재료로 선택적 에피택셜 공정을 통해 재성장할 수 있다. 에피택셜 성장 공정은 실란, 디클로로실란, 게르만 등의 전구체를 사용할 수 있으며, 약 5분과 약 120분의 사이, 예컨대 약 30분 동안 계속될 수 있다. 일 실시형태에 있어서, 소스/드레인 영역(501)은 제1 격리 영역(105) 위에서 약 20 nm와 약 100 nm의 사이, 예컨대 50 nm의 높이를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 높이가 사용될 수도 있다.
소스/드레인 영역(501)이 형성되면, 핀(107) 내에 도펀트를 보충하기 위해 적절한 도펀트를 주입함으로써 소스/드레인 영역(501)에 도펀트가 주입될 수 있다. 예를 들어, 붕소, 갈륨, 인듐 등과 같은 p타입 도펀트가 주입되어 PMOS 디바이스를 형성할 수 있다. 한편, 인, 비소, 안티몬 등과 같은 n타입 도펀트가 주입되어 NMOS 디바이스를 형성할 수도 있다. 이들 도펀트는 게이트 스택(115)을 마스크로서 사용하여 주입될 수 있다. 당업자라면 다수의 다른 공정, 단계 등이 도펀트를 주입하는데 사용될 수 있음을 알 것이다. 예를 들어, 당업자라면 스페이서와 라이너의 다양한 조합을 이용하여 복수회의 주입이 행해져 특정 용도에 적절한 특정 형상 또는 특성을 갖는 소스/드레인 영역을 형성할 수 있음을 알 것이다. 이들 공정 중 임의의 것이 도펀트를 주입하는데 이용될 수 있으며, 이상의 설명은 본 실시형태를 전술한 단계에 제한하는 것을 의도하지 않는다.
또한, 이 시점에서 소스/드레인 영역(501)의 형성 동안 더미 게이트 전극(111)을 덮었던 하드 마스크가 제거된다. 일 실시형태에 있어서, 하드 마스크는, 예컨대 하드 마스크의 재료에 선택성이 있는 습식 또는 건식 에칭 공정을 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 공정이 사용될 수도 있다.
도 5는 또한 게이트 스택(115) 및 소스/드레인 영역(501) 위에 있는 층간 유전체(ILD)층(503)(하부 구조를 보다 명확히 나타내기 위해 도 5에서는 점선으로 도시)의 형성을 도시하고 있다. ILD층(503)은 붕소 인 규산염 유리(BPSG) 등의 재료를 포함할 수 있지만, 임의의 적절한 유전체가 사용될 수도 있다. ILD층(503)은 PECVD 등의 공정을 사용하여 형성될 수 있지만, LPCVD와 같은 다른 공정이 대안으로 사용될 수도 있다. ILD층(503)은 약 100 Å와 약 3,000 Å 사이의 두께로 형성될 수 있다. 형성되었으면, ILD층(503)은 예컨대 화학적 기계 연마 공정 등의 평탄화 공정을 사용하여 평탄화될 수 있지만, 임의의 적절한 공정이 사용될 수도 있다.
ILD층(503)의 형성 후에, 더미 게이트 전극(111) 및 더미 게이트 유전체(109)의 재료는 제거되고 교체되어 대체 게이트 스택(505)을 형성할 수 있다. 일 실시형태에 있어서, 더미 게이트 전극(111)은, 예컨대 더미 게이트 전극(111)의 재료에 선택성이 있는 에칭제를 이용하는 습식 또는 건식 에칭 공정을 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 공정이 사용될 수도 있다.
더미 게이트 전극(111)이 제거되었으면, 남아 있는 개구부는 재충전되어 대체 게이트 스택(505)을 형성할 수 있다. 특정 실시형태에 있어서, 대체 게이트 스택(505)은 제1 유전체 재료(507), 제1 금속 재료(509), 제2 금속 재료(511), 및 제3 금속 재료(513)를 포함한다. 일 실시형태에 있어서, 제1 유전체 재료(507)는 원자층 퇴적, 화학적 기상 증착 등의 공정을 통해 퇴적된 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등의 하이k 재료이다. 제1 유전체 재료(507)는 약 5 Å와 약 100 Å의 사이의 두께로 퇴적될 수 있지만, 임의의 적절한 재료와 두께가 사용될 수도 있다.
제1 금속 재료(509)는 제1 유전체 재료(507)에 인접하여 형성될 수 있고, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN 등의 금속 재료, 다른 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-규산염, 금속의 산질화물, 금속 알루민산염, 지르코늄 규산염, 지르코늄 알루민산염, 이들의 조합 등으로 형성될 수 있다. 제1 금속 재료(509)는 원자층 퇴적, 화학적 기상 증착, 스퍼터링 등의 퇴적 공정을 사용하여 약 5 Å와 약 200 Å의 사이의 두께로 퇴적될 수 있지만, 임의의 적절한 퇴적 공정 또는 두께가 사용될 수도 있다.
제2 금속 재료(511)는 제1 금속 재료(509)에 인접하여 형성될 수 있으며, 특정 실시형태에서는, 제1 금속 재료(509)와 상이하거나 유사할 수 있다. 예를 들어, 제2 금속 재료(511)는 Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN 등의 금속 재료, 다른 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-규산염, 금속의 산질화물, 금속 알루민산염, 지르코늄 규산염, 지르코늄 알루민산염, 이들의 조합 등으로 형성될 수 있다. 또한, 제2 금속 재료(511)는 원자층 퇴적, 화학적 기상 증착, 스퍼터링 등의 퇴적 공정을 사용하여 약 5 Å와 약 200 Å의 사이의 두께로 퇴적될 수 있지만, 임의의 적절한 퇴적 공정 또는 두께가 사용될 수도 있다.
제3 금속 재료(513)는 더미 게이트 전극(111)의 제거로 남겨진 개구부의 잔여부를 충전한다. 일 실시형태에 있어서, 제3 금속 재료(513)는 W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등의 금속성 재료이며, 원자층 퇴적, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 공정을 사용해서 퇴적되어, 더미 게이트 전극(111)의 제어로 남겨진 개구부를 충전 및/또는 과잉 충전할 수 있다. 특정 실시형태에서는, 제3 유전체 재료(513)가 약 5 Å와 약 500 Å의 사이의 두께로 퇴적될 수 있지만, 임의의 적절한 재료, 퇴적 공정, 및 두께가 사용될 수도 있다.
더미 게이트 전극(111)의 제거로 남겨진 개구부가 충전되었으며, 그 재료는 평탄화되어, 더미 게이트 전극(111)의 제거로 남겨진 개구부의 외부에 있는 임의의 재료를 제거할 수 있다. 특정 실시형태에서는, 화학적 기계 연마 등의 평탄화 공정을 이용하여 제거가 이루어질 수 있다. 그러나, 임의의 적절한 평탄화 및 제거 공정이 사용될 수도 있다.
대체 게이트 스택(505)의 재료가 형성되고 평탄화된 후에, 대체 게이트 스택(505)의 재료는 리세싱되고 캡핑층(515)으로 캡핑될 수 있다. 일 실시형태에 있어서, 대체 게이트 전극(505)의 재료는, 예컨대 대체 게이트 전극(505)의 재료에 선택성이 있는 에칭제를 이용하는 습식 또는 건식 에칭 공정을 사용하여 리세싱될 수 있다. 그러나, 임의의 적절한 공정이 사용될 수도 있다.
대체 게이트 스택(505)의 재료가 리세싱되었으면, 캡핑층(515)이 퇴적되어 평탄화될 수 있다. 일 실시형태에 있어서, 캡핑층(515)은 원자층 퇴적, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 공정을 이용하여 퇴적된, SiN, SiON, SiCON, SiC, SiOC, 이들의 조합 등과 같은 재료이다. 캡핑층(515)은 약 5 Å와 약 200 Å의 사이의 두께로 퇴적된 다음, 화학적 기계 연마 등의 평탄화 공정을 사용하여 캠핑층(515)이 평면이 되도록 평탄화될 수 있다.
대체 게이트 스택(505)이 형성되었으면, 추가 처리가 계속될 수 있다. 예를 들어, 소스/드레인 영역(501)에 대한 컨택이 ILD층(503)을 통해 형성될 수도 있고, 추가 유전체층(도면에는 별도로 도시하지 않음)이 ILD층(503) 위에 형성될 수도 있으며, 대체 게이트 스택(505)에 대한 컨택이 형성될 수도 있고, 다양한 디바이스를 상호접속시키기 위해 금속화층이 형성될 수도 있다. 다양한 실시형태를 제조하는 것을 돕기 위해 임의의 추가 단계들이 이용될 수 있으며, 이러한 단계들은 모두 실시형태의 범위 내에 포함되는 것이 전적으로 의도된다.
일 실시형태에 따르면, 반도체를 제조하는 방법이 제공되며, 이 방법은 반도체 기판 위에 게이트 스택을 형성하는 단계와, 제1 에칭 공정에 의해 상기 반도체 기판에 제1 개구부를 형성하는 단계를 포함한다. 제1 개구부는 상기 제1 에칭 공정과는 상이한 제2 에칭 공정을 이용하여 제2 개구부로 재성형되며, 상기 제2 에칭 공정은 라디칼 에칭 공정이다.
다른 실시형태에 따르면, 반도체 디바이스를 제조하는 방법이 제공되며, 이 방법은 기판의 반도체 핀 위에 더미 게이트 스택을 형성하는 단계를 포함하고, 상기 더미 게이트 스택은 스페이서 구조를 포함한다. 핀의 일부가 제거되어 제1 개구부를 형성하며, 상기 제1 개구부는 이방성 에칭 공정에 의해 형성된다. 제1 개구부는 제2 개구부로 변형되며, 이 변형 단계는 전구체로부터 플라즈마를 형성하는 단계와, 플라즈마로부터의 라디칼은 반도체 핀에 지향시키면서 플라즈마로부터의 대전된 입자는 반도체 핀에 도달하지 않도록 필터링하는 단계를 포함한다.
또 다른 실시형태에 따르면, 반도체 디바이스가 제공되며, 이 반도체 디바이스는 기판 위의 제1 반도체 핀과, 상기 제1 반도체 핀을 덮는 게이트 스택을 포함한다. 제1 스페이서가 게이트 스택의 측벽 상에 있고 제1 개구부가 상기 제1 반도체 핀 내에서 상기 제1 스페이서를 언더커팅하며, 제1 개구부는 선단 근접 치수와 표면 근접 치수의 차이가 3 nm 미만이다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 위에 게이트 스택을 형성하는 단계와,
제1 에칭 공정에 의해 상기 반도체 기판에 제1 개구부를 형성하는 단계와,
상기 제1 에칭 공정과는 상이한 제2 에칭 공정을 이용하여 상기 제1 개구부를 제2 개구부로 재성형(reshaping)하는 단계를 포함하고, 상기 제2 에칭 공정은 라디칼 에칭 공정인 것인 반도체 디바이스 제조 방법.
2. 제1항에 있어서, 상기 제1 개구부는 상기 반도체 기판의 핀(fin( 내에 형성되는 것인 반도체 디바이스 제조 방법.
3. 제1항에 있어서, 상기 라디칼 에칭 공정은,
에칭 전구체를 점화시켜 플라즈마가 되게 하는 단계와,
상기 플라즈마로부터 라디칼을 분리시키는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
4. 제3항에 있어서, 상기 에칭 전구체는 암모니아인 것인 반도체 디바이스 제조 방법.
5. 제1항에 있어서, 상기 제1 에칭 공정은 반응성 이온 에칭인 것인 반도체 디바이스 제조 방법.
6. 제5항에 있어서, 상기 라디칼 에칭 공정은 등방성인 것인 반도체 디바이스 제조 방법.
7. 제1항에 있어서, 상기 제2 개구부는 상기 게이트 스택을 약 1 nm와 약 4 nm 사이의 거리만큼 언더커팅(undercutting)한 것인 반도체 디바이스 제조 방법.
8. 반도체 디바이스를 제조하는 방법에 있어서,
기판의 반도체 핀(semiconductor fin) 위에 더미 게이트 스택을 형성하는 단계로서, 상기 더미 게이트 스택은 스페이서 구조를 포함하는 것인, 상기 더미 게이트 스택 형성 단계와,
상기 핀의 일부를 제거하여 제1 개구부를 형성하는 단계로서, 상기 제1 개구부는 이방성 에칭 공정에 의해 형성되는 것인, 상기 제1 개구부 형성 단계와,
상기 제1 개구부를 제2 개구부로 변형하는 단계를 포함하고,
상기 변형 단계는,
전구체로부터 플라즈마를 형성하는 단계와,
상기 플라즈마로부터의 라디칼을 상기 반도체 핀에 지향시키면서 상기 플라즈마로부터의 대전된 입자는 상기 반도체 핀에 도달하지 않도록 필터링하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
9. 제8항에 있어서, 상기 스페이서 구조는 상기 변형 단계 후에 상기 반도체 핀의 표면을 1 nm와 약 4 nm의 사이만큼 돌출하는(overhang) 처마부(eave)를 갖는 것인 반도체 디바이스 제조 방법.
10. 제8항에 있어서, 상기 제2 개구부는 표면 근접 치수(surface proximity measurement)와 선단 근접 치수(tip proximity measurement) 사이의 차이가 3 nm 미만인 것인 반도체 디바이스 제조 방법.
11. 제8항에 있어서, 상기 제1 개구부를 변형하는 단계는 제3 개구부도 변형하며, 상기 제2 개구부는 상기 기판의 제1 영역 내에 위치하고, 상기 제3 개구부는 상기 기판의 제2 영역 내에 위치하며, 상기 제2 개구부와 상기 제3 개구부 사이의 깊이 하중(depth loading)은 약 -3 nm와 약 3 nm의 사이에 있는 것인 반도체 디바이스 제조 방법.
12. 제11항에 있어서, 상기 제1 영역은 상기 제1 스페이서 구조에 인접한 제2 스페이서 구조를 포함하고, 상기 제2 스페이서 구조는 상기 제1 스페이서 구조로부터 100 nm 미만의 거리만큼 떨어져 있는 것인 반도체 디바이스 제조 방법.
13. 제12항에 있어서, 상기 제1 영역은 상기 제1 스페이서 구조에 인접한 제2 스페이서 구조를 포함하고, 상기 제2 스페이서 구조는 상기 제1 스페이서 구조로부터 약 20 nm와 약 50 nm 사이의 거리만큼 떨어져 있는 것인 반도체 디바이스 제조 방법.
14. 제12항에 있어서, 상기 제2 영역은 상기 제2 스페이서 구조에 인접한 제3 스페이서 구조와, 상기 제3 스페이서 구조에 인접한 제4 스페이서 구조를 포함하고, 상기 제3 스페이서 구조는 상기 제4 스페이서 구조로부터 약 100 nm와 약 400 nm 사이의 거리만큼 떨어져 있는 것인 반도체 디바이스 제조 방법.
15. 반도체 디바이스에 있어서,
기판 위의 제1 반도체 핀과,
상기 제1 반도체 핀을 덮는 게이트 스택과,
상기 게이트 스택의 측벽 상의 제1 스페이서와,
상기 제1 반도체 핀 내에서 상기 제1 스페이서를 언더커팅한 제1 개구부를 포함하고, 상기 제1 개구부는 표면 근접 치수(surface proximity measurement)와 선단 근접 치수(tip proximity measurement)의 차이가 3 nm 미만인 것인 반도체 디바이스.
16. 제15항에 있어서, 상기 제1 스페이서는 상기 제1 개구부를 약 1 nm와 약 4 nm 사이의 거리만큼 돌출하는 것인 반도체 디바이스.
17. 제15항에 있어서, 표면 채널 길이가 약 30 nm와 약 40 nm의 사이에 있는 것인 반도체 디바이스.
18. 제17항에 있어서, 선단 채널 길이가 약 20 nm와 약 40 nm의 사이에 있는 것인 반도체 디바이스.
19. 제15항에 있어서, 상기 기판 위에서 제2 반도체 핀 내에 있는 제2 개구부를 더 포함하고, 상기 제1 개구부와 상기 제2 개구부 사이의 깊이 하중은 약 -3 nm과 3 nm의 사이에 있으며, 상기 제1 개구부는 상기 기판의 제2 영역 내에 제1 밀도로 있고, 상기 제2 개구부는 상기 기판의 제2 영역 내에 상기 제1 밀도와는 상이한 제2 밀도로 있는 것인 반도체 디바이스.
20. 제19항에 있어서, 상기 기판의 상기 제1 영역에서 상기 제1 스페이서에 인접한 제2 스페이서를 더 포함하고, 상기 제1 스페이서는 상기 제2 스페이서로부터 약 20 nm와 약 50 nm의 사이의 거리만큼 이격되어 있는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에 게이트 스택을 형성하는 단계와,
    제1 에칭 공정에 의해 상기 반도체 기판에 제1 개구부를 형성하는 단계와,
    상기 제1 에칭 공정과는 상이한 제2 에칭 공정을 이용하여 상기 제1 개구부를 제2 개구부로 재성형(reshaping)하는 단계
    를 포함하고, 상기 제2 에칭 공정은 라디칼 에칭 공정인 것인 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 제1 개구부는 상기 반도체 기판의 핀(fin) 내에 형성되는 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 라디칼 에칭 공정은,
    에칭 전구체를 점화시켜 플라즈마가 되게 하는 단계와,
    상기 플라즈마로부터 라디칼을 분리시키는 단계
    를 더 포함하는 것인 반도체 디바이스 제조 방법.
  4. 제3항에 있어서, 상기 에칭 전구체는 암모니아인 것인 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 제1 에칭 공정은 반응성 이온 에칭인 것인 반도체 디바이스 제조 방법.
  6. 제5항에 있어서, 상기 라디칼 에칭 공정은 등방성인 것인 반도체 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 제2 개구부는 상기 게이트 스택을 1 nm와 4 nm 사이의 거리만큼 언더커팅(undercutting)한 것인 반도체 디바이스 제조 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    기판의 반도체 핀(semiconductor fin) 위에 더미 게이트 스택을 형성하는 단계로서, 상기 더미 게이트 스택은 스페이서 구조를 포함하는 것인, 상기 더미 게이트 스택 형성 단계와,
    상기 핀의 일부를 제거하여 제1 개구부를 형성하는 단계로서, 상기 제1 개구부는 이방성 에칭 공정에 의해 형성되는 것인, 상기 제1 개구부 형성 단계와,
    상기 제1 개구부를 제2 개구부로 변형하는 단계
    를 포함하고,
    상기 변형 단계는,
    전구체로부터 플라즈마를 형성하는 단계와,
    상기 플라즈마로부터의 라디칼을 상기 반도체 핀에 지향시키면서 상기 플라즈마로부터의 대전된 입자는 상기 반도체 핀에 도달하지 않도록 필터링하는 단계
    를 포함하는 것인 반도체 디바이스 제조 방법.
  9. 반도체 디바이스에 있어서,
    기판 위의 제1 반도체 핀과,
    상기 제1 반도체 핀을 덮는 게이트 스택과,
    상기 게이트 스택의 측벽 상의 제1 스페이서와,
    상기 제1 반도체 핀 내에서 상기 제1 스페이서를 언더커팅한 제1 개구부
    를 포함하고, 상기 제1 개구부는 표면 근접 치수(surface proximity measurement)와 선단 근접 치수(tip proximity measurement)의 차이가 3 nm 미만인 것인 반도체 디바이스.
  10. 제9항에 있어서, 상기 제1 스페이서는 상기 제1 개구부를 1 nm와 4 nm 사이의 거리만큼 돌출하는 것인 반도체 디바이스.
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