CN104392917A - 一种全包围栅结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000008901 benefit Effects 0.000 abstract description 5
- 238000005530 etching Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种全包围栅结构的形成方法，用于制作FinFET器件，通过采用平面工艺分步形成栅介质、Fin及栅极，并使包围Fin的栅极下端与衬底相连而形成全包围栅结构。由于栅介质很薄，而栅极下端与衬底相连，因而使栅极仍能以全包围的形式从四面有效地控制沟道。因此，本发明在保证所需要的器件特性的同时，解决了现有技术存在的工艺复杂、成本高的问题。本发明方法简便，可与现有的集成电路平面工艺相兼容，具有成本低、易于实施等优点。
Description
技术领域
本发明涉及半导体集成电路制造工艺技术领域，更具体地，涉及一种用于制作FinFET器件的以较简单的工艺来形成复杂的全包围栅结构的方法。
背景技术
半导体集成电路(IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度(即每个芯片区域的互连器件的数量)，而减小了几何尺寸(即使用制造工艺可以制造的最小器件或互连线)。这种按比例缩小的工艺优点在于提高了生产效率并且降低了相关费用。同时，这种按比例缩小的工艺也增加了处理和制造IC的复杂性。
在寻求更高的器件密度、更高的性能以及更低的费用的过程中，随着集成电路工艺持续发展到纳米技术工艺节点，一些制造厂商已经开始考虑如何从平面CMOS晶体管向三维鳍式场效应管(FinFET)器件结构的过渡问题。与平面晶体管相比，FinFET器件由于改进了对沟道的控制，从而减小了短沟道效应。
制造和设计中的挑战推动了FinFET器件的发展。目前，FinFET已出现在20nm技术代的应用中。尽管现有的FinFET器件以及制造FinFET器件的方法已大体上满足了其预期目的，但并不是在所有方面都能够完全令人满意。
FinFET器件是一种多栅MOS器件。按照栅极数目的不同，可以将FinFET划分为双栅FinFET、三栅FinFET以及可四面控制的全包围栅(Gate-all-around)FinFET。
其中，双栅FinFET具有两个栅极，分别位于鳍体(Fin)的两侧，可以分别独立控制鳍体的沟道电流。在实际应用中，双栅FinFET常用于要求具有低漏电流的核心逻辑电路。
三栅FinFET具有三个栅极，鳍体的两侧面各有一个栅极，另外一个栅极在鳍体的顶部。栅极及Fin(鳍)通过其下方的绝缘层与衬底相隔离。三栅FinFET的Fin结构有的是在SOI(Silicon On Insulator，绝缘体上硅)上形成的，有的是直接从硅衬底上直接得到。三栅FinFET的好处是，由于鳍体的三个侧面都受到栅极的控制，所以比传统的MOS结构能更好地控制有源区中的载流子，提供更大的驱动电流，因而提高了器件性能。目前广泛应用的FinFET器件，基本上是三面控制的三栅FinFET。
随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构。全包围栅结构能更加有效地提高栅极控制能力、抑制短沟道效应。
目前的全包围栅结构基本上都是采用悬栅结构，其形成方法主要是：
首先，采用平面工艺形成所需要的有源区；然后，采用各种方案将其下部掏空，形成悬栅；接着，氧化形成栅介质；最后，淀积多晶硅，形成控制栅极。
也有采用垂直形式的栅结构来实现四面控制的FinFET器件，即有源区方向是垂直于硅片表面方向的全包围栅结构，其制作过程就更为复杂了。
由此可见，上述形成全包围栅结构的工艺非常复杂，且成本高昂，制约了FinFET器件向低成本、高效率生产的迅速发展。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种全包围栅结构的形成方法，用于制作FinFET器件，通过采用平面工艺分步形成栅介质、Fin及栅极，并使包围Fin的栅极下端与衬底接触相连，使形成的全包围形式的栅极能从四面有效地控制沟道，并得到所需要的器件特性，本发明方法简便，可与现有的集成电路平面工艺相兼容，解决了现有技术存在的工艺复杂、成本高的问题。
为实现上述目的，本发明的技术方案如下：
一种全包围栅结构的形成方法，用于制作FinFET器件，包括以下步骤：
步骤一：提供一半导体衬底，在所述衬底上形成浅沟槽隔离和第一栅介质层；
步骤二：对所述第一栅介质层进行图形化，并在所述浅沟槽隔离之间形成1至多个独立的第一栅介质；
步骤三：生长单晶硅层，对所述单晶硅层进行图形化，并在所述第一栅介质之上形成Fin结构；
步骤四：生长第二栅介质层，对所述第二栅介质层进行图形化，并形成包围所述Fin的第二栅介质，然后，暴露出所述第一栅介质两侧的所述衬底；
步骤五：淀积多晶硅层，对所述多晶硅层进行图形化，并形成横跨及包围所述Fin的栅极，所述栅极的下端与所述第一栅介质两侧暴露的所述衬底相连，形成可对沟道进行四面控制的全包围栅结构。
优选地，所述第一栅介质和所述Fin为独立的条状或矩形块状。
优选地，所述Fin与所述第一栅介质同向设置。
优选地，所述第一栅介质的厚度为1～15nm，宽度为20～50nm。
优选地，当所述第一栅介质为多个时，其相互间距为20～50nm。
优选地，所述Fin的厚度为10～1000nm，宽度为5～50nm。
优选地，所述第一栅介质、第二栅介质相连，并将所述Fin的四周合围。
优选地，所述第二栅介质的厚度为1～15nm。
优选地，所述第一栅介质、第二栅介质由同种介质材料形成。
从上述技术方案可以看出，本发明通过采用平面工艺分步形成栅介质、Fin及栅极，并使包围Fin的栅极下端与衬底相连而形成全包围栅结构。由于栅介质很薄，而栅极下端与衬底相连，因而使栅极仍能以全包围的形式从四面有效地控制沟道。因此，本发明在保证所需要的器件特性的同时，解决了现有技术存在的工艺复杂、成本高的问题。本发明方法简便，可与现有的集成电路平面工艺相兼容，具有成本低、易于实施等优点。
附图说明
图1是本发明一种全包围栅结构的形成方法的流程图；
图2～图9是应用图1的方法制作本发明的一种全包围栅结构的一实施例的器件结构示意图；
图10是应用图1的方法形成的一种全包围栅结构的器件立体结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在本实施例中，请参阅图1，图1是本发明一种全包围栅结构的形成方法的流程图；同时，请对照参阅图2～图9，图2～图9是应用图1的方法制作本发明的一种全包围栅结构的一实施例的器件结构示意图。图2～图9中示意的器件结构，可与图1中方法的各制作步骤相对应，以便于对本发明方法的理解。
如图1所示，本发明提供了一种全包围栅结构的形成方法，用于制作FinFET器件，包括以下步骤：
如框S01所示，步骤一：提供一半导体衬底，在所述衬底上形成浅沟槽隔离和第一栅介质层。
请参考图2，首先，采用业界已有的公知技术，在半导体衬底1上刻蚀形成2个浅沟槽隔离2。所述衬底1可选为硅片等单晶材料。然后，在所述衬底1上方生长第一栅介质层3。所述第一栅介质层3可采用例如氧化硅等材料形成，形成的方式例如可采用氧化工艺。
如框S02所示，步骤二：对所述第一栅介质层进行图形化，并在所述浅沟槽隔离之间形成1至多个独立的第一栅介质。
请参考图3，接着，采用光刻工艺，进行光刻胶的涂布、曝光和显影，对所述第一栅介质层3进行图形化，并刻蚀形成第一栅介质4。所述第一栅介质4可在所述浅沟槽隔离2之间刻蚀形成独立的1至多个。在本实施例中例举了在所述浅沟槽隔离2之间刻蚀形成2个独立的第一栅介质4的情形。2个第一栅介质4相互隔离，并可将第一栅介质4加工成条状或矩形块状。所述第一栅介质4的厚度应较薄，可选为1～15nm。经刻蚀后，形成的条状或矩形块状第一栅介质4的宽度可选为20～50nm；相应的，相互隔离的二个所述第一栅介质4之间的间距保持在20～50nm，并与两侧的所述浅沟槽隔离2上方保留的部分第一栅介质层3(作为浅沟槽隔离的场氧)之间保持20～50nm的距离(该距离之间的开口作为后续淀积栅极多晶硅层时的工艺窗口)。
如框S03所示，步骤三：生长单晶硅层，对所述单晶硅层进行图形化，并在所述第一栅介质之上形成Fin结构。
请参考图4，在所述衬底1上方全片生长一层单晶硅层5。可采用例如外延生长工艺来形成所述单晶硅层5。
然后，请参考图5，采用光刻工艺，进行光刻胶的涂布、曝光和显影，对所述单晶硅层5进行图形化，并刻蚀形成Fin6结构。Fin6位于所述第一栅介质4之上的正中位置，形状可加工成条状或矩形块状，并与条状或矩形块状的所述第一栅介质4同向设置。所述Fin6的厚度为10～1000nm，宽度为5～50nm。
如框S04所示，步骤四：生长第二栅介质层，对所述第二栅介质层进行图形化，并形成包围所述Fin的第二栅介质，然后，暴露出所述第一栅介质两侧的所述衬底。
请参考图6，在所述衬底1上方继续全片生长第二栅介质层7。第二栅介质层7采用与所述第一栅介质层3相同的介质材料形成，例如可采用与所述第一栅介质层3相同的氧化硅等材料形成，形成的方式例如可同样采用氧化工艺。
接着，请参考图7，采用光刻工艺，进行光刻胶的涂布、曝光和显影，对所述第二栅介质层7进行图形化，并刻蚀形成包围所述Fin6的第二栅介质8。在刻蚀时，需要将覆盖在所述第一栅介质4两侧的第二栅介质层7去除掉，以暴露出下方的衬底。也就是说，在去除覆盖在所述第一栅介质4两侧的第二栅介质层7后，2个所述第一栅介质4之间及所述第一栅介质4与所述浅沟槽隔离2上方保留的部分第一栅介质层3(作为浅沟槽隔离的场氧)之间将恢复保持20～50nm的距离9(该距离9之间的开口作为后续淀积栅极多晶硅层时的工艺窗口)。
所述第一栅介质4、第二栅介质8相连在一起，共同形成了将所述Fin6的四周合围起来的栅介质。这样，利用公知的集成电路平面工艺，通过分步方式来形成所述第一栅介质4、第二栅介质8，并最终形成全包围栅结构中Fin6的栅介质，方法简单，并可与现有工艺相兼容。与所述第一栅介质4同样的，所述第二栅介质8的厚度也应较薄，可选为1～15nm。
如框S05所示，步骤五：淀积多晶硅层，对所述多晶硅层进行图形化，并形成横跨及包围所述Fin的栅极，所述栅极的下端与所述第一栅介质两侧暴露的所述衬底相连，形成可对沟道进行四面控制的全包围栅结构。
请参考图8，在所述衬底1上方继续全片淀积多晶硅层10。可采用例如LPCVD工艺来形成所述多晶硅层。
然后，请参考图9，采用光刻工艺，进行光刻胶的涂布、曝光和显影，对所述多晶硅层10进行图形化，并通过刻蚀工艺去除多余的多晶硅部分，形成横跨及包围2个所述Fin6的栅极11。所述栅极11的下端12与所述第一栅介质两侧暴露的所述衬底1相连，形成可对沟道进行四面控制的全包围栅结构。按照本实施例例举的情况，可在所述浅沟槽隔离2之间形成2个FinFET，2个FinFET通过横跨所述Fin6的栅极11串联起来。也可以采用本发明的方法，在所述浅沟槽隔离之间形成更多个具有全包围栅结构的FinFET。
在所述浅沟槽隔离之间形成1个全包围栅结构的情况，可参阅图10，图10是应用图1的方法形成的一种全包围栅结构的器件立体结构示意图。如图10所示，在衬底1上形成浅沟槽隔离(图示省略)和生长第一栅介质层，并在浅沟槽隔离之间形成1个独立的第一栅介质4；生长单晶硅层，并在所述第一栅介质4之上形成Fin6结构；生长第二栅介质层，形成包围所述Fin6的第二栅介质8，并将所述第一栅介质4两侧的所述衬底1暴露出来；淀积多晶硅层，并形成横跨及包围所述Fin6的栅极11，所述栅极11的下端12与所述第一栅介质4两侧暴露的所述衬底1相连，形成可对沟道进行四面控制的全包围栅结构，并进而可制作形成1个FinFET器件。本例中全包围栅结构的其他方面与前述的实施例相同，故不再展开说明。
在上述实施例中，由于第一栅介质很薄，而栅极下端与衬底相连，因而使栅极仍能以全包围的形式从四面有效地控制沟道。因此，本发明在保证所需要的器件特性的同时，解决了现有技术存在的工艺复杂、成本高的问题。本发明方法简便，可与现有的集成电路平面工艺相兼容，具有成本低、易于实施等优点。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (9)
1.一种全包围栅结构的形成方法，用于制作FinFET器件，其特征在于，包括以下步骤：
步骤一：提供一半导体衬底，在所述衬底上形成浅沟槽隔离和第一栅介质层；
步骤二：对所述第一栅介质层进行图形化，并在所述浅沟槽隔离之间形成1至多个独立的第一栅介质；
步骤三：生长单晶硅层，对所述单晶硅层进行图形化，并在所述第一栅介质之上形成Fin结构；
步骤四：生长第二栅介质层，对所述第二栅介质层进行图形化，并形成包围所述Fin的第二栅介质，然后，暴露出所述第一栅介质两侧的所述衬底；
步骤五：淀积多晶硅层，对所述多晶硅层进行图形化，并形成横跨及包围所述Fin的栅极，所述栅极的下端与所述第一栅介质两侧暴露的所述衬底相连，形成可对沟道进行四面控制的全包围栅结构。
2.根据权利要求1所述的全包围栅结构的形成方法，其特征在于，所述第一栅介质和所述Fin为独立的条状或矩形块状。
3.根据权利要求1或2所述的全包围栅结构的形成方法，其特征在于，所述Fin与所述第一栅介质同向设置。
4.根据权利要求1或2所述的全包围栅结构的形成方法，其特征在于，所述第一栅介质的厚度为1～15nm，宽度为20～50nm。
5.根据权利要求4所述的全包围栅结构的形成方法，其特征在于，当所述第一栅介质为多个时，其相互间距为20～50nm。
6.根据权利要求1～3任意一项所述的全包围栅结构的形成方法，其特征在于，所述Fin的厚度为10～1000nm，宽度为5～50nm。
7.根据权利要求1所述的全包围栅结构的形成方法，其特征在于，所述第一栅介质、第二栅介质相连，并将所述Fin的四周合围。
8.根据权利要求1或7所述的全包围栅结构的形成方法，其特征在于，所述第二栅介质的厚度为1～15nm。
9.根据权利要求1或7所述的全包围栅结构的形成方法，其特征在于，所述第一栅介质、第二栅介质由同种介质材料形成。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410652852.9A CN104392917B (zh) | 2014-11-17 | 2014-11-17 | 一种全包围栅结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410652852.9A CN104392917B (zh) | 2014-11-17 | 2014-11-17 | 一种全包围栅结构的形成方法 |
Publications (2)
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|---|---|
| CN104392917A true CN104392917A (zh) | 2015-03-04 |
| CN104392917B CN104392917B (zh) | 2017-09-29 |
Family
ID=52610799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410652852.9A Active CN104392917B (zh) | 2014-11-17 | 2014-11-17 | 一种全包围栅结构的形成方法 |
Country Status (1)
| Country | Link |
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|---|---|
| CN104392917B (zh) | 2017-09-29 |
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