CN104882380B - 通过使用凝聚形成局域化的弛豫衬底的方法 - Google Patents

通过使用凝聚形成局域化的弛豫衬底的方法 Download PDF

Info

Publication number
CN104882380B
CN104882380B CN201510028204.0A CN201510028204A CN104882380B CN 104882380 B CN104882380 B CN 104882380B CN 201510028204 A CN201510028204 A CN 201510028204A CN 104882380 B CN104882380 B CN 104882380B
Authority
CN
China
Prior art keywords
fin
substrate
strain
channel
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510028204.0A
Other languages
English (en)
Other versions
CN104882380A (zh
Inventor
P·莫林
N·卢贝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
STMicroelectronics lnc USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics lnc USA filed Critical STMicroelectronics lnc USA
Priority to CN202310978953.4A priority Critical patent/CN116779657A/zh
Priority to CN201910005560.9A priority patent/CN110047928B/zh
Publication of CN104882380A publication Critical patent/CN104882380A/zh
Application granted granted Critical
Publication of CN104882380B publication Critical patent/CN104882380B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及通过使用凝聚形成局域化的弛豫衬底的方法。描述了用于形成衬底的局域化的应变区域的方法和结构。沟槽可以在衬底的局域化区域的边界处形成。在局域化区域处的侧壁的上部部分可以由覆盖层覆盖，并且在局域化区域处的侧壁的下部部分可以不被覆盖。转变材料可以被形成为与局域化区域的下部部分和加热的衬底接触。加热可以将来自转变材料的化学种类引入到下部部分中，这在局域化区域中产生应力。所述方法可以用于形成应变沟道finFET。

Description

通过使用凝聚形成局域化的弛豫衬底的方法
技术领域
本技术涉及用于制作多层衬底的局域化的弛豫和应变区域的方法和结构，并且本技术可以用于形成应变沟道FET。
背景技术
晶体管是现代数字处理器和存储器设备的基本器件元件，并且已经在电子工程的各种领域中找到各种应用，包括数据处理、数据存储和高功率应用。目前，存在可以用于不同应用的多种晶体管类型和设计。各种晶体管类型包括例如双极结型晶体管(BJT)、结型场效应晶体管(JFET)、金属氧化物半导体场效应晶体管(MOSFET)、垂直沟道或沟槽场效应晶体管和超结或多漏极晶体管。
在晶体管的MOSFET家族中已经出现两种类型的晶体管，它们表现出按比例缩小到超高密度和纳米尺度的沟道长度的希望。这些晶体管类型之一是所谓的鳍式场效应晶体管或者“finFET”。finFET的沟道形成于可以从衬底的表面扩展的三维鳍中。finFET具有对于互补MOS(CMOS)按比例缩小到更小尺寸而言有利的静电性质。因为鳍是三维结构，所以可以在鳍的三个表面上形成晶体管的沟道，使得对于在衬底上占据的给定的表面面积finFET可以呈现高电流开关性能。由于可以从衬底表面抬升沟道和器件，因此相比于传统平面型MOSFET可以存在耦合于邻近的器件之间的降低的电场。
第二种类型的晶体管称为完全耗尽型绝缘体上硅或者“FD-SOI”FET。在位于薄绝缘体之上的薄平面半导体层中形成FD-SOI FET的沟道、源极和漏极。因为半导体层和之下的绝缘体是薄的，所以晶体管的本体(其位于薄绝缘体之下)可以作为第二栅极。绝缘体上的半导体的薄层允许可以提升性能的更高的体偏置电压。薄绝缘体还降低到晶体管本体区域的漏电流，否则该漏电流将在体FET器件中发生。
发明内容
所描述的技术涉及用于制作衬底的局域化的应变区域的方法和结构。该技术可以用于形成应变沟道场效应晶体管。根据一些实施例，通过将finFET器件的鳍的第一部分转变成不同的化学成分，finFET器件的沟道区域可以被应变，该不同的化学成分将在其中形成沟道区域的鳍的第二部分中引起应变。第一部分的转变可以发生在半导体材料中已经形成鳍后，并且第一部分可以被形成为鳍的局域化的弛豫区域。例如，通过刻蚀沟槽以限定鳍，鳍可以被形成于半导体材料(例如，Si)中。其后，鳍的下部部分可以被转变成具有不同化学成分的材料(例如，SiGe)。在转变后，下部部分可以将应变施加到鳍的上部部分，产生用于finFET的应变沟道区域。
根据一些实施例，一种用于使FET的沟道区域应变的方法包括：在衬底的第一半导体材料中形成沟槽，以限定包括FET的沟道区域的FET的第一区域。该方法进一步包括：在沟槽形成后，将第一区域的第一部分转变成不同的化学成分，使得经转变的第一部分将应变施加到沟道区域。该转变可以包括将衬底加热到如下这样的温度，在该温度下来自转变材料的化学成分凝聚到第一部分中以便在第一部分中形成应力。在材料转变期间的加热可以允许经转变的第一部分的塑性弛豫。
在一些方面，FET是FD-SOI FET。在一些方面，FET是finFET。在一些实施方式中，第一区域包括finFET的鳍并且具有在约1nm和约25nm之间的宽度。根据一些方面，形成沟槽可以包括在第一半导体衬底中刻蚀沟槽以限定用于至少一个finFET的至少一个鳍。
在一些实施方式中，一种用于使FET的沟道区域应变的方法可以包括：覆盖第一区域的第二部分、在沟槽中沉积转变材料以及将衬底加热到如下这样的温度，在该温度下转变材料的至少一些成分进入第一区域的第一部分。转变材料可以包括与第一半导体材料不同的化学成分的第二半导体材料。在一些方面，转变材料是SiGe或SiC并且第一半导体材料是Si。在一些实施方式中，加热包括使转变材料氧化。在一些方面，沉积包括外延生长转变材料。在一些实施方式中，沉积包括沉积转变材料的非晶成分。
用于使FET的沟道区域应变的方法可以进一步包括：在加热衬底前沉积填充材料以填充沟槽。在一些实施方式中，填充材料是氧化物。在一些实施方式中，方法可以包括将转变材料的部分转换成氧化物。根据一些方面，用于使FET的沟道区域应变的方法可以包括：去除填充材料的部分以暴露沟道区域，以及在沟道区域处形成栅极结构。
动作的前述方面和实施方式可以以任何合适的组合被包括在用于使FET的沟道区域应变的方法中。
根据一些实施例，一种应变沟道finFET包括具有由第一半导体材料形成的沟道区域的鳍。第一半导体材料可以具有第一化学成分。finFET可以进一步包括形成于鳍中的应变引起部分，该应变引起部分在鳍的沟道区域中引起应变，其中应变引起部分包括已经被转变成第二半导体材料的第一半导体材料，该第二半导体材料具有不同于第一化学成分的第二化学成分。
在一些实施方式中，相比于第一半导体材料，第二半导体材料包括化学添加剂，并且化学添加剂的浓度跨鳍变化。在一些方面，化学添加剂在鳍的边缘区域处的浓度高于在鳍的中心处的浓度。在一些实施方式中，化学添加剂是锗或碳并且第一半导体是硅。
根据一些方面，鳍可以具有在约1nm和约25nm之间的宽度。在一些实施方式中，应变沟道finFET可以包括覆盖鳍的沟道区域但并不覆盖鳍的应变引起部分的覆盖材料层。在一些方面，该覆盖材料包括氧化物或者氮化物。
在一些实施方式中，应变沟道finFET可以包括在鳍的沟道区域处形成的栅极结构。在一些方面，应变沟道finFET可以包括在鳍和其上形成鳍的衬底的体区域之间的绝缘材料连续层。在一些实施方式中，应变沟道finFET的应变引起部分具有高于105缺陷/cm2的缺陷密度。
前述方面和实施方式可以以任何合适的组合被包括在应变沟道finFET的一个或者多个实施例中。
根据一些实施例，衬底上的finFET结构可以包括形成于第一化学成分的第一半导体材料中的鳍。鳍可以具有平行于衬底的表面延伸的长度和垂直于衬底的表面延伸的高度。衬底可以进一步包括覆盖鳍的第一部分并且不覆盖鳍的第二部分的覆盖层，其中在第一部分和第二部分之间的边界沿着鳍的长度延伸。finFET结构还可以包括与鳍的第二部分直接接触的转变材料。转变材料可以包含如下这样的化学成分，当该化学成分被引入鳍的第二部分中时，沿着它被引入的区域的长度产生压应力或张应力。
在一些方面，鳍具有在约1nm和约25nm之间的宽度。在一些方面，第一半导体材料是硅。在一些实施方式中，化学成分是锗或碳。根据一些方面，转变材料包括外延SiGe或SiC。根据其他方面，转变材料包括非晶SiGe或SiC。在一些实施方式中，覆盖层包括氧化物或氮化物。
前述关于finFET结构的实施方式和方面可以以任何合适的组合被包括用于finFET结构的一个或者多个实施例。上述方法实施例中的任何实施例可以用于制备finFET结构或者应变沟道finFET的任何实施例。
从下面的描述结合附图可以更充分地理解本教导的前述和其他方面、实施方式、实施例和特征。
附图说明
技术人员将理解本文所描述的附图仅作为图示的目的。应当理解在一些实例中，可以夸大或者放大地示出实施例的各种方面以促进实施例的理解。在附图中，贯穿各个图，相同附图标记通常指相似的特征、功能上相似和/或结构上相似的元件。附图不一定成比例，相反重点应该放在图示教导的原理。在附图涉及集成器件的微制造的地方，可以并行地制备的多个器件中只有一个器件被示出。附图并不旨在以任何方式限制本教导的范围。
图1是描绘了根据一些实施例的FD-SOI FET的正视图；
图2A是描绘了根据一些实施例的finFET的透视图；
图2B至图2E描绘了根据一些实施例的finFET鳍的截面视图；
图3A至图3O描绘了根据一些实施例的用于形成应变沟道finFET的工艺步骤；
图4描绘了结合用于根据一些实施例的finFET的两种应变引起技术的实施例；
图5A至图5B描绘了根据一些实施例的应变沟道FD-SOI FET。
当与附图结合时，从下文阐述的详细描述，实施例的特征和优点将变得更加明显。
具体实施方式
根据一些实施例，在图1中描绘了完全耗尽型绝缘体上硅(FD-SOI)FET 100的示例。FD-SOI FET可以包括源极区域120，栅极结构130、135，漏极区域140和沟道区域150。源极、沟道区域和漏极可以形成于邻近薄绝缘层105或掩埋氧化层105形成的薄半导体层112中。该薄绝缘层可以邻近衬底110形成。在一些实施方式中，半导体层112和绝缘层105是超薄的，例如，少于约20nm。这种器件可以称为超薄体和掩埋氧化物(UTBB)器件。在UTBB结构中，薄绝缘层105在厚度上可以少于约30nm，例如对于一些实施例，其具有约25nm的优选厚度，并且半导体层112可以少于约10nm，例如对于一些实施例，其具有约7nm的优选厚度。在一些实施例中，包括电绝缘材料的沟槽隔离结构170可以形成于一个或者多个FD-SOI FET周围。栅极结构可以包括栅极导体130和薄栅极绝缘体135。根据一些实施例，可以形成集成的源极S、栅极G、漏极D和体B互连，以提供到FD-SOI FET的源极、栅极、漏极和背体区域的电连接。
在一些实施例中，FD-SOI FET的源极区域120和漏极区域140可以掺杂有受主或者施主杂质以形成第一导电类型(例如，p型或者n型)的区域。沟道区域150可以被掺杂为相反的导电类型，并且可以是与背体区域115(例如，部分耗尽SOI或者PD-SOI)相同的导电类型。在一些实施方式中，沟道区域150可以是非掺杂的(FD-SOI)。相比于体FET器件，FD-SOI FET可以呈现降低的漏电流并且提供灵活的偏置策略用于改进速度或者降低用于低电压应用的阈值电压。
根据一些实施例，在图2A的透视图中描绘了finFET 200的示例。finFET可以被制备在体半导体衬底110(例如，硅衬底)上，并且包括在沿着衬底表面的长度方向上伸展并且在垂直于衬底表面的高度方向上延伸的鳍状结构215。鳍215可以具有窄的宽度，例如少于50nm。在衬底110的表面上可以存在电绝缘层205，例如，氧化物层。鳍可以穿过绝缘层205，但是在鳍的下部区域处被附连到半导衬底110。包括导电栅极材料230(例如，多晶硅)和栅极绝缘体235(例如，氧化物或者高介电常数材料)的栅极结构可以在鳍的区域之上被形成。finFET可以进一步包括与该栅极邻近的源极区域220和漏极区域240。finFET还可以包括集成的源极S、栅极G、漏极D和体B(未示出)互连，以提供到器件的源极、栅极、漏极和背体区域的电连接。
类似于图2A中描绘的finFET呈现对于按比例缩小到高密度、低功率的集成电路而言有利的静电性质。因为鳍和沟道被从衬底抬升，所以器件可以在邻近的器件之间呈现降低的交叉耦合。对于图2A中示出的器件，可以通过刻蚀工艺从体衬底110形成鳍215，并且因此鳍215在鳍的基底区域(在附图中由邻近的绝缘体205封闭的区域)处被附连到衬底。绝缘体205可以在鳍215的刻蚀之后形成。因为鳍215被附连到半导体衬底，所以漏电流和交叉耦合可以经由鳍的基底区域发生。
finFET的源极、沟道和漏极区域可以被掺杂有施主或受主杂质以产生不同导电类型的不同区域，如图2B至图2C所绘。若干不同配置的源极、沟道和漏极区域是可能的。根据一些实施例，源极区域220和漏极区域240可以被掺杂为第一导电类型，而沟道区域250可以被掺杂为相反的导电类型，如图2B所绘。使用的术语“源极区域”和“漏极区域”可以包括位于finFET器件的源极和漏极接触区域与沟道区域之间的鳍的扩展区域。
finFET可以进一步包括可以是与沟道区域相同导电类型的体区域255。在一些实施例中，finFET的沟道区域250可以是非掺杂的，如图2C所绘。finFET中的源极和漏极区域的掺杂可以有多种几何形状。如图2B所绘，鳍215的垂直部分可以被掺杂以形成源极220和漏极240区域。备选地，根据一些实施例，鳍215的外鞘部分224可以被掺杂以形成源极和漏极区域，如图2C至图2E所绘。
图2C和图2E描绘了根据一些实施例的finFET中的沟道区域250的三维性质。在一些实施例中，由栅极结构包住的整个鳍部分可以被反转并且形成体沟道而不是表面沟道。在一些实施方式中，金属膜232可以被沉积在栅极电极230和栅极氧化物235之间，以改进栅极电导率和栅极开关速度。
发明人已经构思了用于使半导体衬底上的区域局域化应变的方法和结构，其可以用于进一步改进finFET和FD-SOI FET器件的性能。在各种实施例中，可以在衬底的局域化区域(例如，其中可以形成至少一个finFET或者FD-SOI FET的半导体衬底的区域)的边界处形成沟槽。局域化区域的下部部分中的至少一些可以被转变成具有与半导体衬底不同的化学成分的应变引起材料。应变引起材料可以将应力施加到局域化区域的邻近(例如，上部)部分，其中FET(例如，finFET或者FD-SOI器件)的至少部分可以被形成。例如，FET的沟道区域可以形成于局域化区域的应变部分中。
在沟道区域中引起的应变可以改进沟道区域中的载流子的迁移率，并且由此改进器件速度。例如，硅(Si)的压应变可以改进硅内的空穴迁移率。Si的张应变可以改进电子迁移率。当施加足够的应变时，基于硅的晶体管器件的性能可以接近或者甚至超越基于化合物半导体(例如，SiGe、SiC、GaAs、InP、InGaAs、GaN、AlGaAs等)的器件的性能，基于化合物半导体的器件可能需要更困难和昂贵的处理技术。
图3A至图3K描绘了用于形成一些实施例的半导体衬底的局域化应变区域的工艺步骤。所图示的步骤描绘了应变技术如何可以被应用到finFET器件。将要领会的是，所描述的步骤可以被应用到将从衬底的机械应变区域中获益的其他器件。
根据一些实施例，可以获得或者形成包括在衬底的至少一个区域之上形成的硬掩膜层305的衬底310，如图3A所图示。在一些实施例中，衬底可以是半导体衬底(例如，Si、SiGe、SiC、Ge、GaN、GaAs、AlGaAs、InGaP等)或者在其他实施例中可以是另一类型的衬底(例如，陶瓷、光学玻璃、电光材料)。衬底310可以包含多层不同的材料或者类似的材料。例如，衬底可以包括绝缘体上硅(SOI)衬底，或者可以包括具有形成于表面处的一个或者多个外延层的体半导体。
硬掩膜层305可以是对衬底的直接邻近区域呈现刻蚀选择性的任何合适的材料。硬掩膜材料的一些示例包括但不限于氧化物、氮化物和金属。在一些实施例中，硬掩膜层305包括氧化硅或者氮化硅。在一些实施方式中，可以使用软掩膜层(例如，基于聚合物的光刻胶)代替硬掩膜层305。
用于形成衬底的局域化应变区域的方法可以包括将硬掩膜层305图形化以暴露衬底310的区域306，如图3B所绘。可以通过任何合适的光刻技术进行图形化。一些可应用的光刻技术包括各种形式的光刻、x光光刻或者多种压印光刻技术。对于图形化高分辨率finFET器件，可以使用侧壁图像转移(SIT)技术或者芯棒工艺。侧壁图像转移工艺在一些情况下可以称为自对准双重图形化(SADP)。在一些实施方式中，可以使用双重图形化工艺例如光刻胶上光刻胶图形化技术(其可以包括光刻-刻蚀-光刻-刻蚀(LELE)工艺或者光刻-凝固-光刻-刻蚀(LFLE)工艺)形成鳍。在其他实施例中，鳍可以由干涉光刻、压印光刻、光刻、深紫外光刻或者x光光刻形成。
如图3C所绘，然后可以使用任何合适的刻蚀技术，例如各向异性反应离子刻蚀，将沟槽312刻蚀到衬底中。刻蚀的沟槽可以界定衬底的局域化区域315。在图示的实施例中，局域化区域可以包括用于形成finFET的鳍。在该情况下，鳍315可以具有如标记出的宽度W和高度H以及延伸到页面中的长度L。在一些实施例中，鳍的宽度可以在约1nm和约25nm之间，但在其他实施例中可以使用更大的宽度。在其他应用中局域化区域的宽度可以具有类似值或者可以更大，例如一直到约500nm的任何值。鳍的高度可以在约10nm和约100nm之间。在其他应用中局域化区域的高度可以具有类似值或者可以更大，例如一直到约5微米的任何值。
根据一些实施例，沟槽312可以由填充材料320填充。在填充沟槽前，硬掩膜305可以被去除或者可以不被去除。填充材料320可以是可以承受高热处理步骤(例如，在一些实施例中高达约800℃的温度、在一些实施例中高达约900℃的温度、在一些实施例中高达约1000℃以及在一些实施例中高达约1200℃的温度)的任何合适的材料。在一些实施方式中，填充材料可以包括氧化物或者氮化物。填充材料305可以对半导体衬底310的邻近区域呈现刻蚀选择性。在一些实施方式中，沟槽可以被过填充并且衬底被平整化(例如，经由化学机械抛光(CMP)工艺)以获得基本上平坦的表面，如图3C所绘。
根据一些实施例，填充材料320可以使用任何合适的刻蚀工艺(例如，各向异性反应离子刻蚀)被回刻蚀或者凹陷以便暴露鳍315的部分，如图3D所绘。刻蚀可以是基于填充材料的已知的刻蚀速率的定时刻蚀。例如，近似上半部分或者更多的鳍可以被暴露。刻蚀工艺可以以比衬底材料显著更高的刻蚀速率选择性地刻蚀填充材料，并且可以不刻蚀硬掩膜材料305。
然后可以在鳍的暴露部分之上形成覆盖层330，如图3E所绘。覆盖层可以对填充材料320和衬底310呈现刻蚀选择性。根据一些实施例，覆盖层330可以包括氮化硅，填充材料可以包括氧化硅，而衬底可以包括硅，但在其他实施例中可以使用其他材料。覆盖层330可以通过任何合适的方式沉积。根据一些实施例，覆盖层由保形沉积工艺沉积，例如，等离子体沉积工艺、化学气相沉积工艺或者原子层沉积工艺。覆盖层可以被沉积到在衬底的暴露表面之上基本上均匀的厚度。在一些实施例中，覆盖层330的厚度可以在1nm和50nm之间。
随后，覆盖层330可以被刻蚀以去除水平部分，如图3F所绘。例如，各向异性刻蚀(RIE)可以被使用和定时以刻蚀穿过覆盖层330的厚度。在刻蚀后覆盖层的侧壁部分335可以保留。在一些实施方式中，传统上用于形成FET栅极间隔物的任何合适的间隔物工艺可以用于形成侧壁部分335。随后，填充材料320可以被刻蚀以去除大部分填充材料，如图3G所图示。填充材料的薄层可以保留在沟槽的底部。薄层可以防止后续与沟槽312的基底处的衬底310接触的转变材料340的形成。在一些实施例中，所有填充材料320可以被去除。如图3G所图示，在回刻蚀填充材料320后，鳍的下部部分变得暴露。
然后转变材料340可以被形成直接接触鳍的暴露的区域，如图3H所绘。转变材料可以具有与衬底310的化学成分不同的化学成分。根据一些实施例，转变材料340包括如下这样的化学成分，当该化学成分被引入衬底的邻近区域时，在它被引入的区域中引起应力。在一些实施方式中，转变材料可以包括衬底材料的掺杂变体。作为非限制的示例，衬底310可以是体Si并且转变材料340可以是SiGe。来自SiGe的锗，当被引入体Si时，可以在其被引入的Si的区域中引起应力。
转变材料340可以通过任何合适的方式形成。例如，在一些实施例中转变材料可以通过外延生长形成以产生基本上晶体的结构。在其他实施例中，转变材料340可以通过沉积工艺形成，例如，等离子体沉积或者原子层沉积工艺。因为转变材料340将不被用作器件的有源区域，所以转变材料不必具有高的晶体质量。在一些实施例中，转变材料可以是非晶的。在一些实施例中，转变材料可以是半导体材料，而在其他实施例中转变材料可以不是半导体材料。
如果通过外延形成，则转变材料可以具有高浓度的化学成分，该化学成分被引入邻近衬底区域中。转变材料中的化学成分的浓度可以高到使得引起在转变材料340中形成缺陷。根据一些实施例，转变材料包括通过外延生长形成的掺杂锗的硅，其中在形成的结构中Ge的浓度在10％和60％之间。转变材料中的缺陷密度可以高于通常在半导体器件中将另外容许的密度。例如，在一些实施例中缺陷密度可以高于103缺陷/cm2、在一些实施例中高于105缺陷/cm2、在一些实施例中高于107缺陷/cm2以及在一些实施例中还高于109缺陷/cm2。在一些实施方式中，缺陷密度可以高于1010缺陷/cm2。在一些实施方式中，转变材料中的缺陷密度可以具有小于106缺陷/cm2的值。
在转变材料形成后，沟槽可以使用第二填充材料325填充并且随后被平整化，如图3I所绘。第二填充材料可以与填充材料320相同或者不同。第二填充材料325可以是也可以承受高热处理步骤(例如，在一些实施例中高达约800℃的温度、在一些实施例中高达约900℃的温度、在一些实施例中高达约1000℃的温度以及在一些实施例中高达约1200℃的温度)的任何合适的材料。在一些实施方式中，第二填充材料可以包括氧化物或者氮化物。第二填充材料325可以对半导体衬底310的邻近区域和对来自转变材料的化学成分引入其中的衬底的区域呈现刻蚀选择性。第二填充材料325在后续加热步骤中可以对鳍提供机械支撑。
衬底可以被加热到高温以便将来自转变材料340的化学成分凝聚到邻近的衬底310的局域化区域中，以便产生具有不同化学成分的转变区域350，如图3J所绘。在一些实施例中，转变工艺可以通过氧化转变材料340而被激活。例如，转变材料340可以包括SiGe，SiGe在高温下氧化以形成SiO2并且将Ge凝聚或者驱赶到衬底的邻近鳍区域中。在一些实施例中，凝聚到邻近区域350中的化学成分跨该区域可以具有非均匀浓度。例如，凝聚成分Ge的浓度可以在转变区域350的边缘处最高而在该区域的中心处最低。
转变区域350可以具有与具有类似化学成分的外延生长区域不同的结构，并且其在衬底内的配置可以与外延生长层不同。例如，转变区域在晶格内间隙位置(而不是替代位置)处可以包括比外延生长区域的情况更高的浓度的杂质原子。此外，转变区域可以不像外延层那样跨衬底均匀地扩展。例如，一些转变区域350可以横向上终止到半导体层中，像图3J中描绘的外部转变区域353。X射线衍射谱可以区分转变区域和外延生长区域。
衬底的转变区域350(也称为应变引起区域或者应变引起部分)可以在应力下形成，因为来自转变材料的杂质被凝聚到该区域中。在加热和转变工艺期间，应变引起区域可以弛豫，例如通过弹性弛豫或者塑性弛豫。弛豫可以将应变施加到邻近区域。例如，转变成SiGe成分的Si可以具有与邻近的Si失配的不同的晶格常数。失配导致应力。因为鳍可以具有有限长度和从衬底310抬升的结构(例如，自由端)，所以鳍的转变部分350可以弛豫以适应应力。该弛豫将应变施加到鳍的邻近(上部)部分。在鳍的基底处将Si转变成SiGe的上述示例中，鳍可以弛豫使得鳍的非转变部分360主要沿其长度方向经受张应变。其他实施例可以使用其他半导体材料的其他材料组合以将张应变或者压应变施加到邻近区域。
如图3K所图示，第二填充材料325和第一填充材料320可以被回刻蚀以便暴露鳍的至少非转变(上部)部分。侧壁部分335和其余硬掩膜材料305也可以被去除。在一些实施例中，填充材料被回刻蚀以暴露转变区域350中的一些或者全部，以便允许转变区域的进一步弛豫。侧壁部分335和填充材料的去除通过允许转变区域的额外的弛豫可以增加鳍的非转变部分中的应变的量。
包括栅极导体370和栅极绝缘体372的栅极结构可以在鳍之上形成以限定沟道区域，如图3L至图3O所图示。在一些实施例中，可以使用传统上用于在鳍上形成栅极结构的任何合适的工艺步骤形成栅极结构。在一些实施例中，图3K中描绘的绝缘体325的回刻蚀可以仅在其中将要形成栅极导体和栅极氧化物的区域处进行。例如，可以在图3J的绝缘体325(其可以被平整化或者可以不被平整化)之上图形化光刻胶(未示出)，以便在栅极结构位置处的光刻胶中形成开口。绝缘体325可以然后被刻蚀以暴露鳍的沟道区域。绝缘体325的刻蚀区域可以表现为垂直于鳍的长度方向延伸的沟槽。在一些实施例中，刻蚀可以停止在接近在鳍的非转变部分360和转变区域350之间的界面处。在一些实施方式中，刻蚀可以扩展越过界面以暴露转变区域350中的至少一些区域。
在沟道区域被暴露的情况下，可以使用任何合适的工艺在沟道之上形成栅极氧化物或栅极电介质372。在一些实施例中，栅极氧化物可以包括通过鳍的热氧化或者沉积形成的氧化硅。在一些实施方式中，可以使用高介电常数(高K)材料，例如，硅酸铪、二氧化铪、硅酸锆或者二氧化锆。栅极导体材料375(例如，多晶硅)然后可以被沉积在栅极电介质之上。栅极导体材料375可以被沉积在扩展的区域之上，例如扩展超过绝缘体325中的刻蚀沟槽，如图3L所图示。栅极导体材料可以然后被回刻蚀或者平整化以形成栅极导体370，如图3M所绘。后续的定时刻蚀可以用于去除鳍的源极和漏极区域之上的绝缘体325，产生像图3O中示出的结构。
在一些实施例中，备选的处理可以用于形成栅极导体。例如并且再次参考图3K，根据一个实施例，绝缘体325可以被回刻蚀以暴露转变部分350的至少一些部分并且允许那些部分的进一步的弛豫。栅极绝缘体372和栅极导体材料375然后可以被沉积在暴露的鳍之上。在另一实施例中，绝缘体325可以被完全去除。绝缘体325的去除可以允许更高的应变在非转变鳍部分360中形成。随后，绝缘体327可以被沉积以覆盖鳍，如图3N所绘。然后绝缘体327可以被回刻蚀到接近在鳍的非转变部分360和转变部分350之间的界面。刻蚀到该水平可以帮助降低在栅极电极和转变区域350之间的不必要的电容。然后栅极电介质372可以在鳍的暴露区域之上形成，并且栅极导体材料375可以被沉积在衬底的扩展区域之上。
栅极导体材料375可以使用任何合适的光刻工艺(例如，光刻和反应离子刻蚀)被图形化，以在鳍的沟道区域之上形成栅极导体370。然后栅极导体370可以被用作刻蚀掩膜以从鳍的源极和漏极区域去除栅极电介质材料。得到的结构可以出现，如图3O所示。
finFET的暴露的源极和漏极区域可以被掺杂并且到栅极、源极和漏极区域的接触可以通过任何合适的工艺形成。在一些实施例中，每个鳍可以有一个栅极结构，单独和分开地控制单个finFET。在一些实施方式中，可以有一起控制多个finFET的扩展的栅极结构，如图3O所绘。
虽然上述方法描绘了体半导体衬底，但是该方法可以用于绝缘体上硅(SOI)衬底。例如，其中鳍被刻蚀的区域可以是形成在绝缘层上的硅或半导体层。
关于图3A-图3K描述的引起应变的方法可以与在有源器件中引起应变的其它技术结合。例如，本文所描述的引起应变的方法可以与如题为“METHOD TO FORM STRAINEDCHANNEL IN THIN BOX SOI STRUCTURES BY ELASTIC STRAIN RELAXATION OF THESUBSTRATE”的共同未决的美国专利申请中所描述的在SOI衬底中形成应变引起层的方法结合，该美国专利申请整体通过引用并入本文。图4描绘了其中应变引起层420形成于具有在衬底450上形成的绝缘层410和半导体层412的SOI衬底结构中的实施例。在一些实施例中，沟槽(例如，隔离沟槽470)可以邻近一个或者多个finFET形成以便在应变引起层420的局域化区域中释放应力并且将应变施加到在该区域中的半导体层412。如共同未决的申请中所描述，沟槽470的几何形状可以被选择以施加期望类型的应变，例如，单轴应变、双轴应变等。例如，沟槽470可以通过应变引起层420只在鳍的相对侧处形成，以便施加沿着鳍的长度的单轴应变。
一些实施例可以包括在FD-SOI FET中引起应变，如图5A至图5B所绘。图5A描绘了具有在薄栅极绝缘体(在图5B中可见)上形成的栅极电极530、源极区域520和漏极区域540的FD-SOI FET的平面图。源极区域、沟道区域530和漏极区域可以在通过薄绝缘层515与衬底510分离的薄半导体层512中形成。FD-SOI FET可以包括沿着源极和漏极区域的边缘形成的沟槽隔离结构570。
作为形成沟槽隔离结构570的工艺的部分，应变引起区域580可以被形成，例如，如图3I至图3J所为。衬底512的上部部分可以被覆盖，使得转变材料(图3I中的340)形成为仅接触衬底510。后续的加热步骤可以将化学成分凝聚到在源极和漏极区域下方的衬底的转变区域350中，同时在沟槽中形成隔离氧化物。转变区域可以在应力下形成并且在加热期间弛豫，这将应变(例如，如图5A中的粗体箭头所描绘的张应变)施加到上部的半导体层512。施加的应变可以扩展到器件的沟道区域550。
可以将所描述的形成应变沟道器件的方法用于CMOS电路。在CMOS电路中，将有两种类型的晶体管：n沟道类型和p沟道类型。由于转变材料340对于给定的衬底类型可以在晶体管的沟道区域中引起只有一种类型的应变，因此第一类型的晶体管(例如，n沟道MOS)可以得益于沟道中由于应变的原因增加的电子迁移率，而第二类型的晶体管(例如，p沟道MOS)可能遭受降低的迁移率和退化的晶体管性能，因为沟道应变是错误的类型的。例如，在Si沟道区域中产生张应变的转变材料340(SiGe)可以有益于n沟道FET，因为在张应变下电子迁移率增加。然而，空穴迁移率在张应变下降低，因此形成于相同区域中的p沟道FET将遭受降低的性能，这可能是非期望的。所描述的形成应变沟道器件的方法可以在相同衬底上容纳两种类型的FET，使得一种类型的FET的性能可以被改进，同时另一类型的FET可以基本不被退化或者可以也被改进。
在一些实施例中，其中对于第一沟道类型的FET的沟道区域期望应变的衬底的区域可以根据图3A至图3O所图示的步骤被处理。在一些实施例中，相同衬底的其他区域可以被类似地处理，除了可以采取额外的步骤防止邻近器件的有源区域的转变材料340的形成。例如，在形成图3C中的填充材料320后，对于其不期望应变的衬底的部分可以使用光刻胶或者硬掩膜掩蔽以防止图3D中所描绘的填充材料的刻蚀。可以在填充材料320上形成并且图形化光刻胶或者硬掩膜。备选地，可以在图3G中示出的对于其不期望应变的衬底的区域之上形成光刻胶或者硬掩膜。例如，光刻胶或者硬掩膜可以被图形化以阻挡转变材料340在衬底的某些区域中的形成，并且由此防止形成于那些区域中的FET沟道的应变。因此，在它们的沟道区域中不具有应变的FET可以在与应变沟道FET相同的衬底上形成。
在相同衬底上的半导体材料具有应变和非应变区域可以有利于CMOS FET电路装置。例如，得益于根据特定应变(张应变)增加的载流子迁移率的第一类型的FET(例如，n沟道Si FET)可以位于其中由于附近应变引起区域350的原因半导体被应变的区域中。第二类型的FET(p沟道)可以位于其中半导体没有被应变的衬底的不同的区域处，使得第二类型的FET没有遭受由于错误类型的应变降低的性能。这种局域化应变控制可以在第一类型的FET中提高载流子的迁移率，而在形成于相同衬底上的第二、相反类型的FET中并不降低载流子的迁移率。
在一些实施例中，可以在衬底的第一区域中在张应变下形成沟道区域，例如，使用利用Si/SiGe材料组合的、图3A至图3K所描述的步骤。在衬底的第二区域中，可以在压应变下形成沟道区域，例如，使用利用Si/SiC材料组合的、图3A至图3K所描述的步骤。工艺中的至少部分工艺可以被同时执行，例如，一直到与图3G相关联的步骤。随后，衬底的第二部分可以被掩蔽以防止第一类型的应变引起材料340(例如，SiGe)的形成，使得第一类型的应变引起材料可以被形成于衬底的第一部分处。然后，衬底的第一部分可以被掩蔽以防止第二类型的应变引起材料340(例如，SiC)的形成，使得第二类型的应变引起材料可以被形成于衬底的第二部分处。
根据一些实施例，可以相对于沟道区域处的半导体的晶向选择沟槽、应变引起区域350和沟道区域的定向，以便改进载流子迁移率。对于给定的半导体，当相对于另一晶向应变沿着一个晶向被定向时，载流子迁移率可以被增加到更高值。因此，半导体可以具有优选的应变方向(针对单轴应变)或定向(针对多轴应变)，提供比其他应变方向或定向更高的迁移率提高。根据一些实施例，半导体可以具有优选的轴应变类型(例如单轴、双轴、径向等)，提供比其他应变类型更高的迁移率提高。可以制备器件使得它利用优选的应变方向或者定向和/或优选的应变类型。例如，沟槽、应变引起区域350和沟道区域可以被定向以便在晶体管的沟道区域中引起在优选的应变方向或者定向上和/或具有优选的应变类型的应变。
如从上文描述中可以被领会的那样，可以形成FET的应变沟道区域，而无需在第二类型的半导体(例如，SiGe)的层上外延生长第一类型的半导体材料(例如，用于沟道区域的Si)的应变层。因此，可以避免与第二类型的半导体(它本身可能已经被外延生长)中的缺陷相关联的问题。例如，对于沟道区域的外延生长，下面的半导体在生长表面处应当具有低缺陷密度。备选地，上述工艺避免了对沟道区域的高质量外延生长的需要。附加地，转变材料340的外延生长不必是高质量的并且可能不需要高浓度的应变掺杂物，因为应变掺杂物(例如，Ge)可以被驱赶并且集中到应变引起区域和转换和/或去除的转变材料中。
虽然附图描绘了一个或者若干晶体管结构，但是将要领会的是根据所描述的半导体制造工艺可以并行地制备大量的晶体管。晶体管可以被并入作为用于数字或者模拟信号处理设备的微处理或者存储器电路装置的部分。在一些实施方式中，晶体管可以被并入逻辑电路装置。晶体管可以被用于消费电子设备，诸如智能电话、计算机、电视机、传感器、微处理器、微控制器、现场可编程门阵列、数字信号处理器、专用集成电路、逻辑芯片、模拟芯片和数字信号处理芯片。
虽然结合“finFET”描述了前述方法和结构中的一些，但是在一些实施例中，方法和结构可以被用于finFET器件的变体。例如，根据一些实施方式，方法和结构可以被用于三栅极、π栅极或Ω栅极晶体管的制备。在一些实施例中，方法和结构可以被用于环绕式栅极(GAA)晶体管的制备。
本文所描述的技术可以被实施为方法，其中已经提供了至少一个示例。作为方法的部分执行的动作可以以任何合适的方式排序。因此，可以构建实施例，其中以与图示的顺序不同的顺序执行动作，这可以包括同时执行一些动作，即使在图示性的实施例中以连续的动作示出。附加地，在一些实施例中方法可以包括比图示的动作更多的动作，而在其他实施例中方法可以包括比图示的动作更少的动作。
术语“近似”、“基本上”和“约”可以用于意指在一些实施例中在目标尺寸±20％的范围内、在一些实施例中在目标尺寸±10％的范围内、在一些实施例中在目标尺寸±5％的范围内以及在一些实施例中又在目标尺寸±2％的范围内。术语“近似”、“基本上”和“约”可以包括目标尺寸。
在如此描述了本发明的至少一个示例性的实施例之后，本领域技术人员可以轻易地想到各种变更、修改和改进。预期这种变更、修改和改进落在本发明的精神和范围内。因此，前述描述仅仅通过示例的方式而并非旨在限制。仅如下文的权利要求及其等同方案限定的那样限制本发明。

Claims (28)

1.一种用于使FET的沟道区域应变的方法，所述方法包括：
从第一半导体材料形成鳍；
在所述鳍的第一部分中形成沟道区域；
在所述鳍的第二部分的暴露的侧壁上形成转变材料，所述转变材料包括与所述第一半导体材料不同的第二半导体材料；以及
通过将所述第二半导体材料的化学种类凝聚到所述鳍的所述第二部分中，使所述沟道区域应变，并且将所述鳍的所述第二部分转换为与所述第一半导体材料的化学成分不同的化学成分。
2.根据权利要求1所述的方法，还包括：
形成包括所述鳍的FD-SOI FET；
形成与所述第二部分相邻的绝缘层；以及
将所述沟道区域与半导体衬底分离。
3.根据权利要求2所述的方法，其中所述绝缘层的厚度等于所述第一部分的厚度。
4.根据权利要求3所述的方法，其中所述鳍具有在1nm和25nm之间的宽度。
5.根据权利要求1所述的方法，其中形成所述鳍包括在半导体衬底中刻蚀沟槽。
6.根据权利要求1所述的方法，其中使所述沟道区域应变进一步包括：
用覆盖材料覆盖所述鳍的所述第一部分；以及
加热到使所述第二半导体材料的化学种类进入所述鳍的所述第二部分的温度。
7.根据权利要求1所述的方法，其中所述转变材料是SiGe或SiC并且所述第一半导体材料是Si。
8.根据权利要求6所述的方法，其中所述加热包括氧化所述转变材料。
9.根据权利要求1所述的方法，其中形成所述转变材料包括在所述暴露的侧壁上外延生长所述转变材料。
10.根据权利要求1所述的方法，其中形成所述转变材料包括沉积所述转变材料的非晶成分。
11.根据权利要求6所述的方法，进一步包括在所述加热之前，沉积与所述鳍相邻的绝缘层。
12.根据权利要求11所述的方法，其中所述绝缘层是氧化物。
13.根据权利要求6所述的方法，其中所述加热将所述转变材料的部分在化学上转换成氧化物。
14.根据权利要求11所述的方法，进一步包括：
去除所述绝缘层的部分以暴露所述沟道区域；以及
形成与所述沟道区域相邻的栅极结构。
15.一种应变沟道finFET，包括：
衬底，具有第一表面，所述衬底包括形成所述第一表面的应变引起层；以及
鳍，形成在所述第一表面上，所述鳍包括：
由具有第一化学成分的第一半导体材料形成的沟道区域；
应变引起部分，所述应变引起部分在所述沟道区域中引起应变，其中所述应变引起部分包括第二半导体材料，所述第二半导体材料具有与所述第一化学成分不同的第二化学成分，所述应变引起部分在所述沟道区域与所述应变引起层之间。
16.根据权利要求15所述的应变沟道finFET，其中所述第二半导体材料除了所述第一化学成分之外还包括化学添加剂，并且其中所述化学添加剂的浓度跨所述鳍变化。
17.根据权利要求16所述的应变沟道finFET，其中所述化学添加剂的所述浓度在所述鳍的边缘区域处比在所述鳍的中心处高。
18.根据权利要求16所述的应变沟道finFET，其中所述化学添加剂是锗或碳并且所述第一半导体材料是硅。
19.根据权利要求15所述的应变沟道finFET，其中所述鳍具有在1nm和25nm之间的宽度。
20.根据权利要求15所述的应变沟道finFET，进一步包括覆盖所述鳍的所述沟道区域但并不覆盖所述鳍的所述应变引起部分的覆盖材料的层。
21.根据权利要求20所述的应变沟道finFET，其中所述覆盖材料包括氧化物或者氮化物。
22.根据权利要求15所述的应变沟道finFET，进一步包括在所述鳍的所述沟道区域处形成的栅极结构。
23.根据权利要求15所述的应变沟道finFET，进一步包括在所述衬底上在所述鳍和所述应变引起层之间的绝缘材料的连续层。
24.根据权利要求15所述的应变沟道finFET，其中所述应变引起部分具有高于105缺陷/cm2的缺陷密度。
25.一种在衬底上的finFET结构，包括：
形成在所述衬底上的鳍，其中所述鳍具有平行于所述衬底的表面延伸的长度和垂直于所述衬底的表面延伸的高度，所述鳍包括：
第一部分，包括沟道；
第二部分，在所述第一部分和所述衬底之间，所述第二部分被配置为使所述第一部分应变；
与所述第一部分相邻的栅极电介质；
与所述栅极电介质相邻的栅极电极；以及
与所述第二部分相邻的绝缘层，所述绝缘层将所述栅极电介质和所述栅极电极与所述衬底分离，所述绝缘层进一步将所述鳍与所述衬底分离。
26.根据权利要求25所述的finFET结构，其中所述鳍具有在1nm和25nm之间的宽度。
27.根据权利要求25所述的finFET结构，其中所述第一部分包括硅。
28.根据权利要求27所述的finFET结构，其中所述第二部分包括SiGe或SiC。
CN201510028204.0A 2014-02-28 2015-01-20 通过使用凝聚形成局域化的弛豫衬底的方法 Active CN104882380B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202310978953.4A CN116779657A (zh) 2014-02-28 2015-01-20 通过使用凝聚形成局域化的弛豫衬底的方法
CN201910005560.9A CN110047928B (zh) 2014-02-28 2015-01-20 通过使用凝聚形成局域化的弛豫衬底的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/194,215 2014-02-28
US14/194,215 US9660080B2 (en) 2014-02-28 2014-02-28 Multi-layer strained channel FinFET

Related Child Applications (2)

Application Number Title Priority Date Filing Date
CN202310978953.4A Division CN116779657A (zh) 2014-02-28 2015-01-20 通过使用凝聚形成局域化的弛豫衬底的方法
CN201910005560.9A Division CN110047928B (zh) 2014-02-28 2015-01-20 通过使用凝聚形成局域化的弛豫衬底的方法

Publications (2)

Publication Number Publication Date
CN104882380A CN104882380A (zh) 2015-09-02
CN104882380B true CN104882380B (zh) 2019-02-22

Family

ID=53949825

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201910005560.9A Active CN110047928B (zh) 2014-02-28 2015-01-20 通过使用凝聚形成局域化的弛豫衬底的方法
CN201510028204.0A Active CN104882380B (zh) 2014-02-28 2015-01-20 通过使用凝聚形成局域化的弛豫衬底的方法
CN202310978953.4A Pending CN116779657A (zh) 2014-02-28 2015-01-20 通过使用凝聚形成局域化的弛豫衬底的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201910005560.9A Active CN110047928B (zh) 2014-02-28 2015-01-20 通过使用凝聚形成局域化的弛豫衬底的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202310978953.4A Pending CN116779657A (zh) 2014-02-28 2015-01-20 通过使用凝聚形成局域化的弛豫衬底的方法

Country Status (2)

Country Link
US (3) US9660080B2 (zh)
CN (3) CN110047928B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236474B2 (en) 2014-02-21 2016-01-12 Stmicroelectronics, Inc. Method to form strained channel in thin box SOI structures by elastic strain relaxation of the substrate
US9660080B2 (en) 2014-02-28 2017-05-23 Stmicroelectronics, Inc. Multi-layer strained channel FinFET
US9941406B2 (en) 2014-08-05 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with source/drain cladding
US9570360B2 (en) * 2014-08-27 2017-02-14 International Business Machines Corporation Dual channel material for finFET for high performance CMOS
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9419137B1 (en) * 2015-03-09 2016-08-16 Globalfoundries Inc. Stress memorization film and oxide isolation in fins
US9461110B1 (en) 2015-04-30 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
US9431486B1 (en) * 2015-11-30 2016-08-30 International Business Machines Corporation Channel strain and controlling lateral epitaxial growth of the source and drain in FinFET devices
US9659960B1 (en) 2015-12-09 2017-05-23 International Business Machines Corporation Extremely thin silicon-on-insulator silicon germanium device without edge strain relaxation
US9711617B2 (en) * 2015-12-09 2017-07-18 International Business Machines Corporation Dual isolation fin and method of making
CN106952909B (zh) 2016-01-06 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9837538B2 (en) * 2016-03-25 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9722024B1 (en) * 2016-06-09 2017-08-01 Globalfoundries Inc. Formation of semiconductor structures employing selective removal of fins
US10629435B2 (en) 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US9704990B1 (en) 2016-09-19 2017-07-11 International Business Machines Corporation Vertical FET with strained channel
US10832908B2 (en) * 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10312146B2 (en) * 2017-07-11 2019-06-04 United Microelectronics Corp. Method for fabricating semiconductor device
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
CN112005343A (zh) 2018-03-02 2020-11-27 朗姆研究公司 使用水解的选择性沉积
US10461184B1 (en) * 2018-05-04 2019-10-29 International Business Machines Corporation Transistor having reduced gate-induced drain-leakage current
US10643846B2 (en) 2018-06-28 2020-05-05 Lam Research Corporation Selective growth of metal-containing hardmask thin films
CN110634943B (zh) * 2019-10-15 2021-01-01 南京大学 利用MBE再生长的横向结构GaN基JFET器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8513073B1 (en) * 2012-08-27 2013-08-20 International Business Machines Corporation Silicon germanium channel with silicon buffer regions for fin field effect transistor device

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6927414B2 (en) * 2003-06-17 2005-08-09 International Business Machines Corporation High speed lateral heterojunction MISFETs realized by 2-dimensional bandgap engineering and methods thereof
US7078299B2 (en) 2003-09-03 2006-07-18 Advanced Micro Devices, Inc. Formation of finFET using a sidewall epitaxial layer
US7198995B2 (en) 2003-12-12 2007-04-03 International Business Machines Corporation Strained finFETs and method of manufacture
US7018882B2 (en) * 2004-03-23 2006-03-28 Sharp Laboratories Of America, Inc. Method to form local “silicon-on-nothing” or “silicon-on-insulator” wafers with tensile-strained silicon
KR100674914B1 (ko) 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
US7388278B2 (en) 2005-03-24 2008-06-17 International Business Machines Corporation High performance field effect transistors on SOI substrate with stress-inducing material as buried insulator and methods
US8017463B2 (en) 2006-12-29 2011-09-13 Intel Corporation Expitaxial fabrication of fins for FinFET devices
US7851313B1 (en) 2007-11-09 2010-12-14 Xilinx, Inc. Semiconductor device and process for improved etch control of strained silicon alloy trenches
US20090321833A1 (en) 2008-06-25 2009-12-31 International Business Machines Corporation VERTICAL PROFILE FinFET GATE FORMED VIA PLATING UPON A THIN GATE DIELECTRIC
US8187928B2 (en) * 2010-09-21 2012-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US20110291188A1 (en) 2010-05-25 2011-12-01 International Business Machines Corporation Strained finfet
US8383474B2 (en) 2010-05-28 2013-02-26 International Business Machines Corporation Thin channel device and fabrication method with a reverse embedded stressor
US8546228B2 (en) 2010-06-16 2013-10-01 International Business Machines Corporation Strained thin body CMOS device having vertically raised source/drain stressors with single spacer
CN101866859B (zh) * 2010-07-07 2012-07-04 北京大学 一种沟道应力引入方法及采用该方法制备的场效应晶体管
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
CN103579004B (zh) * 2012-08-10 2016-05-11 中国科学院微电子研究所 FinFET及其制造方法
US8962421B2 (en) 2012-11-15 2015-02-24 GlobalFoundries, Inc. Methods for fabricating integrated circuits including semiconductive resistor structures in a FinFET architecture
US8889497B2 (en) * 2012-12-28 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716156B1 (en) 2013-02-01 2014-05-06 Globalfoundries Inc. Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process
US9159824B2 (en) * 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
JP6251604B2 (ja) 2013-03-11 2017-12-20 ルネサスエレクトロニクス株式会社 フィンｆｅｔ構造を有する半導体装置及びその製造方法
US8828818B1 (en) 2013-03-13 2014-09-09 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit device with fin transistors having different threshold voltages
US8921940B2 (en) 2013-03-15 2014-12-30 Samsung Electronics Co., Ltd. Semiconductor device and a method for fabricating the same
US9111801B2 (en) 2013-04-04 2015-08-18 Stmicroelectronics, Inc. Integrated circuit devices and fabrication techniques
US9685380B2 (en) 2013-05-31 2017-06-20 Stmicroelectronics, Inc. Method to co-integrate SiGe and Si channels for finFET devices
US8952420B1 (en) 2013-07-29 2015-02-10 Stmicroelectronics, Inc. Method to induce strain in 3-D microfabricated structures
US9099559B2 (en) 2013-09-16 2015-08-04 Stmicroelectronics, Inc. Method to induce strain in finFET channels from an adjacent region
US9034723B1 (en) 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
CN104752212B (zh) 2013-12-30 2017-11-03 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US9236474B2 (en) 2014-02-21 2016-01-12 Stmicroelectronics, Inc. Method to form strained channel in thin box SOI structures by elastic strain relaxation of the substrate
US9660080B2 (en) 2014-02-28 2017-05-23 Stmicroelectronics, Inc. Multi-layer strained channel FinFET
US9530777B2 (en) 2014-03-04 2016-12-27 Stmicroelectronics, Inc. FinFETs of different compositions formed on a same substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8513073B1 (en) * 2012-08-27 2013-08-20 International Business Machines Corporation Silicon germanium channel with silicon buffer regions for fin field effect transistor device

Also Published As

Publication number Publication date
CN104882380A (zh) 2015-09-02
US9660080B2 (en) 2017-05-23
CN110047928B (zh) 2024-04-19
US20170221903A1 (en) 2017-08-03
CN116779657A (zh) 2023-09-19
US20150249153A1 (en) 2015-09-03
US20160211376A1 (en) 2016-07-21
US9660081B2 (en) 2017-05-23
US10068908B2 (en) 2018-09-04
CN110047928A (zh) 2019-07-23

Similar Documents

Publication Publication Date Title
CN104882380B (zh) 通过使用凝聚形成局域化的弛豫衬底的方法
US10418488B2 (en) Method to form strained channel in thin box SOI structures by elastic strain relaxation of the substrate
US11587928B2 (en) Method to induce strain in finFET channels from an adjacent region
CN103915501B (zh) 由悬空硅进行电介质隔离的finfet及其制造方法
CN104299893B (zh) 通过执行替代生长制程形成finfet半导体装置的替代鳍片的方法
CN204885171U (zh) 具有垂直沟道的半导体器件
US9660057B2 (en) Method of forming a reduced resistance fin structure
US9391200B2 (en) FinFETs having strained channels, and methods of fabricating finFETs having strained channels
US7442596B2 (en) Methods of manufacturing fin type field effect transistors
CN103050515B (zh) 晶体管及其制造方法
US7803670B2 (en) Twisted dual-substrate orientation (DSO) substrates
US9166049B2 (en) Method to enhance strain in fully isolated finFET structures
US20130140628A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20150255457A1 (en) Methods and apparatus to form fin structures of different compositions on a same wafer via mandrel and diffusion
JP2014110430A (ja) 分離型チャンネルを具備したｆｉｎｆｅｔ装置
US20150372107A1 (en) Semiconductor devices having fins, and methods of forming semiconductor devices having fins
US9461042B2 (en) Sublithographic width finFET employing solid phase epitaxy
US9460971B2 (en) Method to co-integrate oppositely strained semiconductor devices on a same substrate
WO2007054844A2 (en) Vertical insulated gate field-effect transistor and method of manufacturing the same
CN104752501A (zh) 一种半导体器件及其制造方法
CN111200011A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant