JPWO2010064446A1 - 不揮発性記憶素子及び不揮発性記憶装置 - Google Patents

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Abstract

低いブレイク電圧で安定した抵抗変化動作をすることが可能な不揮発性記憶素子を提供する。不揮発性記憶素子（１００）は、第１電極層（１０３）と、第２電極層（１０５）と、両電極（１０３及び１０５）間に介在し、両電極（１０３及び１０５）間に与えられる電圧の極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する抵抗変化層（１０４）とを備えている。抵抗変化層（１０４）は、第１の遷移金属の酸化物を含む第１の酸化物層（１０４ａ）と、第１の遷移金属とは異なる第２の遷移金属の酸化物を含む第２の酸化物層（１０４ｂ）とが積層されて構成されている。第２の遷移金属の標準電極電位が第１の遷移金属の標準電極電位よりも小さく、且つ、（１）第２の酸化物層（１０４ｂ）の誘電率が第１の酸化物層（１０４ａ）の誘電率よりも大きい、及び、（２）第２の酸化物層（１０４ｂ）のバンドギャップが第１の酸化物層（１０４ａ）のバンドギャップよりも小さい、の少なくとも一方が満たされている。

Description

本発明は、不揮発性記憶素子に関し、特に、印加される電圧の極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する、いわゆる抵抗変化型の不揮発性記憶素子、及びその不揮発性記憶素子を備えた不揮発性記憶装置に関する。
近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電等の電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み及び読み出し時間の高速化、及び長寿命化の要求が高まっている。
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる抵抗変化型の不揮発性記憶素子の場合、抵抗変化層を下部電極と上部電極とでサンドイッチしたような単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、及び低消費電力化が期待されている。
例えば、上部電極と下部電極との間に電圧を印加することによって抵抗変化層内に金属イオンを出し入れして高抵抗状態及び低抵抗状態を作り出し、これらの各状態に数値を割り当てることにより情報の記憶を行う不揮発性記憶素子が提案されている（例えば、特許文献１を参照）。また、電気パルスによって抵抗変化層の結晶状態を変化させることにより抵抗変化層の抵抗状態を変化させる、相変化型メモリと呼ばれる不揮発性記憶素子も提案されている（例えば、特許文献２を参照）。
さらに、上記に加えて、抵抗変化層に金属酸化物を用いた抵抗変化型の不揮発性記憶素子に関する提案もなされている。このような不揮発性記憶素子は、抵抗変化層に用いる材料によって大きく２種類に分類される。その一つは、特許文献３等に開示されているペロブスカイト材料（Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ１−ｘＳｒｘＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）等）を抵抗変化層に用いた抵抗変化型の不揮発性記憶素子である。
また、他の一つは、２元系の遷移金属酸化物を用いた抵抗変化型の不揮発性記憶素子である。２元系の遷移金属酸化物は、上述のペロブスカイト材料と比較しても組成及び構造が非常に単純であるため、製造時における組成制御及び成膜が容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、近年多くの研究がなされている。例えば、特許文献４及び非特許文献１には、抵抗変化材料としてＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯが開示されている。また、特許文献５には、Ｎｉ、Ｔｉ、Ｈｆ、Ｎｂ、Ｚｎ、Ｗ、Ｃｏ等のサブオキサイド（化学量論的組成からずれた酸化物）を抵抗変化材料として用いた抵抗変化型の不揮発性記憶素子が開示されている。その他にも、ＴｉＮの表面を酸化してナノメートルオーダーのＴｉＯ２結晶膜を形成したような構造を抵抗変化層に用いる例も提案されている（例えば、特許文献６及び非特許文献２を参照）。
さらに、酸化チタン及び酸化タンタル（Ｔａ２Ｏ５）を抵抗変化材料として用い、一度だけの書き込みが可能な所謂ワンタイムプログラマブルメモリも提案されている（例えば、特許文献７を参照）。
特開２００６−４０９４６号公報 特開２００４−３４９６８９号公報 米国特許第６４７３３３２号明細書 特開２００４−３６３６０４号公報 特開２００５−３１７９７６号公報 特開２００７−１８０２０２号公報 特開平７−２６３６４７号公報
I.G.Beak Et Al., Tech. Digest IEDM 204,587頁 Japanese Journal of Applied Physics Vol45, NO11, 2006, pp.L310-L312
しかしながら、上述したような遷移金属酸化物を抵抗変化層に用いた従来の不揮発性記憶素子には、以下のような問題がある。
ＮｉＯ等の遷移金属酸化物を用いた従来の不揮発性記憶素子では、非特許文献１に開示されているように、１００ｎｓ程度の比較的短い電気的パルスを用いて、抵抗変化材料を高抵抗状態から低抵抗状態へ変化させることができる。しかしながら、低抵抗状態から高抵抗状態へ変化させるためには、μｓオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。
また、抵抗変化材料を上下の電極で挟んだ構造を形成した直後は、抵抗状態の変化が起こらないという問題がある。この場合に、抵抗状態の変化を発現させるためには、特殊な電気的刺激を上下電極間に数十回から数千回加える「慣らし」の工程（フォーミング工程と呼ぶことがある）が必要であるとされている。しかしながら、このようなフォーミング工程は製造工程の一つと捉えることができるため、コストの増大及び製造プロセスの複雑化を招く原因となり得る。
なお、本明細書では、定常的な抵抗状態の変化を得ることができる電気的パルスの極性（正または負）、大きさ（電圧値）及び幅（時間）とは異なる電気的パルスを一回から十回程度加えることによって製造直後の抵抗変化型の不揮発性記憶素子の抵抗状態を変化させる工程を「初期ブレイク」と定義する。例えば、２Ｖの大きさで１００ｎｓの幅を持つ電気的パルスにより抵抗状態が変化する潜在的能力を有する不揮発性記憶素子を動作させるために、その製造直後にこれとは異なる大きさ及び幅の電気的パルスを加える必要がある場合（例えば、±３Ｖで１μｓの電気的パルスを１０回加える等）、初期ブレイクが必要であると表現する。
初期状態が高抵抗状態にある不揮発性記憶素子に対する初期ブレイクの過程は、誘電体膜の絶縁破壊過程と同様であると考えられている。例えば、K. Kinoshita et al., Applied Physics Letters vol.89, 103509.（非特許文献３）に記載されている。
他方、上記特許文献６及び上記非特許文献２に開示されている、ＴｉＮの表面を酸化して微結晶性のＴｉＯ２を形成したような構造（ＴｉＯ２・ＴｉＮ構造）を有する抵抗変化型の不揮発性記憶素子では、初期ブレイクは不要とされている。この場合、ＴｉＯ２がナノメートルオーダーの微小な結晶（以下、ナノ結晶という）の集合体をなしており、この結晶のサイズによって抵抗変化の状態が変化するとされているが、一般にナノ結晶のサイズ及び結晶構造は製造方法（上記特許文献６では酸化によって形成されている）に大きく依存し、そのため製造時のばらつきが大きくなる可能性がある。したがって、抵抗変化層にナノ結晶を用いると、抵抗変化の状態にばらつきが生じやすいという問題がある。
また、上記特許文献７に開示されているＴａ２Ｏ５からなる遷移金属酸化物を主成分として抵抗変化層に用いた場合では、高抵抗状態から低抵抗状態への１回動作のみに利用可能なアンチヒューズとして機能するため、書き換えができないという問題がある。
本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、低いブレイク電圧で、しかも高速で安定した動作をすることができる不揮発性記憶素子及びその不揮発性記憶素子を備えた不揮発性記憶装置を提供することにある。
上述した課題を解決するために、本発明の一の態様の不揮発性記憶素子は、抵抗変化型の不揮発性記憶素子であって、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に与えられる電圧の極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する抵抗変化層とを備え、前記抵抗変化層が前記高抵抗状態にあるときの当該不揮発性記憶素子の抵抗値よりも高い抵抗値をもつ初期状態にあるときに、負荷素子が接続された状態で電圧を印加する初期ブレイクが行われることよって前記遷移が可能な状態に変化する特性を有し、前記抵抗変化層は、少なくとも第１の遷移金属の酸化物を含む第１の酸化物層と、前記第１の遷移金属とは異なる第２の遷移金属の酸化物を含む第２の酸化物層との積層構造を含み、前記第２の遷移金属の標準電極電位が前記第１の遷移金属の標準電極電位よりも小さく、かつ、（１）前記第２の酸化物層の誘電率が前記第１の酸化物層の誘電率よりも大きい、（２）前記第２の酸化物層のバンドギャップが前記第１の酸化物層のバンドギャップよりも小さい、において、（１）と（２）の少なくとも一方が満たされていることを特徴とする。
これにより、標準電極電位が小さい第２の遷移金属を含む第２の酸化物層、つまり、抵抗変化層を構成する第１及び第２の酸化物層のうち、より酸化されやすい第２の酸化物層の誘電率が第１の酸化物層の誘電率よりも大きい、及び、第２の酸化物層のバンドギャップが第１の酸化物層のバンドギャップよりも小さい、の少なくとも一方が満たされるので、抵抗率の高い第２の酸化物層は、抵抗率の低い第１の酸化物層に比べて絶縁破壊電界の強度が小さくなり、その結果、初期状態が高抵抗状態にある不揮発性記憶素子（つまり、遷移金属酸化物層の積層構造からなる抵抗変化層をもつ不揮発性記憶素子）の初期ブレイクにおけるブレイク電圧が低減される。
ここで、上記態様に係る不揮発性記憶素子において、（１）前記第２の酸化物層の誘電率が前記第１の酸化物層の誘電率よりも大きい、及び、（２）前記第２の酸化物層のバンドギャップが前記第１の酸化物層のバンドギャップよりも小さい、の両方が満たされていてもよい。
なお、上記態様に係る不揮発性記憶素子において、前記第２電極が前記第２の酸化物層と接するように形成されており、前記第２電極の標準電極電位が前記第２の遷移金属の標準電極電位よりも大きいのが好ましい。これにより、酸素不足型遷移金属酸化物層（つまり、第２の酸化物層）とそれに接する電極との関係において、酸素不足型遷移金属酸化物層が抵抗変化し得る条件が満たされることになるので、不揮発性記憶素子の抵抗が確実に変化できることが保証され、安定した動作が実現される。
また、上記態様に係る不揮発性記憶素子において、前記第１の遷移金属の標準電極電位が前記第２電極の標準電極電位より小さいことが好ましい。
また、上記態様に係る不揮発性記憶素子において、前記第１の酸化物層の酸素欠損度が前記第２の酸化物層の酸素欠損度よりも大きいことが好ましい。
また、上記態様に係る不揮発性記憶素子において、前記第２の酸化物層の厚みが前記第１の酸化物層の厚みよりも薄いことが好ましい。
また、上記態様に係る不揮発性記憶素子において、前記第２の酸化物層の抵抗率が前記第１の酸化物層の抵抗率よりも大きいことが好ましい。
また、上記態様に係る不揮発性記憶素子には負荷素子が電気的に接続されていてもよく、この負荷素子が、固定抵抗、トランジスタ、またはダイオードであってもよい。
また、上記態様に係る不揮発性記憶素子において、前記第１の遷移金属がＴａであることが好ましく、さらに、前記第２の遷移金属がＴｉ、Ｓｒ又はＮｂであることが好ましい。これにより、第２の酸化物層の誘電率が第１の酸化物層の誘電率よりも大きい、及び、第２の酸化物層のバンドギャップが第１の酸化物層のバンドギャップよりも小さい、の両方が満たされた、ブレイク電圧の低い不揮発性記憶素子が実現される。
また、本発明の一の態様の不揮発性記憶装置は、半導体基板と、前記半導体基板上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられた上記態様に係る不揮発性記憶素子とを具備するメモリセルアレイと、前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路とを備えることを特徴とする。
これにより、上記態様に係る不揮発性記憶装置は、上述した特徴を有する本発明に係る不揮発性記憶素子を備えるので、初期状態が高抵抗状態にある不揮発性記憶素子の初期ブレイクにおけるブレイク電圧が低減される。
ここで、上記態様に係る不揮発性記憶装置において、さらに、前記不揮発性記憶素子のそれぞれに電気的に接続された電流抑制素子を備えてもよい。
また、本発明の他の態様の不揮発性記憶装置は、半導体基板と、前記半導体基板上に形成された、複数のワード線及び複数のビット線、前記複数のワード線及び複数のビット線にそれぞれ接続された複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の上記態様に係る不揮発性記憶素子とを具備するメモリセルアレイと、前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路とを備えることを特徴とする。
これにより、上記態様に係る不揮発性記憶装置は、上述した特徴を有する本発明に係る不揮発性記憶素子を備えるので、初期状態が高抵抗状態にある不揮発性記憶素子の初期ブレイクにおけるブレイク電圧が低減される。
本発明に係る不揮発性記憶素子及び不揮発性記憶装置によれば、不揮発性記憶素子の初期ブレイクにおけるブレイク電圧が低減され、不揮発性記憶素子の抵抗値を確実に変化させることができるため、安定した動作を実現することができる。
図１は、本発明の実施の形態１に係る不揮発性記憶素子の構成を示す断面図である。 図２は、本発明の実施の形態１に係る不揮発性記憶素子の製造工程を示す断面図である。 図３は、情報を書き込む場合における本発明の実施の形態１に係る不揮発性記憶素子の動作例を示す図である。 図４は、情報を読み出す場合における本発明の実施の形態１に係る不揮発性記憶素子の動作例を示す図である。 図５は、酸素不足型遷移金属酸化物を構成する遷移金属の標準電極電位と電極材料の標準電極電位との差異と、酸素不足型金属酸化物の抵抗変化との相関を示すグラフである。 図６は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＰｔを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図７は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＩｒを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図８は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＡｇを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図９は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＣｕを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１０は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＮｉを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１１は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＷを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１２は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＴａを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１３は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＴｉを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１４は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＡｌを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１５は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＰｔを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１６は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＣｕを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１７は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＷを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１８は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＴａを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１９は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＨｆを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図２０は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＴｉを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図２１は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＡｌを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図２２は、第２のタンタル酸化物層の厚みを３ｎｍとした場合の実験用の不揮発性記憶素子単体の電気的特性を示すグラフである。 図２３は、第２のタンタル酸化物層の厚みを３ｎｍとした場合であって負荷素子が接続されているときの実験用の不揮発性記憶素子の電気的特性を示すグラフである。 図２４は、第２のタンタル酸化物層の厚みδを変化させたときの抵抗変化層の初期抵抗値とブレイク電圧との関係、及び当該初期抵抗値とリーク電流との関係を示すグラフである。 図２５は、本発明の実施の形態２に係る不揮発性記憶装置の構成を示すブロック図である。 図２６は、図２５におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図２７は、本発明の実施の形態２に係る不揮発性記憶装置が備える不揮発性記憶素子の構成を示す断面図である。 図２８は、本発明の実施の形態２に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図２９は、本発明の実施の形態３に係る不揮発性記憶装置の構成を示すブロック図である。 図３０は、図２９におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図３１は、本発明の実施の形態３に係る不揮発性記憶装置の動作例を示すタイミングチャートである。
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（実施の形態１）
まず、本発明の実施の形態１に係る不揮発性記憶素子について説明する。
［不揮発性記憶素子の構成］
図１は、本発明の実施の形態１に係る不揮発性記憶素子１００の構成を示す断面図である。図１に示すように、この不揮発性記憶素子１００は、抵抗変化型の不揮発性記憶素子であり、基板１０１と、基板１０１の上に形成された酸化物層１０２と、酸化物層１０２の上に形成された第１電極層１０３と、第２電極層１０５と、第１電極層１０３及び第２電極層１０５に挟まれた抵抗変化層１０４とを備えている。第１電極層１０３及び第２電極層１０５は、抵抗変化層１０４と電気的に接続されている。
抵抗変化層１０４は、第１電極層１０３及び第２電極層１０５間に与えられる電圧の極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移するバイポーラ型の抵抗変化層であり、ＴａＯｘで表される組成を有するタンタル酸化物で構成されている第１の酸化物層１０４ａと、その第１の酸化物層１０４ａ上に形成され、ＴｉＯ２で表される組成を有するチタン酸化物で構成されている第２の酸化物層１０４ｂとで構成されている。
これら第１の酸化物層１０４ａ（本実施の形態では、ＴａＯｘ）と第２の酸化物層１０４ｂ（本実施の形態では、ＴｉＯ２）とは、以下の関係を満たしている。つまり、第２の酸化物層１０４ｂに含まれる遷移金属（第２の遷移金属）の標準電極電位が第１の酸化物層１０４ａに含まれる遷移金属（第１の遷移金属）の標準電極電位よりも小さい。さらに、（１）第２の酸化物層１０４ｂの誘電率が第１の酸化物層１０４ａの誘電率よりも大きい、及び、（２）第２の酸化物層１０４ｂのバンドギャップが第１の酸化物層１０４ａのバンドギャップよりも小さい、の少なくとも一方が満たされている。なお、本実施の形態では、（１）及び（２）の両方が満たされている。この意義については後述する。
なお、この不揮発性記憶素子１００は、抵抗変化層１０４が高抵抗状態にあるときの当該不揮発性記憶素子１００の抵抗値よりも高い抵抗値をもつ初期状態にあるときに、負荷素子が接続された状態で電圧を印加する初期ブレイクが行われることよって高抵抗状態と低抵抗状態との遷移が可能な状態に変化する特性を有する。
この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たすパルス電圧を第１電極層１０３と第２電極層１０５との間に印加する。ここでは、第１電極層１０３に対する第２電極層１０５の相対的電位（電圧）を第１電極層１０３と第２電極層１０５との間に印加する電圧と定義する。したがって、第１電極層１０３より第２電極層１０５の電位が高くなる印加電圧が正の印加電圧であり、他方、第１電極層１０３より第２電極層１０５の電位が低くなる印加電圧が負の印加電圧である。
基板１０１としては、例えばシリコン単結晶基板または半導体基板を用いることができる。しかし、本発明はこれに限定されるわけではない。抵抗変化層１０４は、比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０４を形成することも可能である。
また、第１電極層１０３及び第２電極層１０５は、それぞれ、本発明に係る第１電極及び第２電極に対応し、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）及びＴａＮ（窒化タンタル）等のうちの１つまたは複数の材料を用いて構成される。なお、第２電極層１０５の好適な材料については後述する。
［不揮発性記憶素子の製造方法］
上記のように構成される不揮発性記憶素子は、次のようにして製造することが可能である。
図２（ａ）〜（ｃ）は、本発明の実施の形態１に係る不揮発性記憶素子の製造工程を示す断面図である。
まず、図２（ａ）に示すように、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＴａＮ薄膜を、スパッタリング法により酸化物層１０２上に形成する。その後、第１電極層１０３上に、第１の酸化物層１０４ａを、Ｔａターゲットを用いた反応性スパッタリング法で形成する。
ここで、第１の酸化物層１０４ａの堆積は、以下に述べる条件で行った。すなわち、スパッタリング装置内に基板を設置した後、スパッタリング装置内を８×１０−６Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを１．６ｋＷとし、アルゴンガスを３４ｓｃｃｍ、酸素ガスを２１ｓｃｃｍ流して、スパッタリング装置内の圧力を０．１７Ｐａに保ち、２０秒間スパッタリングを行う。これにより、抵抗率が６ｍΩｃｍで酸素含有率が約６１ａｔ％（ＴａＯ１．６）の第１の酸化物層を３０ｎｍ堆積できる。なお、ＴａＯ１．６は、本発明に係る第１の酸化物層の一例であるが、本発明に係る第１の酸化物層としては、このような材料に限定されず、上述したように、（１）第２の酸化物層１０４ｂの誘電率が第１の酸化物層１０４ａの誘電率よりも大きい、及び、（２）第２の酸化物層１０４ｂのバンドギャップが第１の酸化物層１０４ａのバンドギャップよりも小さい、の少なくとも一方が満たされている限りいかなる酸化物層でもよく、例えば、ＴａＯｘ（０．８≦ｘ≦１．９）であってもよい。
次に、図２（ｂ）に示すように、第１の酸化物層１０４ａ上に、第２の酸化物層１０４ｂを、ＴｉＯ２をターゲットとして用いてスパッタリング法により形成する。本実施の形態では、厚さ３ｎｍの酸化物層を堆積して第２の酸化物層１０４ｂを形成する。
その後、第２の酸化物層１０４ｂ上に、第２電極層１０５としての厚さ１５０ｎｍのＩｒ薄膜をスパッタリング法により形成する。最後に、フォトレジスト工程によって、フォトレジストによるパターン１０６を形成し、ドライエッチングによって、素子領域１０７を形成する（図２（ｃ）参照）。ここで素子領域１０７は、一辺が０．５μｍの四角形状としている。
［不揮発性記憶素子の動作例］
以下、上述したように構成される本実施の形態の不揮発性記憶素子の動作例、すなわち情報の書き込み及び読み出しを行う場合の動作例を説明する。
図３は、情報を書き込む場合における本実施の形態の不揮発性記憶素子の動作例を示す図である。
不揮発性記憶素子１００の第１電極層１０３と第２電極層１０５との間に、例えばパルス幅が１００ｎｓの極性が異なる２種類の電圧パルスを交互に印加すると、図３に示すように抵抗変化層１０４の抵抗値が変化する。すなわち、負電圧パルス（電圧Ｅ１ボルト、パルス幅１００ｎｓ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が高抵抗値Ｒｂから低抵抗値Ｒａへ減少する。つまり、高抵抗状態から低抵抗状態へ遷移する。他方、正電圧パルス（電圧Ｅ２ボルト、パルス幅１００ｎｓ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。つまり、低抵抗状態から高抵抗状態へ遷移する。
この図３に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。したがって、本実施の形態においては、抵抗変化層１０４の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、他方、抵抗変化層１０４の抵抗値が低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
図４は、情報を読み出す場合における本実施の形態の不揮発性記憶素子１００の動作例を示す図である。
情報の読み出しを行う場合は、抵抗変化層１０４の抵抗値を変化させるときに印加する電圧パルスよりも振幅の小さい読み出し用電圧Ｅ３ボルト（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、抵抗変化層１０４の抵抗値に対応して電流が出力され、その出力電流値を検出することにより、書き込まれている情報（「０」又は「１」）の読み出しが可能となる。
図４に示す例では、出力電流値Ｉａが低抵抗値Ｒａに、出力電流値Ｉｂが高抵抗値Ｒｂにそれぞれ対応しているので、出力電流値Ｉａが検出された場合は情報「１」が、出力電流値Ｉｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
［第１の酸化物層及び第２の酸化物層の材料］
上述したように、本実施の形態では、抵抗変化層１０４が第１の酸化物層１０４ａ及び第２の酸化物層１０４ｂの積層構造で構成されており、その第１の酸化物層１０４ａはＴａＯｘで、第２の酸化物層１０４ｂはＴｉＯ２でそれぞれ構成されている。しかし、第１の酸化物層１０４ａ及び第２の酸化物層１０４ｂの材料はこれに限定されるわけではない。以下、第１の酸化物層１０４ａ及び第２の酸化物層１０４ｂの材料としてどのようなものが適当であるのかについて説明する。
まず、第２の酸化物層１０４ｂは、第１の酸化物層１０４ａよりも抵抗率が高いことが望ましい。なぜなら、不揮発性記憶素子における抵抗変化層の抵抗変化のメカニズムについて、以下のような推論が成立するからである。
不揮発性記憶素子における抵抗変化層の抵抗変化は、現時点では明確に分かっていないものの、電極と抵抗変化層との界面の酸素原子の移動によって起こっていると推測される。このことを考慮すると、本実施の形態における第２の酸化物層１０４ｂは、当該界面近傍に電圧を有効に印加する役割を果たすものと考えられる。より詳細について説明すると、抵抗変化現象は、第２電極層と抵抗変化層との界面付近に電界によって酸素原子が集まったり、拡散したりすることによって発現していると考えられる。具体的には、第２電極層に正の電圧（第１電極層を基準として正の電圧を印加する場合を、「正の電圧」とする）を印加すれば負に帯電している酸素原子が第２電極層側に集まり、その結果高抵抗層が形成されるため、抵抗変化層が高抵抗化する。反対に負の電圧（第１電極層を基準として負の電圧を印加する場合を、「負の電圧」とする）を印加すれば、酸素原子が抵抗変化層内に拡散して抵抗値が下がる。ここで、界面（正確には抵抗変化層側の界面）に高抵抗層が存在すれば、この層に大きな電圧がかかるため、酸素が当該高抵抗層に注入される。その結果、この高抵抗層が絶縁物に近づくことになる。そのため、抵抗変化層自体の抵抗が上昇し、高抵抗状態となる。しかし、このような高抵抗層が界面に存在しなければ、電圧は抵抗変化層に均等にかかり、当該界面近傍に絶縁物に近い層は形成されにくい。その結果、抵抗変化現象が起こりにくくなる。
以上を考慮すると、電極と抵抗変化層との界面に高抵抗層が存在することが望ましい。そのため、本実施の形態の不揮発性記憶素子１００において第２電極層１０５と抵抗変化層１０４との界面に、第１の酸化物層１０４ａよりも抵抗率が高い第２の酸化物層１０４ｂを設けることが望ましいといえる。
また、上記の推論によれば、第１の酸化物層１０４ａに含まれる第１の遷移金属と比べて第２の酸化物層１０４ｂに含まれる第２の遷移金属の方が酸化されやすいことが望ましい。第１の遷移金属と比べて酸化されやすい第２の遷移金属で第２の酸化物層１０４ｂを構成した場合に、第１電極層１０３及び第２電極層１０５間に正の電圧を印加すると、第２の酸化物層１０４ｂが高抵抗化しやすくなるため、抵抗変化層１０４を容易に高抵抗状態とすることができる。
ある材料が酸化されやすいか否かは、その材料の標準電極電位を基準にして判断することが可能である。すなわち、標準電極電位の値が大きければ当該材料は酸化されにくく、反対に小さければ当該材料は酸化されやすいといえる。そのため、本実施の形態においては、第２の酸化物層１０４ｂに含まれる第２の遷移金属の標準電極電位が、第１の酸化物層１０４ａに含まれる第１の遷移金属の標準電極電位よりも小さい（つまり、酸化されやすい）ことが望ましいといえる。また、同様の理由で、第２の酸化物層１０４ｂの酸素欠損度が、第１の酸化物層１０４ａの酸素欠損度よりも小さいことが望ましいといえる。なお、酸素欠損度とは、化学量論的組成における酸素欠損の程度（比）である。
なお、上述したように第２の酸化物層１０４ｂに含まれる第２の遷移金属の標準電極電位が第１の酸化物層１０４ａに含まれる第１の遷移金属の標準電極電位よりも小さい場合、酸化度は自然と第２の酸化物層１０４ｂの方が第１の酸化物層１０４ａよりも大きくなる。そのため、例えば半導体製造プロセス時にサーマルバジェットが拡大しても、抵抗変化膜中の酸素濃度プロファイルの崩れを抑制することができるという利点もある。このことは、大容量化を目指した多層化構造のクロスポイント型の不揮発性記憶装置への適用を容易にする等の効果をもたらすことになる。
ところで、J.McPherson et al., IEDM 2002, p.633-636（非特許文献４）の図１に示されているように、酸化物層の絶縁破壊電界の強度（Breakdown Strength）と誘電率との間には、誘電率が大きいほど絶縁破壊電界の強度が小さくなるという相関関係が見られる。このことから、不揮発性記憶素子のブレイク電圧を減少させるためには、絶縁破壊電界の強度を小さくするために、第２の酸化物層１０４ｂの誘電率が、第１の酸化物層１０４ａの誘電率よりも大きいことが望ましいといえる。これにより、より低いブレイク電圧で、安定した抵抗変化動作を行うことが可能な不揮発性記憶素子を実現することができる。
なお、第２の酸化物層１０４ｂの絶縁破壊電界の強度を小さくすることによってブレイク電圧が低くなる理由は、次の通りである。つまり、遷移金属酸化物層の積層構造からなる抵抗変化層をもつ不揮発性記憶素子の初期状態は、抵抗率の高い第２の酸化物層１０４ｂによって定まる、極めて高い抵抗値をもつ高抵抗状態にある。よって、この初期状態を破壊する初期ブレイクを行うためには、第２の酸化物層１０４ｂに対して絶縁破壊を行う必要がある。よって、第２の酸化物層１０４ｂの絶縁破壊電界の強度を小さくすることによって、初期ブレイクに要する電圧、つまり、ブレイク電圧が低くなる。
また、同じく上記非特許文献４の図２に示されているように、酸化物層の絶縁破壊電界とバンドギャップとの間には、バンドギャップが大きいほど絶縁破壊電界の強度が大きくなるという相関関係が見られる。このことから、不揮発性記憶素子のブレイク電圧を減少させるためには、絶縁破壊電界の強度を小さくするために、第２の酸化物層１０４ｂのバンドギャップが、第１の酸化物層１０４ａのバンドギャップよりも小さいことが望ましいといえる。
以上のことから、ブレイク電圧を低減させるために、本実施の形態における不揮発性記憶素子１００では、（１）第２の酸化物層１０４ｂの誘電率が第１の酸化物層１０４ａの誘電率よりも大きい、及び、（２）第２の酸化物層１０４ｂのバンドギャップが第１の酸化物層１０４ａのバンドギャップよりも小さい、の少なくとも一方が満たされているように、それぞれの材料が選択されている。
以下の表１に、各種の遷移金属の物性値についてのデータをまとめる。
Figure 2010064446
この表１における各遷移金属の標準電極電位に関するデータは、“Lange’s Handbook Of Chemistry”及び“CRC Handbook of Chemistry And Physics”に記載されているものである。また、Ｓｒ（ストロンチウム）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｎｂ（ニオブ）、及びＴａ（タンタル）の酸化物の物性値についての参考文献は以下の表２に示すとおりである。
Figure 2010064446
上記の標準電極電位、誘電率、及びバンドギャップに関する考察に基づけば、第１の酸化物層１０４ａがＴａＯｘ、ＮｉＯｘ、ＷＯｘ、ＣｏＯｘ又はＦｅＯｘ等の酸化物で構成され、第２の酸化物層１０４ｂがＴｉＯ２、ＳｒＴｉＯ３又はＮｂ２Ｏ５等の酸化物で構成されていることが望ましいといえる。
特に、第１の酸化物層１０４ａがＴａＯｘ（０．８≦ｘ≦１．９）である場合には、第２の酸化物層１０４ｂとして、ＴｉＯ２、ＳｒＴｉＯ３及びＮｂ２Ｏ５が好ましい。これらの組み合わせでは、上記表１から分かるように、第２の酸化物層１０４ｂを構成する第２の遷移金属の標準電極電位が第１の酸化物層１０４ａを構成する第１の遷移金属の標準電極電位よりも小さく、しかも、（１）第２の酸化物層１０４ｂの誘電率が第１の酸化物層１０４ａの誘電率よりも大きい、及び、（２）第２の酸化物層１０４ｂのバンドギャップが第１の酸化物層１０４ａのバンドギャップよりも小さい、の両方が満たされるからである。なお、ＴａＯｘ（０．８≦ｘ≦１．９）の物性値は、上記表１におけるＴａ２Ｏ５の物性値と略同じ、あるいは、わずかに小さい値と予想される。
［第１の酸化物層及び第２の酸化物層の厚み］
本実施の形態においては、第１の酸化物層１０４ａ及び第２の酸化物層１０４ｂの厚みにより、抵抗変化層１０４全体の抵抗値を制御することが可能である。そこで、これらの厚みについて検討すると、高抵抗層である第２の酸化物層１０４ｂの厚みが大きすぎる場合、抵抗変化層１０４の初期抵抗値が高くなってしまうため、抵抗変化を開始させることが困難になったり、初期ブレイクが必須となったりする等の不都合が生じる。他方、その厚みが小さすぎると安定した抵抗変化動作が得られないという問題が生じ得る。以上を考慮すれば、少なくとも第２の酸化物層１０４ｂの厚みが第１の酸化物層１０４ａの厚みよりも小さいことが望ましいといえる。
［電極の材料］
次に、本実施の形態の不揮発性記憶素子１００における第２電極層１０５に用いられる好適な材料について検討する。
発明者等は、２種類の酸素不足型遷移金属酸化物を抵抗変化層として用いて、以下の実験を行った。なお、ここで酸素不足型遷移金属酸化物とは、遷移金属をＡとし、酸化物をＡＯｘと表したときに、ｘが非化学量論比で表され、酸素が化学量論比組成から不足している酸化物をいう。
まず、酸素不足型タンタル酸化物を下部電極（第１電極）及び上部電極（第２電極）で挟んで形成された第１サンプル素子と、酸素不足型ハフニウム酸化物を同じく挟んで形成された第２サンプル素子とを作製した。ここで、第１電極の材料はＷ（タングステン）に固定し、第２電極の材料を以下の表３及び表４に示す複数種類の材料に変化させた。表３は第１サンプル素子の構成を、表４は第２サンプル素子の構成をそれぞれ示している。なお、第１電極の材料をＷに固定したのは、Ｗが比較的酸化されにくく、安定した材料であり、しかも加工が比較的容易であることによる。
Figure 2010064446
Figure 2010064446
本発明者等は、上記の第１及び第２サンプル素子の抵抗変化の様子を調べた。表３に示す第１サンプル素子における抵抗変化の測定では、試料においては多少の差異があるものの、高抵抗化させるときの電圧パルスを＋１．８乃至＋２．５Ｖ、１００ｎｓとし、低抵抗化させるときの電圧パルスを−１．３Ｖ乃至−１．６Ｖ、１００ｎｓとした。表４に示す第２サンプル素子の場合では、高抵抗化させるときの電圧パルスを＋１．６乃至＋１．９Ｖ、１００ｎｓとし、低抵抗化させるときの電圧パルスを−１．１Ｖ乃至−１．３Ｖ、１００ｎｓとした。
表３及び表４に示す素子における測定結果を図６乃至図２１に示す。また、これらの測定結果をまとめて図５に示す。つまり、図５には、図６乃至図２１に示された合計１６個のグラフが縮小化されて配置されている。
図５は、酸素不足型遷移金属酸化物を構成する遷移金属の標準電極電位ＥＴと電極材料の標準電極電位ＥＥとの差異（ＥＥ−ＥＴ）と、酸素不足型金属酸化物の抵抗変化（配置されている小さい各グラフ）との相関を示すグラフである。図５の上段に配置された７個のグラフは、第２サンプル素子（ＨｆＯｘ）に関する相関を示し、図５の下段に配置された９個のグラフは、第１サンプル素子（ＴａＯｘ）に関する相関を示す。また、図６乃至図１４は、第１サンプル素子における電圧パルスの印加回数に応じた抵抗変化の様子を示すグラフである。より具体的に説明すると、図６乃至図１４は、Ｔａ−Ａ（白金）、Ｔａ−Ｂ（イリジウム）、Ｔａ−Ｃ（銀）、Ｔａ−Ｄ（銅）、Ｔａ−Ｅ（ニッケル）、Ｔａ−Ｆ（タングステン）、Ｔａ−Ｇ（タンタル）、Ｔａ−Ｈ（チタン）及びＴａ−Ｉ（アルミニウム）における測定結果をそれぞれ示している。さらに、図１５乃至図２１は、第２サンプル素子における電圧パルスの印加回数に応じた抵抗変化の様子を示すグラフである。より具体的に説明すると、図１５乃至図２１は、Ｈｆ−Ａ（白金）、Ｈｆ−Ｂ（銅）、Ｈｆ−Ｃ（タングステン）、Ｈｆ−Ｄ（タンタル）、Ｈｆ−Ｅ（ハフニウム）、Ｈｆ−Ｆ（チタン）及びＨｆ−Ｇ（アルミニウム）における測定結果をそれぞれ示している。なお、図６乃至図２１におけるグラフの上部には、第２電極材料と（ＥＥ−ＥＴ）とが示されている。
図５の横軸における０ｅＶより左側に配置されたグラフから分かるように、電極材料の標準電極電位ＥＥと、酸素不足型遷移金属酸化物の遷移金属の標準電極電位ＥＴとの関係において、ＥＥ−ＥＴ≦０を満足する電極材料を用いた素子は抵抗変化現象を示さなかった。
すなわち、図５、図１２、図１３及び図１４に示すように、酸素不足型タンタル酸化物を用いた素子のうち、第２電極にＴａを用いた素子Ｔａ−Ｇ、同じくＴｉを用いたＴａ−Ｈ、同じくＡｌを用いたＴａ−Ｉでは、抵抗変化現象が全く観測されなかった。
同様にして、図５、図１９、図２０及び図２１に示すように、酸素不足型ハフニウム酸化物を用いた素子のうち、第２電極にＨｆを用いた素子Ｈｆ−Ｅ、同じくＴｉを用いた素子Ｈｆ−Ｆ、同じくＡｌを用いた素子Ｈｆ−Ｇでは、抵抗変化現象が全く観測されなかった。
反対に、図５の横軸における０より右側に配置されたグラフから分かるように、ＥＥ−ＥＴ＞０を満足する電極材料を用いた素子については、正負の電圧パルスを交互に繰り返し印加すると、それに応じて抵抗値が変化し、不揮発性記憶素子の機能を有していることを確認することができた。このことから、第２の酸化物層１０４ｂと接する第２電極層１０５の標準電極電位が第２の酸化物層１０４ｂを構成する第２の遷移金属の標準電極電位よりも大きいことが必要とされることが分かる。
次に、これらの抵抗変化を示した素子の抵抗変化の安定性について考察する。
図５及び図１１に示すように、酸素不足型タンタル酸化物を用いた素子のうち、第２電極にＷを用いた素子Ｔａ−Ｆ（ＥＥ−ＥＴ＝０．７ｅＶ）では、抵抗変化が少し見られたものの、その変化幅は小さい。これに対し、図５及び図９に示すように、第２電極にＣｕを用いた素子Ｔａ−Ｄ（ＥＥ−ＥＴ＝１．１２ｅＶ）については、正負の電圧パルスを交互に繰り返し印加すると、変化幅で１桁以上、回数で２０回以上の抵抗値の変化が観測され、安定的に抵抗変化していることが分かる。同様にして、図５乃至図８に示すように、第２電極にＡｇを用いた素子Ｔａ−Ｃ（ＥＥ−ＥＴ＝１．４０ｅＶ）、同じくＰｔを用いた素子Ｔａ−Ａ（ＥＥ−ＥＴ＝1．７８ｅＶ）、同じくＩｒを用いた素子Ｔａ−Ｂ（ＥＥ−ＥＴ＝１．７７ｅＶ）についても、正負の電圧パルスを交互に繰り返し印加すると、変化幅で１桁以上、回数で２０回以上の抵抗値の変化が観測され、安定的に抵抗変化していることが分かる。
また、図５及び図１８に示すように、酸素不足型ハフニウム酸化物を用いた素子のうち、第２電極にＴａを用いた素子Ｈｆ−Ｄ（ＥＥ−ＥＴ＝０．９５ｅＶ）では、抵抗変化が少し見られたものの、その変化幅は小さい。これに対し、図５及び図１７に示すように、第２電極にＷを用いた素子Ｈｆ−Ｃ（ＥＥ−ＥＴ＝１．６５ｅＶ）については、正負の電圧パルスを交互に繰り返し印加すると、変化幅で１桁以上、回数で２０回以上の抵抗値の変化が観測され、安定的に抵抗変化していることが分かる。同様にして、図５、図１５及び図１６に示すように、第２電極にＣｕを用いた素子Ｈｆ−Ｂ（ＥＥ−ＥＴ＝２．０７ｅＶ）、同じくＰｔを用いた素子Ｈｆ−Ａ（ＥＥ−ＥＴ＝２．７３ｅＶ）についても、正負の電圧パルスを交互に繰り返し印加すると、変化幅で１桁以上、回数で２０回以上の抵抗値の変化が観測され、安定的に抵抗変化していることが分かる。
ここで、図５及び図１２に示すように、酸素不足型タンタル酸化物を用いた素子のうち、第２電極にＴａを用いた素子Ｔａ−Ｇ（ＥＥ−ＥＴ＝０ｅＶ）では、抵抗変化現象が全く観測されなかったのに対し、図５及び図１０に示すように、第２電極にＮｉを用いた素子Ｔａ−Ｅ（ＥＥ−ＥＴ＝０．３４ｅＶ）では、若干の抵抗変化が見られたことから、酸素不足型タンタル酸化物を用いた素子が抵抗変化動作を行うためには、ＥＥ−ＥＴ＝０．３４ｅＶの条件（あるいは、ＥＥ−ＥＴ≧０．３４ｅＶの条件）を満足することが望ましいと考えられる。
また、図５及び図１１に示すように、第２電極にＷを用いた素子Ｔａ−Ｆ（ＥＥ−ＥＴ＝０．７ｅＶ）では、若干の抵抗変化が見られたもののその変化幅が小さいのに対し、図５及び図９に示すように、第２電極にＣｕを用いた素子Ｔａ−Ｄ（ＥＥ−ＥＴ＝１．１２ｅＶ）については、変化幅で１桁以上、回数で２０回以上の抵抗値の変化が確認されることから、酸素不足型タンタル酸化物を用いた素子が安定して抵抗変化動作を行うためには、ＥＥ−ＥＴ＝１．１２ｅＶの条件（あるいは、ＥＥ−ＥＴ≧１．１２ｅＶの条件）を満足することが望ましいと考えられる。
さらに、図５及び図１８に示すように、第２電極にＴａを用いた素子Ｈｆ−Ｄ（ＥＥ−ＥＴ＝０．９５ｅＶ）では、上述したように若干の抵抗変化が見られたもののその変化幅が小さいのに対し、図５及び図１７に示すように、第２電極にＷを用いた素子Ｈｆ−Ｃ（ＥＥ−ＥＴ＝１．６５ｅＶ）については、上述したように変化幅で１桁以上、回数で２０回以上の抵抗値の変化が確認されることから、酸素不足型ハフニウム酸化物を用いた素子が安定して抵抗変化動作を行うためには、ＥＥ−ＥＴ＝１．６５ｅＶの条件（あるいは、ＥＥ−ＥＴ≧１．６５ｅＶの条件）を満足することが望ましいと考えられる。
このように、素子の安定した抵抗変化動作を実現するためには、酸素不足型遷移金属酸化物を構成する遷移金属の標準電極電位と電極材料の標準電極電位との関係が重要になってくる。
図５に示すように、酸素不足型遷移金属酸化物を構成する遷移金属の標準電極電位と電極材料の標準電極電位との差異に対して、酸素不足型遷移金属酸化物の抵抗変化をプロットすると、両者には良好な相関があることを確認することができる。すなわち、抵抗変化層を構成する遷移金属であるＴａ、Ｈｆよりも標準電極電位が大きい材料で電極を構成した場合には抵抗変化が起こっており、反対に小さい材料で電極を構成した場合には抵抗変化が起こりにくくなっていることが分かる。そして、遷移金属の標準電極電位と電極材料の標準電極電位との差異が大きいほど抵抗変化が起こりやすく、反対に小さいほど抵抗変化が起こりにくくなっていることが分かる。
このことは、上述した抵抗変化のメカニズムの推論と符合する。すなわち、上述したように、抵抗変化層に含まれる遷移金属が酸化されやすい場合に抵抗変化が起こりやすいと考えられるため、電極材料と比べて酸化されやすい（つまり、標準電極電位が小さい）遷移金属を含む酸化物層を抵抗変化層の電極側界面に用いることにより、安定した抵抗変化動作を実現することが可能になるといえる。よって、第２電極の標準電極電位は、第２の酸化物層を構成する遷移金属の標準電極電位よりも大きいことが望ましいだけでなく、第１の酸化物層を構成する遷移金属の標準電極電位よりも大きいことが望ましい。
上記の内容から、本実施の形態の不揮発性記憶素子１００において、第２の酸化物層１０４ｂを構成する遷移金属と比較して標準電極電位が大きい材料を用いて第２電極層１０５を構成することが望ましいといえる。例えば、本実施の形態では、第２の酸化物層１０４ｂを構成する遷移金属はＴｉであるため、これよりも標準電極電位の大きい材料を用いることが望ましく、具体的にはＷ、Ｃｕ及びＮｉ等を用いることが可能である。これらのＷ、Ｃｕ及びＮｉ等は、Ａｕ、Ｐｔ及びＩｒ等の貴金属系の電極材料と比べると標準電極電位は大きくないが、Ｔｉの標準電極電位が比較的小さいため、第２電極層１０５の材料として用いることができる。Ｗ、Ｃｕ及びＮｉ等は半導体プロセスに親和性のある低コストの材料であるため、不揮発性記憶素子１００の製造コストの低減化を図ることが可能になる。
［負荷素子が接続される構成について］
不揮発性記憶素子は、固定抵抗、トランジスタ及びダイオード等の負荷素子に直列に接続されて用いられる場合がある（後述する実施の形態２及び３には、その具体例が記載されている）。このように負荷素子が接続されている場合では、不揮発性記憶素子単体の場合と比べてブレイク電圧が高くなるという問題が生じる。これは、負荷素子に電圧降下が生じることにより、不揮発性記憶素子に実効的に印加される電圧が小さくなってしまうためである。
本発明者等は、上記の問題を確認すべく、以下の実験を行った。
なお、この実験用の不揮発性記憶素子（以下、実験素子という）は次のようにして作製された。まず、シリコン基板上に形成された酸化物層の上に、第１電極層としてのＴａＮ薄膜を形成し、さらにその上に、Ｔａターゲットを用いた反応性スパッタリング法で第１のタンタル酸化物層を形成した。次に、その第１のタンタル酸化物層の最表面を酸素プラズマにより酸化することにより、第１のタンタル酸化物層よりも酸素含有率の高い第２のタンタル酸化物層を形成した。そして、その第２のタンタル酸化物層上に、第２電極層としてのＩｒ薄膜をスパッタリング法により形成した。このような工程により、第１電極層、第１のタンタル酸化物層（ＴａＯ１．６）、第２のタンタル酸化物層（ＴａＯ２．４７）、及び第２電極層が積層されてなる実験素子を作製した。
この実験素子では、第１のタンタル酸化物層と、この第１のタンタル酸化物層よりも高抵抗の第２のタンタル酸化物層とで、抵抗変化層が構成されていることになる。
図２２（ａ）及び（ｂ）は、第２のタンタル酸化物層の厚みを３ｎｍとした場合の実験素子単体（つまり、負荷素子が接続されていない場合）の電気的特性を示すグラフで、図２２（ａ）は電流（縦軸）−電圧（横軸）特性を、図２２（ｂ）は抵抗（縦軸）−電圧（横軸）特性をそれぞれ示している。また、図２３（ａ）及び（ｂ）は、同じく厚みを３ｎｍとした場合であって負荷素子が接続されているときの実験素子の電気的特性を示すグラフで、図２３（ａ）は電流（縦軸）−電圧（横軸）特性を、図２３（ｂ）は抵抗（縦軸）−電圧（横軸）特性をそれぞれ示している。なお、図２２（ｂ）及び図２３（ｂ）において、５０ｍＶで測定した抵抗値を示している。
図２２（ａ）及び（ｂ）を参照すると分かるように、負荷素子が接続されていない実験素子単体の場合では、−１Ｖ程度の電圧の印加で抵抗変化を開始している。つまり、このケースでは、ブレイク電圧は−１Ｖ程度である。これに対して、図２３（ａ）及び（ｂ）を参照すると分かるように、実験素子に負荷素子（ここでは、１ｋΩの抵抗）が接続されている場合では、−３．５Ｖ程度まで印加電圧を上げないと抵抗変化が始まらない。つまり、このケースでは、ブレイク電圧は−３．５Ｖ程度になっている。図２２（ａ）に示されているように、抵抗変化を開始する−１Ｖ程度の電圧を印加すると２．５ｍＡ程度のリーク電流が流れている。一方、負荷抵抗が接続された状態では、リーク電流が大きい場合、負荷抵抗を流れる電流分だけ電圧降下が生じ、その結果実験素子に実効的に印加される電圧が小さくなってしまう。そのため、上述したように−３．５Ｖ程度まで印加電圧を上げないと抵抗変化が始まらないのである。
図２４は、第２のタンタル酸化物層の厚みｄを変化させたときの抵抗変化層の初期抵抗値とブレイク電圧との関係、及び当該初期抵抗値とリーク電流との関係を示すグラフである。横軸は印加電圧１００ｍＶで測定した抵抗変化層の初期抵抗値、縦軸は、ブレイク電圧あるいはブレイク時に流れるリーク電流を示す。なお、この図２４において、×のプロット点は実験素子に負荷素子が接続されている場合のブレイク電圧を、黒塗り四角のプロット点は実験素子単体の場合のブレイク電圧を、三角のプロット点はリーク電流の電流値（実験素子に負荷素子が接続されている場合、及び、実験素子単体の場合のいずれも共通）を、それぞれ示している。
図２４に示すように、実験素子単体の場合では（黒塗り四角のプロット点）、第２のタンタル酸化物層の厚みｄが薄いほどブレイク電圧が小さくなっている。これは、抵抗変化の開始が電界により支配されていることを示しているものと思われる。これに対し、実験素子に負荷素子が接続されている場合では（×のプロット点）、第２のタンタル酸化物層の厚みｄを薄くしていくと、４．５ｎｍ程度までは負荷素子が接続されていない実験素子単体のブレイク電圧とほぼ同じ値で小さくなっているが、４．５ｎｍよりもさらに薄くしていくと、リーク電流が大きくなり、実験素子単体に比べてブレイク電圧が大きくなっていることがわかる。このことは、リーク電流を小さくすることができれば、負荷素子が接続された状態でも、ブレイク電圧の上昇を抑制し低電圧で抵抗変化を開始させることが可能であることを示している。
以上より、不揮発性記憶素子に負荷素子が接続されている構成では、不揮発性記憶素子単体の場合と比べて、ブレイク電圧を下げるという要請が高いといえる。本実施の形態の不揮発性記憶素子１００の場合、上述したようにして抵抗変化層及び電極の材料を選択することによってブレイク電圧を下げることができるため、このような要請に応えることが可能である。
［伝導帯オフセット］
上記の表１には、材料の物性値の一つとして、Ｓｉに対する伝導帯オフセット（ｅＶ）が記載されている。上述したように、不揮発性記憶素子が負荷素子に接続されている場合ではリーク電流が発生するが、この伝導帯オフセットの値が大きい材料を用いて第２の酸化物層を構成することにより、そのリーク電流を低減することができる。
したがって、この観点から検討すると、伝導帯オフセットの値が比較的小さいＴａよりも、その値が比較的大きいＴｉ、Ｓｒ、及びＮｂ等によって第２の酸化物層１０４ｂを構成することが望ましいといえる。つまり、第２の酸化物層１０４ｂを構成する金属として、第２の酸化物層１０４ｂの誘電率及びバンドギャップの観点だけからでなく、伝導帯オフセットの観点からも、Ｔｉ、Ｓｒ、及びＮｂが好ましいことが分かる。
（実施の形態２）
次に、本発明の実施の形態２に係る不揮発性記憶装置について説明する。
上述した実施の形態１に係る不揮発性記憶素子１００は、種々の形態の不揮発性記憶装置へ適用することが可能である。実施の形態２に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）に実施の形態１に係る不揮発性記憶素子を介在させた所謂クロスポイント型のものである。
［不揮発性記憶装置の構成］
図２５は、本発明の実施の形態２に係る不揮発性記憶装置２００の構成を示すブロック図である。また、図２６は、図２５におけるＡ部の構成（４ビット分のメモリセルの物理的な構成）を示す斜視図である。
図２５に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上にメモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリセルアレイ２０２と、行選択回路・ドライバ２０３と、列選択回路・ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。
また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
メモリセルアレイ２０２は、図２５及び図２６に示すように、半導体基板上に互い平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
ここで、メモリセルＭ１１１，Ｍ１１２，…は、実施の形態１に係る不揮発性記憶素子１００に相当する。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、不揮発性記憶素子１００に直列に接続された電流抑制素子を備えている。
なお、図２５におけるメモリセルＭ１１１，Ｍ１１２，…は、図２６において符号２１０で示されている。
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路・ドライバ２０４へ出力する。ここで、アドレス信号は、メモリセルアレイ２０２を構成する複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し動作を指示する読み出し信号を列選択回路・ドライバ２０４へ出力する。
行選択回路・ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。つまり、行選択回路・ドライバ２０３は、メモリセルアレイ２０２が具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路の一例である。
また、列選択回路・ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。つまり、列選択回路・ドライバ２０４は、メモリセルアレイ２０２が具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路の一例である。
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路・ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路・ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。つまり、書き込み回路２０５は、選択回路（行選択回路・ドライバ２０３及び列選択回路・ドライバ２０４）で選択された不揮発性記憶素子（ここでは、メモリセル）に電圧を印加することでデータを書き込む書き込み回路の一例である。
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。つまり、センスアンプ２０６は、選択回路（行選択回路・ドライバ２０３及び列選択回路・ドライバ２０４）で選択されたメモリセルを構成する不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路の一例である。読み出し回路としては、上記センスアンプ２０６に変えて、不揮発性記憶素子の抵抗値と読み出し回路に形成された静電容量とでＲＣ回路を形成し、その時定数を測定するように構成されたセンスアンプを用いてもよい。
なお、図２５及び図２６に示す本実施の形態に係る不揮発性記憶装置２００におけるメモリセルアレイ２０２を、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリセルアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
［不揮発性記憶素子の構成］
図２７は、本発明の実施の形態２に係る不揮発性記憶装置２００が備えるメモリセル（ここでは、負荷素子としての電流抑制素子を備える不揮発性記憶素子２１０）の構成を示す断面図である。なお、図２７には、図２６のＢ部（一つのクロスポイント）における構成が示されている。
図２７に示すように、本実施の形態に係る不揮発性記憶装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図２６におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図２６におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、電流抑制素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。
ここで、内部電極２１５、抵抗変化層２１４、及び上部電極２１３は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１電極層１０３、抵抗変化層１０４、及び第２電極層１０５にそれぞれ相当する。したがって、抵抗変化層２１４は、実施の形態１における抵抗変化層１０４と同様にして形成される。
電流抑制素子２１６は、内部電極２１５を介して、抵抗変化層２１４と直列接続される負荷素子の一例である。この電流抑制素子２１６は、ダイオードに代表される電流を抑制する機能を有する素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流抑制素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。
［不揮発性記憶装置の動作］
次に、情報を書き込む場合の書き込みサイクル及び情報を読み出す場合の読み出しサイクルにおける本実施の形態に係る不揮発性記憶装置２００の動作例について、図２８に示すタイミングチャートを参照しながら説明する。
図２８は、本発明の実施の形態２に係る不揮発性記憶装置２００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層２１４が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図２８における電圧値ＶＰは、不揮発性記憶素子と電流抑制素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。
また、図２８において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
本実施の形態の不揮発性記憶装置２００は、実施の形態１における不揮発性記憶素子１００のような、良好な抵抗変化動作が可能な不揮発性記憶素子２１０を備えているため、安定した動作を実現することができる。
（実施の形態３）
次に、本発明の実施の形態３に係る不揮発性記憶装置について説明する。
実施の形態３に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶素子１００を備える不揮発性記憶装置であって、単位メモリセルを１つのトランジスタと１つの不揮発性記憶部とで構成した所謂１Ｔ１Ｒ型のものである。
［不揮発性記憶装置の構成］
図２９は、本発明の実施の形態３に係る不揮発性記憶装置３００の構成を示すブロック図である。また、図３０は、図２９におけるＣ部の構成（２ビット分のメモリセルの物理的な構成）を示す断面図である。
図２９に示すように、本実施の形態に係る不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリセルアレイ３０２と、行選択回路・ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判定を行うセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。
また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
メモリセルアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタ（例えば、ＮＭＯＳトランジスタ）Ｔ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
また、メモリセルアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
図３０に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
ここで、メモリセルＭ２１１，Ｍ２１２，…は、実施の形態１に係る不揮発性記憶素子１００に相当する。より具体的には、図３０における不揮発性記憶素子３１３が、図２９におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、抵抗変化層３１５、及び下部電極３１６から構成されている。そして、これらの上部電極３１４、抵抗変化層３１５、及び下部電極３１６は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１電極層１０３、抵抗変化層１０４、及び第２電極層１０５にそれぞれ相当する。したがって、抵抗変化層３１５は、実施の形態１における抵抗変化層１０４と同様にして形成される。
なお、図３０における符号３１７はプラグ層を、符号３１８は金属配線層を、符号３１９はソース及びドレイン領域をそれぞれ示している。
図２９に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、メモリセルアレイ３０２を構成する複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
行選択回路・ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。つまり、行選択回路・ドライバ３０３は、メモリセルアレイ３０２が具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路の一例である。
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。つまり、列選択回路３０４は、メモリセルアレイ３０２が具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路の一例である。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。つまり、書き込み回路３０５は、選択回路（行選択回路・ドライバ３０３及び列選択回路３０４）で選択された不揮発性記憶素子（ここでは、メモリセル）に電圧を印加することでデータを書き込む書き込み回路の一例である。
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。つまり、センスアンプ３０６は、選択回路（行選択回路・ドライバ３０３及び列選択回路３０４）で選択されたメモリセルを構成する不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路の一例である。
なお、１トランジスタ・１不揮発性記憶部の構成である本実施の形態の場合、１個のメモリセルごとに１個のトランジスタが必要とされるために、実施の形態２のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流抑制素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
［不揮発性記憶装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける本実施の形態に係る不揮発性記憶装置３００の動作例について、図３１に示すタイミングチャートを参照しながら説明する。
図３１は、本発明の実施の形態３に係る不揮発性記憶装置３００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層３１５が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図３１において、電圧値ＶＰは、可変抵抗素子の抵抗変化に必要なパルス電圧を示しており、電圧値ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧ＶＰが印加され、ビット線も、非選択の場合は電圧ＶＰにプリチャージされている。
メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧（その電圧は、（２ＶＰ＋トランジスタの閾値電圧ＶＴ）よりも大きい電圧）が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧（その電圧は、（２ＶＰ＋トランジスタの閾値電圧ＶＴ）よりも大きい電圧）が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
実施の形態２の場合と同様、本実施の形態の不揮発性記憶装置３００においても、実施の形態１における不揮発性記憶素子１００のような、良好な抵抗変化動作が可能な不揮発性記憶素子３１３を備えているため、安定した動作を実現することができる。
本発明の不揮発性記憶素子及び不揮発性記憶装置は、各種電子機に用いられる記憶素子として、特に、低いブレイク電圧で動作する記憶素子及び記憶装置、例えば、デジタル家電、メモリーカード、パーソナルコンピュータ及び携帯型電話機等の種々の電子機器に用いられる記憶素子及び記憶装置等として有用である。
１００ 不揮発性記憶素子
１０１ 基板
１０２ 酸化物層
１０３ 第１電極層
１０４ 抵抗変化層
１０４ａ 第１の酸化物層
１０４ｂ 第２の酸化物層
１０５ 第２電極層
１０６ フォトレジストパターン
１０７ 素子領域
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 行選択回路・ドライバ
２０４ 列選択回路・ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
２１０ 不揮発性記憶素子
２１１ 上部配線
２１２ 下部配線
２１３ 上部電極
２１４ 抵抗変化層
２１５ 内部電極
２１６ 電流抑制素子
２１７ 下部電極
３００ 不揮発性記憶装置
３０１ メモリ本体部
３０２ メモリセルアレイ
３０３ 行選択回路・ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ ＶＣＰ電源
３０９ アドレス入力回路
３１０ 制御回路
３１３ 不揮発性記憶素子
３１４ 上部電極
３１５ 抵抗変化層
３１６ 下部電極
ＢＬ０，ＢＬ１，… ビット線
Ｍ１１１，Ｍ１１２，… メモリセル
Ｍ２１１，Ｍ２１２，… メモリセル
ＰＬ０，ＰＬ１，… プレート線
Ｔ１１，Ｔ１２，… トランジスタ
ＷＬ０，ＷＬ１，… ワード線
本発明は、不揮発性記憶素子に関し、特に、印加される電圧の極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する、いわゆる抵抗変化型の不揮発性記憶素子、及びその不揮発性記憶素子を備えた不揮発性記憶装置に関する。
近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電等の電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み及び読み出し時間の高速化、及び長寿命化の要求が高まっている。
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる抵抗変化型の不揮発性記憶素子の場合、抵抗変化層を下部電極と上部電極とでサンドイッチしたような単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、及び低消費電力化が期待されている。
例えば、上部電極と下部電極との間に電圧を印加することによって抵抗変化層内に金属イオンを出し入れして高抵抗状態及び低抵抗状態を作り出し、これらの各状態に数値を割り当てることにより情報の記憶を行う不揮発性記憶素子が提案されている（例えば、特許文献１を参照）。また、電気パルスによって抵抗変化層の結晶状態を変化させることにより抵抗変化層の抵抗状態を変化させる、相変化型メモリと呼ばれる不揮発性記憶素子も提案されている（例えば、特許文献２を参照）。
さらに、上記に加えて、抵抗変化層に金属酸化物を用いた抵抗変化型の不揮発性記憶素子に関する提案もなされている。このような不揮発性記憶素子は、抵抗変化層に用いる材料によって大きく２種類に分類される。その一つは、特許文献３等に開示されているペロブスカイト材料（Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ１−ｘＳｒｘＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）等）を抵抗変化層に用いた抵抗変化型の不揮発性記憶素子である。
また、他の一つは、２元系の遷移金属酸化物を用いた抵抗変化型の不揮発性記憶素子である。２元系の遷移金属酸化物は、上述のペロブスカイト材料と比較しても組成及び構造が非常に単純であるため、製造時における組成制御及び成膜が容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、近年多くの研究がなされている。例えば、特許文献４及び非特許文献１には、抵抗変化材料としてＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯが開示されている。また、特許文献５には、Ｎｉ、Ｔｉ、Ｈｆ、Ｎｂ、Ｚｎ、Ｗ、Ｃｏ等のサブオキサイド（化学量論的組成からずれた酸化物）を抵抗変化材料として用いた抵抗変化型の不揮発性記憶素子が開示されている。その他にも、ＴｉＮの表面を酸化してナノメートルオーダーのＴｉＯ２結晶膜を形成したような構造を抵抗変化層に用いる例も提案されている（例えば、特許文献６及び非特許文献２を参照）。
さらに、酸化チタン及び酸化タンタル（Ｔａ２Ｏ５）を抵抗変化材料として用い、一度だけの書き込みが可能な所謂ワンタイムプログラマブルメモリも提案されている（例えば、特許文献７を参照）。
特開２００６−４０９４６号公報 特開２００４−３４９６８９号公報 米国特許第６４７３３３２号明細書 特開２００４−３６３６０４号公報 特開２００５−３１７９７６号公報 特開２００７−１８０２０２号公報 特開平７−２６３６４７号公報
I.G.Beak Et Al., Tech. Digest IEDM 204,587頁 Japanese Journal of Applied Physics Vol45, NO11, 2006, pp.L310-L312
しかしながら、上述したような遷移金属酸化物を抵抗変化層に用いた従来の不揮発性記憶素子には、以下のような問題がある。
ＮｉＯ等の遷移金属酸化物を用いた従来の不揮発性記憶素子では、非特許文献１に開示されているように、１００ｎｓ程度の比較的短い電気的パルスを用いて、抵抗変化材料を高抵抗状態から低抵抗状態へ変化させることができる。しかしながら、低抵抗状態から高抵抗状態へ変化させるためには、μｓオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。
また、抵抗変化材料を上下の電極で挟んだ構造を形成した直後は、抵抗状態の変化が起こらないという問題がある。この場合に、抵抗状態の変化を発現させるためには、特殊な電気的刺激を上下電極間に数十回から数千回加える「慣らし」の工程（フォーミング工程と呼ぶことがある）が必要であるとされている。しかしながら、このようなフォーミング工程は製造工程の一つと捉えることができるため、コストの増大及び製造プロセスの複雑化を招く原因となり得る。
なお、本明細書では、定常的な抵抗状態の変化を得ることができる電気的パルスの極性（正または負）、大きさ（電圧値）及び幅（時間）とは異なる電気的パルスを一回から十回程度加えることによって製造直後の抵抗変化型の不揮発性記憶素子の抵抗状態を変化させる工程を「初期ブレイク」と定義する。例えば、２Ｖの大きさで１００ｎｓの幅を持つ電気的パルスにより抵抗状態が変化する潜在的能力を有する不揮発性記憶素子を動作させるために、その製造直後にこれとは異なる大きさ及び幅の電気的パルスを加える必要がある場合（例えば、±３Ｖで１μｓの電気的パルスを１０回加える等）、初期ブレイクが必要であると表現する。
初期状態が高抵抗状態にある不揮発性記憶素子に対する初期ブレイクの過程は、誘電体膜の絶縁破壊過程と同様であると考えられている。例えば、K. Kinoshita et al., Applied Physics Letters vol.89, 103509.（非特許文献３）に記載されている。
他方、上記特許文献６及び上記非特許文献２に開示されている、ＴｉＮの表面を酸化して微結晶性のＴｉＯ２を形成したような構造（ＴｉＯ２・ＴｉＮ構造）を有する抵抗変化型の不揮発性記憶素子では、初期ブレイクは不要とされている。この場合、ＴｉＯ２がナノメートルオーダーの微小な結晶（以下、ナノ結晶という）の集合体をなしており、この結晶のサイズによって抵抗変化の状態が変化するとされているが、一般にナノ結晶のサイズ及び結晶構造は製造方法（上記特許文献６では酸化によって形成されている）に大きく依存し、そのため製造時のばらつきが大きくなる可能性がある。したがって、抵抗変化層にナノ結晶を用いると、抵抗変化の状態にばらつきが生じやすいという問題がある。
また、上記特許文献７に開示されているＴａ２Ｏ５からなる遷移金属酸化物を主成分として抵抗変化層に用いた場合では、高抵抗状態から低抵抗状態への１回動作のみに利用可能なアンチヒューズとして機能するため、書き換えができないという問題がある。
本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、低いブレイク電圧で、しかも高速で安定した動作をすることができる不揮発性記憶素子及びその不揮発性記憶素子を備えた不揮発性記憶装置を提供することにある。
上述した課題を解決するために、本発明の一の態様の不揮発性記憶素子は、抵抗変化型の不揮発性記憶素子であって、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に与えられる電圧の極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する抵抗変化層とを備え、前記抵抗変化層が前記高抵抗状態にあるときの当該不揮発性記憶素子の抵抗値よりも高い抵抗値をもつ初期状態にあるときに、負荷素子が接続された状態で電圧を印加する初期ブレイクが行われることよって前記遷移が可能な状態に変化する特性を有し、前記抵抗変化層は、少なくとも第１の遷移金属の酸化物を含む第１の酸化物層と、前記第１の遷移金属とは異なる第２の遷移金属の酸化物を含む第２の酸化物層との積層構造を含み、前記第２の遷移金属の標準電極電位が前記第１の遷移金属の標準電極電位よりも小さく、かつ、（１）前記第２の酸化物層の誘電率が前記第１の酸化物層の誘電率よりも大きい、（２）前記第２の酸化物層のバンドギャップが前記第１の酸化物層のバンドギャップよりも小さい、において、（１）と（２）の少なくとも一方が満たされていることを特徴とする。
これにより、標準電極電位が小さい第２の遷移金属を含む第２の酸化物層、つまり、抵抗変化層を構成する第１及び第２の酸化物層のうち、より酸化されやすい第２の酸化物層の誘電率が第１の酸化物層の誘電率よりも大きい、及び、第２の酸化物層のバンドギャップが第１の酸化物層のバンドギャップよりも小さい、の少なくとも一方が満たされるので、抵抗率の高い第２の酸化物層は、抵抗率の低い第１の酸化物層に比べて絶縁破壊電界の強度が小さくなり、その結果、初期状態が高抵抗状態にある不揮発性記憶素子（つまり、遷移金属酸化物層の積層構造からなる抵抗変化層をもつ不揮発性記憶素子）の初期ブレイクにおけるブレイク電圧が低減される。
ここで、上記態様に係る不揮発性記憶素子において、（１）前記第２の酸化物層の誘電率が前記第１の酸化物層の誘電率よりも大きい、及び、（２）前記第２の酸化物層のバンドギャップが前記第１の酸化物層のバンドギャップよりも小さい、の両方が満たされていてもよい。
なお、上記態様に係る不揮発性記憶素子において、前記第２電極が前記第２の酸化物層と接するように形成されており、前記第２電極の標準電極電位が前記第２の遷移金属の標準電極電位よりも大きいのが好ましい。これにより、酸素不足型遷移金属酸化物層（つまり、第２の酸化物層）とそれに接する電極との関係において、酸素不足型遷移金属酸化物層が抵抗変化し得る条件が満たされることになるので、不揮発性記憶素子の抵抗が確実に変化できることが保証され、安定した動作が実現される。
また、上記態様に係る不揮発性記憶素子において、前記第１の遷移金属の標準電極電位が前記第２電極の標準電極電位より小さいことが好ましい。
また、上記態様に係る不揮発性記憶素子において、前記第１の酸化物層の酸素欠損度が前記第２の酸化物層の酸素欠損度よりも大きいことが好ましい。
また、上記態様に係る不揮発性記憶素子において、前記第２の酸化物層の厚みが前記第１の酸化物層の厚みよりも薄いことが好ましい。
また、上記態様に係る不揮発性記憶素子において、前記第２の酸化物層の抵抗率が前記第１の酸化物層の抵抗率よりも大きいことが好ましい。
また、上記態様に係る不揮発性記憶素子には負荷素子が電気的に接続されていてもよく、この負荷素子が、固定抵抗、トランジスタ、またはダイオードであってもよい。
また、上記態様に係る不揮発性記憶素子において、前記第１の遷移金属がＴａであることが好ましく、さらに、前記第２の遷移金属がＴｉ、Ｓｒ又はＮｂであることが好ましい。これにより、第２の酸化物層の誘電率が第１の酸化物層の誘電率よりも大きい、及び、第２の酸化物層のバンドギャップが第１の酸化物層のバンドギャップよりも小さい、の両方が満たされた、ブレイク電圧の低い不揮発性記憶素子が実現される。
また、本発明の一の態様の不揮発性記憶装置は、半導体基板と、前記半導体基板上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられた上記態様に係る不揮発性記憶素子とを具備するメモリセルアレイと、前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路とを備えることを特徴とする。
これにより、上記態様に係る不揮発性記憶装置は、上述した特徴を有する本発明に係る不揮発性記憶素子を備えるので、初期状態が高抵抗状態にある不揮発性記憶素子の初期ブレイクにおけるブレイク電圧が低減される。
ここで、上記態様に係る不揮発性記憶装置において、さらに、前記不揮発性記憶素子のそれぞれに電気的に接続された電流抑制素子を備えてもよい。
また、本発明の他の態様の不揮発性記憶装置は、半導体基板と、前記半導体基板上に形成された、複数のワード線及び複数のビット線、前記複数のワード線及び複数のビット線にそれぞれ接続された複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の上記態様に係る不揮発性記憶素子とを具備するメモリセルアレイと、前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路とを備えることを特徴とする。
これにより、上記態様に係る不揮発性記憶装置は、上述した特徴を有する本発明に係る不揮発性記憶素子を備えるので、初期状態が高抵抗状態にある不揮発性記憶素子の初期ブレイクにおけるブレイク電圧が低減される。
本発明に係る不揮発性記憶素子及び不揮発性記憶装置によれば、不揮発性記憶素子の初期ブレイクにおけるブレイク電圧が低減され、不揮発性記憶素子の抵抗値を確実に変化させることができるため、安定した動作を実現することができる。
図１は、本発明の実施の形態１に係る不揮発性記憶素子の構成を示す断面図である。 図２は、本発明の実施の形態１に係る不揮発性記憶素子の製造工程を示す断面図である。 図３は、情報を書き込む場合における本発明の実施の形態１に係る不揮発性記憶素子の動作例を示す図である。 図４は、情報を読み出す場合における本発明の実施の形態１に係る不揮発性記憶素子の動作例を示す図である。 図５は、酸素不足型遷移金属酸化物を構成する遷移金属の標準電極電位と電極材料の標準電極電位との差異と、酸素不足型金属酸化物の抵抗変化との相関を示すグラフである。 図６は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＰｔを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図７は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＩｒを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図８は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＡｇを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図９は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＣｕを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１０は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＮｉを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１１は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＷを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１２は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＴａを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１３は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＴｉを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１４は、酸素不足型タンタル酸化物を用いた不揮発性記憶素子において、第２電極にＡｌを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１５は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＰｔを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１６は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＣｕを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１７は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＷを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１８は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＴａを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図１９は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＨｆを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図２０は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＴｉを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図２１は、酸素不足型ハフニウム酸化物を用いた不揮発性記憶素子において、第２電極にＡｌを用いたときの、電気パルスの印加回数に対する抵抗変化を示す図である。 図２２は、第２のタンタル酸化物層の厚みを３ｎｍとした場合の実験用の不揮発性記憶素子単体の電気的特性を示すグラフである。 図２３は、第２のタンタル酸化物層の厚みを３ｎｍとした場合であって負荷素子が接続されているときの実験用の不揮発性記憶素子の電気的特性を示すグラフである。 図２４は、第２のタンタル酸化物層の厚みδを変化させたときの抵抗変化層の初期抵抗値とブレイク電圧との関係、及び当該初期抵抗値とリーク電流との関係を示すグラフである。 図２５は、本発明の実施の形態２に係る不揮発性記憶装置の構成を示すブロック図である。 図２６は、図２５におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図２７は、本発明の実施の形態２に係る不揮発性記憶装置が備える不揮発性記憶素子の構成を示す断面図である。 図２８は、本発明の実施の形態２に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図２９は、本発明の実施の形態３に係る不揮発性記憶装置の構成を示すブロック図である。 図３０は、図２９におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図３１は、本発明の実施の形態３に係る不揮発性記憶装置の動作例を示すタイミングチャートである。
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（実施の形態１）
まず、本発明の実施の形態１に係る不揮発性記憶素子について説明する。
［不揮発性記憶素子の構成］
図１は、本発明の実施の形態１に係る不揮発性記憶素子１００の構成を示す断面図である。図１に示すように、この不揮発性記憶素子１００は、抵抗変化型の不揮発性記憶素子であり、基板１０１と、基板１０１の上に形成された酸化物層１０２と、酸化物層１０２の上に形成された第１電極層１０３と、第２電極層１０５と、第１電極層１０３及び第２電極層１０５に挟まれた抵抗変化層１０４とを備えている。第１電極層１０３及び第２電極層１０５は、抵抗変化層１０４と電気的に接続されている。
抵抗変化層１０４は、第１電極層１０３及び第２電極層１０５間に与えられる電圧の極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移するバイポーラ型の抵抗変化層であり、ＴａＯｘで表される組成を有するタンタル酸化物で構成されている第１の酸化物層１０４ａと、その第１の酸化物層１０４ａ上に形成され、ＴｉＯ２で表される組成を有するチタン酸化物で構成されている第２の酸化物層１０４ｂとで構成されている。
これら第１の酸化物層１０４ａ（本実施の形態では、ＴａＯｘ）と第２の酸化物層１０４ｂ（本実施の形態では、ＴｉＯ２）とは、以下の関係を満たしている。つまり、第２の酸化物層１０４ｂに含まれる遷移金属（第２の遷移金属）の標準電極電位が第１の酸化物層１０４ａに含まれる遷移金属（第１の遷移金属）の標準電極電位よりも小さい。さらに、（１）第２の酸化物層１０４ｂの誘電率が第１の酸化物層１０４ａの誘電率よりも大きい、及び、（２）第２の酸化物層１０４ｂのバンドギャップが第１の酸化物層１０４ａのバンドギャップよりも小さい、の少なくとも一方が満たされている。なお、本実施の形態では、（１）及び（２）の両方が満たされている。この意義については後述する。
なお、この不揮発性記憶素子１００は、抵抗変化層１０４が高抵抗状態にあるときの当該不揮発性記憶素子１００の抵抗値よりも高い抵抗値をもつ初期状態にあるときに、負荷素子が接続された状態で電圧を印加する初期ブレイクが行われることよって高抵抗状態と低抵抗状態との遷移が可能な状態に変化する特性を有する。
この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たすパルス電圧を第１電極層１０３と第２電極層１０５との間に印加する。ここでは、第１電極層１０３に対する第２電極層１０５の相対的電位（電圧）を第１電極層１０３と第２電極層１０５との間に印加する電圧と定義する。したがって、第１電極層１０３より第２電極層１０５の電位が高くなる印加電圧が正の印加電圧であり、他方、第１電極層１０３より第２電極層１０５の電位が低くなる印加電圧が負の印加電圧である。
基板１０１としては、例えばシリコン単結晶基板または半導体基板を用いることができる。しかし、本発明はこれに限定されるわけではない。抵抗変化層１０４は、比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０４を形成することも可能である。
また、第１電極層１０３及び第２電極層１０５は、それぞれ、本発明に係る第１電極及び第２電極に対応し、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）及びＴａＮ（窒化タンタル）等のうちの１つまたは複数の材料を用いて構成される。なお、第２電極層１０５の好適な材料については後述する。
［不揮発性記憶素子の製造方法］
上記のように構成される不揮発性記憶素子は、次のようにして製造することが可能である。
図２（ａ）〜（ｃ）は、本発明の実施の形態１に係る不揮発性記憶素子の製造工程を示す断面図である。
まず、図２（ａ）に示すように、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＴａＮ薄膜を、スパッタリング法により酸化物層１０２上に形成する。その後、第１電極層１０３上に、第１の酸化物層１０４ａを、Ｔａターゲットを用いた反応性スパッタリング法で形成する。
ここで、第１の酸化物層１０４ａの堆積は、以下に述べる条件で行った。すなわち、スパッタリング装置内に基板を設置した後、スパッタリング装置内を８×１０−６Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを１．６ｋＷとし、アルゴンガスを３４ｓｃｃｍ、酸素ガスを２１ｓｃｃｍ流して、スパッタリング装置内の圧力を０．１７Ｐａに保ち、２０秒間スパッタリングを行う。これにより、抵抗率が６ｍΩｃｍで酸素含有率が約６１ａｔ％（ＴａＯ１．６）の第１の酸化物層を３０ｎｍ堆積できる。なお、ＴａＯ１．６は、本発明に係る第１の酸化物層の一例であるが、本発明に係る第１の酸化物層としては、このような材料に限定されず、上述したように、（１）第２の酸化物層１０４ｂの誘電率が第１の酸化物層１０４ａの誘電率よりも大きい、及び、（２）第２の酸化物層１０４ｂのバンドギャップが第１の酸化物層１０４ａのバンドギャップよりも小さい、の少なくとも一方が満たされている限りいかなる酸化物層でもよく、例えば、ＴａＯｘ（０．８≦ｘ≦１．９）であってもよい。
次に、図２（ｂ）に示すように、第１の酸化物層１０４ａ上に、第２の酸化物層１０４ｂを、ＴｉＯ２をターゲットとして用いてスパッタリング法により形成する。本実施の形態では、厚さ３ｎｍの酸化物層を堆積して第２の酸化物層１０４ｂを形成する。
その後、第２の酸化物層１０４ｂ上に、第２電極層１０５としての厚さ１５０ｎｍのＩｒ薄膜をスパッタリング法により形成する。最後に、フォトレジスト工程によって、フォトレジストによるパターン１０６を形成し、ドライエッチングによって、素子領域１０７を形成する（図２（ｃ）参照）。ここで素子領域１０７は、一辺が０．５μｍの四角形状としている。
［不揮発性記憶素子の動作例］
以下、上述したように構成される本実施の形態の不揮発性記憶素子の動作例、すなわち情報の書き込み及び読み出しを行う場合の動作例を説明する。
図３は、情報を書き込む場合における本実施の形態の不揮発性記憶素子の動作例を示す図である。
不揮発性記憶素子１００の第１電極層１０３と第２電極層１０５との間に、例えばパルス幅が１００ｎｓの極性が異なる２種類の電圧パルスを交互に印加すると、図３に示すように抵抗変化層１０４の抵抗値が変化する。すなわち、負電圧パルス（電圧Ｅ１ボルト、パルス幅１００ｎｓ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が高抵抗値Ｒｂから低抵抗値Ｒａへ減少する。つまり、高抵抗状態から低抵抗状態へ遷移する。他方、正電圧パルス（電圧Ｅ２ボルト、パルス幅１００ｎｓ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。つまり、低抵抗状態から高抵抗状態へ遷移する。
この図３に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。したがって、本実施の形態においては、抵抗変化層１０４の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、他方、抵抗変化層１０４の抵抗値が低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
図４は、情報を読み出す場合における本実施の形態の不揮発性記憶素子１００の動作例を示す図である。
情報の読み出しを行う場合は、抵抗変化層１０４の抵抗値を変化させるときに印加する電圧パルスよりも振幅の小さい読み出し用電圧Ｅ３ボルト（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、抵抗変化層１０４の抵抗値に対応して電流が出力され、その出力電流値を検出することにより、書き込まれている情報（「０」又は「１」）の読み出しが可能となる。
図４に示す例では、出力電流値Ｉａが低抵抗値Ｒａに、出力電流値Ｉｂが高抵抗値Ｒｂにそれぞれ対応しているので、出力電流値Ｉａが検出された場合は情報「１」が、出力電流値Ｉｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
［第１の酸化物層及び第２の酸化物層の材料］
上述したように、本実施の形態では、抵抗変化層１０４が第１の酸化物層１０４ａ及び第２の酸化物層１０４ｂの積層構造で構成されており、その第１の酸化物層１０４ａはＴａＯｘで、第２の酸化物層１０４ｂはＴｉＯ２でそれぞれ構成されている。しかし、第１の酸化物層１０４ａ及び第２の酸化物層１０４ｂの材料はこれに限定されるわけではない。以下、第１の酸化物層１０４ａ及び第２の酸化物層１０４ｂの材料としてどのようなものが適当であるのかについて説明する。
まず、第２の酸化物層１０４ｂは、第１の酸化物層１０４ａよりも抵抗率が高いことが望ましい。なぜなら、不揮発性記憶素子における抵抗変化層の抵抗変化のメカニズムについて、以下のような推論が成立するからである。
不揮発性記憶素子における抵抗変化層の抵抗変化は、現時点では明確に分かっていないものの、電極と抵抗変化層との界面の酸素原子の移動によって起こっていると推測される。このことを考慮すると、本実施の形態における第２の酸化物層１０４ｂは、当該界面近傍に電圧を有効に印加する役割を果たすものと考えられる。より詳細について説明すると、抵抗変化現象は、第２電極層と抵抗変化層との界面付近に電界によって酸素原子が集まったり、拡散したりすることによって発現していると考えられる。具体的には、第２電極層に正の電圧（第１電極層を基準として正の電圧を印加する場合を、「正の電圧」とする）を印加すれば負に帯電している酸素原子が第２電極層側に集まり、その結果高抵抗層が形成されるため、抵抗変化層が高抵抗化する。反対に負の電圧（第１電極層を基準として負の電圧を印加する場合を、「負の電圧」とする）を印加すれば、酸素原子が抵抗変化層内に拡散して抵抗値が下がる。ここで、界面（正確には抵抗変化層側の界面）に高抵抗層が存在すれば、この層に大きな電圧がかかるため、酸素が当該高抵抗層に注入される。その結果、この高抵抗層が絶縁物に近づくことになる。そのため、抵抗変化層自体の抵抗が上昇し、高抵抗状態となる。しかし、このような高抵抗層が界面に存在しなければ、電圧は抵抗変化層に均等にかかり、当該界面近傍に絶縁物に近い層は形成されにくい。その結果、抵抗変化現象が起こりにくくなる。
以上を考慮すると、電極と抵抗変化層との界面に高抵抗層が存在することが望ましい。そのため、本実施の形態の不揮発性記憶素子１００において第２電極層１０５と抵抗変化層１０４との界面に、第１の酸化物層１０４ａよりも抵抗率が高い第２の酸化物層１０４ｂを設けることが望ましいといえる。
また、上記の推論によれば、第１の酸化物層１０４ａに含まれる第１の遷移金属と比べて第２の酸化物層１０４ｂに含まれる第２の遷移金属の方が酸化されやすいことが望ましい。第１の遷移金属と比べて酸化されやすい第２の遷移金属で第２の酸化物層１０４ｂを構成した場合に、第１電極層１０３及び第２電極層１０５間に正の電圧を印加すると、第２の酸化物層１０４ｂが高抵抗化しやすくなるため、抵抗変化層１０４を容易に高抵抗状態とすることができる。
ある材料が酸化されやすいか否かは、その材料の標準電極電位を基準にして判断することが可能である。すなわち、標準電極電位の値が大きければ当該材料は酸化されにくく、反対に小さければ当該材料は酸化されやすいといえる。そのため、本実施の形態においては、第２の酸化物層１０４ｂに含まれる第２の遷移金属の標準電極電位が、第１の酸化物層１０４ａに含まれる第１の遷移金属の標準電極電位よりも小さい（つまり、酸化されやすい）ことが望ましいといえる。また、同様の理由で、第２の酸化物層１０４ｂの酸素欠損度が、第１の酸化物層１０４ａの酸素欠損度よりも小さいことが望ましいといえる。なお、酸素欠損度とは、化学量論的組成における酸素欠損の程度（比）である。
なお、上述したように第２の酸化物層１０４ｂに含まれる第２の遷移金属の標準電極電位が第１の酸化物層１０４ａに含まれる第１の遷移金属の標準電極電位よりも小さい場合、酸化度は自然と第２の酸化物層１０４ｂの方が第１の酸化物層１０４ａよりも大きくなる。そのため、例えば半導体製造プロセス時にサーマルバジェットが拡大しても、抵抗変化膜中の酸素濃度プロファイルの崩れを抑制することができるという利点もある。このことは、大容量化を目指した多層化構造のクロスポイント型の不揮発性記憶装置への適用を容易にする等の効果をもたらすことになる。
ところで、J.McPherson et al., IEDM 2002, p.633-636（非特許文献４）の図１に示されているように、酸化物層の絶縁破壊電界の強度（Breakdown Strength）と誘電率との間には、誘電率が大きいほど絶縁破壊電界の強度が小さくなるという相関関係が見られる。このことから、不揮発性記憶素子のブレイク電圧を減少させるためには、絶縁破壊電界の強度を小さくするために、第２の酸化物層１０４ｂの誘電率が、第１の酸化物層１０４ａの誘電率よりも大きいことが望ましいといえる。これにより、より低いブレイク電圧で、安定した抵抗変化動作を行うことが可能な不揮発性記憶素子を実現することができる。
なお、第２の酸化物層１０４ｂの絶縁破壊電界の強度を小さくすることによってブレイク電圧が低くなる理由は、次の通りである。つまり、遷移金属酸化物層の積層構造からなる抵抗変化層をもつ不揮発性記憶素子の初期状態は、抵抗率の高い第２の酸化物層１０４ｂによって定まる、極めて高い抵抗値をもつ高抵抗状態にある。よって、この初期状態を破壊する初期ブレイクを行うためには、第２の酸化物層１０４ｂに対して絶縁破壊を行う必要がある。よって、第２の酸化物層１０４ｂの絶縁破壊電界の強度を小さくすることによって、初期ブレイクに要する電圧、つまり、ブレイク電圧が低くなる。
また、同じく上記非特許文献４の図２に示されているように、酸化物層の絶縁破壊電界とバンドギャップとの間には、バンドギャップが大きいほど絶縁破壊電界の強度が大きくなるという相関関係が見られる。このことから、不揮発性記憶素子のブレイク電圧を減少させるためには、絶縁破壊電界の強度を小さくするために、第２の酸化物層１０４ｂのバンドギャップが、第１の酸化物層１０４ａのバンドギャップよりも小さいことが望ましいといえる。
以上のことから、ブレイク電圧を低減させるために、本実施の形態における不揮発性記憶素子１００では、（１）第２の酸化物層１０４ｂの誘電率が第１の酸化物層１０４ａの誘電率よりも大きい、及び、（２）第２の酸化物層１０４ｂのバンドギャップが第１の酸化物層１０４ａのバンドギャップよりも小さい、の少なくとも一方が満たされているように、それぞれの材料が選択されている。
以下の表１に、各種の遷移金属の物性値についてのデータをまとめる。
Figure 2010064446
この表１における各遷移金属の標準電極電位に関するデータは、“Lange’s Handbook Of Chemistry”及び“CRC Handbook of Chemistry And Physics”に記載されているものである。また、Ｓｒ（ストロンチウム）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｎｂ（ニオブ）、及びＴａ（タンタル）の酸化物の物性値についての参考文献は以下の表２に示すとおりである。
Figure 2010064446
上記の標準電極電位、誘電率、及びバンドギャップに関する考察に基づけば、第１の酸化物層１０４ａがＴａＯｘ、ＮｉＯｘ、ＷＯｘ、ＣｏＯｘ又はＦｅＯｘ等の酸化物で構成され、第２の酸化物層１０４ｂがＴｉＯ２、ＳｒＴｉＯ３又はＮｂ２Ｏ５等の酸化物で構成されていることが望ましいといえる。
特に、第１の酸化物層１０４ａがＴａＯｘ（０．８≦ｘ≦１．９）である場合には、第２の酸化物層１０４ｂとして、ＴｉＯ２、ＳｒＴｉＯ３及びＮｂ２Ｏ５が好ましい。これらの組み合わせでは、上記表１から分かるように、第２の酸化物層１０４ｂを構成する第２の遷移金属の標準電極電位が第１の酸化物層１０４ａを構成する第１の遷移金属の標準電極電位よりも小さく、しかも、（１）第２の酸化物層１０４ｂの誘電率が第１の酸化物層１０４ａの誘電率よりも大きい、及び、（２）第２の酸化物層１０４ｂのバンドギャップが第１の酸化物層１０４ａのバンドギャップよりも小さい、の両方が満たされるからである。なお、ＴａＯｘ（０．８≦ｘ≦１．９）の物性値は、上記表１におけるＴａ２Ｏ５の物性値と略同じ、あるいは、わずかに小さい値と予想される。
［第１の酸化物層及び第２の酸化物層の厚み］
本実施の形態においては、第１の酸化物層１０４ａ及び第２の酸化物層１０４ｂの厚みにより、抵抗変化層１０４全体の抵抗値を制御することが可能である。そこで、これらの厚みについて検討すると、高抵抗層である第２の酸化物層１０４ｂの厚みが大きすぎる場合、抵抗変化層１０４の初期抵抗値が高くなってしまうため、抵抗変化を開始させることが困難になったり、初期ブレイクが必須となったりする等の不都合が生じる。他方、その厚みが小さすぎると安定した抵抗変化動作が得られないという問題が生じ得る。以上を考慮すれば、少なくとも第２の酸化物層１０４ｂの厚みが第１の酸化物層１０４ａの厚みよりも小さいことが望ましいといえる。
［電極の材料］
次に、本実施の形態の不揮発性記憶素子１００における第２電極層１０５に用いられる好適な材料について検討する。
発明者等は、２種類の酸素不足型遷移金属酸化物を抵抗変化層として用いて、以下の実験を行った。なお、ここで酸素不足型遷移金属酸化物とは、遷移金属をＡとし、酸化物をＡＯｘと表したときに、ｘが非化学量論比で表され、酸素が化学量論比組成から不足している酸化物をいう。
まず、酸素不足型タンタル酸化物を下部電極（第１電極）及び上部電極（第２電極）で挟んで形成された第１サンプル素子と、酸素不足型ハフニウム酸化物を同じく挟んで形成された第２サンプル素子とを作製した。ここで、第１電極の材料はＷ（タングステン）に固定し、第２電極の材料を以下の表３及び表４に示す複数種類の材料に変化させた。表３は第１サンプル素子の構成を、表４は第２サンプル素子の構成をそれぞれ示している。なお、第１電極の材料をＷに固定したのは、Ｗが比較的酸化されにくく、安定した材料であり、しかも加工が比較的容易であることによる。
Figure 2010064446
Figure 2010064446
本発明者等は、上記の第１及び第２サンプル素子の抵抗変化の様子を調べた。表３に示す第１サンプル素子における抵抗変化の測定では、試料においては多少の差異があるものの、高抵抗化させるときの電圧パルスを＋１．８乃至＋２．５Ｖ、１００ｎｓとし、低抵抗化させるときの電圧パルスを−１．３Ｖ乃至−１．６Ｖ、１００ｎｓとした。表４に示す第２サンプル素子の場合では、高抵抗化させるときの電圧パルスを＋１．６乃至＋１．９Ｖ、１００ｎｓとし、低抵抗化させるときの電圧パルスを−１．１Ｖ乃至−１．３Ｖ、１００ｎｓとした。
表３及び表４に示す素子における測定結果を図６乃至図２１に示す。また、これらの測定結果をまとめて図５に示す。つまり、図５には、図６乃至図２１に示された合計１６個のグラフが縮小化されて配置されている。
図５は、酸素不足型遷移金属酸化物を構成する遷移金属の標準電極電位ＥＴと電極材料の標準電極電位ＥＥとの差異（ＥＥ−ＥＴ）と、酸素不足型金属酸化物の抵抗変化（配置されている小さい各グラフ）との相関を示すグラフである。図５の上段に配置された７個のグラフは、第２サンプル素子（ＨｆＯｘ）に関する相関を示し、図５の下段に配置された９個のグラフは、第１サンプル素子（ＴａＯｘ）に関する相関を示す。また、図６乃至図１４は、第１サンプル素子における電圧パルスの印加回数に応じた抵抗変化の様子を示すグラフである。より具体的に説明すると、図６乃至図１４は、Ｔａ−Ａ（白金）、Ｔａ−Ｂ（イリジウム）、Ｔａ−Ｃ（銀）、Ｔａ−Ｄ（銅）、Ｔａ−Ｅ（ニッケル）、Ｔａ−Ｆ（タングステン）、Ｔａ−Ｇ（タンタル）、Ｔａ−Ｈ（チタン）及びＴａ−Ｉ（アルミニウム）における測定結果をそれぞれ示している。さらに、図１５乃至図２１は、第２サンプル素子における電圧パルスの印加回数に応じた抵抗変化の様子を示すグラフである。より具体的に説明すると、図１５乃至図２１は、Ｈｆ−Ａ（白金）、Ｈｆ−Ｂ（銅）、Ｈｆ−Ｃ（タングステン）、Ｈｆ−Ｄ（タンタル）、Ｈｆ−Ｅ（ハフニウム）、Ｈｆ−Ｆ（チタン）及びＨｆ−Ｇ（アルミニウム）における測定結果をそれぞれ示している。なお、図６乃至図２１におけるグラフの上部には、第２電極材料と（ＥＥ−ＥＴ）とが示されている。
図５の横軸における０ｅＶより左側に配置されたグラフから分かるように、電極材料の標準電極電位ＥＥと、酸素不足型遷移金属酸化物の遷移金属の標準電極電位ＥＴとの関係において、ＥＥ−ＥＴ≦０を満足する電極材料を用いた素子は抵抗変化現象を示さなかった。
すなわち、図５、図１２、図１３及び図１４に示すように、酸素不足型タンタル酸化物を用いた素子のうち、第２電極にＴａを用いた素子Ｔａ−Ｇ、同じくＴｉを用いたＴａ−Ｈ、同じくＡｌを用いたＴａ−Ｉでは、抵抗変化現象が全く観測されなかった。
同様にして、図５、図１９、図２０及び図２１に示すように、酸素不足型ハフニウム酸化物を用いた素子のうち、第２電極にＨｆを用いた素子Ｈｆ−Ｅ、同じくＴｉを用いた素子Ｈｆ−Ｆ、同じくＡｌを用いた素子Ｈｆ−Ｇでは、抵抗変化現象が全く観測されなかった。
反対に、図５の横軸における０より右側に配置されたグラフから分かるように、ＥＥ−ＥＴ＞０を満足する電極材料を用いた素子については、正負の電圧パルスを交互に繰り返し印加すると、それに応じて抵抗値が変化し、不揮発性記憶素子の機能を有していることを確認することができた。このことから、第２の酸化物層１０４ｂと接する第２電極層１０５の標準電極電位が第２の酸化物層１０４ｂを構成する第２の遷移金属の標準電極電位よりも大きいことが必要とされることが分かる。
次に、これらの抵抗変化を示した素子の抵抗変化の安定性について考察する。
図５及び図１１に示すように、酸素不足型タンタル酸化物を用いた素子のうち、第２電極にＷを用いた素子Ｔａ−Ｆ（ＥＥ−ＥＴ＝０．７ｅＶ）では、抵抗変化が少し見られたものの、その変化幅は小さい。これに対し、図５及び図９に示すように、第２電極にＣｕを用いた素子Ｔａ−Ｄ（ＥＥ−ＥＴ＝１．１２ｅＶ）については、正負の電圧パルスを交互に繰り返し印加すると、変化幅で１桁以上、回数で２０回以上の抵抗値の変化が観測され、安定的に抵抗変化していることが分かる。同様にして、図５乃至図８に示すように、第２電極にＡｇを用いた素子Ｔａ−Ｃ（ＥＥ−ＥＴ＝１．４０ｅＶ）、同じくＰｔを用いた素子Ｔａ−Ａ（ＥＥ−ＥＴ＝1．７８ｅＶ）、同じくＩｒを用いた素子Ｔａ−Ｂ（ＥＥ−ＥＴ＝１．７７ｅＶ）についても、正負の電圧パルスを交互に繰り返し印加すると、変化幅で１桁以上、回数で２０回以上の抵抗値の変化が観測され、安定的に抵抗変化していることが分かる。
また、図５及び図１８に示すように、酸素不足型ハフニウム酸化物を用いた素子のうち、第２電極にＴａを用いた素子Ｈｆ−Ｄ（ＥＥ−ＥＴ＝０．９５ｅＶ）では、抵抗変化が少し見られたものの、その変化幅は小さい。これに対し、図５及び図１７に示すように、第２電極にＷを用いた素子Ｈｆ−Ｃ（ＥＥ−ＥＴ＝１．６５ｅＶ）については、正負の電圧パルスを交互に繰り返し印加すると、変化幅で１桁以上、回数で２０回以上の抵抗値の変化が観測され、安定的に抵抗変化していることが分かる。同様にして、図５、図１５及び図１６に示すように、第２電極にＣｕを用いた素子Ｈｆ−Ｂ（ＥＥ−ＥＴ＝２．０７ｅＶ）、同じくＰｔを用いた素子Ｈｆ−Ａ（ＥＥ−ＥＴ＝２．７３ｅＶ）についても、正負の電圧パルスを交互に繰り返し印加すると、変化幅で１桁以上、回数で２０回以上の抵抗値の変化が観測され、安定的に抵抗変化していることが分かる。
ここで、図５及び図１２に示すように、酸素不足型タンタル酸化物を用いた素子のうち、第２電極にＴａを用いた素子Ｔａ−Ｇ（ＥＥ−ＥＴ＝０ｅＶ）では、抵抗変化現象が全く観測されなかったのに対し、図５及び図１０に示すように、第２電極にＮｉを用いた素子Ｔａ−Ｅ（ＥＥ−ＥＴ＝０．３４ｅＶ）では、若干の抵抗変化が見られたことから、酸素不足型タンタル酸化物を用いた素子が抵抗変化動作を行うためには、ＥＥ−ＥＴ＝０．３４ｅＶの条件（あるいは、ＥＥ−ＥＴ≧０．３４ｅＶの条件）を満足することが望ましいと考えられる。
また、図５及び図１１に示すように、第２電極にＷを用いた素子Ｔａ−Ｆ（ＥＥ−ＥＴ＝０．７ｅＶ）では、若干の抵抗変化が見られたもののその変化幅が小さいのに対し、図５及び図９に示すように、第２電極にＣｕを用いた素子Ｔａ−Ｄ（ＥＥ−ＥＴ＝１．１２ｅＶ）については、変化幅で１桁以上、回数で２０回以上の抵抗値の変化が確認されることから、酸素不足型タンタル酸化物を用いた素子が安定して抵抗変化動作を行うためには、ＥＥ−ＥＴ＝１．１２ｅＶの条件（あるいは、ＥＥ−ＥＴ≧１．１２ｅＶの条件）を満足することが望ましいと考えられる。
さらに、図５及び図１８に示すように、第２電極にＴａを用いた素子Ｈｆ−Ｄ（ＥＥ−ＥＴ＝０．９５ｅＶ）では、上述したように若干の抵抗変化が見られたもののその変化幅が小さいのに対し、図５及び図１７に示すように、第２電極にＷを用いた素子Ｈｆ−Ｃ（ＥＥ−ＥＴ＝１．６５ｅＶ）については、上述したように変化幅で１桁以上、回数で２０回以上の抵抗値の変化が確認されることから、酸素不足型ハフニウム酸化物を用いた素子が安定して抵抗変化動作を行うためには、ＥＥ−ＥＴ＝１．６５ｅＶの条件（あるいは、ＥＥ−ＥＴ≧１．６５ｅＶの条件）を満足することが望ましいと考えられる。
このように、素子の安定した抵抗変化動作を実現するためには、酸素不足型遷移金属酸化物を構成する遷移金属の標準電極電位と電極材料の標準電極電位との関係が重要になってくる。
図５に示すように、酸素不足型遷移金属酸化物を構成する遷移金属の標準電極電位と電極材料の標準電極電位との差異に対して、酸素不足型遷移金属酸化物の抵抗変化をプロットすると、両者には良好な相関があることを確認することができる。すなわち、抵抗変化層を構成する遷移金属であるＴａ、Ｈｆよりも標準電極電位が大きい材料で電極を構成した場合には抵抗変化が起こっており、反対に小さい材料で電極を構成した場合には抵抗変化が起こりにくくなっていることが分かる。そして、遷移金属の標準電極電位と電極材料の標準電極電位との差異が大きいほど抵抗変化が起こりやすく、反対に小さいほど抵抗変化が起こりにくくなっていることが分かる。
このことは、上述した抵抗変化のメカニズムの推論と符合する。すなわち、上述したように、抵抗変化層に含まれる遷移金属が酸化されやすい場合に抵抗変化が起こりやすいと考えられるため、電極材料と比べて酸化されやすい（つまり、標準電極電位が小さい）遷移金属を含む酸化物層を抵抗変化層の電極側界面に用いることにより、安定した抵抗変化動作を実現することが可能になるといえる。よって、第２電極の標準電極電位は、第２の酸化物層を構成する遷移金属の標準電極電位よりも大きいことが望ましいだけでなく、第１の酸化物層を構成する遷移金属の標準電極電位よりも大きいことが望ましい。
上記の内容から、本実施の形態の不揮発性記憶素子１００において、第２の酸化物層１０４ｂを構成する遷移金属と比較して標準電極電位が大きい材料を用いて第２電極層１０５を構成することが望ましいといえる。例えば、本実施の形態では、第２の酸化物層１０４ｂを構成する遷移金属はＴｉであるため、これよりも標準電極電位の大きい材料を用いることが望ましく、具体的にはＷ、Ｃｕ及びＮｉ等を用いることが可能である。これらのＷ、Ｃｕ及びＮｉ等は、Ａｕ、Ｐｔ及びＩｒ等の貴金属系の電極材料と比べると標準電極電位は大きくないが、Ｔｉの標準電極電位が比較的小さいため、第２電極層１０５の材料として用いることができる。Ｗ、Ｃｕ及びＮｉ等は半導体プロセスに親和性のある低コストの材料であるため、不揮発性記憶素子１００の製造コストの低減化を図ることが可能になる。
［負荷素子が接続される構成について］
不揮発性記憶素子は、固定抵抗、トランジスタ及びダイオード等の負荷素子に直列に接続されて用いられる場合がある（後述する実施の形態２及び３には、その具体例が記載されている）。このように負荷素子が接続されている場合では、不揮発性記憶素子単体の場合と比べてブレイク電圧が高くなるという問題が生じる。これは、負荷素子に電圧降下が生じることにより、不揮発性記憶素子に実効的に印加される電圧が小さくなってしまうためである。
本発明者等は、上記の問題を確認すべく、以下の実験を行った。
なお、この実験用の不揮発性記憶素子（以下、実験素子という）は次のようにして作製された。まず、シリコン基板上に形成された酸化物層の上に、第１電極層としてのＴａＮ薄膜を形成し、さらにその上に、Ｔａターゲットを用いた反応性スパッタリング法で第１のタンタル酸化物層を形成した。次に、その第１のタンタル酸化物層の最表面を酸素プラズマにより酸化することにより、第１のタンタル酸化物層よりも酸素含有率の高い第２のタンタル酸化物層を形成した。そして、その第２のタンタル酸化物層上に、第２電極層としてのＩｒ薄膜をスパッタリング法により形成した。このような工程により、第１電極層、第１のタンタル酸化物層（ＴａＯ１．６）、第２のタンタル酸化物層（ＴａＯ２．４７）、及び第２電極層が積層されてなる実験素子を作製した。
この実験素子では、第１のタンタル酸化物層と、この第１のタンタル酸化物層よりも高抵抗の第２のタンタル酸化物層とで、抵抗変化層が構成されていることになる。
図２２（ａ）及び（ｂ）は、第２のタンタル酸化物層の厚みを３ｎｍとした場合の実験素子単体（つまり、負荷素子が接続されていない場合）の電気的特性を示すグラフで、図２２（ａ）は電流（縦軸）−電圧（横軸）特性を、図２２（ｂ）は抵抗（縦軸）−電圧（横軸）特性をそれぞれ示している。また、図２３（ａ）及び（ｂ）は、同じく厚みを３ｎｍとした場合であって負荷素子が接続されているときの実験素子の電気的特性を示すグラフで、図２３（ａ）は電流（縦軸）−電圧（横軸）特性を、図２３（ｂ）は抵抗（縦軸）−電圧（横軸）特性をそれぞれ示している。なお、図２２（ｂ）及び図２３（ｂ）において、５０ｍＶで測定した抵抗値を示している。
図２２（ａ）及び（ｂ）を参照すると分かるように、負荷素子が接続されていない実験素子単体の場合では、−１Ｖ程度の電圧の印加で抵抗変化を開始している。つまり、このケースでは、ブレイク電圧は−１Ｖ程度である。これに対して、図２３（ａ）及び（ｂ）を参照すると分かるように、実験素子に負荷素子（ここでは、１ｋΩの抵抗）が接続されている場合では、−３．５Ｖ程度まで印加電圧を上げないと抵抗変化が始まらない。つまり、このケースでは、ブレイク電圧は−３．５Ｖ程度になっている。図２２（ａ）に示されているように、抵抗変化を開始する−１Ｖ程度の電圧を印加すると２．５ｍＡ程度のリーク電流が流れている。一方、負荷抵抗が接続された状態では、リーク電流が大きい場合、負荷抵抗を流れる電流分だけ電圧降下が生じ、その結果実験素子に実効的に印加される電圧が小さくなってしまう。そのため、上述したように−３．５Ｖ程度まで印加電圧を上げないと抵抗変化が始まらないのである。
図２４は、第２のタンタル酸化物層の厚みｄを変化させたときの抵抗変化層の初期抵抗値とブレイク電圧との関係、及び当該初期抵抗値とリーク電流との関係を示すグラフである。横軸は印加電圧１００ｍＶで測定した抵抗変化層の初期抵抗値、縦軸は、ブレイク電圧あるいはブレイク時に流れるリーク電流を示す。なお、この図２４において、×のプロット点は実験素子に負荷素子が接続されている場合のブレイク電圧を、黒塗り四角のプロット点は実験素子単体の場合のブレイク電圧を、三角のプロット点はリーク電流の電流値（実験素子に負荷素子が接続されている場合、及び、実験素子単体の場合のいずれも共通）を、それぞれ示している。
図２４に示すように、実験素子単体の場合では（黒塗り四角のプロット点）、第２のタンタル酸化物層の厚みｄが薄いほどブレイク電圧が小さくなっている。これは、抵抗変化の開始が電界により支配されていることを示しているものと思われる。これに対し、実験素子に負荷素子が接続されている場合では（×のプロット点）、第２のタンタル酸化物層の厚みｄを薄くしていくと、４．５ｎｍ程度までは負荷素子が接続されていない実験素子単体のブレイク電圧とほぼ同じ値で小さくなっているが、４．５ｎｍよりもさらに薄くしていくと、リーク電流が大きくなり、実験素子単体に比べてブレイク電圧が大きくなっていることがわかる。このことは、リーク電流を小さくすることができれば、負荷素子が接続された状態でも、ブレイク電圧の上昇を抑制し低電圧で抵抗変化を開始させることが可能であることを示している。
以上より、不揮発性記憶素子に負荷素子が接続されている構成では、不揮発性記憶素子単体の場合と比べて、ブレイク電圧を下げるという要請が高いといえる。本実施の形態の不揮発性記憶素子１００の場合、上述したようにして抵抗変化層及び電極の材料を選択することによってブレイク電圧を下げることができるため、このような要請に応えることが可能である。
［伝導帯オフセット］
上記の表１には、材料の物性値の一つとして、Ｓｉに対する伝導帯オフセット（ｅＶ）が記載されている。上述したように、不揮発性記憶素子が負荷素子に接続されている場合ではリーク電流が発生するが、この伝導帯オフセットの値が大きい材料を用いて第２の酸化物層を構成することにより、そのリーク電流を低減することができる。
したがって、この観点から検討すると、伝導帯オフセットの値が比較的小さいＴａよりも、その値が比較的大きいＴｉ、Ｓｒ、及びＮｂ等によって第２の酸化物層１０４ｂを構成することが望ましいといえる。つまり、第２の酸化物層１０４ｂを構成する金属として、第２の酸化物層１０４ｂの誘電率及びバンドギャップの観点だけからでなく、伝導帯オフセットの観点からも、Ｔｉ、Ｓｒ、及びＮｂが好ましいことが分かる。
（実施の形態２）
次に、本発明の実施の形態２に係る不揮発性記憶装置について説明する。
上述した実施の形態１に係る不揮発性記憶素子１００は、種々の形態の不揮発性記憶装置へ適用することが可能である。実施の形態２に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）に実施の形態１に係る不揮発性記憶素子を介在させた所謂クロスポイント型のものである。
［不揮発性記憶装置の構成］
図２５は、本発明の実施の形態２に係る不揮発性記憶装置２００の構成を示すブロック図である。また、図２６は、図２５におけるＡ部の構成（４ビット分のメモリセルの物理的な構成）を示す斜視図である。
図２５に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上にメモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリセルアレイ２０２と、行選択回路・ドライバ２０３と、列選択回路・ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。
また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
メモリセルアレイ２０２は、図２５及び図２６に示すように、半導体基板上に互い平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
ここで、メモリセルＭ１１１，Ｍ１１２，…は、実施の形態１に係る不揮発性記憶素子１００に相当する。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、不揮発性記憶素子１００に直列に接続された電流抑制素子を備えている。
なお、図２５におけるメモリセルＭ１１１，Ｍ１１２，…は、図２６において符号２１０で示されている。
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路・ドライバ２０４へ出力する。ここで、アドレス信号は、メモリセルアレイ２０２を構成する複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し動作を指示する読み出し信号を列選択回路・ドライバ２０４へ出力する。
行選択回路・ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。つまり、行選択回路・ドライバ２０３は、メモリセルアレイ２０２が具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路の一例である。
また、列選択回路・ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。つまり、列選択回路・ドライバ２０４は、メモリセルアレイ２０２が具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路の一例である。
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路・ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路・ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。つまり、書き込み回路２０５は、選択回路（行選択回路・ドライバ２０３及び列選択回路・ドライバ２０４）で選択された不揮発性記憶素子（ここでは、メモリセル）に電圧を印加することでデータを書き込む書き込み回路の一例である。
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。つまり、センスアンプ２０６は、選択回路（行選択回路・ドライバ２０３及び列選択回路・ドライバ２０４）で選択されたメモリセルを構成する不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路の一例である。読み出し回路としては、上記センスアンプ２０６に変えて、不揮発性記憶素子の抵抗値と読み出し回路に形成された静電容量とでＲＣ回路を形成し、その時定数を測定するように構成されたセンスアンプを用いてもよい。
なお、図２５及び図２６に示す本実施の形態に係る不揮発性記憶装置２００におけるメモリセルアレイ２０２を、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリセルアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
［不揮発性記憶素子の構成］
図２７は、本発明の実施の形態２に係る不揮発性記憶装置２００が備えるメモリセル（ここでは、負荷素子としての電流抑制素子を備える不揮発性記憶素子２１０）の構成を示す断面図である。なお、図２７には、図２６のＢ部（一つのクロスポイント）における構成が示されている。
図２７に示すように、本実施の形態に係る不揮発性記憶装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図２６におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図２６におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、電流抑制素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。
ここで、内部電極２１５、抵抗変化層２１４、及び上部電極２１３は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１電極層１０３、抵抗変化層１０４、及び第２電極層１０５にそれぞれ相当する。したがって、抵抗変化層２１４は、実施の形態１における抵抗変化層１０４と同様にして形成される。
電流抑制素子２１６は、内部電極２１５を介して、抵抗変化層２１４と直列接続される負荷素子の一例である。この電流抑制素子２１６は、ダイオードに代表される電流を抑制する機能を有する素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流抑制素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。
［不揮発性記憶装置の動作］
次に、情報を書き込む場合の書き込みサイクル及び情報を読み出す場合の読み出しサイクルにおける本実施の形態に係る不揮発性記憶装置２００の動作例について、図２８に示すタイミングチャートを参照しながら説明する。
図２８は、本発明の実施の形態２に係る不揮発性記憶装置２００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層２１４が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図２８における電圧値ＶＰは、不揮発性記憶素子と電流抑制素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。
また、図２８において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
本実施の形態の不揮発性記憶装置２００は、実施の形態１における不揮発性記憶素子１００のような、良好な抵抗変化動作が可能な不揮発性記憶素子２１０を備えているため、安定した動作を実現することができる。
（実施の形態３）
次に、本発明の実施の形態３に係る不揮発性記憶装置について説明する。
実施の形態３に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶素子１００を備える不揮発性記憶装置であって、単位メモリセルを１つのトランジスタと１つの不揮発性記憶部とで構成した所謂１Ｔ１Ｒ型のものである。
［不揮発性記憶装置の構成］
図２９は、本発明の実施の形態３に係る不揮発性記憶装置３００の構成を示すブロック図である。また、図３０は、図２９におけるＣ部の構成（２ビット分のメモリセルの物理的な構成）を示す断面図である。
図２９に示すように、本実施の形態に係る不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリセルアレイ３０２と、行選択回路・ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判定を行うセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。
また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
メモリセルアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタ（例えば、ＮＭＯＳトランジスタ）Ｔ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
また、メモリセルアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
図３０に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
ここで、メモリセルＭ２１１，Ｍ２１２，…は、実施の形態１に係る不揮発性記憶素子１００に相当する。より具体的には、図３０における不揮発性記憶素子３１３が、図２９におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、抵抗変化層３１５、及び下部電極３１６から構成されている。そして、これらの上部電極３１４、抵抗変化層３１５、及び下部電極３１６は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１電極層１０３、抵抗変化層１０４、及び第２電極層１０５にそれぞれ相当する。したがって、抵抗変化層３１５は、実施の形態１における抵抗変化層１０４と同様にして形成される。
なお、図３０における符号３１７はプラグ層を、符号３１８は金属配線層を、符号３１９はソース及びドレイン領域をそれぞれ示している。
図２９に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、メモリセルアレイ３０２を構成する複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
行選択回路・ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。つまり、行選択回路・ドライバ３０３は、メモリセルアレイ３０２が具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路の一例である。
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。つまり、列選択回路３０４は、メモリセルアレイ３０２が具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路の一例である。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。つまり、書き込み回路３０５は、選択回路（行選択回路・ドライバ３０３及び列選択回路３０４）で選択された不揮発性記憶素子（ここでは、メモリセル）に電圧を印加することでデータを書き込む書き込み回路の一例である。
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。つまり、センスアンプ３０６は、選択回路（行選択回路・ドライバ３０３及び列選択回路３０４）で選択されたメモリセルを構成する不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路の一例である。
なお、１トランジスタ・１不揮発性記憶部の構成である本実施の形態の場合、１個のメモリセルごとに１個のトランジスタが必要とされるために、実施の形態２のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流抑制素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
［不揮発性記憶装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける本実施の形態に係る不揮発性記憶装置３００の動作例について、図３１に示すタイミングチャートを参照しながら説明する。
図３１は、本発明の実施の形態３に係る不揮発性記憶装置３００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層３１５が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図３１において、電圧値ＶＰは、可変抵抗素子の抵抗変化に必要なパルス電圧を示しており、電圧値ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧ＶＰが印加され、ビット線も、非選択の場合は電圧ＶＰにプリチャージされている。
メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧（その電圧は、（２ＶＰ＋トランジスタの閾値電圧ＶＴ）よりも大きい電圧）が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧（その電圧は、（２ＶＰ＋トランジスタの閾値電圧ＶＴ）よりも大きい電圧）が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
実施の形態２の場合と同様、本実施の形態の不揮発性記憶装置３００においても、実施の形態１における不揮発性記憶素子１００のような、良好な抵抗変化動作が可能な不揮発性記憶素子３１３を備えているため、安定した動作を実現することができる。
本発明の不揮発性記憶素子及び不揮発性記憶装置は、各種電子機に用いられる記憶素子として、特に、低いブレイク電圧で動作する記憶素子及び記憶装置、例えば、デジタル家電、メモリーカード、パーソナルコンピュータ及び携帯型電話機等の種々の電子機器に用いられる記憶素子及び記憶装置等として有用である。
１００ 不揮発性記憶素子
１０１ 基板
１０２ 酸化物層
１０３ 第１電極層
１０４ 抵抗変化層
１０４ａ 第１の酸化物層
１０４ｂ 第２の酸化物層
１０５ 第２電極層
１０６ フォトレジストパターン
１０７ 素子領域
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 行選択回路・ドライバ
２０４ 列選択回路・ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
２１０ 不揮発性記憶素子
２１１ 上部配線
２１２ 下部配線
２１３ 上部電極
２１４ 抵抗変化層
２１５ 内部電極
２１６ 電流抑制素子
２１７ 下部電極
３００ 不揮発性記憶装置
３０１ メモリ本体部
３０２ メモリセルアレイ
３０３ 行選択回路・ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ ＶＣＰ電源
３０９ アドレス入力回路
３１０ 制御回路
３１３ 不揮発性記憶素子
３１４ 上部電極
３１５ 抵抗変化層
３１６ 下部電極
ＢＬ０，ＢＬ１，… ビット線
Ｍ１１１，Ｍ１１２，… メモリセル
Ｍ２１１，Ｍ２１２，… メモリセル
ＰＬ０，ＰＬ１，… プレート線
Ｔ１１，Ｔ１２，… トランジスタ
ＷＬ０，ＷＬ１，… ワード線

Claims (14)

  1. 抵抗変化型の不揮発性記憶素子であって、
    第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に与えられる電圧の極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する抵抗変化層とを備え、
    前記抵抗変化層が前記高抵抗状態にあるときの当該不揮発性記憶素子の抵抗値よりも高い抵抗値をもつ初期状態にあるときに、負荷素子が接続された状態で電圧を印加する初期ブレイクが行われることよって前記遷移が可能な状態に変化する特性を有し、
    前記抵抗変化層は、少なくとも第１の遷移金属の酸化物を含む第１の酸化物層と、前記第１の遷移金属とは異なる第２の遷移金属の酸化物を含む第２の酸化物層との積層構造を含み、
    前記第２の遷移金属の標準電極電位が前記第１の遷移金属の標準電極電位よりも小さく、
    かつ、
    （１）前記第２の酸化物層の誘電率が前記第１の酸化物層の誘電率よりも大きい、
    （２）前記第２の酸化物層のバンドギャップが前記第１の酸化物層のバンドギャップよりも小さい、
    において、（１）と（２）の少なくとも一方が満たされている、不揮発性記憶素子。
  2. （１）前記第２の酸化物層の誘電率が前記第１の酸化物層の誘電率よりも大きい、及び、（２）前記第２の酸化物層のバンドギャップが前記第１の酸化物層のバンドギャップよりも小さい、の両方が満たされている、請求項１に記載の不揮発性記憶素子。
  3. 前記第２電極は前記第２の酸化物層と接するように形成されており、
    前記第２電極の標準電極電位が前記第２の遷移金属の標準電極電位よりも大きい、請求項１乃至請求項２の何れかに記載の不揮発性記憶素子。
  4. 前記第１の遷移金属の標準電極電位は、前記第２電極の標準電極電位より小さい、請求項３に記載の不揮発性記憶素子。
  5. 前記第１の酸化物層の酸素欠損度が前記第２の酸化物層の酸素欠損度よりも大きい、請求項１乃至請求項４の何れかに記載の不揮発性記憶素子。
  6. 前記第２の酸化物層の厚みが前記第１の酸化物層の厚みよりも薄い、請求項１乃至請求項５の何れかに記載の不揮発性記憶素子。
  7. 前記第２の酸化物層の抵抗率が前記第１の酸化物層の抵抗率よりも大きい、請求項１乃至請求項６の何れかに記載の不揮発性記憶素子。
  8. 前記第２の遷移金属がＴｉ、Ｓｒ又はＮｂである、請求項１乃至請求項７の何れかに記載の不揮発性記憶素子。
  9. 前記第１の遷移金属がＴａである、請求項８に記載の不揮発性記憶素子。
  10. さらに、当該不揮発性記憶素子に電気的に接続された負荷素子を備える、請求項１乃至請求項９の何れかに記載の不揮発性記憶素子。
  11. 前記負荷素子は、固定抵抗、トランジスタ、またはダイオードである、請求項１０に記載の不揮発性記憶素子。
  12. 半導体基板と、前記半導体基板上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられた請求項１乃至請求項１１のいずれかに記載の不揮発性記憶素子とを具備するメモリセルアレイと、
    前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、
    前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、
    前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路とを備える、不揮発性記憶装置。
  13. さらに、前記不揮発性記憶素子のそれぞれに電気的に接続された電流抑制素子を備える、請求項１２に記載の不揮発性記憶装置。
  14. 半導体基板と、前記半導体基板上に形成された、複数のワード線及び複数のビット線、前記複数のワード線及び複数のビット線にそれぞれ接続された複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の請求項１乃至請求項１１のいずれかに記載の不揮発性記憶素子とを具備するメモリセルアレイと、
    前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、
    前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、
    前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路とを備える、不揮発性記憶装置。
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