CN102017145A - 非易失性存储元件以及非易失性存储装置 - Google Patents

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Abstract

提供以低的击穿电压来能够进行稳定的电阻变化工作的非易失性存储元件。非易失性存储元件(100)包括第一电极(103)、第二电极(105)、以及电阻变化层(104)，电阻变化层(104)介于两个电极(103以及105)之间，根据提供到两个电极(103以及105)之间的电压的极性，在高电阻状态与低电阻状态之间进行可逆转移。电阻变化层(104)由包含第一过渡金属的氧化物的第一氧化物层(104a)和包含与第一过渡金属不同的第二过渡金属的氧化物的第二氧化物层(104b)层叠而构成。第二过渡金属的标准电极电位比第一过渡金属的标准电极电位小，而且，满足以下的(1)以及(2)之中的至少一方，(1)第二氧化物层(104b)的介电常数比所述第一氧化物层(104a)的介电常数大，以及(2)第二氧化物层(104b)的带隙比第一氧化物层(104a)的带隙小。

Description

非易失性存储元件以及非易失性存储装置
技术领域
本发明涉及非易失性存储元件，尤其涉及根据被施加的电压的极性在高电阻状态与低电阻状态之间进行可逆转移的所谓电阻变化型的非易失性存储元件以及包括该非易失性存储元件的非易失性存储装置。
背景技术
近些年，随着数字技术的进展，进一步提高了移动信息设备以及信息家电等的电子设备的功能化。因此，越来越提高了对非易失性存储元件的大容量化、写入电力的减少、写入以及读出时间的高速化、以及长寿命化的需求。
对于这些需求，周知的是，利用了现有的浮动栅的闪存的细微化有限度。另一方面，在将电阻变化层作为存储部的材料来利用的电阻变化型的非易失性存储元件的情况下，能够以电阻变化层位于下部电极与上部电极之间的单纯的构造构成存储元件，因此，可以期待进一步的细微化、高速化、以及低消耗电力化。
例如，提出了一种非易失性存储元件，在上部电极和下部电极之间施加电压，在电阻变化层内使金属离子出入来产生高电阻状态以及低电阻状态，向这些各个状态分配数值，从而进行信息的存储(例如，参照专利文献1)。并且，还提出了所谓相变式存储器的非易失性存储元件，通过由电脉冲使电阻变化层的晶体状态发生变化，从而使电阻变化层的电阻状态发生变化(例如，参照专利文献2)。
进而，除了所述以外，还提出了与在电阻变化层利用了金属氧化物的电阻变化型的非易失性存储元件有关的方案。这些非易失性存储元件，根据用于电阻变化层的材料大致分类为两种。其中之一是，专利文献3等所公开的在电阻变化层利用了钙钛矿(perovskite)材料(Pr1- xCaxMnO3(PCMO)、La1-xSrxMnO3(LSMO)、GdBaCoxOy(GBCO)等)的电阻变化型的非易失性存储元件。
并且，另一个是，利用了2元系的过渡金属氧化物的电阻变化型的非易失性存储元件。2元系的过渡金属氧化物，与所述的钙钛矿材料相比，组成以及构造非常单纯，因此，在制造时容易进行组成控制以及成膜。而且，也有与半导体制造过程的配合性也比较良好的优点，因此，近几年进行了多数研究。例如，在专利文献4以及非专利文献1中公开了NiO、V2O5、ZnO、Nb2O5、TiO2、WO3、CoO，以作为电阻变化材料。并且，在专利文献5中公开了将Ni、Ti、Hf、Nb、Zn、W、Co等的低氧化物(suboxide)(与化学量论组成偏离的氧化物)作为电阻变化材料来利用的电阻变化型的非易失性存储元件。另外，提出了在电阻变化层利用像使TiN的表面氧化来形成纳米等级的TiO2晶体膜那样的构造的例子(例如，参照专利文献6以及非专利文献2)。
进而，还提出了将氧化钛以及氧化钽(Ta2O5)作为电阻变化材料来利用且能够写入仅一次的所谓一次性可编程存储器(例如，参照专利文献7)。
专利文献1：(日本)特开2006-40946号公报
专利文献2：(日本)特开2004-349689号公报
专利文献3：美国专利第6473332号说明书
专利文献4：(日本)特开2004-363604号公报
专利文献5：(日本)特开2005-317976号公报
专利文献6：(日本)特开2007-180202号公报
专利文献7：(日本)特开平7-263647号公报
非专利文献1：I.G.Beak Et Al.，Tech.Digest IEDM 204，587页
非专利文献2：Japanese Journal of Applied Physics Vol45，NO11，2006，pp.L310-L312
然而，所述的在电阻变化层利用了过渡金属氧化物的以往的非易失性存储元件有以下的问题。
在利用了NiO等的过渡金属氧化物的以往的非易失性存储元件中，如非专利文献1所公开，利用100ns左右的比较短的电脉冲，能够使电阻变化材料从高电阻状态变化为低电阻状态。然而，存在的问题是，为了从低电阻状态变化为高电阻状态，而需要μs等级的长脉冲，因此难以试图高速化。
并且，存在的问题是，紧在形成电阻变化材料位于上下的电极之间的构造之后，电阻状态不发生变化。在此情况下，为了使电阻状态发生变化，而需要在上下电极间施加特殊的电刺激几十次至几千次的“习惯”的工序(有时称为成型工序)。然而，能够将这些成型工序视为制造工序之一，因此有可能成为导致成本增加以及制造过程的复杂化的原因。
而且，在本说明书中，将以下的工序定义为“初始击穿”，即，通过将极性(正或负)、大小(电压值)以及宽度(时间)与能够得到恒定的电阻状态的变化的电脉冲不同的电脉冲施加一次至十次左右，从而使紧在制造之后的电阻变化型的非易失性存储元件的电阻状态发生变化。例如，为了使具有因大小为2V且具有100ns的宽度的电脉冲而电阻状态发生变化的潜在能力的非易失性存储元件工作，紧在其制造之后需要施加与此不同的大小以及宽度的电脉冲的情况(例如，施加±3V且1μs的电脉冲十次等)，被表现为需要初始击穿。
可以认为对初始状态为高电阻状态的非易失性存储元件的初始击穿的过程与电介质膜的绝缘破坏过程相同。例如，在K.Kinoshita et al.，Applied Physics Letters vol.89，103509.(非专利文献3)中记载。
另一方面，在所述专利文献6以及所述非专利文献2公开的、具有像使TiN的表面氧化而形成微晶性的TiO2那样的构造(TiO2·TiN构造)的电阻变化型的非易失性存储元件中设想，不需要初始击穿。在此情况下，设想形成TiO2为纳米等级的微小的晶体(以下，称为纳米晶体)的集合体，按照该晶体的尺寸而电阻变化的状态发生变化，但是，一般而言，纳米晶体的尺寸以及晶体构造大大依存于制造方法(在所述专利文献6中通过氧化来形成)，因此存在制造时的不均匀性变大的可能性。因此，若在电阻变化层利用纳米晶体，则存在容易发生电阻变化的状态的不均匀性的问题。
并且，在将所述专利文献7所公开的由Ta2O5而成的过渡金属氧化物作为主成分来利用于电阻变化层的情况下，存在的问题是，由于作为仅能够利用于从高电阻状态至低电阻状态的一次的工作的反熔丝(anti fuse)来起作用，因此不能进行改写。
发明内容
鉴于所述情况，本发明的主要目的在于，提供击穿电压低、且以高速进行稳定的工作的非易失性存储元件以及包括该非易失性存储元件的非易失性存储装置。
为了解决所述的问题，本发明的实施方案之一的非易失性存储元件，是电阻变化型的非易失性存储元件，其中，所述非易失性存储元件包括第一电极、第二电极、以及电阻变化层，所述电阻变化层介于所述第一电极与所述第二电极之间，根据提供到所述第一电极与所述第二电极之间的电压的极性，在高电阻状态与低电阻状态之间进行可逆转移，所述非易失性存储元件所具有的特性是，在处于具有比所述电阻变化层处于所述高电阻状态时的该非易失性存储元件的电阻值高的电阻值的初始状态时，通过进行初始击穿，从而变化为能够进行所述转移的状态，所述初始击穿是指，在所述非易失性存储元件与负荷元件连接的状态下施加电压，所述电阻变化层，包括至少由第一氧化物层和第二氧化物层构成的层叠构造，所述第一氧化物层包括第一过渡金属的氧化物，所述第二氧化物层包括与所述第一过渡金属不同的第二过渡金属的氧化物，所述第二过渡金属的标准电极电位比所述第一过渡金属的标准电极电位小，而且，满足以下的(1)以及(2)之中的至少一方，(1)所述第二氧化物层的介电常数比所述第一氧化物层的介电常数大，(2)所述第二氧化物层的带隙比所述第一氧化物层的带隙小。
据此，由于满足以下的(1)以及(2)之中的至少一方，(1)包含标准电极电位小的第二过渡金属的第二氧化物层、即构成电阻变化层的第一以及第二氧化物层中的更容易被氧化的第二氧化物层的介电常数比第一氧化物层的介电常数大，以及(2)第二氧化物层的带隙比第一氧化物层的带隙小，因此，电阻率高的第二氧化物层与电阻率低的第一氧化物层相比绝缘破坏电场的强度变小，其结果为，初始状态处于高电阻状态的非易失性存储元件(即，具有由过渡金属氧化物层的层叠构造构成的电阻变化层的非易失性存储元件)的初始击穿中的击穿电压降低。
在此，在所述实施方案涉及的非易失性存储元件中也可以，满足以下的(1)以及(2)这两者，(1)所述第二氧化物层的介电常数比所述第一氧化物层的介电常数大，以及(2)所述第二氧化物层的带隙比所述第一氧化物层的带隙小。
而且，在所述实施方案涉及的非易失性存储元件中，优选的是，所述第二电极被形成为与所述第二氧化物层相接，所述第二电极的标准电极电位比所述第二过渡金属的标准电极电位大。据此，在缺氧型金属氧化物层(即，第二氧化物层)和与此相接的电极之间的关系上，满足缺氧型金属氧化物层能够发生电阻变化的条件，因此，能够保证非易失性存储元件的电阻确实发生变化，能够实现稳定的工作。
并且，在所述实施方案涉及的非易失性存储元件中，优选的是，所述第一过渡金属的标准电极电位比所述第二电极的标准电极电位小。
并且，在所述实施方案涉及的非易失性存储元件中，优选的是，所述第一氧化物层的缺氧度比所述第二氧化物层的缺氧度大。
并且，在所述实施方案涉及的非易失性存储元件中，优选的是，所述第二氧化物层的厚度比所述第一氧化物层的厚度薄。
并且，在所述实施方案涉及的非易失性存储元件中，优选的是，所述第二氧化物层的电阻率比所述第一氧化物层的电阻率大。
并且，在所述实施方案涉及的非易失性存储元件可以与负荷元件电连接，该负荷元件也可以是固定电阻、晶体管或二极管。
并且，在所述实施方案涉及的非易失性存储元件中，优选的是，所述第一过渡金属是Ta，还优选的是，所述第二过渡金属是Ti、Sr或Nb。据此，能够实现在所述实施方案涉及的非易失性存储元件中也可以，满足以下的(1)以及(2)这两者且击穿电压低的非易失性存储元件，(1)第二氧化物层的介电常数比第一氧化物层的介电常数大，以及(2)第二氧化物层的带隙比第一氧化物层的带隙小。
并且，本发明的实施方案之一的非易失性存储装置，其中，包括：存储单元阵列；选择电路，从所述存储单元阵列具备的非易失性存储元件选择至少一个非易失性存储元件；写入电路，通过向由所述选择电路选择的非易失性存储元件施加电压，从而写入数据；以及读出电路，通过检测由所述选择电路选择的非易失性存储元件的电阻值，从而读出数据，所述存储单元阵列具备半导体衬底、多个第一布线、多个第二布线、以及所述实施方案涉及的非易失性存储元件，所述多个第一布线，相互平行地被形成在所述半导体衬底上，所述多个第二布线，相互平行地被形成在所述多个第一布线的上方的与所述半导体衬底的主面平行的面内，且所述多个第二布线与所述多个第一布线立体交叉，所述非易失性存储元件，被设置为与所述多个第一布线和所述多个第二布线的每个立体交叉点相对应。
据此，所述实施方案涉及的非易失性存储装置，包括具有所述的特征的本发明涉及的非易失性存储元件，因此，初始状态处于高电阻状态的非易失性存储元件的初始击穿中的击穿电压降低。
在此，在所述实施方案涉及的非易失性存储装置中，还可以包括，与所述非易失性存储元件的每一个电连接的电流抑制元件。
并且，本发明的其它的实施方案的非易失性存储装置，其中，包括：存储单元阵列；选择电路，从所述存储单元阵列具备的非易失性存储元件选择至少一个非易失性存储元件；写入电路，通过向由所述选择电路选择的非易失性存储元件施加电压，从而写入数据；以及读出电路，通过检测由所述选择电路选择的非易失性存储元件的电阻值，从而读出数据，所述存储单元阵列具备半导体衬底、多个字符线以及多个位线、多个晶体管、以及所述实施方案涉及的非易失性存储元件，所述多个字符线以及多个位线，被形成在所述半导体衬底上，所述多个晶体管，分别与所述多个字符线以及多个位线连接，所述非易失性存储元件，被设置为与所述多个晶体管一一对应。
据此，所述实施方案涉及的非易失性存储装置，包括具有所述的特征的本发明涉及的非易失性存储元件，因此，初始状态处于高电阻状态的非易失性存储元件的初始击穿中的击穿电压降低。
根据本发明的非易失性存储元件以及非易失性存储装置，能够降低非易失性存储元件的初始击穿中的击穿电压，且的确能够使非易失性存储元件的电阻值发生变化，因此能够实现稳定的工作。
附图说明
图1是示出本发明的实施例1涉及的非易失性存储元件的结构的截面图。
图2是示出本发明的实施例1涉及的非易失性存储元件的制造工序的截面图。
图3是示出写入信息时的本发明的实施例1涉及的非易失性存储元件的工作例的图。
图4是示出读出信息时的本发明的实施例1涉及的非易失性存储元件的工作例的图。
图5是示出构成缺氧型金属氧化物的过渡金属的标准电极电位和电极材料的标准电极电位的差异、与缺氧型金属氧化物的电阻变化的相关性的图表。
图6是示出在利用了缺氧型钽氧化物的非易失性存储元件中，在第二电极利用Pt时的对电脉冲的施加次数的电阻变化的图。
图7是示出在利用了缺氧型钽氧化物的非易失性存储元件中，在第二电极利用Ir时的对电脉冲的施加次数的电阻变化的图。
图8是示出在利用了缺氧型钽氧化物的非易失性存储元件中，在第二电极利用Ag时的对电脉冲的施加次数的电阻变化的图。
图9是示出在利用了缺氧型钽氧化物的非易失性存储元件中，在第二电极利用Cu时的对电脉冲的施加次数的电阻变化的图。
图10是示出在利用了缺氧型钽氧化物的非易失性存储元件中，在第二电极利用Ni时的对电脉冲的施加次数的电阻变化的图。
图11是示出在利用了缺氧型钽氧化物的非易失性存储元件中，在第二电极利用W时的对电脉冲的施加次数的电阻变化的图。
图12是示出在利用了缺氧型钽氧化物的非易失性存储元件中，在第二电极利用Ta时的对电脉冲的施加次数的电阻变化的图。
图13是示出在利用了缺氧型钽氧化物的非易失性存储元件中，在第二电极利用Ti时的对电脉冲的施加次数的电阻变化的图。
图14是示出在利用了缺氧型钽氧化物的非易失性存储元件中，在第二电极利用Al时的对电脉冲的施加次数的电阻变化的图。
图15是示出在利用了缺氧型铪氧化物的非易失性存储元件中，在第二电极利用Pt时的对电脉冲的施加次数的电阻变化的图。
图16是示出在利用了缺氧型铪氧化物的非易失性存储元件中，在第二电极利用Cu时的对电脉冲的施加次数的电阻变化的图。
图17是示出在利用了缺氧型铪氧化物的非易失性存储元件中，在第二电极利用W时的对电脉冲的施加次数的电阻变化的图。
图18是示出在利用了缺氧型铪氧化物的非易失性存储元件中，在第二电极利用Ta时的对电脉冲的施加次数的电阻变化的图。
图19是示出在利用了缺氧型铪氧化物的非易失性存储元件中，在第二电极利用Hf时的对电脉冲的施加次数的电阻变化的图。
图20是示出在利用了缺氧型铪氧化物的非易失性存储元件中，在第二电利用Ti时的对电脉冲的施加次数的电阻变化的图。
图21是示出在利用了缺氧型铪氧化物的非易失性存储元件中，在第二电极利用Al时的对电脉冲的施加次数的电阻变化的图。
图22是示出在第二钽氧化物层的厚度为3nm时的实验用的非易失性存储单元单体的电特性的图表。
图23是示出在第二钽氧化物层的厚度为3nm且连接负荷元件时的实验用的非易失性存储单元的电特性的图表。
图24是示出使第二钽氧化物层的厚度δ发生变化时的电阻变化层的初始电阻值与击穿电压的关系，以及该初始电阻值与漏电流的关系的图表。
图25是示出本发明的实施例2涉及的非易失性存储装置的结构的方框图。
图26是示出图25中的A部的结构(4比特的结构)的斜视图。
图27是示出本发明的实施例2涉及的非易失性存储装置包括的非易失性存储元件的结构的截面图。
图28是示出本发明的实施例2涉及的非易失性存储装置的工作例的时序图。
图29是示出本发明的实施例3涉及的非易失性存储装置的结构的方框图。
图30是示出图29中的C部的结构(2比特的结构)的截面图。
图31是示出本发明的实施例3涉及的非易失性存储装置的工作例的时序图。
具体实施方式
以下，参照附图说明本发明的实施例。
(实施例1)
首先，说明本发明的实施例1涉及的非易失性存储元件。
[非易失性存储元件的结构]
图1是示出本发明的实施例1涉及的非易失性存储元件100的结构的截面图。如图1示出，该非易失性存储元件100是电阻变化型的非易失性存储元件，该非易失性存储元件100包括衬底101、形成在衬底101上的氧化物层102、形成在氧化物层102上的第一电极层103、第二电极层105、位于第一电极层103与第二电极层105之间的电阻变化层104。第一电极层103以及第二电极层105与电阻变化层104电连接。
电阻变化层104是双极型的电阻变化层，根据提供到第一电极层103与第二电极层105间的电压的极性，在高电阻状态与低电阻状态之间进行可逆转移，该电阻变化层104由第一氧化物层104a以及第二氧化物层104b构成，该第一氧化物层104a由具有以TaOx来表示的组成的钽氧化物构成，该第二氧化物层104b形成在该第一氧化物层104a上，且由具有以TiO2来表示的组成的钛氧化物构成。
这些第一氧化物层104a(本实施例中的TaOx)和第二氧化物层104b(本实施例中的TiO2)，满足以下的关系。也就是说，第二氧化物层104b中包含的过渡金属(第二过渡金属)的标准电极电位比第一氧化物层104a中包含的过渡金属(第一过渡金属)的标准电极电位小。进而，满足以下的(1)以及(2)之中的至少一方，(1)第二氧化物层104b的介电常数比第一氧化物层104a的介电常数大，以及(2)第二氧化物层104b的带隙比第一氧化物层104a的带隙小。而且，本实施例中满足(1)以及(2)这两者。对于此意义，在后面进行说明。
而且，该非易失性存储元件100所具有的特性是，在处于具有比电阻变化层104处于高电阻状态时的该非易失性存储元件100的电阻值高的电阻值的初始状态时，通过进行初始击穿，从而变化为在高电阻状态与低电阻状态之间能够转移的状态，该初始击穿是指，在与负荷元件连接的状态下施加电压。
在驱动该非易失性存储元件100的情况下，由外部的电源，将满足规定的条件的脉冲电压施加到第一电极层103与第二电极层105之间。在此，将第二电极层105对第一电极层103的相对电位(电压)，定义为施加到第一电极层103与第二电极层105之间的电压。因此，第二电极层105的电位比第一电极层103变高的施加电压是正的施加电压，另一方面，第二电极层105的电位比第一电极层103变低的施加电压是负的施加电压。
对于衬底101，例如能够利用硅单晶衬底或半导体衬底。但是，本发明不仅限于此。由于以比较低的衬底温度来能够形成电阻变化层104，因此在树脂材料等的上面也能够形成电阻变化层104。
并且，第一电极层103以及第二电极层105分别与本发明涉及的第一电极以及第二电极相对应，例如，利用Au(金)、Pt(铂)、Ir(铱)、Pd(钯)、Ag(银)、Ni(镍)、W(钨)、Cu(铜)以及TaN(氮化钽)等之中的一个或多个材料来构成。而且，对于第二电极层105的适当的材料，在后面进行说明。
[非易失性存储元件的制造方法]
如下能够制造所述结构的非易失性存储元件。
图2(a)至(c)是示出本发明的实施例1涉及的非易失性存储元件的制造工序的截面图。
首先，如图2(a)示出，在作为单晶硅的衬底101上，以热氧化法来形成厚度为200nm的氧化物层102。而且，在氧化物层102上，以溅射法来形成作为第一电极层103的厚度为100nm的TaN薄膜。然后，在第一电极层103上，以利用了Ta目标的反应溅射法来形成第一氧化物层104a。
在此，第一氧化物层104a的沉积是，以如下条件来进行的。也就是说，在溅射装置内设置衬底后，在溅射装置内进行抽真空到8×10-6Pa左右。而且，以钽为目标，以功率为1.6kW，流动氩气体34sccm、氧气体21sccm，将溅射装置内的压力保持为0.17Pa，进行溅射20秒。据此，能够沉积电阻率为6mΩcm、含氧率为61at％(TaO1.6)左右的第一氧化物层30nm。而且，TaO1.6是本发明涉及的第一氧化物层的一个例子，但是，对于本发明涉及的第一氧化物层，不仅限于这些材料，如上所述，只要满足以下的(1)以及(2)之中的至少一方，就可以是任何氧化物层，例如，可以是TaOx(0.8≤x≤1.9)，(1)第二氧化物层104b的介电常数比第一氧化物层104a的介电常数大，以及(2)第二氧化物层104b的带隙比第一氧化物层104a的带隙小。
其次，如图2(b)示出，在第一氧化物层104a上，以将TiO2作为目标来利用的溅射法来形成第二氧化物层104b。本实施例中，沉积厚度为3nm的氧化物层，来形成第二氧化物层104b。
然后，在第二氧化物层104b上，以溅射法来形成作为第二电极层105的厚度为150nm的Ir薄膜。最后，通过光阻工序，形成由光阻的图案106，以干蚀来形成元件区域107(参照图2(c))。在此，将元件区域107设为，一边为0.5μm的四角形状。
[非易失性存储元件的工作例]
以下，说明如上构成的本实施例的非易失性存储元件的工作例，即说明进行信息的写入以及读出时的工作例。
图3是示出写入信息时的本发明的本实施例的非易失性存储元件的工作例的图。
如图3示出，在非易失性存储元件100的第一电极层103与第二电极层105之间，交替施加例如脉冲宽度为100ns且极性不同的两种电压脉冲的情况下，电阻变化层104的电阻值发生变化。也就是说，在电极间施加负电压脉冲(电压E1伏，脉冲宽度为100ns)的情况下，电阻变化层104的电阻值从高电阻值Rb减少到低电阻值Ra。也就是说，从高电阻状态转移到低电阻状态。另一方面，在电极间施加正电压脉冲(电压E2伏，脉冲宽度为100ns)的情况下，电阻变化层104的电阻值从低电阻值Ra增加到高电阻值Rb。也就是说，从低电阻状态转移到高电阻状态。
在该图3示出的例子中，将高电阻值Rb分配给信息“0”，将低电阻值Ra分配给信息“1”。因此，在本实施例中，在电极间施加正电压脉冲，以使电阻变化层104的电阻值成为高电阻值Rb，从而写入信息“0”，另一方面，在电极间施加负电压脉冲，以使电阻变化层104的电阻值成为低电阻值Ra，从而写入信息“1”。
图4是示出读出信息时的本发明的本实施例的非易失性存储元件100的工作例的图。
在进行信息的读出的情况下，在电极间施加读出用电压E3伏(|E3|＜|E1|，|E3|＜|E2|)，该读出用电压E3伏(|E3|＜|E1|，|E3|＜|E2|)的振幅比在使电阻变化层104的电阻值发生变化时施加的电压脉冲小。其结果为，输出与电阻变化层104的电阻值相对应的电流，通过检测此输出电流值，从而能够读出写入有的信息(“0”或“1”)。
在图4示出的例子中输出电流值Ia与低电阻值Ra相对应，输出电流值Ib与高电阻值Rb相对应，因此，在检测出输出电流值Ia的情况下读出信息“1”，在检测出输出电流值Ib的情况下读出信息“0”。
[第一氧化物层以及第二氧化物层的材料]
如上所述，本实施例中，电阻变化层104被构成为第一氧化物层104a以及第二氧化物层104b的层叠构造，第一氧化物层104a由TaOx构成，第二氧化物层104b由TiO2构成。但是，第一氧化物层104a以及第二氧化物层104b的材料，不仅限于此。以下，说明哪些材料适于第一氧化物层104a以及第二氧化物层104b。
首先，优选的是，第二氧化物层104b的电阻率比第一氧化物层104a高。这是因为，对于非易失性存储元件中的电阻变化层的电阻变化的机制，成立以下的推论的缘故。
对于非易失性存储元件中的电阻变化层的电阻变化，目前为止还未明确知道，但可以推测为因电极与电阻变化层的界面的氧原子的移动而发生的。若考虑该内容，则可以认为本实施例中的第二氧化物层104b具有在该界面近旁高效率地施加电压的作用。若进一步详细说明，则可以认为在第二电极层与电阻变化层的界面附近，氧原子因电场而集中或扩散，从而出现电阻变化现象。具体而言，在第二电极层施加正的电压(将以第一电极层为基准施加正的电压的情况设为“正的电压”)的情况下，负带电的氧原子集中于第二电极层一侧，因此，形成高电阻层，从而电阻变化层成为高电阻化。反而，在施加负的电压(将以第一电极层为基准施加负的电压的情况设为“负的电压”)的情况下，氧原子在电阻变化层内扩散，电阻值降低。在此，在界面(准确地说，电阻变化层一侧的界面)存在高电阻层的情况下，由于在该层施加大的电压，因此氧注入到该高电阻层。其结果为，该高电阻层接近绝缘物。因此，电阻变化层本身的电阻上升，成为高电阻状态。但是，在界面不存在这些高电阻层的情况下，电压均匀施加到电阻变化层，在该界面近旁难以形成近于绝缘物的层。其结果为，难以发生电阻变化现象。
若考虑所述内容，则优选的是，在电极与电阻变化层的界面存在高电阻层。因此可以说，优选的是，本实施例的非易失性存储元件100中，在第二电极层105与电阻变化层104的界面设置电阻率比第一氧化物层104a高的第二氧化物层104b。
并且，根据所述的推论，优选的是，与第一氧化物层104a中包含的第一过渡金属相比，第二氧化物层104b中包含的第二过渡金属容易被氧化。在由与第一过渡金属相比容易被氧化的第二过渡金属构成第二氧化物层104b的情况下，若在第一电极层103与第二电极层105之间施加正的电压，则能够容易使第二氧化物层104b成为高电阻化，因此能够容易使电阻变化层104成为高电阻状态。
对于某材料是否容易被氧化，能够以该材料的标准电极电位为基准来判断。也就是说，若标准电极电位的值大，则该材料难以被氧化，反而，若标准电极电位的值小，则该材料容易被氧化。因此可以说，在本实施例中，优选的是，第二氧化物层104b中包含的第二过渡金属的标准电极电位比第一氧化物层104a中包含的第一过渡金属的标准电极电位小(即，容易被氧化)。并且可以说，因同样的理由，优选的是，第二氧化物层104b的缺氧度比第一氧化物层104a的缺氧度小。而且，缺氧度是指，化学量论组成中的缺氧的程度(比)。
而且，如上所述，在第二氧化物层104b中包含的第二过渡金属的标准电极电位比第一氧化物层104a中包含的第一过渡金属的标准电极电位小的情况下，第二氧化物层104b的氧化度比第一氧化物层104a自然就大。因此，存在以下的优点，即，例如在半导体制造过程中热预算(thermal budget)扩大，也能够抑制电阻变化膜中的氧浓度分布的失真。据此，能够得到容易实现向以大容量化为目的的多层化构造的交叉点型的非易失性存储装置的适用等的效果。
而且，如J.McPherson et al.，IEDM 2002，p.633-636(非专利文献4)的图1所示，在氧化物层的绝缘破坏电场的强度(Breakdown Strength)与介电常数之间，存在介电常数越大绝缘破坏电场的强度就越小的相关关系。因此可以说，为了减少非易失性存储元件的击穿电压，而将要使绝缘破坏电场的强度变小，因此，优选的是，第二氧化物层104b的介电常数比第一氧化物层104a的介电常数大。据此，能够实现以更低的击穿电压来能够进行稳定的电阻变化工作的非易失性存储元件。
而且，因如下说明的理由，而通过使第二氧化物层104b的绝缘破坏电场的强度变小，从而击穿电压降低。也就是说，具有以过渡金属氧化物层的层叠构造构成的电阻变化层的非易失性存储元件的初始状态为，取决于电阻率高的第二氧化物层104b且具有非常高的电阻值的高电阻状态。因此，为了进行破坏该初始状态的初始击穿，而需要对第二氧化物层104b进行绝缘破坏。因此，通过使第二氧化物层104b的绝缘破坏电场的强度变小，从而初始击穿所需要的电压降低、即击穿电压降低。
并且，同样，如所述非专利文献4的图2所示，在氧化物层的绝缘破坏电场与带隙之间，存在带隙越大绝缘破坏电场的强度就越大的相关关系。因此可以说，为了减少非易失性存储元件的击穿电压，而使绝缘破坏电场的强度变小，因此，优选的是，第二氧化物层104b的带隙比第一氧化物层104a的带隙小。
如上所述，为了减少击穿电压，本实施例的非易失性存储元件100中，各个材料被选择，以满足以下的(1)以及(2)之中的至少一方，(1)第二氧化物层104b的介电常数比第一氧化物层104a的介电常数大，以及(2)第二氧化物层104b的带隙比第一氧化物层104a的带隙小。
在以下的表1中，汇总关于各种过渡金属的物性值的数据。
(表1)
该表1中的关于各个过渡金属的标准电极电位的数据是，″Lange′s Handbook Of Chemistry″以及″CRC Handbook of Chemistry And Physics″所记载的。并且，以下的表2中示出，关于Sr(锶)、Al(铝)、Ti(钛)、Hf(铪)、Zr(锆)、Nb(铌)以及Ta(钽)的氧化物的物性值的参考文献。
(表2)
  SrTiO3   K.Abe and S.Komatsu.Jpn.J.Appl.Phys.Vol.32(1993).
  Al2O3   D.Park.et.al..J.Appl.Physics.Vol.89.6275(2001).
  TiO2   Lee.Y.Jeon.et.al..Appl.Phys.Lett..Vol.74.3143(1999).
  HfO2   T.Ma.Solid-State IC Technology Conference Proceedings.297(2001).
  ZrO2   L.Manchanda.et.al..IEDM Technical Digest.23(2000).
  Nb2O5   H.H.Kung.et.al..J.Appl.Phys..Vol.48.2463(1977).
  Ta2O5   Y.Wu.et.al..IEEE Elect.Device Letters.Vol.21.341(2000).
根据关于所述的标准电极电位、介电常数以及带隙的考察可以说，优选的是，第一氧化物层104a由TaOx、NiOx、WOx、CoOx或FeOx等的氧化物构成，第二氧化物层104b由TiO2、SrTiO3或Nb2O5等的氧化物构成。
特别是，在第一氧化物层104a为TaOx(0.8≤x≤1.9)的情况下，优选的是，第二氧化物层104b为TiO2、SrTiO3以及Nb2O5。这是因为，根据所述表1得知，根据所述组合，构成第二氧化物层104b的第二过渡金属的标准电极电位比构成第一氧化物层104a的第一过渡金属的标准电极电位小，而且，满足以下的(1)以及(2)这两者，(1)第二氧化物层104b的介电常数比第一氧化物层104a的介电常数大，以及(2)第二氧化物层104b的带隙比第一氧化物层104a的带隙小。而且，可以预测为，TaOx(0.8≤x≤1.9)的物性值的值，与所述表1的Ta2O5的物性值相比大致相同、或稍微小。
[第一氧化物层以及第二氧化物层的厚度]
在本实施例中，根据第一氧化物层104a以及第二氧化物层104b的厚度，能够控制电阻变化层104整体的电阻值。于是，若研究这些厚度，在作为高电阻层的第二氧化物层104b的厚度过大的情况下，由于电阻变化层104的初始电阻值变高，因此导致难以开始电阻变化、或需要初始击穿等的问题。另一方面，若该厚度过小，则导致不能得到稳定的电阻变化工作的问题。若考虑所述内容，则可以说，优选的是，至少第二氧化物层104b的厚度比第一氧化物层104a的厚度小。
[电极的材料]
其次，研究用于本实施例的非易失性存储元件100中的第二电极层105的适当的材料。
发明人等，将两种缺氧型过渡金属氧化物作为电阻变化层来利用，进行了以下的实验。而且，在此，缺氧型过渡金属氧化物是指，在将过渡金属表示为A、将氧化物表示为AOx时，以非化学计量比来表示x，根据化学计量比组成缺乏氧的氧化物。
首先，制作由下部电极(第一电极)以及上部电极(第二电极)夹起缺氧型钽氧化物而形成的第一样本元件，以及由下部电极(第一电极)以及上部电极(第二电极)夹起缺氧型铪氧化物而形成的第二样本元件。在此，将第一电极的材料固定为W(钨)，将第二电极的材料变化为以下的表3以及表4示出的多种材料。表3示出第一样本元件的结构，表4示出第二样本元件的结构。而且，将第一电极的材料固定为W，这是因为，W是稳定、比较难以被氧化且比较容易加工的材料的缘故。
(表3)
  元件名   第一电极材料   第二电极材料
  Ta-A   W   Pt
  Ta-B   W   Ir
  Ta-C   W   Ag
  Ta-D   W   Cu
  Ta-E   W   Ni
  Ta-F   W   W
  Ta-G   W   Ta
  Ta-H   W   Ti
  Ta-I   W   Al
(表4)
  元件名   第一电极材料   第二电极材料
  Hf-A   W   Pt
  Hf-B   W   Cu
  Hf-C   W   W
  Hf-D   W   Ta
  Hf-E   W   Hf
  Hf-F   W   Ti
  Hf-G   W   Al
本发明人等，调查了所述的第一样本元件以及第二样本元件的电阻变化的情况。在表3示出的第一样本元件中的电阻变化的测量中，虽试料中有若干差异，但将高电阻化时的电压脉冲为+1.8至+2.5V、100ns，将低电阻化时的电压脉冲为-1.3V至-1.6V、100ns。在表4示出的第二样本元件的情况下，将高电阻化时的电压脉冲为+1.6至+1.9V、100ns，将低电阻化时的电压脉冲为-1.1V至-1.3V、100ns。
在图6至图21示出，表3以及表4示出的元件中的测量结果。并且，在图5汇总并示出这些测量结果。也就是说，在图5中缩小配置有图6至图21所示的共16个图表。
图5是示出构成缺氧型金属氧化物的过渡金属的标准电极电位ET和电极材料的标准电极电位EE的差异(EE-ET)、与缺氧型金属氧化物的电阻变化(配置有的各个小的图表)的相关性的图表。配置在图5的上段的七个图表，示出与第二样本元件(HfOx)有关的相关性，配置在图5的下段的九个图表，示出与第一样本元件(TaOx)有关的相关性。并且，图6至图14是示出第一样本元件中的按照电压脉冲的电阻变化的情况的图表。进一步，具体说明，图6至图14分别示出Ta-A(铂)、Ta-B(铱)、Ta-C(银)、Ta-D(铜)、Ta-E(镍)、Ta-F(钨)、Ta-G(钽)、Ta-H(钛)以及Ta-I(铝)中的测量结果。并且，图15至图21是示出第二样本元件中的按照电压脉冲的电阻变化的情况的图表。进一步，具体说明，图15至图21分别示出Hf-A(铂)、Hf-B(铜)、Hf-C(钨)、Hf-D(钽)、Hf-E(铪)、Hf-F(钛)以及Hf-G(铝)中的测量结果。而且，在图6至图21中的图表的上部示出第二电极材料和(EE-ET)。
根据配置在图5的横轴的0eV的左侧的图表得知，利用了在电极材料的标准电极电位EE、与缺氧型过渡金属氧化物的过渡金属的标准电极电位ET的关系中，满足EE-ET≤0的电极材料的元件不表示电阻变化现象。
也就是说，如图5、图12、图13以及图14示出，在利用了缺氧型钽氧化物的元件中，在第二电极利用了Ta的元件Ta-G、在第二电极利用了Ti的Ta-H、在第二电极利用了Al的Ta-I中，丝毫没有观测电阻变化现象。
同样，如图5、图19、图20以及图21示出，在利用了缺氧型铪氧化物的元件中，在第二电极利用了Hf的元件Hf-E、在第二电极利用了Ti的元件Hf-F、在第二电极利用了Al的元件Hf-G中，丝毫没有观测电阻变化现象。
反而，根据配置在图5的横轴的0的右侧的图表得知，对于利用了满足EE-ET＞0的电极材料的元件，在交替施加正负的电压脉冲的情况下，据此发生电阻值的变化，能够确认具有非易失性存储元件的功能。因此得知，需要与第二氧化物层104b相接的第二电极层105的标准电极电位、比构成第二氧化物层104b的第二过渡金属的标准电极电位大。
其次，考察表示这些电阻变化的元件的电阻变化的稳定性。
如图5以及图11示出，在利用了缺氧型钽氧化物的元件中，在第二电极利用了W的元件Ta-F(EE-ET＝0.7eV)中，虽然出现电阻变化少，但是此变化幅度小。对此得知，如图5以及图9示出，对于在第二电极利用了Cu的元件Ta-D(EE-ET＝1.12eV)，若交替施加正负的电压脉冲，则观测到变化幅度为一位数以上、次数为20次以上的电阻值的变化，得知发生稳定的电阻变化。同样得知，如图5至图8示出，对于在第二电极利用了Ag的元件Ta-C(EE-ET＝1.40eV)、在第二电极利用了Pt的元件Ta-A(EE-ET＝1.78eV)、在第二电极利用了Ir的元件Ta-B(EE-ET＝1.77eV)，若交替施加正负的电压脉冲，则观测到变化幅度为一位数以上、次数为20次以上的电阻值的变化，也发生稳定的电阻变化。
并且得知，如图5以及图18示出，在利用了缺氧型铪氧化物的元件中，在第二电极利用了Ta的元件Hf-D(EE-ET＝0.95eV)中，虽然出现电阻变化少，但是此变化幅度小。对此，如图5以及图17示出，对于在第二电极利用了W的元件Hf-C(EE-ET＝1.65eV)，若交替施加正负的电压脉冲，则观测到变化幅度为一位数以上、次数为20次以上的电阻值的变化，发生稳定的电阻变化。同样得知，如图5、图15以及图16示出，对于在第二电极利用了Cu的元件Hf-B(EE-ET＝2.07eV)、在第二电极利用了Pt的元件Hf-A(EE-ET＝2.73eV)，若交替施加正负的电压脉冲，则观测到变化幅度为一位数以上、次数为20次以上的电阻值的变化，也发生稳定的电阻变化。
在此，如图5以及图12示出，在利用了缺氧型钽氧化物的元件中，在第二电极利用了Ta的元件Ta-G(EE-ET＝0eV)中，丝毫没有观测电阻变化现象，对此，如图5以及图10示出，在第二电极利用了Ni的元件Ta-E(EE-ET＝0.34eV)中，若干出现电阻变化，因此，可以认为，为了使利用了缺氧型钽氧化物的元件进行电阻变化工作，而优选的是，满足EE-ET＝0.34eV的条件(或者，EE-ET≥0.34eV的条件)。
并且可以认为，如图5以及图11示出，在第二电极利用了W的元件Ta-F(EE-ET＝0.7eV)中，虽然若干出现电阻变化，但是此变化幅度小，对此，如图5以及图9示出，对于在第二电极利用了Cu的元件Ta-D(EE-ET＝1.12eV)，确认变化幅度为一位数以上、次数为20次以上的电阻值的变化，因此，可以认为，为了利用了缺氧型钽氧化物的元件进行电阻变化工作，而优选的是，满足EE-ET＝1.12eV的条件(或者，EE-ET≥1.12eV的条件)。
进而，如图5以及图18示出，在第二电极利用了Ta的元件Hf-D(EE-ET＝0.95eV)中，虽然若干出现电阻变化，但是此变化幅度小，对此，如图5以及图17示出，对于在第二电极利用了W的元件Hf-C(EE-ET＝1.65eV)，确认变化幅度为一位数以上、次数为20次以上的电阻值的变化，因此，可以认为，为了利用了缺氧型铪氧化物的元件进行电阻变化工作，而优选的是，满足EE-ET＝1.65eV的条件(或者，EE-ET≥1.65eV的条件)。
如此，为了实现元件的稳定的电阻变化工作，而重要的是构成缺氧型过渡金属氧化物的过渡金属的标准电极电位与电极材料的标准电极电位的关系。
如图5示出，针对构成缺氧型过渡金属氧化物的过渡金属的标准电极电位与电极材料的标准电极电位的差异，若对缺氧型过渡金属氧化物的电阻变化进行绘图，则能够确认两者之间具有良好的相关性。也就是说，在由与作为构成电阻变化层的过渡金属的Ta、Hf相比标准电极电位大的材料构成电极的情况下得知，发生电阻变化，反而，在由小的材料构成电极的情况下，难以发生电阻变化。而且得知，过渡金属的标准电极电位与电极材料的标准电极电位的差异越大，就越容易发生电阻变化，反而，越小就越难以发生电阻变化。
也就是说，如上所述，由于可以认为在电阻变化层中包含的过渡金属容易被氧化时容易发生电阻变化，因此可以说，将包含与电极材料相比容易被氧化(即，标准电极电位小)的过渡金属的氧化物层利用于电阻变化层的电极一侧界面，从而能够实现稳定的电阻变化工作。因此，优选的是，第二电极的标准电极电位，不仅比构成第二氧化物层的过渡金属的标准电极电位大，还比构成第一氧化物层的过渡金属的标准电极电位大。
根据所述内容可以说，优选的是，本实施例的非易失性存储元件100中，利用与构成第二氧化物层104b的过渡金属相比标准电极电位大的材料，来构成第二电极层105。例如，在本实施例中，构成第二氧化物层104b的过渡金属为Ti，因此，优选的是，利用标准电极电位比Ti大的材料，具体而言，能够利用W、Cu以及Ni等。这些W、Cu以及Ni等，与Au、Pt以及Ir等的贵金属系的电极材料相比，虽然标准电极电位不大，但是，由于Ti的标准电极电位比较小，因此能够作为第二电极层105的材料来利用。由于W、Cu以及Ni等是具有与半导体过程的亲合性的低成本的材料，因此，能够试图减少非易失性存储元件100的制造成本。
[对于连接负荷元件的结构]
存在非易失性存储元件与固定电阻、晶体管以及二极管等的负荷元件串联连接而被利用的情况(在后述的实施例2以及3中记载此具体例)。在如此连接负荷元件的情况下，存在与非易失性存储元件单体的情况相比击穿电压高的问题。这是因为，负荷元件产生电压降低，从而有效地施加到非易失性存储元件的电压变小的缘故。
本发明人等，为了确认所述的问题，而进行了以下的实验。
而且，如下制作了该实验用的非易失性存储元件(以下，称为实验元件)。首先，在形成在硅衬底上的氧化物层上，形成作为第一电极层的TaN薄膜，进一步，在此上面，以利用了Ta目标的反应溅射法来形成了第一钽氧化物层。其次，通过以氧离子来使该第一钽氧化物层的最表面氧化，从而形成了第二钽氧化物层，该第二钽氧化物层的含氧率比第一钽氧化物层高。而且，在该第二钽氧化物层上，以溅射法来形成了作为第二电极层的Ir薄膜。通过这些工序，制作了由第一电极层、第一钽氧化物层(TaO1.6)、第二钽氧化物层(TaO2.47)、以及第二电极层层叠而成的实验元件。
对于该实验元件，由第一钽氧化物层和第二电极层层叠构成电阻变化层，该第二电极层层叠的电阻比该第一钽氧化物层高。
图22(a)以及(b)是示出在第二钽氧化物层的厚度为3nm时的实验元件单体(即，在没有连接负荷元件时)的电特性的图表，图22(a)示出电流(纵轴)-电压(横轴)特性，图22(b)示出电阻(纵轴)-电压(横轴)特性。并且，图23(a)以及(b)是示出在第二钽氧化物层的厚度为3nm且连接负荷元件时的实验元件的电特性的图表，图23(a)示出电流(纵轴)-电压(横轴)特性，图23(b)示出电阻(纵轴)-电压(横轴)特性。而且，在图22(b)以及图23(b)中，表示以50mV来测量的电阻值。
通过参照图22(a)以及(b)而得知，在没有连接负荷元件的实验元件单体的情况下，以-1V左右的电压的施加来开始了电阻变化。也就是说，在此情况下，击穿电压为-1V左右。对此，通过参照图23(a)以及(b)而得知，在实验元件与负荷元件(在此，1kΩ的电阻)连接的情况下，将施加电压提高到-3.5V左右之后，才开始电阻变化。也就是说，在此情况下，击穿电压为-3.5V左右。如图22(a)示出，若施加使电阻变化开始的-1V左右的电压，则2.5mA左右的漏电流流动。另一方面，在连接负荷电阻的状态下，在漏电流大的情况下，按照流动在负荷电阻的电流产生电压降低，因此，有效地施加到实验元件的电压变小。据此，如上所述，将施加电压提高到-3.5V左右之后，才开始电阻变化。
图24是示出使第二钽氧化物层的厚度d发生变化时的电阻变化层的初始电阻值与击穿电压的关系，以及该初始电阻值与漏电流的关系的图表。横轴表示以施加电压100mV来测量的电阻变化层的初始电阻值，纵轴表示击穿电压或在击穿时流动的漏电流。而且，在该图24中，×的绘图点表示在实验元件与负荷元件连接的情况下的击穿电压，黑四角形的绘图点表示在实验元件单体的情况下的击穿电压，三角形的绘图点表示漏电流的电流值(共同于实验元件与负荷元件连接的情况以及实验元件单体的情况)。
如图24示出，在实验元件单体的情况下(黑四角形的绘图点)，第二钽氧化物层的厚度d越薄，击穿电压就越小。这可以认为表示电阻变化的开始取决于电场。对此得知，在实验元件与负荷元件连接的情况下(×的绘图点)，若使第二钽氧化物层的厚度d逐渐变薄，直到4.5nm左右为止，击穿电压变小为与没有连接负荷元件的实验元件单体的击穿电压大致相同的值，但是，使厚度d比4.5nm更薄，漏电流就变大，与实验元件单体相比击穿电压大。这表示，若能够使漏电流变小，在连接负荷元件的状态下，也能够抑制击穿电压的上升，以低电压来使电阻变化开始。
根据所述内容可以说，对于非易失性存储元件与负荷元件连接的结构，与非易失性存储元件单体的情况相比，对降低击穿电压的要求高。在本实施例的非易失性存储元件100的情况下，如上所述，通过选择电阻变化层以及电极的材料，从而能够降低击穿电压，因此能够满足这些要求。
[导带偏置]
在所述的表1中记载有针对Si的导带偏置(eV)，以作为材料的物性值之一。如上所述，在非易失性存储元件与负荷元件连接的情况下，虽然发生漏电流，但是，通过利用该导带偏置的值大的材料来构成第二氧化物层，从而能够减少该漏电流。
因此可以说，根据此观点来研究，与导带偏置的值比较小的Ta相比，优选的是，由该值比较大的Ti、Sr、以及Nb等构成第二氧化物层104b。也就是说，对于构成第二氧化物层104b的金属得知，除了从第二氧化物层104b的介电常数以及带隙的观点来看以外，还从导带偏置的观点来看，优选的是Ti、Sr、以及Nb。
(实施例2)
其次，说明本发明的实施例2涉及的非易失性存储装置。
所述的实施例1涉及的非易失性存储元件100，可以适用于各种方式的非易失性存储装置。实施例2涉及的非易失性存储装置是具有实施例1涉及的非易失性存储元件的非易失性存储装置，也是使实施例1涉及的非易失性存储元件介于字符线和位线的交点(立体交叉点)的所谓交叉点型的非易失性存储装置。
[非易失性存储装置的结构]
图25是示出本发明的实施例2涉及的非易失性存储装置200的结构的方框图。并且，图26是示出图25中的A部的结构(4比特的存储单元的物理结构)的斜视图。
如图25示出，本实施例涉及的非易失性存储装置200，在半导体衬底上包括存储器主体部201，该存储器主体部201包括：存储单元阵列202；行选择电路/驱动器203；列选择电路/驱动器204；写入电路205，用于写入信息；读出放大器206，检测在选择位线流动的电流量，判断数据“1”或者“0”；以及数据输入输出电路207，经由端子DQ进行输入输出数据的输入输出处理。
并且，非易失性存储装置200还包括：地址输入电路208，接受从外部输入的地址信号；以及控制电路209，根据从外部输入的控制信号，控制存储器主体部201的工作。
如图25以及图26示出，存储单元阵列202包括：多个字符线WL0、WL1、WL2、…，相互平行地被形成在半导体衬底上；以及多个位线BL0、BL1、BL2、…，相互平行地被形成在这些字符线WL0、WL1、WL2、…的上方的与该半导体衬底的主面平行的面内，并且多个位线BL0、BL1、BL2、…与多个字符线WL0、WL1、WL2、…立体交叉。
并且，设置有与这些字符线WL0、WL1、WL2、…以及位线BL0、BL1、BL2、…的交点相对应而被设置成矩阵状的多个存储单元M111、M112、M113、M121、M122、M123、M131、M132、M133、…(以下，表示为“存储单元M111、M112、…”)。
在此，存储单元M111、M112、…相当于实施例1涉及的非易失性存储元件100。但是，在本实施例中，如后述，这些存储单元M111、M112、…包括与非易失性存储元件100串联连接的电流抑制元件。
而且，在图26中，以符号210来表示图25中的存储单元M111、M112、…。
地址输入电路208，从外部电路(未图示)接受地址信号，根据该地址信号，将行地址信号输出到行选择电路/驱动器203，并且，将列地址信号输出到列选择电路/驱动器204。在此，地址信号是表示从构成存储单元阵列202的多个存储单元M111、M112、…中选择的特定的存储单元的地址的信号。并且，行地址信号是表示地址信号所示的地址中的行的地址的信号，列地址信号是表示地址信号所示的地址中的列的地址的信号。
控制电路209，在信息的写入周期中，按照输入到数据输入输出电路207的输入数据Din，将指示写入用电压的施加的写入信号输出到写入电路205。另一方面，在信息的读出周期中，控制电路209，将指示读出工作的读出信号输出到列选择电路/驱动器204。
行选择电路/驱动器203，接受从地址输入电路208输出的行地址信号，按照该行地址信号，选择多个字符线WL0、WL1、WL2、…中的任一个，向选择出的字符线施加规定的电压。也就是说，行选择电路/驱动器203是，从存储单元阵列202具备的非易失性存储元件中选择至少一个非易失性存储元件的选择电路的一个例子。
并且，列选择电路/驱动器204，接受从地址输入电路208输出的列地址信号，按照该列地址信号，选择多个位线BL0、BL1、BL2、…中的任一个，向选择出的位线施加写入用电压或读出用电压。也就是说，列选择电路/驱动器204是，从存储单元阵列202具备的非易失性存储元件中选择至少一个非易失性存储元件的选择电路的一个例子。
写入电路205，在接受从控制电路209输出的写入信号的情况下，向行选择电路/驱动器203输出指示向选择出的字符线施加电压的信号，并且，向列选择电路/驱动器204输出指示向选择出的位线施加写入用电压的信号。也就是说，写入电路205是，通过向由选择电路(行选择电路/驱动器203以及列选择电路/驱动器204)选择的非易失性存储元件(在此，存储单元)施加电压从而写入数据的写入电路的一个例子。
并且，读出放大器206，在信息的读出周期中，检测在成为读出对象的选择位线流动的电流量，判断数据“1”或者“0”。其结果为，得到的输出数据DO，经由数据输入输出电路207，输出到外部电路。也就是说，读出放大器206是，通过检测构成由选择电路(行选择电路/驱动器203以及列选择电路/驱动器204)选择的存储单元的非易失性存储元件的电阻值从而读出数据的读出电路的一个例子。对于读出电路，可以取代所述读出放大器206，而利用以下的读出放大器，该读出放大器被构成，以由非易失性存储元件的电阻值和形成在读出电路的静电容量形成RC电路，测量此时间常数。
而且，通过以三维来重叠图25以及图26示出的本实施例涉及的非易失性存储装置200中的存储单元阵列202，从而也能够实现多层构造的非易失性存储装置。通过设置如上构成的多层存储单元阵列，从而能够实现超大容量非易失性存储器。
[非易失性存储元件的结构]
图27是示出本发明的实施例2涉及的非易失性存储装置200包括的存储单元(在此，包括作为负荷元件的电流抑制元件的非易失性存储元件210)的结构的截面图。而且，图27中示出图26的B部(一个交叉点)中的结构。
如图27示出，本实施例涉及的非易失性存储装置包括的非易失性存储元件210被构成为，介于作为铜布线的下部布线212(相当于图26中的字符线WL1)与作为铜布线的上部布线211(相当于图26中的位线BL1)之间的下部电极217、电流抑制元件216、内部电极215、电阻变化层214、上部电极213，按照此顺序层叠而构成。
在此，内部电极215、电阻变化层214、以及上部电极213，分别相当于图1示出的实施例1涉及的非易失性存储元件100中的第一电极层103、电阻变化层104、以及第二电极层105。因此，与实施例1中的电阻变化层104相同形成电阻变化层214。
电流抑制元件216是，经由内部电极215与电阻变化层214串联连接的负荷元件的一个例子。该电流抑制元件216是以二极管为代表的具有抑制电流的功能的元件，对电压表示非线性的电流特性。并且，该电流抑制元件216被构成为，对电压具有双向性的电流特性，以规定的阈值电压Vf(以一方的电极为基准时，例如在+1V以上或-1V以下)来导通。
[非易失性存储装置的工作]
其次，对于写入信息时的写入周期以及读出信息时的读出周期中的本实施例涉及的非易失性存储装置200的工作例，参照图28示出的时序图进行说明。
图28是示出本发明的实施例2涉及的非易失性存储装置200的工作例的时序图。而且，在此，示出将电阻变化层214为高电阻状态的情况分配到信息“1”、将低电阻状态的情况分配到信息“0”时的工作例。并且，为了便于说明，仅示出对存储单元M111以及M122进行信息的写入以及读出的情况。
图28中的电压值VP示出，由非易失性存储元件和电流抑制元件构成的存储单元的电阻变化所需要的脉冲电压。在此，优选的是，成立VP/2＜阈值电压Vf的关系。这是因为，能够抑制饶过并流动到非选择的存储单元的漏电流的缘故。其结果为，能够抑制提供到不需要写入信息的存储单元的多余的电流，能够试图进一步的低消耗电流化。并且，也有能够抑制向非选择的存储单元的不意图的浅的写入(一般称为干扰)等的优点。
并且，在图28中，以tW来表示作为一次的写入周期所需要的时间的写入周期时间，以tR来表示作为一次的读出周期所需要的时间的读出周期时间。
在对存储单元M111的写入周期中，在字符线WL0被施加脉冲宽度tP的脉冲电压VP，按照此定时，在位线BL0被施加同样的0V的电压。据此，被施加向存储单元M111写入信息“1”时的写入用电压，其结果为，存储单元M111的电阻变化层成为高电阻化。也就是说，信息“1”被写入到存储单元M111。
其次，在对存储单元M122的写入周期中，在字符线WL1被施加脉冲宽度tP的0V的电压，按照此定时，在位线BL1被施加同样的脉冲电压VP。据此，被施加向M122写入信息“0”时的写入用电压，其结果为，存储单元M122的电阻变化层成为低电阻化。也就是说，信息“0”被写入到存储单元M122。
在对存储单元M111的读出周期中，与写入时的脉冲相比振幅小的脉冲电压、比0大且比VP/2小的值的电压被施加到字符线WL0。并且，按照此定时，作为与写入时的脉冲相比振幅小的脉冲电压的、比VP/2大且比VP小的值的电压被施加到位线BL0。据此，与高电阻化后的存储单元M111的电阻变化层214的电阻值相对应的电流被输出，通过检测此输出电流值，从而读出信息“1”。
其次，在对存储单元M122的读出周期中，与所述的对存储单元M111的读出周期相同的电压被施加到字符线WL1以及位线BL1。据此，与低电阻化后的存储单元M122的电阻变化层214的电阻值相对应的电流被输出，通过检测此输出电流值，从而读出信息“0”。
本实施例的非易失性存储装置200，由于包括像实施例1中的非易失性存储元件100那样的能够进行良好的电阻变化工作的非易失性存储元件210，因此能够实现稳定的工作。
(实施例3)
其次，说明本发明的实施例3涉及的非易失性存储装置。
实施例3涉及的非易失性存储装置是具有实施例1涉及的非易失性存储元件100的非易失性存储装置，也是由一个晶体管和一个非易失性存储部构成单位存储单元的所谓1T1R型的非易失性存储装置。
[非易失性存储装置的结构]
图29是示出本发明的实施例3涉及的非易失性存储装置300的结构的方框图。并且，图30是示出图29中的C部的结构(2比特的存储单元的物理结构)的斜视图。
如图29示出，本实施例涉及的非易失性存储装置300，在半导体衬底上包括存储器主体部301，该存储器主体部301包括：存储单元阵列302；行选择电路/驱动器303；列选择电路304；写入电路305，用于写入信息；读出放大器306，检测在选择位线流动的电流量，判断数据“1”或者“0”；以及数据输入输出电路307，经由端子DQ进行输入输出数据的输入输出处理。
并且，非易失性存储装置300还包括：电池板(cell plate)电源(VCP电源)308；地址输入电路309，接受从外部输入的地址信号；以及控制电路310，根据从外部输入的控制信号，控制存储器主体部301的工作。
存储单元阵列302包括：多个字符线WL0、WL1、WL2、…以及位线BL0、BL1、BL2、…，在半导体衬底上被形成并排列为相互交叉；多个晶体管(例如，NMOS晶体管)T11、T12、T13、T21、T22、T23、T31、T32、T33、…(以下，表示为“晶体管T11、T12、…”)，与这些字符线WL0、WL1、WL2、…以及位线BL0、BL1、BL2、…的交点相对应而被设置；多个存储单元M211、M212、M213、M221、M222、M223、M231、M232、M233(以下，表示为“存储单元M211、M212、…”)，与晶体管T11、T12、…一一对应而被设置。
并且，存储单元阵列302包括被排列为与字符线WL0、WL1、WL2、…平行的多个板极线PL0、PL1、PL2、…。
如图30示出，在字符线WL0、WL1的上方配置位线BL0，在该字符线WL0、WL1与位线BL0之间配置板极线PL0、PL1。
在此，存储单元M211、M212、…相当于实施例1涉及的非易失性存储元件100。进一步，具体而言，图30中的非易失性存储元件313相当于图29中的存储单元M211、M212、…，该非易失性存储元件313由上部电极314、电阻变化层315、以及下部电极316构成。而且，这些上部电极314、电阻变化层315、以及下部电极316分别相当于图1表示的实施例1涉及的非易失性存储元件100中的第一电极层103、电阻变化层104、以及第二电极层105。因此，与实施例1中的电阻变化层104相同形成电阻变化层315。
而且，在图30中，符号317表示柱塞层，符号318表示金属布线层，符号319表示源极以及漏极区域。
如图29示出，晶体管T11、T12、T13、…的漏极连接于位线BL0，晶体管T21、T22、T23、…的漏极连接于位线BL1，晶体管T31、T32、T33、…的漏极连接于位线BL2。
并且，晶体管T11、T21、T31、…的栅极连接于字符线WL0，晶体管T12、T22、T32、…的栅极连接于字符线WL1，晶体管T13、T23、T33、…的栅极连接于字符线WL2。
进而，晶体管T11、T12、…的源极分别连接于存储单元M211、M212、…。
并且，存储单元M211、M221、M231、…连接于板极线PL0，存储单元M212、M222、M232、…连接于板极线PL1，存储单元M213、M223、M233、…连接于板极线PL2。
地址输入电路309，从外部电路(未图示)接受地址信号，根据该地址信号，将行地址信号输出到行选择电路/驱动器303，并且，将列地址信号输出到列选择电路304。在此，地址信号是表示从构成存储单元阵列302的多个存储单元M211、M212、…中选择的特定的存储单元的地址的信号。并且，行地址信号是表示地址信号所示的地址中的行的地址的信号，列地址信号是表示地址信号所示的地址中的列的地址的信号。
控制电路310，在信息的写入周期中，按照输入到数据输入输出电路307的输入数据Din，将指示写入用电压的施加的写入信号输出到写入电路305。另一方面，在信息的读出周期中，控制电路310，将指示读出用电压的施加的读出信号输出到列选择电路304。
行选择电路/驱动器303，接受从地址输入电路309输出的行地址信号，按照该行地址信号，选择多个字符线WL0、WL1、WL2、…中的任一个，向选择出的字符线施加规定的电压。也就是说，行选择电路/驱动器303是，从存储单元阵列302具备的非易失性存储元件中选择至少一个非易失性存储元件的选择电路的一个例子。
并且，列选择电路/驱动器304，接受从地址输入电路3098输出的列地址信号，按照该列地址信号，选择多个位线BL0、BL1、BL2、…中的任一个，向选择出的位线施加写入用电压或读出用电压。也就是说，列选择电路304是，从存储单元阵列302具备的非易失性存储元件中选择至少一个非易失性存储元件的选择电路的一个例子。
写入电路305，在接受从控制电路310输出的写入信号的情况下，向列选择电路304输出指示向选择出的位线施加写入用电压的信号。也就是说，写入电路305是，通过向由选择电路(行选择电路/驱动器303以及列选择电路304)选择的非易失性存储元件(在此，存储单元)施加电压从而写入数据的写入电路的一个例子。
并且，读出放大器306，在信息的读出周期中，检测在成为读出对象的选择位线流动的电流量，判断数据“1”或者“0”。其结果为，得到的输出数据DO，经由数据输入输出电路307，输出到外部电路。也就是说，读出放大器306是，通过检测构成由选择电路(行选择电路/驱动器303以及列选择电路304)选择的存储单元的非易失性存储元件的电阻值从而读出数据的读出电路的一个例子。
而且，在1晶体管/1非易失性存储部的结构的本实施例的情况下，由于按每一个存储单元需要一个晶体管，因此与实施例2的交叉点型的结构相比存储容量小。然而，由于不需要像二极管那样的电流抑制元件，因此存在能够容易组合于CMOS过程且容易进行工作的控制的优点。
[非易失性存储装置的工作例]
其次，对于写入信息时的写入周期以及读出信息时的读出周期中的本实施例涉及的非易失性存储装置300的工作例，参照图31示出的时序图进行说明。
图31是示出本发明的实施例3涉及的非易失性存储装置300的工作例的时序图。而且，在此，示出将电阻变化层315为高电阻状态的情况分配到信息“1”、将低电阻状态的情况分配到信息“0”时的工作例。并且，为了便于说明，仅示出对存储单元M211以及M222进行信息的写入以及读出的情况。
在图31中，电压值VP表示可变电阻元件的电阻变化所需要的脉冲电压，电压值VT表示晶体管的阈值电压。并且，在板极线一直施加电压VP，在非选择的情况下，位线也被预充电为电压VP。
在对存储单元M211的写入周期中，在字符线WL0被施加脉冲宽度tP的脉冲电压(该电压是比(2VP+晶体管的阈值电压VT)大的电压)，晶体管T11成为导通状态。而且，按照此定时，在位线BL0被施加脉冲电压2VP。据此，被施加向存储单元M211写入信息“1”时的写入用电压，其结果为，存储单元M211的电阻变化层成为高电阻化。也就是说，信息“1”被写入到存储单元M211。
其次，在对存储单元M222的写入周期中，在字符线WL1被施加脉冲宽度tP的脉冲电压(该电压是比(2VP+晶体管的阈值电压VT)大的电压)，晶体管T22成为导通状态。按照此定时，在位线BL1被施加0V的电压。据此，被施加向存储单元M222写入信息“0”时的写入用电压，其结果为，存储单元M222的电阻变化层成为低电阻化。也就是说，信息“0”被写入到存储单元M222。
在对存储单元M211的读出周期中，字符线WL0被施加用于使晶体管T11成为导通状态的规定的电压，按照此定时，与写入时的脉冲宽度相比振幅小的脉冲电压被施加到位线BL0。据此，与高电阻化后的存储单元M211的电阻变化层的电阻值相对应的电流被输出，通过检测此输出电流值，从而读出信息“1”。
其次，在对存储单元M222的读出周期中，与所述的对存储单元M211的读出周期相同的电压被施加到字符线WL1以及位线BL1。据此，与低电阻化后的存储单元M222的电阻变化层的电阻值相对应的电流被输出，通过检测此输出电流值，从而读出信息“0”。
与实施例2的情况相同，在实施例的非易失性存储装置300中也包括，像实施例1中的非易失性存储元件100那样能够进行良好的电阻变化工作的非易失性存储元件313，因此能够实现稳定的工作。
本发明的非易失性存储元件以及非易失性存储装置是，作为用于各种电子设备的存储元件有用的，尤其作为以低击穿电压来工作的存储元件以及存储装置有用的，例如，用于数字家电、存储卡、个人电脑以及移动电话等的各种电子设备的存储元件以及存储装置。
符号说明
100    非易失性存储元件
101    衬底
102    氧化物层
103    第一电极层
104    电阻变化层
104a   第一氧化物层
104b   第二氧化物层
105    第一电极层
106    光阻图案
107    元件区域
200    非易失性存储装置
201    存储器主体部
202    存储单元阵列
203    行选择电路/驱动器
204    列选择电路/驱动器
205    写入电路
206    读出放大器
207    数据输入输出电路
208    地址输入电路
209    控制电路
210    非易失性存储元件
211    上部布线
212    下部布线
213    上部电极
214    电阻变化层
215    内部电极
216    电流抑制元件
217    下部电极
300    非易失性存储装置
301    存储器主体部
302    存储单元阵列
303    行选择电路/驱动器
304    列选择电路
305    写入电路
306    读出放大器
307    数据输入输出电路
308    VCP电源
309    地址输入电路
310    控制电路
313    非易失性存储元件
314    上部电极
315    电阻变化层
316    下部电极
BL0、BL1、…位线
M111、M112、…存储单元
M211、M212、…存储单元
PL0、PL1、…板极线
T11、T12、…晶体管
WL0、WL1、…字符线

Claims (14)

1.一种非易失性存储元件，是电阻变化型的非易失性存储元件，
所述非易失性存储元件包括第一电极、第二电极、以及电阻变化层，所述电阻变化层介于所述第一电极与所述第二电极之间，根据提供到所述第一电极与所述第二电极之间的电压的极性，在高电阻状态与低电阻状态之间进行可逆转移，
所述非易失性存储元件所具有的特性是，在处于具有比所述电阻变化层处于所述高电阻状态时的该非易失性存储元件的电阻值高的电阻值的初始状态时，通过进行初始击穿，从而变化为能够进行所述转移的状态，所述初始击穿是指，在所述非易失性存储元件与负荷元件连接的状态下施加电压，
所述电阻变化层，包括至少由第一氧化物层和第二氧化物层构成的层叠构造，所述第一氧化物层包括第一过渡金属的氧化物，所述第二氧化物层包括与所述第一过渡金属不同的第二过渡金属的氧化物，
所述第二过渡金属的标准电极电位比所述第一过渡金属的标准电极电位小，
而且，满足以下的(1)以及(2)之中的至少一方，
(1)所述第二氧化物层的介电常数比所述第一氧化物层的介电常数大，
(2)所述第二氧化物层的带隙比所述第一氧化物层的带隙小。
2.如权利要求1所述的非易失性存储元件，
满足以下的(1)以及(2)这两者，(1)所述第二氧化物层的介电常数比所述第一氧化物层的介电常数大，以及(2)所述第二氧化物层的带隙比所述第一氧化物层的带隙小。
3.如权利要求1至权利要求2中的任一项所述的非易失性存储元件，
所述第二电极被形成为与所述第二氧化物层相接，
所述第二电极的标准电极电位比所述第二过渡金属的标准电极电位大。
4.如权利要求3所述的非易失性存储元件，
所述第一过渡金属的标准电极电位比所述第二电极的标准电极电位小。
5.如权利要求1至权利要求4中的任一项所述的非易失性存储元件，
所述第一氧化物层的缺氧度比所述第二氧化物层的缺氧度大。
6.如权利要求1至权利要求5中的任一项所述的非易失性存储元件，
所述第二氧化物层的厚度比所述第一氧化物层的厚度薄。
7.如权利要求1至权利要求6中的任一项所述的非易失性存储元件，
所述第二氧化物层的电阻率比所述第一氧化物层的电阻率大。
8.如权利要求1至权利要求7中的任一项所述的非易失性存储元件，
所述第二过渡金属是Ti、Sr或Nb。
9.如权利要求8所述的非易失性存储元件，
所述第一过渡金属是Ta。
10.如权利要求1至权利要求9中的任一项所述的非易失性存储元件，
所述非易失性存储元件还包括与该非易失性存储元件电连接的负荷元件。
11.如权利要求10所述的非易失性存储元件，
所述负荷元件是固定电阻、晶体管或二极管。
12.一种非易失性存储装置，包括：
存储单元阵列；
选择电路，从所述存储单元阵列具备的非易失性存储元件选择至少一个非易失性存储元件；
写入电路，通过向由所述选择电路选择的非易失性存储元件施加电压，从而写入数据；以及
读出电路，通过检测由所述选择电路选择的非易失性存储元件的电阻值，从而读出数据，
所述存储单元阵列具备半导体衬底、多个第一布线、多个第二布线、以及权利要求1至权利要求11中的任一项所述的非易失性存储元件，
所述多个第一布线，相互平行地被形成在所述半导体衬底上，
所述多个第二布线，相互平行地被形成在所述多个第一布线的上方的与所述半导体衬底的主面平行的面内，且所述多个第二布线与所述多个第一布线立体交叉，
所述非易失性存储元件，被设置为与所述多个第一布线和所述多个第二布线的每个立体交叉点相对应。
13.如权利要求12所述的非易失性存储装置，
所述非易失性存储装置还包括电流抑制元件，该电流抑制元件与所述非易失性存储元件的每一个电连接。
14.一种非易失性存储装置，包括：
存储单元阵列；
选择电路，从所述存储单元阵列具备的非易失性存储元件选择至少一个非易失性存储元件；
写入电路，通过向由所述选择电路选择的非易失性存储元件施加电压，从而写入数据；以及
读出电路，通过检测由所述选择电路选择的非易失性存储元件的电阻值，从而读出数据，
所述存储单元阵列具备半导体衬底、多个字符线以及多个位线、多个晶体管、以及多个权利要求1至权利要求11中的任一项所述的非易失性存储元件，
所述多个字符线以及多个位线，被形成在所述半导体衬底上，
所述多个晶体管，分别与所述多个字符线以及多个位线连接，
所述非易失性存储元件，被设置为与所述多个晶体管一一对应。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208532A (zh) * 2011-05-27 2011-10-05 复旦大学 一种采用电场增强层的阻变存储器及其制备方法
CN102593351A (zh) * 2012-01-20 2012-07-18 北京大学 一种低功耗阻变存储器结构及制备方法
WO2012162867A1 (zh) * 2011-06-03 2012-12-06 复旦大学 一种采用电场增强层的阻变存储器结构及其制备方法
CN104900805A (zh) * 2014-03-03 2015-09-09 英飞凌科技股份有限公司 存储器
CN107887507A (zh) * 2016-09-29 2018-04-06 华邦电子股份有限公司 电阻式随机存取存储器、其制造方法及其操作方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2549535B1 (en) * 2010-03-19 2015-11-04 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element and production method therefor
US8194490B2 (en) * 2010-09-08 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse memory arrays
KR101474812B1 (ko) * 2010-09-27 2014-12-19 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 긴 내구성의 멤리스터들을 위한 디바이스 구조
WO2012070238A1 (ja) * 2010-11-24 2012-05-31 パナソニック株式会社 不揮発性記憶素子、その製造方法、不揮発性記憶装置及び不揮発性記憶素子の設計支援方法
WO2012090404A1 (ja) * 2010-12-27 2012-07-05 パナソニック株式会社 不揮発性記憶素子、その製造方法
CN103650142B (zh) * 2011-01-20 2016-05-11 松下知识产权经营株式会社 电阻变化元件及其制造方法
JP5295465B2 (ja) * 2011-02-23 2013-09-18 パナソニック株式会社 不揮発性記憶素子及びその製造方法
JP2012182172A (ja) * 2011-02-28 2012-09-20 Sony Corp 記憶素子および記憶装置
WO2012132341A1 (ja) * 2011-03-25 2012-10-04 パナソニック株式会社 抵抗変化型不揮発性素子の書き込み方法および記憶装置
JP5139605B1 (ja) * 2011-05-31 2013-02-06 パナソニック株式会社 抵抗変化型不揮発性記憶装置
WO2012172773A1 (ja) * 2011-06-13 2012-12-20 パナソニック株式会社 抵抗変化素子の駆動方法、及び不揮発性記憶装置
JP5118269B1 (ja) * 2011-06-27 2013-01-16 パナソニック株式会社 不揮発性半導体記憶装置およびその読み出し方法
US9252189B2 (en) 2011-06-27 2016-02-02 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile semiconductor memory element, nonvolatile semiconductor memory device, and method for manufacturing nonvolatile semiconductor memory device
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
US8659001B2 (en) * 2011-09-01 2014-02-25 Sandisk 3D Llc Defect gradient to boost nonvolatile memory performance
JP5351363B1 (ja) 2011-10-24 2013-11-27 パナソニック株式会社 不揮発性記憶素子および不揮発性記憶装置
US8637413B2 (en) 2011-12-02 2014-01-28 Sandisk 3D Llc Nonvolatile resistive memory element with a passivated switching layer
US8698119B2 (en) 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
JP6097101B2 (ja) 2012-03-13 2017-03-15 株式会社半導体エネルギー研究所 記憶装置、データ処理装置及び記憶装置の駆動方法
JP2013207131A (ja) * 2012-03-29 2013-10-07 Ulvac Japan Ltd 抵抗変化素子及びその製造方法
JP5783961B2 (ja) 2012-07-09 2015-09-24 株式会社東芝 不揮発性記憶装置
US9135978B2 (en) 2012-07-11 2015-09-15 Micron Technology, Inc. Memory programming methods and memory systems
US8536558B1 (en) * 2012-07-31 2013-09-17 Globalfoundries Singapore Pte. Ltd. RRAM structure with improved memory margin
JP2014103326A (ja) * 2012-11-21 2014-06-05 Panasonic Corp 不揮発性記憶素子およびその製造方法
KR101471971B1 (ko) * 2012-12-21 2014-12-11 연세대학교 산학협력단 다층 터널 배리어 선택 소자를 이용한 비선형 저항 스위칭 메모리 소자 및 그 제조방법
US20140241031A1 (en) 2013-02-28 2014-08-28 Sandisk 3D Llc Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same
US9293196B2 (en) 2013-03-15 2016-03-22 Micron Technology, Inc. Memory cells, memory systems, and memory programming methods
CN105144383B (zh) * 2013-03-21 2019-11-19 汉阳大学校产学协力团 具有双向开关特性的双端子开关元件和电阻存储交叉点阵列
US8995181B2 (en) 2013-03-21 2015-03-31 Daisuke Watanabe Magnetoresistive element
TWI543159B (zh) * 2013-04-23 2016-07-21 Toshiba Kk Semiconductor memory device
TWI549229B (zh) * 2014-01-24 2016-09-11 旺宏電子股份有限公司 應用於系統單晶片之記憶體裝置內的多相變化材料
US20150255511A1 (en) * 2014-03-10 2015-09-10 Kabushiki Kaisha Toshiba Nonvolatile memory device
US10128313B2 (en) 2016-02-05 2018-11-13 Taiwan Semiconductor Manufacturing Company Ltd. Non-volatile memory device and structure thereof
KR102578854B1 (ko) * 2016-12-31 2023-09-19 에스케이하이닉스 주식회사 저항성 메모리 소자 및 이의 제조 방법
US10691372B1 (en) * 2018-12-07 2020-06-23 Western Digital Technologies, Inc. Transistor threshold voltage maintenance in 3D memory
JP7429431B2 (ja) * 2020-02-27 2024-02-08 国立研究開発法人産業技術総合研究所 情報処理装置および情報処理装置の駆動方法
CN115273933A (zh) * 2020-04-06 2022-11-01 昕原半导体(上海)有限公司 利用芯片上电阻存储器阵列的不可克隆特性的独特芯片标识符
US11823739B2 (en) 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263647A (ja) 1994-02-04 1995-10-13 Canon Inc 電子回路装置
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6927120B2 (en) 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Method for forming an asymmetric crystalline structure memory cell
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
KR101051704B1 (ko) 2004-04-28 2011-07-25 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
JP4830275B2 (ja) * 2004-07-22 2011-12-07 ソニー株式会社 記憶素子
US20060250836A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
WO2007013174A1 (ja) 2005-07-29 2007-02-01 Fujitsu Limited 抵抗記憶素子及び不揮発性半導体記憶装置
JP3989506B2 (ja) 2005-12-27 2007-10-10 シャープ株式会社 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置
KR101176542B1 (ko) 2006-03-02 2012-08-24 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함하는 메모리 어레이
KR101239962B1 (ko) * 2006-05-04 2013-03-06 삼성전자주식회사 하부 전극 상에 형성된 버퍼층을 포함하는 가변 저항메모리 소자
KR101206034B1 (ko) * 2006-05-19 2012-11-28 삼성전자주식회사 산소결핍 금속산화물을 이용한 비휘발성 메모리 소자 및 그제조방법
KR100738116B1 (ko) * 2006-07-06 2007-07-12 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
JP2008021750A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ
JP4967176B2 (ja) * 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
WO2009141857A1 (ja) * 2008-05-22 2009-11-26 パナソニック株式会社 抵抗変化型不揮発性記憶装置
WO2009154266A1 (ja) * 2008-06-20 2009-12-23 日本電気株式会社 半導体記憶装置及びその動作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208532A (zh) * 2011-05-27 2011-10-05 复旦大学 一种采用电场增强层的阻变存储器及其制备方法
WO2012162867A1 (zh) * 2011-06-03 2012-12-06 复旦大学 一种采用电场增强层的阻变存储器结构及其制备方法
CN102593351A (zh) * 2012-01-20 2012-07-18 北京大学 一种低功耗阻变存储器结构及制备方法
CN104900805A (zh) * 2014-03-03 2015-09-09 英飞凌科技股份有限公司 存储器
CN104900805B (zh) * 2014-03-03 2017-10-24 英飞凌科技股份有限公司 存储器
CN107887507A (zh) * 2016-09-29 2018-04-06 华邦电子股份有限公司 电阻式随机存取存储器、其制造方法及其操作方法

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