CN105612617A - 半导体装置 - Google Patents

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Abstract

存储单元(101)包含：存储晶体管(10A)，其具有沟道长度L1和沟道宽度W1；以及多个选择晶体管(10B)，其各自与存储晶体管串联电连接且独立地具有沟道长度L2和沟道宽度W2，存储晶体管和多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层(7A)，存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，沟道长度L2大于沟道长度L1。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及具备存储晶体管和选择晶体管的半导体装置。
背景技术
作为能用作ROM(ReadOnlyMemory：只读存储器)的存储元件，以往已提出使用具有晶体管结构的元件。
例如，专利文献1公开了在与通常的逻辑LSI工艺中采用的配线结构相同的多晶硅/硅化物/硅氮化膜的层叠结构中具备阴极和阳极两个端子的eFuse(ElectronicFuse：电子保险丝)。通过使大电流流到该eFuse，将eFuse加热，使得两个端子间的电阻值发生变化。专利文献1未公开将eFuse用作存储单元的技术，但公开了将2个晶体管(选择晶体管)与eFuse串联连接而流过大电流的构成。
另外，专利文献2公开了电可编程的熔断元件。公开了将该熔断元件与2个MOS晶体管(选择晶体管)串联连接而进行编程(写入)和读出的动作的构成。
另一方面，本申请的申请人在专利文献3中提出了与以往相比能降低消耗功率的新型的存储晶体管。在该存储晶体管中，活性层(沟道)使用了金属氧化物半导体。该存储晶体管利用由漏极电流产生的焦耳热，能与栅极电压无关且不可逆地变为表现出欧姆特性的电阻体状态。当使用这种存储晶体管时，能使用于写入的电压比专利文献1、2中的电压低，能够降低消耗功率。
另外，专利文献3记载了包括1个存储晶体管和1个选择晶体管的存储单元。另外，记载了将存储晶体管形成于例如液晶显示装置的有源矩阵基板的情况。
此外，在本申请说明书中，将使该存储晶体管的金属氧化物半导体变为电阻体状态的动作称为“写入动作”。另外，该存储晶体管在写入后，金属氧化物半导体成为电阻体，因此，不会作为晶体管进行动作。然而，在本申请说明书中，在变为电阻体后也称为“存储晶体管”。同样地，在变为电阻体后，也使用构成晶体管结构的栅极电极、源极电极、漏极电极、沟道区域等呼称。
现有技术文献
专利文献
专利文献1:美国专利申请公开第2009/0179302号说明书
专利文献2:特开2010-211839号公报
专利文献3:国际公开第2013/080784号
发明内容
发明要解决的问题
在具备存储晶体管的有源矩阵基板等半导体装置中，希望进一步提高存储晶体管的写入速度。
本发明的发明人进行了研究后，有了以下发现。
在专利文献1和2中，在写入时，熔断元件与2个选择晶体管串联连接，因此，在这些选择晶体管中也会消耗功率，导致无法在熔断元件产生足够的写入功率。其结果是，向熔断元件的写入速度会下降。特别是，串联连接的选择晶体管的数量越增加，则越受到由写入动作所致的选择晶体管的劣化的影响而难以提高写入速度。
另外，在专利文献1和2中，在读出时的电流路径中存在写入时所使用的选择晶体管，因此，写入动作时流过的电流有可能导致选择晶体管的特性劣化而电流电压特性发生变动。由此，在读出动作时，有如下可能：来自熔断元件的读出电流下降，对传感放大器(Senseamplifier)的输出电压不稳定，读出动作余量下降。
另外，在专利文献3的存储晶体管中，当将写入时施加到存储晶体管的漏极-源极间的电压(写入电压)设定得较大时，能够提高写入速度。然而，在向存储晶体管写入时，写入的电流路径中存在的选择晶体管的特性有可能变动。这可能成为致使半导体装置的可靠性下降的因素。
本发明的实施方式的目的在于，既确保半导体装置的可靠性，又提高存储晶体管的写入速度。
用于解决问题的方案
本发明的实施方式的半导体装置具备至少1个存储单元。上述至少1个存储单元包含：存储晶体管，其具有第1沟道长度L1和第1沟道宽度W1；以及多个选择晶体管，其各自与上述存储晶体管串联电连接，且独立地具有第2沟道长度L2和第2沟道宽度W2，上述存储晶体管和上述多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层，上述存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，上述第2沟道长度L2大于上述第1沟道长度L1。
在某实施方式中，上述多个选择晶体管相互并联电连接，共用同一栅极控制线。
在某实施方式中，上述第2沟道宽度W2小于上述第1沟道宽度W1。
在某实施方式中，上述多个选择晶体管的上述第2沟道宽度W2与上述第2沟道长度L2之比W2/L2小于上述存储晶体管的上述第1沟道宽度W1与上述第1沟道长度L1之比W1/L1。
在某实施方式中，上述多个选择晶体管各自的上述第2沟道宽度W2的总和大于上述存储晶体管的上述第1沟道宽度W1。
在某实施方式中，上述存储晶体管由基板支撑，上述存储晶体管具有：栅极电极；栅极绝缘膜，其覆盖上述栅极电极；上述活性层，其配置在上述栅极绝缘膜上；源极电极，其以与上述活性层的一部分接触的方式配置在上述活性层上；以及漏极电极，其以与上述活性层的另一部分接触的方式配置在上述活性层上，在从上述基板的法线方向看时，上述活性层中的隔着上述栅极绝缘膜与上述栅极电极重叠且位于上述源极电极与上述漏极电极之间的部分具有U字形状。
在某实施方式中，上述氧化物半导体膜是In-Ga-Zn-O系半导体膜。
在某实施方式中，上述In-Ga-Zn-O系半导体膜包含结晶质部分。
在某实施方式中，上述存储晶体管和上述多个选择晶体管是薄膜晶体管。
在某实施方式中，上述存储晶体管是上述半导体状态的存储晶体管S和上述电阻体状态的存储晶体管R中的一方。
在某实施方式中，上述至少1个存储单元是多个存储单元，在上述多个存储单元的一部分中上述存储晶体管是上述存储晶体管S，在上述多个存储单元的另一部分中上述存储晶体管是上述存储晶体管R。
在某实施方式中，在上述存储晶体管S中，在漏极-源极间电压的绝对值为0.1V以上10V以下的范围内，存在将漏极电流Ids的值除以上述沟道宽度W1而得到的值Ids/W1的绝对值为1×10-14A/μm以下的栅极-源极间电压的电压范围，在上述存储晶体管R中，在漏极-源极间电压的绝对值为0.1V以上10V以下的范围内，即使是在将栅极-源极间电压设定为上述电压范围内的情况下，将漏极电流Ids的值除以上述沟道宽度W1而得到的值Ids/W1的绝对值也与上述漏极-源极间电压相应地变化，成为1×10-11A/μm以上。
在某实施方式中，上述至少1个存储单元是单体的存储单元且包含上述存储晶体管S，通过上述存储晶体管S与上述多个选择晶体管的连接形成内部节点，在上述存储晶体管S为导通状态时，若将上述多个选择晶体管的栅极电压设为高电平的电压VH，则从上述内部节点输出低电平的电压VL，若将上述多个选择晶体管的栅极电压设为低电平的电压VL，则从上述内部节点输出高电平的电压VH。
在某实施方式中，上述至少1个存储单元是单体的存储单元且包含上述存储晶体管S和上述存储晶体管R中的一方，通过上述存储晶体管S和上述存储晶体管R中的一方与上述多个选择晶体管的连接形成内部节点，在上述至少1个存储单元包含上述存储晶体管S时，在将上述存储晶体管S的栅极电压设定为上述存储晶体管S不会成为导通状态的低电平的电压VL，将上述多个选择晶体管的栅极电压设定为高电平的电压VH的情况下，从内部节点输出低电平的电压VL，在上述至少1个存储单元包含上述存储晶体管R时，在将上述存储晶体管R的栅极电压设定为上述存储晶体管R不会成为导通状态的低电平的电压VL，将上述多个选择晶体管的栅极电压设定为高电平的电压VH的情况下，从内部节点输出高电平的电压VH。
在某实施方式中，还具备：字线控制电路，其控制第1多个字线和第2多个字线；位线控制电路，其控制多个位线；以及传感放大电路，其检测来自上述多个存储单元的读出信号，上述多个存储单元配置于行方向和列方向，配置于同一行的存储单元所包含的上述存储晶体管的栅极电极经由上述第1多个字线中的与各行对应的各字线连接到字线控制电路，配置于同一行的存储单元所包含的上述多个选择晶体管各自的栅极电极经由上述第2多个字线中的与各行对应的各字线连接到字线控制电路，配置于同一列的存储单元所包含的上述存储晶体管的漏极电极经由上述多个位线中的与各列对应的各位线连接到上述位线控制电路和上述传感放大电路。
在某实施方式中，还具备：字线控制电路，其控制第1字线和第2字线；位线控制电路，其控制多个位线；以及传感放大电路，其检测来自上述多个存储单元的读出信号，上述多个存储单元配置于行方向，上述多个存储单元所包含的上述存储晶体管的栅极电极经由上述第1字线连接到字线控制电路，上述多个存储单元所包含的上述多个选择晶体管各自的栅极电极经由上述第2字线连接到字线控制电路，配置于各列的存储单元所包含的上述存储晶体管的漏极电极经由上述多个位线中的与各列对应的各位线连接到上述位线控制电路和上述传感放大电路。
在某实施方式中，还具备：字线控制电路，其控制第1字线和第2多个字线；位线控制电路，其控制位线；以及传感放大电路，其检测来自上述多个存储单元的读出信号，上述多个存储单元配置于列方向，配置于各行的存储单元所包含的上述存储晶体管的栅极电极经由上述第1字线连接到字线控制电路，配置于各行的存储单元所包含的上述多个选择晶体管各自的栅极电极经由上述第2多个字线中的与各行对应的各字线连接到字线控制电路，上述多个存储单元所包含的上述存储晶体管的漏极电极经由上述位线连接到上述位线控制电路和上述传感放大电路。
在某实施方式中，还具备检测来自上述多个存储单元的读出信号的传感放大电路，上述多个存储单元配置于行方向和/或列方向，通过上述存储晶体管与上述多个选择晶体管的连接形成内部节点，上述内部节点连接到上述传感放大电路。
在某实施方式中，上述多个选择晶体管各自的栅极-源极间电压是上述存储晶体管的栅极-源极间电压以上。
在某实施方式中，上述多个选择晶体管各自的阈值电压是上述存储晶体管的阈值电压以上。
在某实施方式中，上述多个选择晶体管各自的源极电极是接地的。
在某实施方式中，在上述存储晶体管的上述活性层的上方未形成有机绝缘膜。
在某实施方式中，液晶显示装置具备上述的任一半导体装置。
本发明的另一实施方式的半导体装置具备至少1个存储单元。上述至少1个存储单元包含：存储晶体管，其具有第1沟道长度L1和第1沟道宽度W1；以及多个选择晶体管，其各自与上述存储晶体管串联电连接，且独立地具有第2沟道长度L2和第2沟道宽度W2，上述存储晶体管和上述多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层，上述存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，上述多个选择晶体管相互并联电连接，共用同一栅极控制线。
本发明的另一实施方式的半导体装置具备至少1个存储单元。上述至少1个存储单元包含：存储晶体管，其具有第1沟道长度L1和第1沟道宽度W1；以及多个选择晶体管，其各自与上述存储晶体管串联电连接，且独立地具有第2沟道长度L2和第2沟道宽度W2，上述存储晶体管和上述多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层，上述存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，上述第2沟道宽度W2小于上述第1沟道宽度W1。
本发明的另一实施方式的半导体装置具备至少1个存储单元。上述至少1个存储单元包含：存储晶体管，其具有第1沟道长度L1和第1沟道宽度W1；以及多个选择晶体管，其各自与上述存储晶体管串联电连接，且独立地具有第2沟道长度L2和第2沟道宽度W2，上述存储晶体管和上述多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层，上述存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，上述多个选择晶体管的上述第2沟道宽度W2与上述第2沟道长度L2之比W2/L2小于上述存储晶体管的上述第1沟道宽度W1与上述第1沟道长度L1之比W1/L1。
本发明的另一实施方式的半导体装置具备至少1个存储单元。上述至少1个存储单元包含：存储晶体管，其具有第1沟道长度L1和第1沟道宽度W1；以及多个选择晶体管，其各自与上述存储晶体管串联电连接，且独立地具有第2沟道长度L2和第2沟道宽度W2，上述存储晶体管和上述多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层，上述存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，上述多个选择晶体管各自的上述第2沟道宽度W2的总和大于上述存储晶体管的上述第1沟道宽度W1。
发明效果
根据本发明的一实施方式，在具备存储晶体管和多个选择晶体管的半导体装置中，能提高存储晶体管的写入速度，并且在向存储晶体管写入时抑制写入的电流路径中存在的选择晶体管的特性下降。因此，既能够确保半导体装置的可靠性，又能够提高存储晶体管的写入速度。
附图说明
图1(a)是示出存储晶体管的写入电压Vds及栅极电压Vgs与写入时间的关系的图，(b)是示出将写入时的栅极电压Vgs和写入电压Vds设为恒定的情况下的存储晶体管的沟道长度L及沟道宽度W与写入时间的关系的图，(c)是示出沟道区域的平面形状与写入时间的关系的图。
图2(a)是示出存储单元101的存储晶体管10A和选择晶体管10B的截面图，(b)和(c)分别是存储晶体管10A和选择晶体管10B的俯视图。
图3(a)～(c)是示出存储单元101的构成例的图。
图4(a)～(d)是分成4种情形示意性示出对存储晶体管10A的各端子施加的电压Vdp、Vgp、Vsp的电压波形的典型例的图。
图5(a)和(b)是示出对源极电极接地的存储晶体管10A的各端子施加的电压的关系的图。
图6(a)是示出写入前和写入后的栅极电压Vgs与漏极电流Ir的关系的图，(b)是示出写入后的漏极电压Vds与漏极-源极间的电阻及漏极电流Ir的关系的图。
图7(a)是示出存储晶体管10A的初始状态时的Ids-Vgs特性的图，(b)是示出存储晶体管10A的初始状态时的Ids-Vds特性的图。
图8(a)是示出存储晶体管10A的写入动作后的Ids-Vgs特性的图，(b)是示出存储晶体管10A的写入动作后的Ids-Vds特性的图。
图9是为了比较写入前后的电特性而将写入前和写入后的存储晶体管10A在Vgs＝0V的情况下的原点附近的Ids-Vds特性放大示出的图。
图10是将写入前后的存储晶体管10A的Ids-Vgs特性重叠示出的图。
图11是示出写入前后的存储晶体管10A的从Ids-Vds特性得到的微分电阻(dVds/dIds，单位:Ωμm)与漏极电压Vds的关系的图。
图12是示出写入时间(单位:毫秒)与单位漏极电流(单位:A/μm)的关系的一例的图。
图13是第1实施方式的非易失性存储阵列1001的构成例。
图14是第2实施方式的非易失性存储阵列2001的构成例。
图15是第3实施方式的非易失性存储阵列3001的构成例。
图16是第4实施方式的非易失性存储阵列4001的构成例。
图17(a)是示出逻辑电路200的基本电路构成的图，(b)是示意性示出逻辑电路200的写入动作的图，(c)是示意性示出逻辑电路200的读出动作的图。
图18是例示使用了有源矩阵基板的液晶显示装置5001的块构成的图。
图19(a)～(d)是分别示出构成非易失性存储装置60a～60c的存储单元、液晶显示装置5001的像素电路、栅极驱动器76以及栅极驱动器76中的一级的构成的概略图。
图20(a)和(b)是例示第7实施方式的集成电路6001的电路框图和示出半导体装置的一部分的截面图。
图21(a)和(b)分别是例示在活性层的上方具有上部栅极电极的存储晶体管10A的构成的俯视图和截面图。
图22(a)和(b)分别是示出在存储晶体管10A的活性层上具有作为蚀刻阻挡物的保护层的构成的一例的俯视图和截面图。
图23(a)和(b)分别是示出在存储晶体管10A的源极和漏极电极上具有活性层的构成的一例的俯视图和截面图。
图24(a)和(b)分别是示出具有顶栅结构的存储晶体管10A的一例的截面图和俯视图。
具体实施方式
本发明的发明人对于在包含存储晶体管和选择晶体管的专利文献3所公开的存储单元中既能抑制选择晶体管的特性下降又能提高存储晶体管的写入速度的构成，反复进行了研究。
本发明的发明人首先调查了存储晶体管的写入速度与写入电压的关系。
图1(a)是示出存储晶体管的写入电压Vds及栅极电压Vgs与写入时间的关系的图。横轴表示写入时的栅极电压Vgs，纵轴表示写入时间。此外，栅极电压Vgs是指栅极-源极间的电压，写入电压Vds是指写入时对漏极-源极间施加的电压。另外，“写入时间”是指在对存储晶体管施加规定的栅极电压Vgs和写入电压Vds而有漏极电流(写入电流)流动的状态下，到存储晶体管的金属氧化物半导体变为电阻体为止所需要的时间。在本申请说明书中，有时将“写入动作”称为“编程”。
从图1(a)所示的结果可知，写入电压Vds越大，则写入时间越短，即写入速度越大。然而，在使用与存储晶体管共同的氧化物半导体膜形成了选择晶体管的情况下，当对存储晶体管施加较高的写入电压Vds时，选择晶体管也有可能产生写入的反应(沟道区域的低电阻化)，选择晶体管的特性发生变动。另外，在写入时与读出时使用同一选择晶体管的构成中，受写入时的影响，在读出时有可能会影响选择晶体管的特性。
因此，本发明的发明人关注到晶体管的沟道长度和沟道宽度，研究了与存储晶体管相比在选择晶体管中写入时间十分长且由更高的电压产生写入的反应的存储单元的构成。在此，写入时间并不仅仅依赖于写入时沟道区域所产生的焦耳热的产生量。可以认为即使焦耳热的产生量相同，也能更高效地利用焦耳热，使沟道区域的低电阻化所需要的时间(写入时间)缩短。
图1(b)示出将写入时的栅极电压Vgs和写入电压Vds设为恒定(Vgs＝30V，Vds＝30V)的情况下的存储晶体管的沟道长度L及沟道宽度W与写入时间的关系。横轴表示存储晶体管的沟道宽度W，纵轴表示写入时间。
从图1(b)所示的结果可知，沟道长度L越短则写入时间越短。考虑这是因为，除了在写入时流到漏极-源极间的电流(写入电流)Ipp会变大，焦耳热的产生量会增加以外，还能够将焦耳热更高效地用于沟道区域的特性变化。
另外可知，沟道宽度W越大，则写入时间越短。考虑这是因为，除了写入电流Ipp会变大而焦耳热的产生量会增加以外，还能够提高沟道区域的中央部分(沟道宽度方向的中央部分)的温度，能够将沟道区域的至少位于中央的部分更高效地导体化。
在此，为了既提高存储晶体管的写入速度，又抑制由于向存储晶体管写入而导致选择晶体管产生的特性变动，优选存储晶体管的写入反应在更短的写入时间且更低的写入电压时产生。另一方面，优选选择晶体管的写入反应与存储晶体管的写入反应相比，仅在十分长的写入时间且十分高的写入电压时产生。
从这样的观点研究了图1(a)和(b)所示的结果，结果得到了如下见解。
在存储晶体管的写入电流路径中存在的选择晶体管与同一存储单元所包含的存储晶体管之间，优选下述(1)～(5)中的至少1个关系成立。由此，能够使写入时的选择晶体管的焦耳热最小化，抑制选择晶体管的写入反应。其结果是，既能够抑制选择晶体管的特性变动，又能够改善存储晶体管的写入速度。
(1)选择晶体管的沟道长度大于写入时由选择晶体管选择的存储晶体管的沟道长度。
(2)选择晶体管包括多个选择晶体管，且多个选择晶体管相互并联电连接，共用同一栅极控制线。
(3)多个选择晶体管各自的沟道宽度小于存储晶体管的沟道宽度。
(4)多个选择晶体管各自的沟道宽度与沟道长度之比小于存储晶体管的沟道宽度与沟道长度之比。
(5)多个选择晶体管各自的沟道宽度的总和大于存储晶体管的沟道宽度。
此外，为了更可靠地抑制选择晶体管的特性变动，优选满足上述(4)的关系。另外，若上述(1)～(4)中的至少1个关系成立，则选择晶体管的电流驱动能力有可能下降。因此，从更可靠地确保选择晶体管的电流驱动能力的观点出发，更优选至少上述(5)的关系成立。
接着，本发明的发明人研究了存储晶体管的元件结构，发现写入特性也会根据其元件结构的不同而变化。例如，当存储晶体管具有容易产生焦耳热的结构或者不易使所产生的焦耳热扩散的结构时，能够实现更高的写入特性。作为一例，能利用沟道区域的平面形状，进一步高效地利用焦耳热，实现写入时间的缩短。
图1(c)是示出沟道区域的平面形状与写入时间的关系的图。横轴表示栅极电压Vgs和写入电压Vds(其中，设Vgs＝Vds)，纵轴表示写入时间。在此，对于沟道区域的平面形状为矩形的存储晶体管和沟道区域的平面形状为U字形的存储晶体管，调查了写入时间。此外，这些存储晶体管的沟道宽度和沟道长度设为相等，另外，沟道区域的平面形状以外的构成(活性层的厚度、栅极绝缘膜的材料、厚度等)也设为相同。
从图1(c)所示的结果可知，通过将沟道区域设为U字形，与矩形的情况相比，能够将由写入电流产生的焦耳热更高效地用于写入。考虑其理由如下。在形成U字形的沟道区域的情况下，从基板的法线方向看时，会成为漏极电极和源极电极中的一方被另一方包围的结构。因此，被包围的一方的电极侧电流密度变高，与另一方的电极侧相比产生较大的焦耳热。其结果是，利用焦耳热的氧化物半导体的低电阻化加快，促进写入动作。此外，沟道区域的平面形状不限于U字形，只要是具有局部电流密度变高这样的形状，就会呈现出同样的效果。
因此，除了上述(1)～(5)所示的关系以外，还使存储晶体管与选择晶体管在沟道区域的平面形状上不同，由此，能够使存储晶体管的写入速度进一步提高且更有效地抑制选择晶体管的写入所致的特性变动。例如，如果满足上述(3)的关系，且在从基板的法线方向看时，存储晶体管的沟道区域为U字形，选择晶体管的沟道区域为矩形，则能够进一步扩大存储晶体管与选择晶体管的写入时间的差，通过相乘效应能得到更显著的效果。
此外，图1(a)和(b)所示的结果是使用从基板的法线方向看时沟道区域为矩形的存储晶体管进行了研究的结果，但可以想到在沟道区域的平面形状为矩形以外(例如，U字形)的情况下也表现出同样的倾向。
本发明的发明人基于上述的见解，发现了能够使存储晶体管的写入在规定的写入时间内完成并且使选择晶体管的写入时间十分长的构成，达到了本发明。
以下，参照附图来说明本发明的半导体装置的实施方式。
(第1实施方式)
本发明的半导体装置的第1实施方式是具备配置于行方向和列方向的多个存储单元的非易失性半导体存储装置(以后，称为“非易失性存储阵列”。)。存储单元包含存储晶体管和多个选择晶体管。
(存储单元101的构成)
图2(a)是示出本实施方式的存储单元101的存储晶体管10A和选择晶体管10B的截面图。图2(b)和(c)分别是存储晶体管10A和选择晶体管10B的俯视图。图2(a)示出沿着图2(b)的I-I’线和图2(c)的II-II’线的截面结构。
存储单元101具备：基板1；存储晶体管10A，其支撑于基板1；以及多个选择晶体管10B，其各自支撑于基板1。这些晶体管10A、10B具有由共同的氧化物半导体膜形成的活性层(氧化物半导体层)7A、7B。此外，图2(a)和(c)代表性示出多个选择晶体管10B中的1个选择晶体管的结构。其余的选择晶体管的结构也如图2(a)和(c)所示。不过，本发明不限于此，只要多个选择晶体管各自具有共同的活性层(氧化物半导体层)即可，也可以具有相互不同的结构(例如，沟道长度或沟道宽度不同的结构)。
存储晶体管10A是能从漏极电流Ids依赖于栅极-源极间电压Vgs的状态(称为半导体状态。)不可逆地变为漏极电流Ids不依赖于栅极-源极间电压Vgs的状态(称为电阻体状态。)的非易失性存储元件。在此，漏极电流Ids是流过存储晶体管10A的源极-漏极间的电流。
上述的状态变化例如是通过在规定的时间内对半导体状态(初始状态)的存储晶体管10A的漏极-源极间施加规定的写入电压Vpp而产生的。通过施加写入电压Vpp，活性层7A中的形成沟道的部分(沟道区域7cA)会流过电流，产生焦耳热。由于该焦耳热，活性层7A中的沟道区域7cA被低电阻化。其结果是，存储晶体管10A不依赖于栅极-源极间电压Vgs，而成为表现出欧姆特性的电阻体状态。虽然氧化物半导体的低电阻化产生的原因目前仍在探究中，但考虑这是因为，焦耳热导致氧化物半导体中所包含的氧扩散到沟道区域7cA的外部，从而，沟道区域7cA中的氧欠缺增加而产生作为载流子的电子。此外，能产生这样的状态变化的存储晶体管已记载在本申请的申请人的专利文献3、作为本申请的申请人的未公开的专利申请的特愿2012-137868号和特愿2012-231480号中。为了参考，本申请说明书援引它们的全部公开内容。
在本实施方式中，为使存储晶体管10A的沟道长度L1及沟道宽度W1与选择晶体管10B的沟道长度L2及沟道宽度W2的关系满足上述的(1)～(5)中的至少1个关系，将存储晶体管10A和选择晶体管10B的设计值最佳化。
由此，通过更短的写入时间且更低的写入电压来产生存储晶体管的写入反应。另一方面，选择晶体管的写入反应与存储晶体管的写入反应相比，仅在十分长的写入时间且十分高的写入电压时产生。其结果是，既能提高存储晶体管的写入速度，又能抑制由于向存储晶体管写入而导致选择晶体管产生的特性变动。
另外，更优选地，多个选择晶体管各自的沟道宽度W2的总和设定为大于存储晶体管10A的沟道宽度W1。由此，能够充分确保各个选择晶体管10B的电流驱动能力，另外，能够更可靠地抑制由写入动作所致的选择晶体管10B的特性变动。
因此，根据本实施方式，例如，即使在对存储晶体管10A和选择晶体管10B施加相同电压而流过漏极电流的情况下，也能够使存储晶体管10A中的写入动作完成而使其转变为电阻体状态。另外，能使选择晶体管10B的写入动作不完成，而使选择晶体管10B维持初始的半导体状态。当在存储晶体管10A的写入动作完成的时点将漏极电流切断时，能够仅使存储晶体管10A转变为电阻体状态。
在此，说明各晶体管10A、10B的具体结构。
存储晶体管10A具有：活性层7A，其由氧化物半导体膜形成；栅极电极3A；栅极绝缘膜5，其位于活性层7A与栅极电极3A之间；源极电极9sA，其以与活性层7A的一部分接触的方式配置；以及漏极电极9dA，其以与活性层7A的另一部分接触的方式配置。在从基板1的法线方向看时，活性层7A的至少一部分以隔着栅极绝缘膜5与栅极电极3A重叠的方式配置。此外，只要活性层7A与源极电极9sA及漏极电极9dA是电连接的即可，也可以不直接接触。活性层7A中的与源极电极9sA接触的区域(或者电连接的区域)称为“源极接触区域”，与漏极电极9dA接触的区域(或者电连接的区域)称为“漏极接触区域”。在从基板1的法线方向看时，隔着栅极绝缘膜5与栅极电极3A重叠且活性层7A中的位于源极接触区域与漏极接触区域之间的区域为沟道区域7cA。在本申请说明书中，将沟道区域7cA的沟道方向的长度称为沟道长度L1，将沟道区域7cA的与沟道方向正交的方向的长度称为沟道宽度W1。
在本实施方式中，整个活性层7A与栅极电极3A重叠，活性层7A与源极电极9sA及漏极电极9dA直接接触。在这种情况下，存储晶体管10A的沟道长度L1与从基板1的法线方向看时活性层7A上的源极电极9sA与漏极电极9dA的间隙部分的沟道方向的长度相当。沟道宽度W1与上述间隙部分的与沟道方向正交的方向的长度相当。
另外，在图示的例子中，在从基板1的法线方向看时，漏极电极9dA和源极电极9sA中的一方电极(在此为漏极电极9dA)在活性层7A上具有凹部，另一方电极(在此为源极电极9sA)在漏极电极9dA的凹部内与漏极电极9dA之间空开间隔配置。因此，位于源极电极9sA和漏极电极9dA之间的沟道区域7cA具有U字形状。在这种情况下，如图2(b)所示，位于源极电极9sA与漏极电极9dA之间的间隙部分的宽度是沟道长度L1。另外，沟道区域7cA中的离源极电极9sA的距离与离漏极电极9dA的距离相等的线的长度(源极电极9sA与漏极电极9dA在活性层7A上的相隔距离的2等分点相连而成的线的长度)是沟道宽度W1。
选择晶体管10B具有：活性层7B，其与活性层7A由共同的氧化物半导体膜形成；栅极电极3B；栅极绝缘膜5，其位于活性层7B与栅极电极3B之间；源极电极9sB，其以与活性层7B的一部分接触的方式配置；以及漏极电极9dB，其以与活性层7A的另一部分接触的方式配置。在从基板1的法线方向看时，栅极电极3B以与活性层7B的至少一部分重叠的方式配置。与上述的存储晶体管10A同样地，活性层7B具有与源极电极9sB接触(或者电连接)的源极接触区域、与漏极电极9dB接触(或者电连接)的漏极接触区域以及沟道区域7cB。沟道区域7cB是从基板1的法线方向看时隔着栅极绝缘膜5与栅极电极3B重叠且活性层7B中的位于源极接触区域与漏极接触区域之间的区域。在图示的例子中，选择晶体管10B的沟道长度L2是活性层7B上的源极电极9sB与漏极电极9dB的间隙部分的沟道方向的长度，沟道宽度W2是间隙部分的与沟道方向正交的方向的长度。
在本实施方式中，存储晶体管10A的沟道区域7cA是U字形状，选择晶体管10B的沟道区域7cB是矩形。由此，在存储晶体管10A中，能够将由写入电流产生的焦耳热更高效地用于沟道区域7cA的低电阻化(写入)。另外，无需增大活性层7A的大小，就能够将沟道宽度W1扩大。也就是说，能够容易地实现上述的(3)的关系。因此，能够进一步扩大存储晶体管10A与选择晶体管10B的写入速度的差。因此，能够更可靠地抑制由于向存储晶体管10A写入而导致的选择晶体管10B的特性变动。
在本实施方式中，存储晶体管10A和选择晶体管10B的栅极电极3A、3B是由共同的栅极用导电膜形成的。另外，存储晶体管10A的栅极绝缘膜5延伸设置至选择晶体管10B，也作为选择晶体管10B的栅极绝缘膜发挥功能。存储晶体管10A和选择晶体管10B的源极电极9sA、9sB和漏极电极9dA、9dB是由共同的源极用导电膜形成的。由此，能够利用共同的工艺形成选择晶体管10B和存储晶体管10A，因此，能够减少制造工序数。
此外，在图2所示的例子中，存储晶体管10A的沟道区域7cA的平面形状是U字形，但也可以是矩形。同样地，选择晶体管10B的沟道区域7cB的平面形状是矩形，但也可以是U字形。不过，通过将沟道区域7cB的形状设为U字形，可能会促进沟道区域7cB的低电阻化。因此，例如，需要使沟道长度L2比沟道长度L1长得多，抑制选择晶体管10B中的写入反应。
另外，存储晶体管10A和选择晶体管10B不限于底栅结构，也可以具有顶栅结构。不过，当存储晶体管10A和选择晶体管10B具有同样的结构时，能够利用共同的工艺形成这些晶体管10A、10B，因此，能够减少制造工序数。
成为存储晶体管10A和选择晶体管10B的活性层7A、7B的氧化物半导体膜例如是In-Ga-Zn-O系半导体膜。在此，In-Ga-Zn-O系半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga和Zn的比例(组分比)不限于本实施方式，包含例如In:Ga:Zn＝2:2:1、In:Ga:Zn＝1:1:1、In:Ga:Zn＝1:1:2等。在本实施方式中，活性层7A、7B也可以是以例如In:Ga:Zn＝1:1:1的比例含有In、Ga、Zn的In-Ga-Zn-O系半导体层。
具有In-Ga-Zn-O系半导体层的TFT(ThinFilmTransistor：薄膜晶体管)具有高迁移率(与a-SiTFT相比超过20倍)和低漏电流(与a-SiTFT相比不到100分之1)。如果使用具有In-Ga-Zn-O系半导体层的TFT，则能大幅削减显示装置的消耗功率。
In-Ga-Zn-O系半导体可以是非晶态的，也可以包含结晶质部分。作为结晶质In-Ga-Zn-O系半导体，也可以使用c轴与层面大致垂直地取向的结晶质In-Ga-Zn-O系半导体。这样的In-Ga-Zn-O系半导体的结晶结构例如已公开于特开2012-134475号公报。为了参考，本申请说明书援引特开2012-134475号公报的全部公开内容。
作为氧化物半导体膜，也可以是取代In-Ga-Zn-O系半导体而使用能利用焦耳热产生低电阻化的其它半导体膜。可以使用含有例如NiO、SnO2、TiO2、VO2、In2O3、SrTiO3的半导体膜。或者，还能够使用Zn-O系半导体(ZnO)、In-Zn-O系半导体(IZO(注册商标))、Zn-Ti-O系半导体(ZTO)、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O系半导体等。而且，还可以使用向这些氧化物半导体添加了各种杂质而成的膜。
(存储单元101的动作)
接着，参照图3～12来说明存储单元101单体的动作。
例如对半导体状态(初始状态)分配逻辑值“0”，对电阻体状态分配逻辑值“1”。由此，存储晶体管10A能用作构成非易失性存储阵列所包含的存储单元101的晶体管的一部分(存储元件)。
以下，说明使用了存储晶体管10A的存储单元101的构成和动作的一例。
图3示出多个选择晶体管10B相互并联电连接的构成例。图3(a)示出2个选择晶体管10B_1和10B_2并联电连接且选择晶体管10B_1和10B_2的源极电极接地的例子。
本实施方式的存储单元101包含多个选择晶体管10B。多个选择晶体管10B相互并联电连接。如图3(a)所示，存储单元101例如包含2个选择晶体管10B_1和10B_2。它们相互并联电连接，共用同一栅极控制线11G。经由栅极控制线11G对选择晶体管10B_1和10B_2施加共同的栅极-源极间电压Vgst。另外，选择晶体管10B_1与存储晶体管10A串联电连接，选择晶体管10B_2与存储晶体管10A串联电连接。在本实施方式中，示出选择晶体管10B_1和10B_2的源极电极接地的例子，当然只要固定为基准电压Vss即可。
在图3(a)所示的存储单元101中，经由栅极控制线10G对选择晶体管10B_1和10B_2施加共同的栅极-源极间电压Vgst使其成为导通状态。由此，能进行向存储晶体管10A的写入动作。通过对存储晶体管10A施加栅极-源极间电压gsm，存储晶体管10A成为导通状态。然后，通过对存储晶体管10A施加漏极电压(写入电压)Vpp，存储晶体管10A中会流过漏极电流Ids。由此，存储晶体管10A的沟道区域中产生焦耳热，存储晶体管10A成为电阻体状态。对该状态例如分配逻辑值“1”。
另外，经由栅极控制线10G对选择晶体管10B_1和10B_2施加共同的栅极-源极间电压Vgst使其成为导通状态。由此，能进行存储晶体管10A的读出动作。对存储晶体管10A施加存储晶体管10A不会成为导通状态的程度的低电平的栅极电压。
在该状态下施加了读出漏极电压(读出电压)Vdr时，如果存储晶体管10A是半导体状态(初始状态)，则存储晶体管10A中不会流过漏极电流Ids，选择晶体管10B_1和10B_2中也不会流过电流。另一方面，如果存储晶体管10A是电阻体状态，则存储晶体管10A中会流过与读出漏极电压Vdr相应的漏极电流Ir，选择晶体管10B_1和10B_2中也会流过电流。
这样，选择晶体管10B_1和10B_2是作为用于选择写入或者读出对象的存储晶体管10A的用途来使用的。
在此，示出各晶体管的沟道长度和沟道宽度的典型例。存储晶体管10A的沟道长度L1例如设定为4μm，存储晶体管10A的沟道宽度W1例如设定为14μm。另外，各选择晶体管10B的沟道长度L2例如设定为6μm，选择晶体管10B的沟道宽度W2例如设定为10μm。通过这样将设计值最佳化，上述的(1)～(5)所示的关系均会满足。其结果是，能够进一步扩大存储晶体管10A与选择晶体管10B_1及10B_2的写入速度的差，且能够更可靠地抑制由于向存储晶体管10A写入而导致的选择晶体管10B_1和10B_2的特性变动。
此外，只要满足上述的(1)～(5)所示的至少1个关系即可，各晶体管的沟道长度和沟道宽度的大小能根据设计规格等适当变更。另外，选择晶体管10B_1和10B_2不需要具有共同的沟道长度和沟道宽度，能分别独立设计。
图3(b)示出3个选择晶体管10B_1、10B_2和10B_3并联电连接且选择晶体管10B_1、10B_2和10B_3的源极电极接地的例子。在图3(b)所例示的构成中，也与图3(a)的构成同样地，经由栅极控制线10G对3个选择晶体管10B施加共同的栅极-源极间电压Vgst。由此，选择晶体管10B_1、10B_2和10B_3成为导通状态，能进行存储晶体管10A的写入或者读出动作。
可以想到选择晶体管的数量越增加，则越容易实现特别是上述的(4)和(5)所示的关系。从这样的观点出发，优选在存储单元101中不是设置2个而是设置3个以上的选择晶体管。而且，更优选设置例如4个以上的选择晶体管。
图3(c)示出并联电连接的2个选择晶体管10B_1和10B_2存在于高电位(Vpp)侧，存储晶体管10A的源极电极接地的例子。在图3(c)所例示的构成中，经由栅极控制线10G对选择晶体管10B_1和10B_2施加共同的栅极-源极间电压Vgst使其成为导通状态。由此，能进行存储晶体管10A的写入或者读出动作。不过，为了提高写入速度，优选将存储晶体管10A的漏极-源极间电压Vds设定得较高。从这样的观点出发，如图3(a)和(b)所示，更优选在接地(GND)侧配置选择晶体管的构成。
在此，参照图4和5来说明向存储晶体管10A的写入动作的详细情况。
图4分成4种情形示意性示出对存储晶体管10A的各端子施加的电压Vdp、Vgp、Vsp的电压波形的典型例。另外，图5示出对源极电极接地的存储晶体管10A的各端子施加的电压的关系。
如图5(a)所例示的那样，对存储晶体管10A的源极电极施加规定的基准电压Vss。此外，在图5(a)的例示中，存储晶体管10A的源极电极是接地的，基准电压Vss成为接地电平。对存储晶体管10A的漏极电极施加规定的写入漏极电压Vds，对存储晶体管10A的栅极电极施加规定的写入栅极电压Vgs。在此，将写入漏极电压Vds的施加期间与写入栅极电压Vgs的施加期间重复的期间称为写入期间Tpp。
在图4(a)～(d)所示的4种情形中，均对存储晶体管10A的漏极-源极间施加电压Vds(＝Vdp-Vsp)，对存储晶体管10A的栅极-源极间施加电压Vgs(＝Vgp-Vsp)。处于初始状态的存储晶体管10A为导通状态，在写入期间Tpp中，漏极-源极间流过写入电流Ipp。此外，如上所述，源极电压Vsp是接地电平的电压。
当存储晶体管10A的漏极-源极间流过写入电流Ipp时，会产生由漏极-源极间的电压Vds与写入电流Ipp的积表示的写入功率Pw(＝Vds×Ipp)。该功率在活性层7A的沟道区域中被消耗，而产生与写入功率Pw相应的焦耳热，沟道区域被加热。其结果是，存储晶体管10A从初始状态变为电阻体状态。
在此，在提供了写入栅极电压Vgs的情况下，写入漏极电压Vds为(Vgs-Vthm)以上，存储晶体管10A成为饱和区域中的驱动状态。写入电流Ipp由下述的式1和式2近似地给出，在所提供的栅极-源极间电压Vgs时为最大。
Ipp＝(1/2)×βm×(Vgs-Vthm)2(式1)
βm＝μm×COXm×Wm/Lm(式2)
在式1和式2中，βm、Vthm、μm、COXm、Wm、Lm分别是存储晶体管10A的跨导、存储晶体管10A的阈值电压、活性层7A的迁移率、栅极绝缘膜5的静电电容、存储晶体管10A的沟道宽度、存储晶体管10A的沟道长度。
另外，如图5(b)所示，在提供了写入电压Vpp的情况下，通过使Vpp＝Vgs＝Vds，能得到最大的写入功率Pw，能进行高效的写入动作。
通过在预先使基板温度上升后的状态下施加写入电压Vpp，能够削减温度上升所需要的功率。另外，能够使到达活性层的状态变化所需要的温度的速度加快，更高速地进行写入，能够以更低的写入电压进行写入。
在此，将写入电流Ipp除以沟道宽度Wμm而得到的Ipp/W表示每单位沟道宽度(1μm)的漏极电流的值，称为“单位漏极电流”。当将活性层7A的厚度设为恒定时，单位漏极电流(单位:A/μm)与漏极电流的电流密度(单位:A/m2)处于正比关系。通过增大单位漏极电流(单位:A/μm)，漏极电流的电流密度(单位:A/m2)会变大。在本实施方式中，写入动作时的单位漏极电流例如设为20～1000μA/μm程度，写入时间例如设为10微秒～500毫秒程度。写入时的栅极电压Vgs设定为例如大于0V且200V以下，优选30V以上100V以下。写入时的漏极电压Vds设定为例如大于0V且200V以下，优选30V以上100V以下。不过，写入时的电压Vgs、Vds不限于上述范围，为了流过所希望的单位漏极电流而能适当设定。另外，写入动作时的单位漏极电流和写入时间也不限于上述的数值范围。单位漏极电流和写入时间能依赖于活性层7A所使用的金属氧化物半导体的种类、厚度、存储晶体管10A的元件结构等而变化。
在此，关于写入功率Pw的注意事项如下所示。
在决定写入功率Pw时，为使沟道区域的溶断或者构成活性层的元素的电子迁移不会导致产生断线，将沟道区域的温度设为足够低的温度。为使活性层的化学组分比变化，沟道区域的温度能设为例如200℃～900℃程度。
接着，说明从存储晶体管10A的读出动作的详细情况。
图6(a)示出写入前(半导体状态)和写入后(电阻体状态)的栅极电压Vgs与漏极电流Ir的关系。图6(b)示出写入后(电阻体状态)的漏极电压Vds与漏极-源极间的电阻及漏极电流Ir的关系。
如图6(a)和(b)所例示的那样，在读出时对存储晶体管10A的源极电极施加规定的基准电压Vss。此外，在图6(a)和(b)的例示中，存储晶体管10A的源极电极是接地的，基准电压Vss为接地电平。对存储晶体管10A的漏极电极施加规定的读出漏极电压Vd，对存储晶体管10A的栅极电极施加规定的读出栅极电压Vg。由此，对存储晶体管10A的漏极-源极间施加电压Vd(＝Vd-Vss)，对存储晶体管10A的栅极-源极间施加电压Vg(＝Vg-Vss)。
在此，电压Vg设定为比存储晶体管10A处于写入动作前的半导体状态时的阈值电压Vth低的电压。典型地，能将读出栅极电压Vg设定为“-10V”。在存储晶体管10A为半导体状态时，存储晶体管10A为截止状态。其结果是，即使漏极-源极间施加了电压Vd，也不会流过读出电流Ir，或者即使是流过读出电流Ir，其也会非常微小。
而另一方面，在存储晶体管10A为电阻体状态时，存储晶体管10A的漏极-源极间的电流电压特性不依赖于读出栅极电压Vg，而表现出欧姆特性。因此，漏极-源极间流过与电压Vd及电阻特性相应的读出电流Ir。这样，通过检测存储晶体管10A的漏极-源极间是否流过读出电流Ir或者读出电流Ir的值的大小关系，能够容易地判别存储晶体管10A的状态是半导体状态和电阻体状态中的哪一种。
图6(a)的横轴表示栅极电压Vgs，纵轴表示漏极电流Ir。此外，纵轴是对数显示。如图6(a)所示，在写入前(半导体状态中)，由栅极电压Vg控制沟道区域内的载流子浓度。这样，存储晶体管10A的漏极-源极间的电流电压特性依赖于读出栅极电压Vg，表现出晶体管特性。
而另一方面，在写入后(电阻体状态中)，沟道区域内的载流子浓度维持高的状态，无法由栅极电压Vg控制。读出电流Ir的值不依赖于栅极电压Vg，而大致恒定。这样，存储晶体管10A的漏极-源极间的电流电压特性表现出欧姆特性。
在图6(a)的例子中，读出栅极电压Vg是负电压(-10V)，处于半导体状态的存储晶体管10A为截止状态。此时可知，在半导体状态与电阻体状态之间能得到108程度的读出电流比。因此，能够容易地判别存储晶体管10A的状态是半导体状态和电阻体状态中的哪一种。
图6(b)的横轴表示漏极电压Vds，纵轴表示漏极电流Ir和源极漏极间电阻。如图6(b)所示，在写入后的半导体状态中，漏极电压Vds与读出漏极电流Ir的关系表现出近似于大致直线的欧姆特性。另外，漏极-源极间的电阻(从电流电压特性得到的微分电阻)不依赖于漏极电压Vds，而大致恒定，虽然能够确认到一些变化，但不会看到大的变化。这样，在写入后的半导体状态中，晶体管特性没有得到确认。
如上所述，在电阻体状态的存储晶体管10A中，沟道区域的导电率不由栅极电压控制。其结果是，即使在施加了与通常的MOS晶体管会成为截止状态的电压相当的栅极-源极间电压的情况下，沟道区域中也会持续流过电流。另外，读出漏极电流Ir的电流电压特性与MOS晶体管的该特性相比表现出显著的线性，即，表现出接近欧姆特性的特性。
(存储晶体管10A的电特性)
在此，参照图7～图12来说明存储晶体管10A的电特性。
作为存储晶体管10A，制作了将In-Ga-Zn-O系半导体用作氧化物半导体的n沟道型的薄膜晶体管，测定了写入前和写入后的电特性。测定所使用的存储晶体管10A的沟道长度L1设为4μm，沟道宽度W1设为20μm，活性层(氧化物半导体层)7A的厚度设为20～100nm，沟道区域7cA的平面形状设为矩形或者U字形。
存储晶体管10A在刚刚制造出之后(初始状态)，与通常的薄膜晶体管同样地表现出晶体管特性。即，漏极电流Ids(从漏极电极流到源极电极的电流)依赖于栅极电压Vgs(以源极电极为基准施加到栅极电极的电压)和漏极电压Vds(以源极电极为基准施加到漏极电极的电压)中的每一种电压而变化。
图7(a)是示出存储晶体管10A的初始状态时的在Vds＝0.1V和Vds＝10V的情况下的Ids-Vgs特性的图。图7(b)是示出在存储晶体管10A的初始状态中使Vgs从0到7V每次变化1V的情况下的Ids-Vds特性的图。此外，图7(a)和(b)中的漏极电流Ids的值示出单位漏极电流的值。
从图7(a)和(b)可以明确，在初始状态的存储晶体管10A中，栅极电压Vgs为约0.5V以下的范围(特定电压范围)，且在漏极电压Vds为0.1V以上10V以下的范围中，单位漏极电流极其微小(例如1×10-14A/μm以下)。这实质上是截止状态。当栅极电压Vgs大于上述特定电压范围时，随着栅极电压Vgs的增加，漏极电流Ids也会增加(图7(a))。另外，随着漏极电压Vds的增加，漏极电流Ids也会增加(图7(b))。
对这样的初始状态的存储晶体管10A进行了写入动作，并调查了写入后的电特性。在此，对存储晶体管10A施加漏极电压Vds:24V、栅极电压Vgs:30V进行了写入。写入期间Tpp(漏极电流Ids的通电时间)设为100毫秒。
图8(a)是示出存储晶体管10A的写入动作后的在Vds＝0.1V和Vds＝10V的情况下的Ids-Vgs特性的图。图8(b)是示出在存储晶体管10A的写入动作后使Vgs从0到7V每次变化1V的情况下的Ids-Vds特性的图。
另外，图9是为了比较写入前后的电特性而将写入前(初始状态)和写入后的存储晶体管10A在Vgs＝0V的情况下的原点附近的Ids-Vds特性放大示出的图。线R1表示写入前的Ids-Vds特性，线T1表示写入后的Ids-Vds特性。
图10是将写入前后的存储晶体管10A的Ids-Vgs特性重叠示出的图。线T2和T3分别表示Vds为0.1V和10V时的写入前的Ids-Vgs特性。线R2和R3分别表示Vds为0.1V和10V时的写入后的Ids-Vgs特性。
图11是示出写入前后的存储晶体管10A的从Ids-Vds特性得到的微分电阻(dVds/dIds，单位:Ωμm)与漏极电压Vds的关系的图。线T4、T5分别表示栅极电压Vgs为0V和7V时的写入前的dVds/dIds与Vds的关系。线R4、R5分别表示栅极电压Vgs为0V和7V时的写入后的dVds/dIds与Vds的关系。
从图8(a)和(b)可以明确，在写入后的存储晶体管10A中，漏极电流Ids几乎不依赖于栅极电压Vgs，主要依赖于漏极电压Vds而变化。如果漏极电压Vds是恒定的，则漏极电流Ids是大致恒定值。另外，Ids-Vds特性的各栅极电压Vgs的IV曲线与栅极电压Vgs无关，是大致直线状，且通过原点(Ids＝0A/μm，Vds＝0V)。即可知，写入后的存储晶体管10A是呈现出欧姆特性的电阻体。原点的微分电阻(dVds/dIds)是既不是无限大也不是0的有限值。
在初始状态的存储晶体管10A中，若漏极电压Vds设为恒定，则漏极电流Ids较大地依赖于栅极电压Vgs而变化。另外，在栅极电压Vgs处于特定电压范围内(例如约0.5V以下)的情况下，几乎不会流过漏极电流Ids，实质上是截止状态。而另一方面，在写入后，若漏极电压Vds设为恒定，则与栅极电压Vgs无关，而流过恒定的漏极电流Ids。在栅极电压Vgs处于特定电压范围内的情况下，如果漏极电压是例如0.1V以上10V以下的范围，则单位漏极电流为1×10-11A/μm以上。
这样，在存储晶体管10A中，在半导体状态时，在漏极电压的绝对值为0.1V以上10V以下的范围内，存在单位漏极电流Ids/W1的绝对值为例如1×10-14A/μm以下的栅极电压的电压范围。在变为电阻体状态后，在漏极电压的绝对值为0.1V以上10V以下的范围内，即使是在将栅极电压设定为上述的电压范围内的情况下，单位漏极电流Ids/W1的绝对值也会与漏极电压相应地变化，成为例如1×10-11A/μm以上的值。
而且，从图11可知，初始状态时的微分电阻dVds/dIds根据栅极电压Vgs而变化。而另一方面，写入后的微分电阻dVds/dIds不会根据栅极电压Vgs而变化。
存储晶体管10A的电特性是存储晶体管10A所产生的焦耳热越大则越容易变化。例如，当增大写入时的单位漏极电流Ids时，能够产生更大的焦耳热。
图12示出写入时间(单位:毫秒)与单位漏极电流(单位:A/μm)的关系的一例。从图12可知，单位漏极电流越大，则焦耳热越大，越能够缩短写入时间。
写入时的单位漏极电流能够通过提高写入时的栅极电压Vgs来使其增加，或者从上述的式1和式2可知能够通过提高栅极绝缘膜5的容量来使其增加。不过，写入时的栅极电压Vgs设定为低于栅极绝缘膜5的绝缘击穿电压的值。因此，为使写入时的栅极电压Vgs进一步提高，优选提高栅极绝缘膜5的绝缘击穿电压。从这样的观点出发，在本实施方式中，对栅极绝缘膜5使用相对介电常数高的材料，增大了容量。作为相对介电常数高的绝缘材料，可以使用例如氮化硅膜(SiN)或者氧化氮化硅膜(SiNO)。它们的相对介电常数高于氧化硅膜(SiO2)的相对介电常数。另外，除了选择介电常数大的材料以外，也可以另行或者与其同时增大栅极绝缘膜5的厚度，从而将施加到栅极绝缘膜5的电场强度抑制得较低。由此，能够降低栅极绝缘膜5的绝缘击穿电压。此外，当作为相对介电常数高的绝缘膜而通过CVD法形成氮化硅膜(SiN)、氮化氧化硅膜(SiON)时，这些膜中会含有氢。因此，当SiN膜或者SiON膜与作为活性层7A的氧化物半导体层接触时，有可能氢与氧化物半导体的氧发生反应，结果导致活性层7A接近导电体。因此，为使活性层7A与氮化硅膜(SiN)、氧化氮化硅膜(SiNO)不直接接触，也可以在它们之间插入膜中的氢浓度低的氧化硅膜(SiO2)或者氮化氧化硅膜(SiON)。
(具备存储单元101的非易失性存储阵列1001)
参照图13来说明非易失性存储阵列1001。
图13示出多个存储单元101配置于行方向和列方向的非易失性存储阵列1001的构成例。非易失性存储阵列1001典型的是具备多个存储单元101、第1多个字线PL、第2多个字线WL、多个位线BL、位线电压控制电路102、位线解码器103、字线解码器104、写入电压控制电路105以及传感放大电路106。
在非易失性存储阵列1001中，存储单元101具有与图3(a)所示的存储单元101相同的构成。k个存储单元101配置于列方向，l个存储单元101配置于行方向。即，多个存储单元101配置为k×l的矩阵状。
第1多个字线PL包含k条字线PLn(n＝0，1，…，k-1)，第2多个字线WL包含k条字线WLn(n＝0，1，…，k-1)。另外，多个位线BL包含l条位线BLn(n＝0，1，…，l-1)。
配置于同一行的存储单元101中的存储晶体管10A的栅极电极经由与各行对应的字线PLn连接到写入电压控制电路105。另外，配置于同一行的存储单元101中的2个选择晶体管10B的栅极电极经由与各行对应的字线WLn连接到字线解码器104。另外，配置于同一列的存储单元101中的存储晶体管10A的漏极电极经由与各列对应的位线BLn连接到位线解码器103和传感放大电路106。另外，存储单元101中的各选择晶体管的源极电极连接到基准电压线(未图示)。此外，如上所述，在本实施方式中，基准电压为接地电平的电压。
位线电压控制电路102生成写入时和读出时所需要的写入电压Vpp和读出漏极电压Vdr(读出所需要的电压)，将所生成的电压供应到位线解码器103。
位线解码器103将从外部输入的地址解码，选择与作为写入或者读出对象的1个或者多个存储单元101连接的1个或者多个位线BL。位线解码器103将写入电压Vpp或者读出漏极电压Vdr施加到已选择的位线BLn，将非选择位线电压(例如，基准电压Vss)施加到未选择的位线BLn。
字线解码器104将从外部输入的地址解码，选择与作为写入对象的1个或者多个存储单元101连接的1个或者多个字线WL。另外，选择与作为读出对象的1个或者多个存储单元101连接的1个字线WL。字线解码器104控制各字线WL使已选择的存储单元101中的选择晶体管10B导通，使未选择的存储单元101中的选择晶体管10B截止。具体地说，字线解码器104对与已选择的存储单元101连接的字线WLn施加选择晶体管10B会导通的高电平的栅极电压(例如，写入电压Vpp)。另外，字线解码器104对未选择的其余的字线WLn施加选择晶体管10B会截止的低电平的电压VL。
写入电压控制电路105将从外部输入的地址解码，选择与作为写入对象的1个或者多个存储单元101连接的1个或者多个字线PLn。写入电压控制电路105在写入时，将写入栅极电压(例如，写入电压Vpp)施加到已选择的字线PLn，将低电平的电压VL施加到未选择的字线PLn。
另外，写入电压控制电路105在读出时，将存储晶体管10A不会成为导通状态的低电平的电压VL(例如，读出漏极电压Vdr)施加到所有字线PLn。
传感放大电路106典型的是具备与位线BL的总数l相同的传感放大器。传感放大电路106检测从已选择的位线BLn经由位线解码器103流到作为读出对象的存储单元101的读出电流Ir。然后，判别作为读出对象的存储单元101中的存储晶体管10A的状态是半导体状态(初始状态)和电阻体状态中的哪一种。
此外，传感放大电路106所包含的传感放大器典型的是检测读出电流Ir的电流传感式，但也可以是检测读出的电流路径上的节点电压的电压传感式。另外，也可以取代经由位线BLn与位线解码器103连接的电路构成，而采用传感放大电路106与按每列独立设置的基准电压线VSL连接的电路构成。
此外，在图13所示的非易失性存储阵列1001中，位线电压控制电路102、位线解码器103、字线解码器104以及写入电压控制电路105分别作为独立的电路来构成，但本发明不限于此。例如，位线电压控制电路102和位线解码器103也可以由用于控制位线的1个电路(位线控制电路)构成，且字线解码器104和写入电压控制电路105也可以由用于控制字线的1个电路(字线控制电路)构成。而且以上所有的电路所具有的功能也可以安装于1个电路。
接着，说明非易失性存储阵列1001的写入和读出动作的典型例。
在写入时，位线解码器103对已选择的存储单元101的位线BLn施加写入电压Vpp。字线解码器104和写入电压控制电路105将与写入电压Vpp相同电平的电压分别施加到字线WLn和字线PLn。此外，未选择的位线BLn是悬浮状态(高阻抗状态)，对未选择的字线PLn和WLn施加低电平的电压VL。此外，也可以对未选择的字线PL施加与写入电压Vpp相同电平的电压。
如上所述，在写入对象的存储单元101中，按照上述的向存储晶体管10A的写入动作，进行向存储晶体管10A的写入动作。
在读出时，位线解码器103将读出所需要的电压施加到已选择的位线BLn，字线解码器104将高电平的电压施加到已选择的字线WLn。另外，写入电压控制电路105将存储晶体管不会导通的低电平的电压VL施加到所有字线PLn。
在读出对象的存储单元101中的存储晶体管10A为电阻体状态时，存储晶体管10A具有导电性，因此，即使对字线PLn施加了低电平的电压VL，电流也会经由位线BLn流到存储晶体管10A。
另一方面，在读出对象的存储单元101中的存储晶体管10A为半导体状态，即维持初始状态时，在对字线PLn施加了低电平的电压VL的情况下，存储晶体管10A成为截止状态，电流不会经由位线BLn流到存储晶体管10A。
这样，通过利用传感放大器检测读出电流的差异，能够检测出各存储单元101的存储状态。
为了防止由写入所致的选择晶体管10B的特性劣化，优选除了上述的(1)～(5)所示的关系以外，还满足以下的(6)和(7)所示的至少1个关系。
(6)各选择晶体管10B的栅极-源极间电压与存储晶体管10A的栅极-源极间电压相等或者是其以上。
(7)各选择晶体管10B的阈值电压与存储晶体管10A的阈值电压相等或者是其以上。
此外，优选存储单元101中的选择晶体管是由多个构成，但只要满足上述(1)～(7)所示的关系，则也可以是单个。
(第2实施方式)
参照图14来说明第2实施方式。
图14示出多个存储单元101配置于行方向的非易失性存储阵列2001的构成例。在本实施方式的非易失性存储阵列2001中，存储单元101具有与图3(a)所示的存储单元101相同的构成。在行方向仅配置l个存储单元101。其它构成与第1实施方式的非易失性存储阵列1001的构成是相同的。因此，省略各构成的详细说明。
在此，说明非易失性存储阵列2001的写入和读出动作的典型例。
在写入时，位线解码器103对已选择的存储单元101的位线BLn施加写入电压Vpp。字线解码器104和写入电压控制电路105将与写入电压Vpp相同电平的电压分别施加到字线WL和字线PL0。此外，未选择的位线BLn是悬浮状态(高阻抗状态)。
如上所述，在写入对象的存储单元101中，按照上述的向存储晶体管10A的写入动作，进行向存储晶体管10A的写入动作。
在读出时，位线解码器103将读出所需要的电压施加到已选择的位线BLn，字线解码器104将高电平的电压施加到字线WL。另外，写入电压控制电路105将存储晶体管不会导通的低电平的电压VL施加到字线PL0。
在读出对象的存储单元101中的存储晶体管10A为电阻体状态时，存储晶体管10A具有导电性，因此，即使对字线PL0施加了低电平的电压VL，电流也会经由位线BLn流到存储晶体管10A。
另一方面，在读出对象的存储单元101中的存储晶体管10A为半导体状态，即维持初始状态时，在对字线PL0施加了低电平的电压VL的情况下，存储晶体管10A成为截止状态，电流不会经由位线BLn流到存储晶体管10A。
这样，通过利用传感放大器检测读出电流的差异，能够检测出各存储单元101的存储状态。
(第3实施方式)
参照图15来说明第3实施方式。
图15示出多个存储单元101配置于列方向的非易失性存储阵列3001的构成例。在本实施方式的非易失性存储阵列3001中，存储单元101具有与图3(a)所示的存储单元101相同的构成。k个存储单元101仅配置于列方向。另外，存储单元101所包含的存储晶体管10A的栅极电极经由共同的字线PL连接到写入电压控制电路105。除了位线解码器以外，其它构成与第1实施方式的非易失性存储阵列1001的构成是相同的。因此，省略各构成的详细说明。此外，不存在位线解码器的原因是，由于仅存在1个位线BL，因此不需要根据从外部输入的地址，从多个位线BLn中选择特定的位线BLn。
在此，说明非易失性存储阵列3001的写入和读出动作的典型例。
在写入时，位线电压控制电路102对位线BL0施加写入电压Vpp。字线解码器104和写入电压控制电路105将与写入电压Vpp相同电平的电压分别施加到字线WLn和字线PL。此外，对未选择的WLn施加低电平的电压VL。
如上所述，在写入对象的存储单元101中，按照上述的向存储晶体管10A的写入动作，进行向存储晶体管10A的写入动作。
在读出时，位线解码器103将读出所需要的电压施加到位线BL，字线解码器104将高电平的电压施加到已选择的字线WLn。另外，写入电压控制电路105将存储晶体管不会导通的低电平的电压VL施加到字线PL。
在读出对象的存储单元101中的存储晶体管10A为电阻体状态时，存储晶体管10A具有导电性，因此，即使对字线PL施加了低电平的电压VL，电流也会经由位线BL流到存储晶体管10A。
另一方面，在读出对象的存储单元101中的存储晶体管10A为半导体状态，即维持初始状态时，在对字线PL施加了低电平的电压VL的情况下，存储晶体管10A成为截止状态，电流不会经由位线BL流到存储晶体管10A。
这样，通过利用传感放大器检测读出电流的差异，能够检测出各存储单元101的存储状态。
(第4实施方式)
参照图16来说明第4实施方式。
图16示出多个存储单元101配置于列方向的非易失性存储阵列4001的与第3实施方式不同的构成例。在本实施方式的非易失性存储阵列4001中，存储单元101具有与图3(a)所示的存储单元101相同的构成。k个存储单元101仅配置于列方向。另外，存储单元101所包含的存储晶体管10A的栅极电极经由共同的字线PL连接到写入电压控制电路105。另外，在存储单元101内的存储晶体管10A与选择晶体管10B的连接点形成内部节点，各内部节点连接到传感放大电路106。其它构成与第3实施方式的非易失性存储阵列3001的构成是相同的。因此，省略各构成的详细说明。
在此，说明非易失性存储阵列4001的写入和读出动作的典型例。
在写入时，位线电压控制电路102对位线BL0施加写入电压Vpp。字线解码器104和写入电压控制电路105将与写入电压Vpp相同电平的电压分别施加到已选择的字线WLn和字线PL。此外，对未选择的WLn施加低电平的电压VL。
如上所述，在写入对象的存储单元101中，按照上述的向存储单元10A的写入动作，进行向存储晶体管10A的写入动作。
在读出时，位线解码器103将读出所需要的电压施加到位线BL0，字线解码器104将高电平的电压施加到已选择的字线WLn。另外，写入电压控制电路105将存储晶体管不会导通的低电平的电压VL施加到字线PL。
在读出对象的存储单元101中的存储晶体管10A为电阻体状态时，存储晶体管10A具有导电性，因此，即使对字线PL施加了低电平的电压VL，电流也会经由位线BL0流到存储晶体管10A。由此，从内部节点输出接近VH的电压。
另一方面，在读出对象的存储单元101中的存储晶体管10A为半导体状态，即维持初始状态时，在对字线PL施加了低电平的电压VL的情况下，存储晶体管10A成为截止状态，电流不会经由位线BL0流到存储晶体管10A。
在存储晶体管10A为导通状态时，从内部节点输出高电平的电压VH(＝读出电压Vdr-阈值电压Vth)，在存储晶体管10A为截止状态时，从内部节点输出低电平的电压VL(基准电压Vss)。这样，通过利用传感放大器检测来自内部节点的读出电压差异，能够检测出各存储单元101的存储状态。
与例如第1实施方式的非易失性存储阵列1001那样的将位线BLn与传感放大电路连接的构成相比，在本实施方式中，能够检测VH/VL的逻辑电平，因此，能够将传感放大电路进一步简化。
(第5实施方式)
(具备存储晶体管10A的逻辑电路200)
参照图17来说明具备存储晶体管10A的逻辑电路200。
能够将单体的存储单元101容易地用作逻辑电路。初始状态(半导体状态)的存储晶体管10A进行与通常的晶体管相同的动作，因此，能用作读出电路的一部分。与如现有技术那样的简单的电阻元件不同，能够减少读出晶体管的数量。
图17(a)示出逻辑电路200的基本电路构成。图17(b)示意性示出逻辑电路200的写入动作。图17(c)示意性示出逻辑电路200的读出动作。如图17(a)所示，逻辑电路200包含存储元件300、第1选择晶体管301以及第2选择晶体管302。在逻辑电路200中，将存储晶体管10A用作存储元件300。在存储元件300、第1选择晶体管301以及第2选择晶体管302的连接点形成内部节点N。另外，第1选择晶体管301与第2选择晶体管302连接到共同的栅极控制线303且连接到基准电压Vss。图17(a)所示的基本电路构成与图3(a)所示的存储单元101的构成基本相同。
逻辑电路200作为反相电路发挥功能。这是在存储元件300即存储晶体管10A为非写入状态(半导体状态)时将逻辑电路200用作反相电路的应用例。优选选择晶体管由多个晶体管构成，但只要上述的(1)～(5)的关系哪怕是满足1个，就也可以由1个晶体管构成。此外，在图17(a)中，省略了写入和读出用的配线、周边电路等。
首先，说明逻辑电路200作为反相电路发挥功能时的动作。在本申请说明书中，将这样的动作模式称为“反相模式”。逻辑电路200除了反相模式以外还具有“存储编程模式”和“存储读出模式”。这些模式的详细情况在后面说明。
下述的表1示出各动作模式中的逻辑电路200的输入输出的关系。在此，在逻辑电路200中，栅极控制线303作为输入端子发挥功能，内部节点N作为输出端子发挥功能。输入电压WSEL(Vin)输入到输入端子，从输出端子根据各动作模式输出Vout。
[表1]
在反相模式中，存储元件300的ROMB(存储晶体管10A的栅极电压)设定为与驱动电压Vdd相同的高电平的电压。因此，存储晶体管10A成为导通状态。当作为输入电压Vin输入高电平的电压时，第1选择晶体管301和第2选择晶体管302成为导通状态，存储晶体管10A与第1选择晶体管301及第2选择晶体管302中流过漏极电流。其结果是，内部节点N成为低电位，输出电压Vout成为低电平的电压Vss。
而另一方面，当作为输入电压Vin输入低电平的电压时，第1选择晶体管301和第2选择晶体管302成为截止状态，第1选择晶体管301和第2选择晶体管302中不会流过漏极电流。其结果是，内部节点N成为高电位(Vdd-Vth)，输出电压Vout成为高电平的电压VH。输入为“高”时输出成为“低”，输入为“低”时输出成为“高”。这样，在存储晶体管10A为非写入状态(半导体状态)时，逻辑电路200的动作与通常的CMOS反相电路的动作相同。
接着，说明存储编程模式。所谓存储编程模式，是指对存储元件300(存储晶体管10A)进行编程的模式。对逻辑电路200的编程动作与上述的存储单元101的写入动作是相同的。在存储编程模式中，存储元件300的ROMB(存储晶体管10A的栅极电压)设定为与写入电压Vpp相同的高电平的电压。因此，存储晶体管10A成为导通状态。在Vin是低电平的电压VL的情况下，选择晶体管不会成为导通状态，因此，不进行向存储晶体管10A的写入(非写入)。另一方面，在Vin是高电平的电压VH的情况下，选择晶体管成为导通状态，进行向存储晶体管10A的写入(写入)。
接着，说明存储读出模式。当存储元件300(存储晶体管10A)一旦被写入后，存储晶体管10A与栅极电压无关地成为导通状态，逻辑电路200的输出始终为“高”。通过将存储元件300的ROMB(存储晶体管10A的栅极电压)固定为低电平的电压，仅未被写入的存储晶体管10A成为截止状态。按照写入到存储元件300的信息，能够将存储元件300的导通状态区别开。因此，在读出存储器存储信息(写入信息)的情况下，如果将Vin设定为高电平的电压VH，将存储元件300的ROMB(存储晶体管10A的栅极电压)设定为低电平的电压VL，则从非写入的状态的逻辑电路200输出低电平的电压VL，从写入的状态的逻辑电路200输出高电平的电压VH。
这样，如果使用逻辑电路200，则无需使用大规模的传感放大器，就能够从内部节点N直接读出存储器存储信息。
此外，逻辑电路200内的各晶体管在是CMOS晶体管的情况下，也可以是P沟道型。
(第6实施方式)
参照图18和图19来说明具备本发明的半导体装置的液晶显示装置5001。
图18是例示使用了有源矩阵基板的液晶显示装置5001的块构成的图。图19(a)～(d)是分别示出构成非易失性存储装置60a～60c的存储单元、液晶显示装置5001的像素电路、栅极驱动器76以及栅极驱动器76中的一级的构成的概略图。
液晶显示装置5001具有包含多个像素的显示部71。显示部71与有源矩阵基板的显示区域(未图示)对应。在本实施方式中，在显示部71中，多个像素电路70矩阵状排列。这些像素电路70利用源极线SL1～SLk、栅极线GL1～GLj以及辅助电容线CSL1～CSLj相互连接。
如图19(b)所示，各像素电路70具有像素用晶体管10C、液晶电容Clc、辅助电容Cs。像素用晶体管10C的源极电极与源极配线S连接，栅极电极与栅极配线G连接，漏极电极与像素电极(未图示)连接。由像素电极和共用电极COM形成了液晶电容Clc，由像素电极和电容配线CS形成了辅助电容Cs。
液晶显示装置5001还具备：与源极配线S电连接的源极驱动器75；与栅极配线G电连接的栅极驱动器76；与电容配线CS电连接的CS驱动器77；以及驱动共用电极的共用电极驱动电路74。这些驱动电路75、76、77、74与控制定时或对源极配线S、栅极配线G、电容配线CS及共用电极施加的电压的显示控制电路73以及对这些电路供应电源的电源电路(未图示)连接。而且，源极驱动器75、栅极驱动器76和显示控制电路73分别连接到非易失性存储装置60a、60b、60c。非易失性存储装置60a、60b、60c连接到共用存储器控制电路部61。
非易失性存储装置60a、60b、60c例如是第1实施方式的非易失性存储阵列2001。如图19(a)所例示的那样，存储单元例如具有与图3(a)所示的构成相同的构成。或者，如图3(b)所示，存储单元例如也可以具有并联连接的3个选择晶体管。
非易失性存储装置60a存储有显示面板的构成信息、固有ID等。这些存储于非易失性存储装置60a的信息由显示控制电路73参照，基于这些信息进行详细的显示控制方法的切换，或者进行控制参数的最佳化。另外，固有ID等能从与显示面板连接的系统侧查询，用于显示面板的判别、最佳的驱动方法的选择等。显示控制电路73基于非易失性存储装置60a所存储的信息切换用于显示控制的电路，实现最佳显示的显示控制。
非易失性存储装置60b存储有栅极驱动器的冗余救济信息等栅极驱动器的驱动所需要的构成参数的信息。同样地，非易失性存储装置60c存储有源极驱动器的冗余救济信息等源极驱动器的驱动所需要的构成参数的信息。
非易失性存储装置60a、60b、60c的至少一部分和设置在显示部71以外的电路73、74、75、76、77、61的至少一部分单片地形成于有源矩阵基板的周边区域。
在本实施方式中，例如栅极驱动器76单片地形成于有源矩阵基板。例如，如图19(c)所示，栅极驱动器76包括具有多级的移位寄存器410。在显示部71中形成有例如i行×j列的像素矩阵的情况下，以与这些像素矩阵的各行以1对1对应的方式具有i级双稳态电路。
如图19(d)所示，移位寄存器410所包含的双稳态电路(移位寄存器410中的1级的构成)具备：10个薄膜晶体管MA、MB、MI、MF、MJ、MK、ME、ML、MN和MD；以及电容器CAP1。另外，该双稳态电路具备接收第1时钟CKA的输入端子、接收第2时钟CKB的输入端子、接收第3时钟CKC的输入端子、接收第4时钟CKD的输入端子、接收置位信号S的输入端子、接收复位信号R的输入端子、接收清除信号CLR的输入端子以及输出状态信号Q的输出端子。
此外，显示控制电路73、共用电极驱动电路74、源极驱动器75和CS驱动器77的详细电路构成与公知的液晶显示装置的构成是大致同样的，因此，省略详细的说明。
(第7实施方式)
参照图20来说明将本发明应用于VLSI等集成电路的半导体装置的一例。
图20(a)和(b)是例示本实施方式的半导体装置(集成电路)6001的电路框图和示出半导体装置的一部分的截面图。
本实施方式的集成电路(VLSI)6001具有低电压核心逻辑电路51、电压转换电路和缓冲电路53、利用非易失性存储器的切换电路55等。这些电路51、53、55支撑在LSI芯片59上。切换电路55利用非易失性存储元件进行配线的切换。由此，能够进行电路的切换、功能的切换或者电路块的构成的变更。切换电路55也可以连接到例如处于LSI芯片59的外部的高电压电路、芯片间接口。
在本实施方式中，切换电路55包含作为非易失性存储元件的存储单元101。
如图20(b)所示，LSI芯片59具有LSI元件层56和覆盖LSI元件层56的层间绝缘层57。低电压核心逻辑电路51例如形成于内部。电压转换电路及缓冲电路53与切换电路55形成在层间绝缘层57上。此外，在图20(b)中，仅示出切换电路55的存储晶体管10A、配线部和接触部58的构成。选择晶体管10B也形成在层间绝缘层57上。选择晶体管10B虽然沟道长度或者沟道宽度不同，但能具有与存储晶体管10A同样的晶体管结构。
本实施方式的半导体装置不限于显示装置、集成电路。例如，存储晶体管10A和选择晶体管10B能以相对低温(例如200℃以下)制造，因此，也能应用于IC标签等。在该情况下，存储晶体管10A能用于ID的存储。而且，能够将透明的金属氧化物膜用作氧化物半导体膜，因此也能够用作面向数字标牌的大容量存储装置。除了存储装置以外，还能应用于ASIC(ApplicationSpecificIntegratedCircuit：专用集成电路)、FPGA(Field-ProgrammableGateArray：现场可编程门阵列)等可编程的逻辑电路装置。
(其它实施方式)
参照图21～24来说明图2所示的构成以外的存储晶体管10A的构成例。
为使存储晶体管10A的写入动作时的漏极电流Ids进一步增大，也可以在活性层7A的与栅极电极3A相反的一侧设置其它栅极电极18。
图21(a)和(b)是例示在活性层的上方具有上部栅极电极的存储晶体管10A的构成的俯视图和截面图。在图21中，对与图2同样的构成要素标注相同的附图标记，省略说明。此外，选择晶体管10B在沟道长度和沟道宽度上不同，但具有与图示的存储晶体管10A同样的晶体管结构。
在此例中，在活性层7A的上方，隔着层间绝缘层(在此为钝化膜11和有机绝缘膜13)设置有上部栅极电极18。上部栅极电极18以从基板1的法线方向看时与活性层7A的至少沟道区域7cA重叠的方式配置。上部栅极电极18例如可以是由与像素电极共同的透明导电膜形成的透明电极。另外，上部栅极电极18与处于活性层7A的基板1侧的栅极电极(栅极配线)3A也可以经由接触孔CH连接。由此使其它栅极电极18与栅极电极3A处于相同电位，因此，利用背栅效应能够使漏极电流Ids进一步增大。此外，图21(a)所示的例子中，将上部栅极电极18作为透明电极示出，但也可以不是透明电极。这样，通过在存储晶体管10A中设置上部栅极电极18，不使栅极电压Vgs大幅提高，就能够使焦耳热增加，缩短写入时间。此外，也可以在存储晶体管10A中设置上部栅极电极18，而在选择晶体管10B中不设置上部栅极电极18。由此，能够进一步扩大存储晶体管10A与选择晶体管10B的写入速度的差。
接着，说明在存储晶体管10A的活性层上具有作为蚀刻阻挡物的保护层的构成。
图22(a)和(b)分别是示出在存储晶体管10A的活性层上具有作为蚀刻阻挡物的保护层的构成的一例的俯视图和截面图。图22(b)所示的截面是沿着图22(a)所示的A-A’线的截面。在图22中，对与图2同样的构成要素标注相同的附图标记，省略说明。此外，虽然未图示，但选择晶体管10B在沟道长度和沟道宽度上不同，但具有与图示的存储晶体管10A同样的晶体管结构。
存储晶体管10A在活性层7A的至少沟道区域7cA上具有保护层31。活性层7A的沟道方向的宽度大于栅极电极3A的沟道方向的宽度。在此例中，保护层31以覆盖活性层7A的方式设置。在保护层31中设置有分别使活性层7A中的位于沟道区域7cA的两侧的区域露出的开口部32s、32d。源极电极9sA和漏极电极9dA形成在保护层31上和开口部32s、32d内，在开口部32s、32d内与活性层7A接触。由此，活性层7A中的与源极电极9sA接触的区域成为源极接触区域，与漏极电极9dA接触的区域成为漏极接触区域。
此外，在图22中，沟道区域7cA的平面形状是矩形，但也可以是如图2(b)所示的U字形。
接着，说明在存储晶体管10A的源极和漏极电极上具有活性层的构成。
图23(a)和(b)分别是示出在存储晶体管10A的源极和漏极电极上具有活性层的构成的一例的俯视图和截面图。图23(b)所示的截面是沿着图23(a)所示的A-A’线的截面。在图23中，对与图2同样的构成要素标注相同的附图标记，省略说明。此外，选择晶体管10B在沟道长度和沟道宽度上不同，但具有与图示的存储晶体管10A同样的晶体管结构。
在存储晶体管10A中，在覆盖栅极电极3A的栅极绝缘膜5上，分开地设置有源极电极9sA和漏极电极9dA，并在其上形成有活性层7A。活性层7A以与位于源极电极9sA和漏极电极9dA之间的栅极绝缘膜5、源极电极9sA及漏极电极9dA的上表面和侧面接触的方式配置。活性层7A中的与栅极电极3A重叠且位于与源极电极9sA的侧面接触的区域和与漏极电极9dA的侧面接触的区域之间的部分成为沟道区域7cA。
此外，在图23中，沟道区域7cA的平面形状是矩形，但也可以是如图2(b)所示的U字形。
另外，在上述各实施方式中，作为存储晶体管10A和选择晶体管10B，使用了底栅型的薄膜晶体管，但也可以是顶栅型的薄膜晶体管。
图24(a)和(b)分别是示出具有顶栅结构的存储晶体管10A的一例的截面图和俯视图。图24(a)所示的截面是沿着图24(b)所示的A-A’线的截面。在图24中，对与图2同样的构成要素标注相同的附图标记。
存储晶体管10A在基板1上具备：包含金属氧化物半导体的活性层7A；覆盖活性层7A的栅极绝缘膜5；以及配置在栅极绝缘膜5上的栅极电极3A。在它们之上形成有层间绝缘层12，在层间绝缘层12上设置有源极电极9sA、漏极电极9dA。它们在形成于层间绝缘层12的接触孔8内与活性层7A接触。此外，虽然未图示，但选择晶体管10B也可以具有同样的晶体管结构。
另外，选择晶体管10B也可以具有包含直列或者并列连接的2个以上的沟道区域的结构。在这种情况下，例如，只要存储晶体管10A的沟道长度L1小于选择晶体管10B的多个沟道区域的沟道长度中的最小值，就能得到与上述的实施方式同样的效果。或者，也可以使具有上述结构的选择晶体管10B近似成表现出与该晶体管等效的性能且具有单个沟道区域的晶体管，将近似的晶体管的沟道长度和沟道宽度作为“沟道长度L2”和“沟道宽度W2”。作为一例，只要存储晶体管10A的沟道宽度W1大于与选择晶体管10B近似的晶体管的沟道宽度，就能得到与上述的实施方式同样的效果。此外，具有等效的性能的“近似的晶体管”能从公知的关系适当求出。例如，在选择晶体管10B具有并列连接的沟道区域a和沟道区域b的情况下，当将沟道区域a和沟道区域b的沟道长度设为“沟道长度La，沟道长度Lb”，将沟道宽度设为“沟道宽度Wa，沟道宽度Wb”，将具有与该复合晶体管等效的性能的“近似的晶体管”的沟道长度设为L1’，沟道宽度设为W1’时，L1’和W1’能以满足W1’/L1’＝Wa/La+Wb/Lb的方式设定。
而且，存储晶体管10A和选择晶体管10B的沟道区域也可以具有从基板的法线方向看时沟道长度方向或者沟道宽度方向的长度不均匀的形状。在沟道长度方向的长度不均匀的情况下，也可以将沟道长度方向的长度的最小值作为“沟道长度L1、L2”。作为一例，只要存储晶体管10A的沟道长度方向的长度的最小值小于选择晶体管10B的沟道长度方向的长度的最小值，就能得到与上述的实施方式同样的效果。或者，也可以使具有上述的不均匀的形状的晶体管10A、10B近似成表现出与该晶体管等效的性能且沟道长度和沟道宽度恒定的晶体管，将近似的晶体管的沟道长度和沟道宽度作为“沟道长度L1、L2”或者“沟道宽度W1、W2”。
这样，本发明也能应用于存储晶体管10A和选择晶体管10B具有难以确定沟道长度和沟道宽度的结构的情况。在这种情况下，如上述所例示的那样，例如，只要沟道长度方向的长度的最小值、近似的晶体管的沟道长度/沟道宽度以满足与上述的实施方式同样的关系的方式设定，就能得到与上述的实施方式同样的效果。
在本实施方式的半导体装置中，利用氧化物半导体层7A所产生的焦耳热进行向存储晶体管10A的写入动作。写入动作时的沟道区域7cA的温度例如为200℃以上。在沟道区域7cA的漏极侧，也有可能进一步变高(例如250℃以上或者300℃以上)。因此，优选在存储晶体管10A的氧化物半导体层7A的上方不配置包括耐热性低的材料(软化温度:不到200℃，优选不到300℃)的层(例如有机绝缘膜)。
在图21所例示的构成中，存储晶体管10A的氧化物半导体层7A被钝化膜11和有机绝缘膜13覆盖。若该有机绝缘膜13的耐热性低，则根据写入条件等的不同，有机绝缘膜13中的位于氧化物半导体层7A上的部分有可能从钝化膜11剥离或发生变形。特别是，在有机绝缘膜13中的氧化物半导体层7A的漏极侧的端部上可能产生剥离或变形。若有机绝缘膜13产生剥离或变形，则在例如使用多个存储晶体管10A构成了存储阵列的情况下，有可能导致根据有机绝缘膜13的发生剥离或变形的位置来区分进行了写入的存储晶体管10A和未进行写入的存储晶体管10A。
因此，也可以在氧化物半导体层7A的上方设置耐热性比较高的无机绝缘膜(上述所列举的硅氧化膜等)作为钝化膜11，在钝化膜11上不形成有机绝缘膜13。由此，不会由于写入时的热而产生上述问题，因此，能够使设备的可靠性、安全性进一步提高。
也可以不使用作为平坦化膜的有机绝缘膜。或者，还可以仅在基板1的一部分区域具有有机绝缘膜13。在该情况下，有机绝缘膜13至少不形成在存储晶体管10A的氧化物半导体层7A的上方即可，例如也可以在选择晶体管10B的氧化物半导体层7B的上方形成有机绝缘膜13。
此外，在图21所例示的构成中，取代有机绝缘膜13而使用包括耐热性高的材料(例如软化温度:200℃以上，优选300℃以上)的平坦化膜，也能够抑制由写入时的热导致的上述问题。例如，作为平坦化膜，也可以使用无机系的SOG(旋涂玻璃)膜等无机绝缘膜。
另外，在上述各实施方式中，存储晶体管10A和选择晶体管10B是薄膜晶体管，但也可以是MOS型的晶体管。即使是MOS型的晶体管，也能通过使高电流密度的漏极电流流到沟道区域，而变为电阻体状态。MOS型的晶体管例如具有在硅基板上隔着绝缘膜配置有金属氧化物半导体膜的构成。在这样的构成中，虽然使用散热性高的硅基板，但硅基板与氧化物半导体膜是被绝缘膜分离的，因此，能够抑制由写入电流产生的焦耳热散到硅基板。因此，能利用焦耳热使氧化物半导体膜低电阻化。
存储晶体管10A和选择晶体管10B的导电型不限于n沟道型，也可以是p沟道型。而且，构成存储晶体管10A和选择晶体管10B的各导电膜和各绝缘膜的材料、结构、厚度以及晶体管特性和写入特性不限于上述各实施方式所例示的内容。
工业上的可利用性
本发明的半导体装置能广泛用于具备存储单元的半导体装置和电子设备。例如，应用于非易失性半导体存储装置、集成电路(IC，LSI)、液晶显示装置、有机EL显示装置等各种显示装置、各种显示装置所使用的有源矩阵基板。
附图标记说明
1:基板
3A、3B:栅极电极
3sg:栅极连接部
5:栅极绝缘膜
7A、7B:活性层
7cA、7cB:沟道区域
9dA、9dB:漏极电极
9sA、9sB:源极电极
9cs:电容电极
9sg:源极连接部
10A:存储晶体管
10B、10B_1、10B_2、10B_3:选择晶体管
10C:像素用晶体管
11:保护膜(钝化膜)
13:有机绝缘膜
15:接触孔
17:上部导电层
18:上部栅极电极
19:像素电极
20:电容部
30:源极接触部
31:保护层
32s、32d、33、34:开口部
40:源极交叉部
101:存储单元
102:位线电压控制电路
103:位线解码器
104:字线解码器
105:写入电压控制电路
106:传感放大电路
200:逻辑电路
300:存储元件
301:第1选择晶体管
302:第2选择晶体管
303:栅极控制线
1001、2001、3001、4001:非易失性存储阵列
5001:液晶显示装置
6001:集成电路
CS:电容配线
G:栅极配线
S:源极配线。

Claims (22)

1.一种半导体装置，至少具备1个存储单元，其特征在于，
上述至少1个存储单元包含：
存储晶体管，其具有第1沟道长度L1和第1沟道宽度W1；以及
多个选择晶体管，其各自与上述存储晶体管串联电连接，且独立地具有第2沟道长度L2和第2沟道宽度W2，
上述存储晶体管和上述多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层，
上述存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，
上述第2沟道长度L2大于上述第1沟道长度L1。
2.根据权利要求1所述的半导体装置，其中，
上述多个选择晶体管相互并联电连接，共用同一栅极控制线。
3.根据权利要求2所述的半导体装置，其中，
上述第2沟道宽度W2小于上述第1沟道宽度W1。
4.根据权利要求2所述的半导体装置，其中，
上述多个选择晶体管的上述第2沟道宽度W2与上述第2沟道长度L2之比W2/L2小于上述存储晶体管的上述第1沟道宽度W1与上述第1沟道长度L1之比W1/L1。
5.根据权利要求2所述的半导体装置，其中，
上述多个选择晶体管各自的上述第2沟道宽度W2的总和大于上述存储晶体管的上述第1沟道宽度W1。
6.根据权利要求1至5中的任一项所述的半导体装置，其中，
上述存储晶体管由基板支撑，
上述存储晶体管具有：
栅极电极；
栅极绝缘膜，其覆盖上述栅极电极；
上述活性层，其配置在上述栅极绝缘膜上；
源极电极，其以与上述活性层的一部分接触的方式配置在上述活性层上；以及
漏极电极，其以与上述活性层的另一部分接触的方式配置在上述活性层上，
在从上述基板的法线方向看时，上述活性层中的隔着上述栅极绝缘膜与上述栅极电极重叠且位于上述源极电极与上述漏极电极之间的部分具有U字形状。
7.根据权利要求1至6中的任一项所述的半导体装置，其中，
上述氧化物半导体膜是In-Ga-Zn-O系半导体膜。
8.根据权利要求7所述的半导体装置，其中，
上述In-Ga-Zn-O系半导体膜包含结晶质部分。
9.根据权利要求1至8中的任一项所述的半导体装置，其中，
上述存储晶体管和上述多个选择晶体管是薄膜晶体管。
10.根据权利要求1至9中的任一项所述的半导体装置，其中，
上述存储晶体管是上述半导体状态的存储晶体管S和上述电阻体状态的存储晶体管R中的一方。
11.根据权利要求10所述的半导体装置，其中，
上述至少1个存储单元是多个存储单元，在上述多个存储单元的一部分中上述存储晶体管是上述存储晶体管S，在上述多个存储单元的另一部分中上述存储晶体管是上述存储晶体管R。
12.根据权利要求10或11所述的半导体装置，其中，
在上述存储晶体管S中，在漏极-源极间电压的绝对值为0.1V以上10V以下的范围内，存在将漏极电流Ids的值除以上述沟道宽度W1而得到的值Ids/W1的绝对值为1×10-14A/μm以下的栅极-源极间电压的电压范围，
在上述存储晶体管R中，在漏极-源极间电压的绝对值为0.1V以上10V以下的范围内，即使是在将栅极-源极间电压设定为上述电压范围内的情况下，将漏极电流Ids的值除以上述沟道宽度W1而得到的值Ids/W1的绝对值也与上述漏极-源极间电压相应地变化，成为1×10-11A/μm以上。
13.根据权利要求10或12所述的半导体装置，其中，
上述至少1个存储单元是单体的存储单元且包含上述存储晶体管S，
通过上述存储晶体管S与上述多个选择晶体管的连接形成内部节点，
在上述存储晶体管S为导通状态时，若将上述多个选择晶体管的栅极电压设为高电平的电压VH，则从上述内部节点输出低电平的电压VL，若将上述多个选择晶体管的栅极电压设为低电平的电压VL，则从上述内部节点输出高电平的电压VH。
14.根据权利要求10或12所述的半导体装置，其中，
上述至少1个存储单元是单体的存储单元且包含上述存储晶体管S和上述存储晶体管R中的一方，
通过上述存储晶体管S和上述存储晶体管R中的一方与上述多个选择晶体管的连接形成内部节点，
在上述至少1个存储单元包含上述存储晶体管S时，在将上述存储晶体管S的栅极电压设定为上述存储晶体管S不会成为导通状态的低电平的电压VL，将上述多个选择晶体管的栅极电压设定为高电平的电压VH的情况下，从内部节点输出低电平的电压VL，
在上述至少1个存储单元包含上述存储晶体管R时，在将上述存储晶体管R的栅极电压设定为上述存储晶体管R不会成为导通状态的低电平的电压VL，将上述多个选择晶体管的栅极电压设定为高电平的电压VH的情况下，从内部节点输出高电平的电压VH。
15.根据权利要求11或12所述的半导体装置，其中，
还具备：字线控制电路，其控制第1多个字线和第2多个字线；位线控制电路，其控制多个位线；以及传感放大电路，其检测来自上述多个存储单元的读出信号，
上述多个存储单元配置于行方向和列方向，
配置于同一行的存储单元所包含的上述存储晶体管的栅极电极经由上述第1多个字线中的与各行对应的各字线连接到字线控制电路，
配置于同一行的存储单元所包含的上述多个选择晶体管各自的栅极电极经由上述第2多个字线中的与各行对应的各字线连接到字线控制电路，
配置于同一列的存储单元所包含的上述存储晶体管的漏极电极经由上述多个位线中的与各列对应的各位线连接到上述位线控制电路和上述传感放大电路。
16.根据权利要求11或12所述的半导体装置，其中，
还具备：字线控制电路，其控制第1字线和第2字线；位线控制电路，其控制多个位线；以及传感放大电路，其检测来自上述多个存储单元的读出信号，
上述多个存储单元配置于行方向，
上述多个存储单元所包含的上述存储晶体管的栅极电极经由上述第1字线连接到字线控制电路，
上述多个存储单元所包含的上述多个选择晶体管各自的栅极电极经由上述第2字线连接到字线控制电路，
配置于各列的存储单元所包含的上述存储晶体管的漏极电极经由上述多个位线中的与各列对应的各位线连接到上述位线控制电路和上述传感放大电路。
17.根据权利要求11或12所述的半导体装置，其中，
还具备：字线控制电路，其控制第1字线和第2多个字线；位线控制电路，其控制位线；以及传感放大电路，其检测来自上述多个存储单元的读出信号，
上述多个存储单元配置于列方向，
配置于各行的存储单元所包含的上述存储晶体管的栅极电极经由上述第1字线连接到字线控制电路，
配置于各行的存储单元所包含的上述多个选择晶体管各自的栅极电极经由上述第2多个字线中的与各行对应的各字线连接到字线控制电路，
上述多个存储单元所包含的上述存储晶体管的漏极电极经由上述位线连接到上述位线控制电路和上述传感放大电路。
18.根据权利要求11或12所述的半导体装置，其中，
还具备检测来自上述多个存储单元的读出信号的传感放大电路，
上述多个存储单元配置于行方向和/或列方向，
通过上述存储晶体管与上述多个选择晶体管的连接形成内部节点，上述内部节点连接到上述传感放大电路。
19.根据权利要求15至18中的任一项所述的半导体装置，其中，
上述多个选择晶体管各自的栅极-源极间电压是上述存储晶体管的栅极-源极间电压以上。
20.根据权利要求15至18中的任一项所述的半导体装置，其中，
上述多个选择晶体管各自的阈值电压是上述存储晶体管的阈值电压以上。
21.根据权利要求1至20中的任一项所述的半导体装置，其中，
上述多个选择晶体管各自的源极电极是接地的。
22.一种液晶显示装置，其特征在于，
具备权利要求1至21中的任一项所述的半导体装置。
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