JP2005513699A - マルチレベル不揮発性メモリセルのプログラミングと禁止とを実行する方法およびシステム - Google Patents
マルチレベル不揮発性メモリセルのプログラミングと禁止とを実行する方法およびシステム Download PDFInfo
- Publication number
- JP2005513699A JP2005513699A JP2003553575A JP2003553575A JP2005513699A JP 2005513699 A JP2005513699 A JP 2005513699A JP 2003553575 A JP2003553575 A JP 2003553575A JP 2003553575 A JP2003553575 A JP 2003553575A JP 2005513699 A JP2005513699 A JP 2005513699A
- Authority
- JP
- Japan
- Prior art keywords
- memory cells
- level
- charge level
- memory cell
- reached
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
Abstract
Description
図2は、図1のシステム100で実現可能なNAND形フラッシュEEPROMメモリセルアレイ200の一実施形態を示す。アレイ200は複数のブロック202A〜202Nを含む。個々のブロック202は複数のページのメモリセルを含む。例えば、ブロック202は8または16ページのメモリセルを含むものであってもよい。一実施形態では、“ブロック”は、同時消去が可能なセルの最小単位であり、“ページ”は、同時プログラムが可能なセルの最小単位である。
図3は、本発明の種々の態様が実現可能な不揮発性メモリシステム300の別の実施形態を示す。図3のシステム300は米国特許第6,151,248号(特許文献2)に記載がある。この特許は、その全体が本願明細書において参照により援用されている。システム300は別の構成要素の間にメモリアレイ311を備える。
図4BのフローティングゲートトランジスタT1左などのフローティングゲートトランジスタはコントロールゲート端子406、フローティングゲート402、ソース側端子412およびドレイン側端子414を備える。図3の制御回路はトランジスタT1左にプログラミング電圧を印加することも可能である。プログラミング電圧の印加後、フローティングゲート402は、異なる電荷レベル範囲のいくつかのうちの1つの範囲に属する電荷レベルを格納するように構成される。プログラミング電圧の例については、米国特許出願第09/893,277号(特許文献1)および米国特許第6,046,935号(特許文献3)に記載がある。これらの特許および特許出願は、その全体が本願明細書において参照により援用されている。
図1のシステム100または図3のシステム300などのマルチレベル不揮発性メモリシステムは、一般に、プログラミングまたは再プログラミングに先行して、“ブロック”として編成された多数の選択されたメモリセルを消去する。次いで、システム100は、ブロック内の“ページ”の選択されたセルを消去状態から同時にプログラムして、メモリアレイ1に格納すべき着信データに対応する個々の状態にセットする。一実施形態では、システム100は、4256個のセルのような1000個よりも多くのセルの同時プログラミングを行うように構成される。
一実施形態では、Vt2とVt3のデータ格納用として選択されたメモリセルをより高いしきい値電圧レベルまでプログラムする必要があるため、メモリシステム100(図1)はVt2とVt3のデータを同時にプログラムして、Vt1のプログラミング中に、選択されたメモリセルの中へVt2とVt3のデータを入れることが可能である。このプログラミング方法によって総プログラミング時間が短縮される。この実施形態では、個々のプログラミング用パルスは個々のメモリセルのしきい値電圧レベルを特定のΔVt分だけ上げるものと仮定されている。このΔVtはプログラミングのステップサイズよりも小さな値である。
多すぎる“高速ビット”や“低速ビット”を伴うことなく、メモリセルのしきい値電圧レベルが同時に上昇すれば、上述したプログラミング方法は受け入れ可能なものである。これらの高速および低速ビットは、電荷の高速増加あるいは電荷の低速増加並びにしきい値電圧レベルを経験するフローティングゲートを備えたメモリセルである。トランジスタ製造時の変動や欠陥、繰り返されるプログラミング処理と消去処理などに起因して、高速ビットと低速ビットが複数の要因や変更されたトランジスタ特性などに起因して生じる可能性がある。かなりの数の高速ビットおよび/または低速ビットが生じた場合、上述した方法は、結果としてメモリセルの過剰プログラム(over-programmed)または不足プログラム(under-programmed)を生じる可能性がある。
上述した目的と問題点は図7〜図12Bを参照して以下説明する方法により処理される。以下に説明する方法は図1のシステム100について言及するものではあるが、この方法は、図3のシステム300により実行することも可能である。以下に説明する方法は、NAND形またはNOR形セルアレイなどのいずれのタイプのメモリアレイに対しても実行可能である。
図8は、図1のメモリアレイ1または図3のメモリアレイ311内の複数のメモリセルのプログラミングと、検証と、ロックアウトとを実行する方法の別の実施形態を示す。図8の方法の開始時に、図1のシステム100は、Vt1のデータ格納用として選択されたすべてのメモリセルのプログラミングと検証とを、図7のブロック700〜706に従って、図9に示すように行う。
上述した図7と図8のプログラミングシーケンスは、上位ページと下位ページのプログラミング技法を用いてメモリセルのプログラミングを行うメモリシステムにおいて実現可能である。上位ページと下位ページのプログラミング技法の例については、米国特許出願第09/893,277号(特許文献1)並びに米国特許第6,046,935号(特許文献3)に記載がある。これらの特許および特許出願は、その全体が本願明細書において参照により援用されている。
Claims (45)
- 複数のしきい値電圧レベルを持つように複数の不揮発性メモリセルをプログラムする方法であって、
少なくとも1つの電圧パルスを用いて前記メモリセルをプログラムするステップと、
少なくとも1つの電圧パルスを印加した後、メモリセルが第1の所定のしきい値電圧レベルに到達しなかったか、前記電圧レベルを超えなかった場合、プログラミングを続行するステップであって、前記第1の所定のしきい値電圧レベルが第1のセットのデータビットを表すステップと、
前記第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたいずれのメモリセルのプログラミングも禁止するステップと、
前記第1のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定するステップと、
前記第1のセットのデータビットの格納用として選択された少なくとも1つのメモリセルが前記第1の所定のしきい値電圧レベルに到達しなかったか、前記電圧レベルを超えなかった場合、禁止されていないメモリセルのプログラミングを続行するステップと、
前記第1のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えた場合、第2のセットまたは第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定するステップと、
前記第2のセットまたは第3のセットのデータビットの格納用として選択された少なくとも1つのメモリセルが前記第1の所定のしきい値電圧レベルに到達しなかったか、前記電圧レベルを超えなかった場合、前記第2のセットまたは第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第1の所定のしきい値電圧レベルに到達するか、前記電圧レベルを超えるまで、禁止されていないメモリセルのプログラミングを続行するステップと、
前記第2のセットまたは第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えた場合、前記第2のセットまたは第3のセットのデータビットの格納用として選択されたすべてのメモリセルのプログラミングを続行するステップと、
を有することを特徴とする方法。 - 前記メモリセルにプログラムすべき複数の所定のしきい値電圧レベルに対応する複数のデータビットを受け取るステップをさらに有する請求項1記載の方法。
- プログラムすべき1グループのメモリセルを選択するステップをさらに有する請求項1記載の方法。
- 前記選択した1グループが、1000以上のセルを有する請求項3記載の方法。
- 前記不揮発性メモリセルが、NAND形アレイで構成される請求項1記載の方法。
- 前記不揮発性メモリセルが、NOR形アレイで構成される請求項1記載の方法。
- 前記不揮発性メモリセルが、電気的に消去可能でプログラム可能な読み出し専用メモリ(EEPROM)を形成する請求項1記載の方法。
- 前記不揮発性メモリセルが、フラッシュメモリを形成する請求項1記載の方法。
- 前記プログラムステップが、所定の振幅を持つ電圧パルスを印加するステップを有する請求項1記載の方法。
- 前記プログラムステップが、個々の禁止されていないメモリセル内のフローティングゲートトランジスタに電荷を格納するステップを有する請求項1記載の方法。
- メモリセルが第1の所定のしきい値電圧レベルに到達しなかったか、前記電圧レベルを超えなかった場合、プログラミングを続行する前記ステップが、前回の電圧パルスの振幅よりも高い振幅を用いて、前記メモリセルに電圧パルスを印加するステップを有する請求項1記載の方法。
- いずれかのメモリセルが第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定するステップをさらに有する請求項1記載の方法。
- メモリセルが第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定する前記ステップが、前記メモリセルに第1の検証電圧を印加するステップと、前記メモリセルが動作しているかどうかを判定するステップを有する請求項12記載の方法。
- 前記第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたいずれのメモリセルのプログラミングも禁止する前記ステップであって、
前記方法の残り部分の最中に前記第1のセットのデータビットの格納用として選択されたメモリセルのプログラミングを禁止するステップと、
第1のプログラミング時間中に前記第2のセットまたは第3のセットのデータビットの格納用として選択されたメモリセルのプログラミングを禁止するステップと、
を有する請求項1記載の方法。 - 前記第2のセットまたは第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定する前記ステップが、前記メモリセルに第1の検証電圧を印加するステップと、前記メモリセルが動作しているかどうかを判定するステップとを有する請求項1記載の方法。
- 少なくとも1つの電圧パルスを印加した後、メモリセルが第2の所定のしきい値電圧レベルに到達しなかったか、前記電圧レベルを超えなかった場合、禁止されていないメモリセルのプログラミングを続行するステップであって、前記第2の所定のしきい値電圧レベルが前記第2のセットのデータビットを表すステップと、
前記第2の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたいずれのメモリセルのプログラミングも禁止するステップと、
第2のセットまたは第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第2の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定するステップと、
前記第2のセットまたは第3のセットのデータビットの格納用として選択された少なくとも1つのメモリセルが前記第2の所定のしきい値電圧レベルに到達しなかったか、前記電圧レベルを超えなかった場合、禁止されていないメモリセルのプログラミングを続行するステップと、
前記第2のセットまたは第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第2の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えた場合、前記第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第2の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定するステップと、
前記第3のセットのデータビットの格納用として選択された少なくとも1つのメモリセルが前記第2の所定のしきい値電圧レベルに到達しなかったか、前記電圧レベルを超えなかった場合、前記第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第2の所定のしきい値電圧レベルに到達するか、前記電圧レベルを超えるまで、前記第3のセットのデータビットの格納用として選択された禁止されていないメモリセルのプログラミングを続行するステップと、
前記第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第2の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えた場合、前記第3のセットのデータビットの格納用として選択されたすべてのメモリセルのプログラミングを続行するステップと、
をさらに有する請求項1記載の方法。 - 前記メモリセルが、ワードラインと結合されている請求項1記載の方法。
- 第4のセットのデータビットの格納用として選択されたメモリセルのプログラミングを禁止するステップをさらに有する請求項1記載の方法。
- 別のグループのメモリセルのために前記方法を繰り返すステップをさらに有する請求項1記載の方法。
- 複数の不揮発性メモリセルを利用する方法であって、
前記メモリセルに電荷を格納するステップと、
メモリセルが第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、前記メモリセルへの電荷の格納を続行するステップであって、前記第1の所定の電荷レベルが少なくとも2つのデータビットを表すステップと、
前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたいずれのメモリセルへの電荷の格納も禁止するステップと、
前記第1の所定の電荷レベルの格納用として選択されたすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第1の所定の電荷レベルの格納用として選択された少なくとも1つのメモリセルが前記第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、禁止されていないメモリセルへの電荷の格納を続行するステップと、
前記第1の所定の電荷レベルの格納用として選択されたすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えた場合、第2または第3の所定の電荷レベルの格納用として選択されたすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第2または第3の所定の電荷レベルの格納用として選択された少なくとも1つのメモリセルが前記第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、前記第2または第3の所定の電荷レベルの格納用として選択されたすべてのメモリセルが前記第1の所定の電荷レベルに到達するか、前記電荷レベルを超えるまで、禁止されていないメモリセルへの電荷の格納を続行するステップと、
を有することを特徴とする方法。 - 前記第2または第3の所定の電荷レベルの格納用として選択されたすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えた場合、第2または第3の所定の電荷レベルの格納用として選択されたすべてのメモリセルへの電荷の格納を続行するステップをさらに有する請求項20記載の方法。
- 個々のメモリセルが、電荷を格納するように構成された少なくとも1つのフローティングゲートトランジスタを有する請求項20記載の方法。
- 複数の不揮発性メモリセルをプログラムする方法であって、前記メモリセルが、第1のセットのデータビットに対応する第1の所定の電荷レベル以上の電荷レベルの格納用として選択された第1のセットの1またはそれ以上のメモリセルと、第2のセットのデータビットに対応する第2の所定の電荷レベル以上の電荷レベルの格納用として選択された第2のセットの1またはそれ以上のメモリセルと、第3のセットのデータビットに対応する第3の所定の電荷レベル以上の電荷レベルの格納用として選択された第3のセットの1またはそれ以上のメモリセルとを有する方法において、
前記第1のセット、第2のセットおよび第3のセット内のメモリセルに同時に電荷を格納するステップと、
メモリセルが前記第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、前記メモリセルへの電荷の格納を続行するステップと、
前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えた前記第1のセット、第2のセットおよび第3のセット内のいずれかのメモリセルへの電荷の格納を禁止するステップと、
前記第1のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第1のセット内の少なくとも1つのメモリセルが前記第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、禁止されていないメモリセルへの電荷の格納を続行するステップと、
を有することを特徴とする方法。 - 前記第1のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えた場合、前記第2のセットと第3のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第2のセットまたは第3のセット内の少なくとも1つのメモリセルが前記第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、前記第2のセットと第3のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達するか、前記電荷レベルを超えるまで、前記第2のセットと第3のセット内の禁止されていないメモリセルへの電荷の格納を続行するステップと、
前記第2のセットと第3のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えた場合、前記第2のセットと第3のセット内のすべてのメモリセルへの電荷の格納を続行するステップと、
をさらに有する請求項23記載の方法。 - 複数のしきい値電圧レベルを持つように複数の不揮発性メモリセルをプログラムする方法であって、
少なくとも1つの電圧パルスを用いて前記メモリセルをプログラムするステップと、
少なくとも1つの電圧パルスを印加した後、メモリセルが第1の所定のしきい値電圧レベルに到達しなかったか、前記電圧レベルを超えなかった場合、プログラミングを続行するステップであって、前記第1の所定のしきい値電圧レベルが第1のセットのデータビットを表すステップと、
前記第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたいずれのメモリセルのプログラミングも禁止するステップと、
前記第1のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定するステップと、
前記第1のセットのデータビットの格納用として選択された少なくとも1つのメモリセルが前記第1の所定のしきい値電圧レベルに到達しなかったか、前記電圧レベルを超えなかった場合、禁止されていないメモリセルのプログラミングを続行するステップと、
前記第1のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第1の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えた場合、いずれかのメモリセルが第2の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定するステップであって、前記第2の所定のしきい値電圧レベルが第2のセットのデータビットを表すステップと、
前記第2の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたいずれのメモリセルのプログラミングも禁止し、禁止されていないメモリセルのプログラミングを続行するステップと、
を有することを特徴とする方法。 - 前記第2のセットまたは第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第2の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定するステップと、
前記第2のセットまたは第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第2の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えた場合、前記第3のセットのデータビットの格納用として選択されたすべてのメモリセルが前記第3の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたかどうかを判定するステップと、
前記第3の所定のしきい値電圧レベルに到達したか、前記電圧レベルを超えたいずれのメモリセルのプログラミングも禁止し、禁止されていないメモリセルのプログラミングを続行するステップと、
をさらに有する請求項25記載の方法。 - 複数の不揮発性メモリセルを利用する方法であって、
前記メモリセルに電荷を格納するステップと、
メモリセルが第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、前記メモリセルへの電荷の格納を続行するステップであって、前記第1の所定の電荷レベルが少なくとも2つのデータビットを表すステップと、
前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたいずれのメモリセルへの電荷の格納も禁止するステップと、
前記第1の所定の電荷レベルの格納用として選択されたすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第1の所定の電荷レベルの格納用として選択された少なくとも1つのメモリセルが前記第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、禁止されていないメモリセルへの電荷の格納を続行するステップと、
前記第1の所定の電荷レベルの格納用として選択されたすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えた場合、第2または第3の所定の電荷レベルの格納用として選択されたいずれかのメモリセルが前記第2の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第2の所定の電荷レベルに到達したか、前記電荷レベルを超えたいずれのメモリセルへの電荷の格納も禁止するステップと、
前記第2または第3の所定の電荷レベルの格納用として選択されたメモリセルが前記第2の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、禁止されていないメモリセルへの電荷の格納を続行するステップと、
を有することを特徴とする方法。 - 前記第2の所定の電荷レベルの格納用として選択されたすべてのメモリセルが前記第2の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第2の所定の電荷レベルの格納用として選択された少なくとも1つのメモリセルが前記第2の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、禁止されていないメモリセルへの電荷の格納を続行するステップと、
前記第2の所定の電荷レベルの格納用として選択されたすべてのメモリセルが前記第2の所定の電荷レベルに到達したか、前記電荷レベルを超えた場合、前記第3の所定の電荷レベルの格納用として選択されたいずれかのメモリセルが前記第3の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第3の所定の電荷レベルの格納用として選択された少なくとも1つのメモリセルが前記第2の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、前記第3の所定の電荷レベルの格納用として選択されたすべてのメモリセルが前記第3の所定の電荷レベルに到達するか、前記電荷レベルを超えるまで、前記第3の所定の電荷レベルの格納用として選択されたすべてのメモリセルへの電荷の格納を続行するステップと、
をさらに有する請求項27記載の方法。 - 個々のメモリセルが、電荷を格納するように構成された少なくとも1つのフローティングゲートトランジスタを有する請求項27記載の方法。
- 複数の不揮発性メモリセルをプログラムする方法であって、前記メモリセルが、第1のセットのデータビットに対応する第1の所定の電荷レベル以上の電荷レベルの格納用として選択された第1のセットの1またはそれ以上のメモリセルと、第2のセットのデータビットに対応する第2の所定の電荷レベル以上の電荷レベルの格納用として選択された第2のセットの1またはそれ以上のメモリセルと、第3のセットのデータビットに対応する第3の所定の電荷レベル以上の電荷レベルの格納用として選択された第3のセットの1またはそれ以上のメモリセルとを有する方法において、
前記第1のセット、第2のセットおよび第3のセット内のメモリセル内に同時に電荷を格納するステップと、
メモリセルが前記第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、前記メモリセルへの電荷の格納を続行するステップと、
前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えた前記第1のセット、第2のセットおよび第3のセット内のいずれかのメモリセルの荷電を禁止するステップと、
前記第1のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第1のセット内の少なくとも1つのメモリセルが前記第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、禁止されていないメモリセルへの電荷の格納を続行するステップと、
前記第1のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えた場合、前記第2のセット内のいずれかのメモリセルが前記第2の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第2のセット内の少なくとも1つのメモリセルが前記第2の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、前記第2のセットと第3のセット内の禁止されていないメモリセルへの電荷の格納を続行するステップと、
を有することを特徴とする方法。 - メモリデバイスであって、
複数の不揮発性メモリセルを有し、前記メモリセルは、
第1のセットのデータビットに対応する第1の所定の電荷レベル以上の電荷の格納用として選択された第1のセットの1またはそれ以上のメモリセルと、
第2のセットのデータビットに対応する第2の所定の電荷レベル以上の電荷の格納用として選択された第2のセットの1またはそれ以上のメモリセルと、を有し、ここにおいて、前記メモリデバイスは、前記第1のセットと第2のセットのメモリセルを同時にプログラムし、さらに、前記第1のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達するか、前記電荷レベルを超えるまで、前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたいずれのメモリセルのプログラミングも禁止するように構成されていることを特徴とするメモリデバイス。 - 前記メモリデバイスが、前記第2のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達するか、前記電荷レベルを超えるまで、プログラミングを続行するようにさらに構成されている請求項31記載のメモリデバイス。
- 前記メモリデバイスが、前記メモリセルに第1のテスト電圧を印加することにより、メモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを検証するようにさらに構成されている請求項31記載のメモリデバイス。
- 前記メモリデバイスが、前記第2のセット内のすべてのメモリセルが前記第2の所定の電荷レベルに到達するか、前記電荷レベルを超えるまで、プログラミングを続行するようにさらに構成されている請求項31記載のメモリデバイス。
- 前記メモリデバイスが、前記メモリセルに第2のテスト電圧を印加することにより、メモリセルが前記第2の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを検証するようにさらに構成されている請求項34記載のメモリデバイス。
- 個々のメモリセルが、電荷を格納するように構成されたフローティングゲートトランジスタを有する請求項31記載のメモリデバイス。
- 前記メモリセルが、複数の行と列の形で編成された請求項31記載のメモリデバイス。
- 前記第1のセットと第2のセットのメモリセルが、メモリセルのアクティブな行内にある請求項31記載のメモリデバイス。
- 複数の不揮発性メモリセルをプログラムする方法であって、
第1のセットと第2のセット内のメモリセルに電荷を格納するステップと、
メモリセルが第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、前記メモリセルへの電荷の格納を続行するステップであって、前記第1の所定の電荷レベルが少なくとも2つのデータビットを表すステップと、
前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたいずれのメモリセルへの電荷の格納も禁止するステップと、
前記第1のセット内のメモリセルのすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたかどうかを判定するステップと、
前記第1のセット内の少なくとも1つのメモリセルが前記第1の所定の電荷レベルに到達しなかったか、前記電荷レベルを超えなかった場合、禁止されていないメモリセルへの電荷の格納を続行するステップと、
前記第1のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えた場合、前記第1のセット内のメモリセルへの電荷の格納を続行するステップと、
を有することを特徴とする方法。 - 前記第1のセットのメモリセルが第1の初期電荷レベルを持ち、前記第2のセットのメモリセルが第2の初期電荷レベルを持ち、前記第2の初期電荷レベルの方が前記第1の初期電荷レベルよりも高く、かつ、前記所定の電荷レベルの方が前記第1と第2の初期電荷レベルの双方よりも高い請求項39記載の方法。
- 共通のしきい値レベルから複数の不揮発性メモリセルを同時にプログラムして、メモリセルに格納されたデータによって指定されるような少なくとも第1と第2のしきい値レベルにセットする方法であって、
前記第1と第2のしきい値レベル用として指定された前記複数のメモリセルのすべてにプログラミング条件を適用するステップと、
前記第1と第2のしきい値レベル用として指定された前記セルが前記第1のしきい値レベルに個々に到達したとき、前記第1と第2のしきい値レベル用として指定された前記複数のメモリセルの個々のメモリセルに対する前記プログラミング条件の適用を終了させるステップと、
前記第1のしきい値レベル用として指定された前記メモリセルのセルがすべて前記第1のしきい値レベルに到達した後、前記第2のしきい値レベル用として指定された前記複数のメモリセルのセルに対してプログラミング条件を適用するステップと、
前記第2のしきい値レベル用として指定された前記セルが前記第2のしきい値レベルに個々に到達したとき、前記第2のしきい値レベル用として指定された前記複数のメモリセルの個々のメモリセルに対する前記プログラミング条件の適用を終了させるステップと、
を有することを特徴とする方法。 - 前記第2のしきい値レベル用として指定された前記メモリセルのすべてのセルが前記第1のしきい値レベルに到達した後、前記第2のしきい値レベル用として指定された前記複数のメモリセルのセルに対してプログラミング条件を適用するステップが開始する請求項41記載の方法。
- 前記共通のしきい値レベルも、前記メモリセルに格納された前記データによって指定されたプログラムされたレベルであり、前記共有レベル用として指定された前記複数のメモリセルのセルが、プログラミング条件を受け取るステップからロックアウトされる請求項41記載の方法。
- データ格納手段であって、
複数の不揮発性メモリセルを有し、前記メモリセルは、
第1のセットのデータビットに対応する第1の所定の電荷レベル以上の電荷の格納用として選択された第1のセットの1またはそれ以上のメモリセルと、
第2のセットのデータビットに対応する第2の所定の電荷レベル以上の電荷の格納用として選択された第2のセットの1またはそれ以上のメモリセルと、を有し、ここにおいて、前記データ格納手段は、前記第1のセットと第2のセットのメモリセルを同時にプログラムし、さらに、前記第1のセット内のすべてのメモリセルが前記第1の所定の電荷レベルに到達するか、前記電荷レベルを超えるまで、前記第1の所定の電荷レベルに到達したか、前記電荷レベルを超えたいずれのメモリセルのプログラミングも禁止するように構成されていることを特徴とするデータ格納手段。 - プログラミング用の前記第1のセットと第2のセットのメモリセルを選択する手段をさらに有する請求項44記載のデータ格納手段。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/025,749 US6967872B2 (en) | 2001-12-18 | 2001-12-18 | Method and system for programming and inhibiting multi-level, non-volatile memory cells |
PCT/US2002/037972 WO2003052766A1 (en) | 2001-12-18 | 2002-11-26 | Method and system for programming and inhibiting multi-level, non-volatile memory cells |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005513699A true JP2005513699A (ja) | 2005-05-12 |
JP4477352B2 JP4477352B2 (ja) | 2010-06-09 |
Family
ID=21827852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003553575A Expired - Fee Related JP4477352B2 (ja) | 2001-12-18 | 2002-11-26 | マルチレベル不揮発性メモリセルのプログラミングと禁止とを実行する方法およびシステム |
Country Status (8)
Country | Link |
---|---|
US (3) | US6967872B2 (ja) |
EP (1) | EP1456852B1 (ja) |
JP (1) | JP4477352B2 (ja) |
KR (1) | KR100932891B1 (ja) |
CN (1) | CN100538896C (ja) |
AT (1) | ATE524811T1 (ja) |
AU (1) | AU2002359496A1 (ja) |
WO (1) | WO2003052766A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091011A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | フラッシュメモリ素子とそのプログラム方法 |
Families Citing this family (80)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
US6870774B2 (en) * | 2002-12-10 | 2005-03-22 | Micron, Technology, Inc. | Flash memory architecture for optimizing performance of memory having multi-level memory cells |
US6944063B2 (en) * | 2003-01-28 | 2005-09-13 | Sandisk Corporation | Non-volatile semiconductor memory with large erase blocks storing cycle counts |
US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
EP1450375B1 (en) * | 2003-02-20 | 2009-07-15 | STMicroelectronics S.r.l. | Method of programming a multi-level, electrically programmable non-valatile semiconductor memory |
US6917542B2 (en) * | 2003-07-29 | 2005-07-12 | Sandisk Corporation | Detecting over programmed memory |
US7020017B2 (en) * | 2004-04-06 | 2006-03-28 | Sandisk Corporation | Variable programming of non-volatile memory |
US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
US7242618B2 (en) * | 2004-12-09 | 2007-07-10 | Saifun Semiconductors Ltd. | Method for reading non-volatile memory cells |
US7230851B2 (en) * | 2004-12-23 | 2007-06-12 | Sandisk Corporation | Reducing floating gate to floating gate coupling effect |
US7251167B2 (en) * | 2004-12-29 | 2007-07-31 | Macronix International Co., Ltd. | Method for programming multi-level nitride read-only memory cells |
US7212436B2 (en) * | 2005-02-28 | 2007-05-01 | Micron Technology, Inc. | Multiple level programming in a non-volatile memory device |
US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
US7339834B2 (en) * | 2005-06-03 | 2008-03-04 | Sandisk Corporation | Starting program voltage shift with cycling of non-volatile memory |
KR100721012B1 (ko) * | 2005-07-12 | 2007-05-22 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것의 프로그램 방법 |
EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
US7023737B1 (en) * | 2005-08-01 | 2006-04-04 | Sandisk Corporation | System for programming non-volatile memory with self-adjusting maximum program loop |
US7230854B2 (en) * | 2005-08-01 | 2007-06-12 | Sandisk Corporation | Method for programming non-volatile memory with self-adjusting maximum program loop |
US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
US8116142B2 (en) * | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
KR100703806B1 (ko) * | 2006-02-16 | 2007-04-09 | 삼성전자주식회사 | 비휘발성 메모리, 이를 위한 데이터 유효성을 판단하는장치 및 방법 |
US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
US7436733B2 (en) * | 2006-03-03 | 2008-10-14 | Sandisk Corporation | System for performing read operation on non-volatile storage with compensation for coupling |
US7499319B2 (en) * | 2006-03-03 | 2009-03-03 | Sandisk Corporation | Read operation for non-volatile storage with compensation for coupling |
US7499326B2 (en) * | 2006-04-12 | 2009-03-03 | Sandisk Corporation | Apparatus for reducing the impact of program disturb |
US7436713B2 (en) | 2006-04-12 | 2008-10-14 | Sandisk Corporation | Reducing the impact of program disturb |
US7426137B2 (en) | 2006-04-12 | 2008-09-16 | Sandisk Corporation | Apparatus for reducing the impact of program disturb during read |
US7515463B2 (en) | 2006-04-12 | 2009-04-07 | Sandisk Corporation | Reducing the impact of program disturb during read |
US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
US7917685B2 (en) * | 2006-05-04 | 2011-03-29 | Micron Technology, Inc. | Method for reading a multilevel cell in a non-volatile memory device |
US7457163B2 (en) | 2006-06-01 | 2008-11-25 | Sandisk Corporation | System for verifying non-volatile storage using different voltages |
US7440331B2 (en) | 2006-06-01 | 2008-10-21 | Sandisk Corporation | Verify operation for non-volatile storage using different voltages |
US7310272B1 (en) * | 2006-06-02 | 2007-12-18 | Sandisk Corporation | System for performing data pattern sensitivity compensation using different voltage |
US7450421B2 (en) * | 2006-06-02 | 2008-11-11 | Sandisk Corporation | Data pattern sensitivity compensation using different voltage |
US20070297247A1 (en) * | 2006-06-26 | 2007-12-27 | Gerrit Jan Hemink | Method for programming non-volatile memory using variable amplitude programming pulses |
US7417904B2 (en) * | 2006-10-31 | 2008-08-26 | Atmel Corporation | Adaptive gate voltage regulation |
US7505326B2 (en) * | 2006-10-31 | 2009-03-17 | Atmel Corporation | Programming pulse generator |
US7570520B2 (en) * | 2006-12-27 | 2009-08-04 | Sandisk Corporation | Non-volatile storage system with initial programming voltage based on trial |
US7551482B2 (en) * | 2006-12-27 | 2009-06-23 | Sandisk Corporation | Method for programming with initial programming voltage based on trial |
US7539052B2 (en) * | 2006-12-28 | 2009-05-26 | Micron Technology, Inc. | Non-volatile multilevel memory cell programming |
US7701765B2 (en) * | 2006-12-28 | 2010-04-20 | Micron Technology, Inc. | Non-volatile multilevel memory cell programming |
US7495962B2 (en) * | 2006-12-29 | 2009-02-24 | Sandisk Corporation | Alternating read mode |
US7590002B2 (en) * | 2006-12-29 | 2009-09-15 | Sandisk Corporation | Resistance sensing and compensation for non-volatile storage |
US7616498B2 (en) * | 2006-12-29 | 2009-11-10 | Sandisk Corporation | Non-volatile storage system with resistance sensing and compensation |
US7440324B2 (en) * | 2006-12-29 | 2008-10-21 | Sandisk Corporation | Apparatus with alternating read mode |
US7606070B2 (en) * | 2006-12-29 | 2009-10-20 | Sandisk Corporation | Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation |
US7518923B2 (en) | 2006-12-29 | 2009-04-14 | Sandisk Corporation | Margined neighbor reading for non-volatile memory read operations including coupling compensation |
US7535764B2 (en) * | 2007-03-21 | 2009-05-19 | Sandisk Corporation | Adjusting resistance of non-volatile memory using dummy memory cells |
JP2008257773A (ja) * | 2007-04-02 | 2008-10-23 | Toshiba Corp | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の制御方法、不揮発性半導体記憶システム、及びメモリカード |
US7643348B2 (en) * | 2007-04-10 | 2010-01-05 | Sandisk Corporation | Predictive programming in non-volatile memory |
US7656709B2 (en) * | 2007-05-03 | 2010-02-02 | Micron Technology, Inc. | NAND step up voltage switching method |
US7489543B1 (en) * | 2007-07-25 | 2009-02-10 | Micron Technology, Inc. | Programming multilevel cell memory arrays |
US7869273B2 (en) | 2007-09-04 | 2011-01-11 | Sandisk Corporation | Reducing the impact of interference during programming |
US7742335B2 (en) | 2007-10-31 | 2010-06-22 | Micron Technology, Inc. | Non-volatile multilevel memory cells |
US7848142B2 (en) | 2007-10-31 | 2010-12-07 | Micron Technology, Inc. | Fractional bits in memory cells |
US7668012B2 (en) * | 2007-10-31 | 2010-02-23 | Micron Technology, Inc. | Memory cell programming |
US8565019B2 (en) * | 2007-11-20 | 2013-10-22 | Kabushiki Kaisha Toshiba | Method for controlling threshold value in nonvolatile semiconductor memory device |
CN101499318B (zh) * | 2008-02-03 | 2011-12-21 | 力晶半导体股份有限公司 | 存储器编程方法以及数据存取方法 |
KR101412974B1 (ko) | 2008-05-28 | 2014-06-30 | 삼성전자주식회사 | 메모리 장치 및 메모리 프로그래밍 방법 |
US7800945B2 (en) * | 2008-06-12 | 2010-09-21 | Sandisk Corporation | Method for index programming and reduced verify in nonvolatile memory |
US7826271B2 (en) * | 2008-06-12 | 2010-11-02 | Sandisk Corporation | Nonvolatile memory with index programming and reduced verify |
US7813172B2 (en) * | 2008-06-12 | 2010-10-12 | Sandisk Corporation | Nonvolatile memory with correlated multiple pass programming |
US7796435B2 (en) * | 2008-06-12 | 2010-09-14 | Sandisk Corporation | Method for correlated multiple pass programming in nonvolatile memory |
US7715235B2 (en) * | 2008-08-25 | 2010-05-11 | Sandisk Corporation | Non-volatile memory and method for ramp-down programming |
US8700840B2 (en) | 2009-01-05 | 2014-04-15 | SanDisk Technologies, Inc. | Nonvolatile memory with write cache having flush/eviction methods |
US8244960B2 (en) * | 2009-01-05 | 2012-08-14 | Sandisk Technologies Inc. | Non-volatile memory and method with write cache partition management methods |
US8094500B2 (en) | 2009-01-05 | 2012-01-10 | Sandisk Technologies Inc. | Non-volatile memory and method with write cache partitioning |
US8040744B2 (en) | 2009-01-05 | 2011-10-18 | Sandisk Technologies Inc. | Spare block management of non-volatile memories |
KR101053755B1 (ko) * | 2009-06-29 | 2011-08-02 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자의 프로그램 방법 |
US8619474B2 (en) * | 2009-09-10 | 2013-12-31 | Micron Technology, Inc. | Data line management in a memory device |
CN102543198B (zh) * | 2010-12-20 | 2015-11-25 | 北京兆易创新科技股份有限公司 | 一种mlc存储单元的编程方法和装置 |
US9589644B2 (en) | 2012-10-08 | 2017-03-07 | Micron Technology, Inc. | Reducing programming disturbance in memory devices |
US8929142B2 (en) | 2013-02-05 | 2015-01-06 | Sandisk Technologies Inc. | Programming select gate transistors and memory cells using dynamic verify level |
CN106782660A (zh) * | 2016-11-28 | 2017-05-31 | 湖南国科微电子股份有限公司 | 片上系统芯片过烧写保护方法及片上系统芯片 |
TWI707362B (zh) | 2019-08-12 | 2020-10-11 | 力晶積成電子製造股份有限公司 | 資料寫入方法和儲存控制器 |
US11923019B2 (en) | 2022-02-14 | 2024-03-05 | Sandisk Technologies Llc | Data retention reliability |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5095344A (en) | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
EP0617363B1 (en) | 1989-04-13 | 2000-01-26 | SanDisk Corporation | Defective cell substitution in EEprom array |
US5172338B1 (en) | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
US5163021A (en) | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
US5663901A (en) | 1991-04-11 | 1997-09-02 | Sandisk Corporation | Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems |
US5430859A (en) | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
US5712180A (en) | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
US5657332A (en) | 1992-05-20 | 1997-08-12 | Sandisk Corporation | Soft errors handling in EEPROM devices |
US5555204A (en) | 1993-06-29 | 1996-09-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
KR0169267B1 (ko) | 1993-09-21 | 1999-02-01 | 사토 후미오 | 불휘발성 반도체 기억장치 |
DE69621294T2 (de) * | 1995-08-02 | 2003-01-09 | Matsushita Electric Ind Co Ltd | Halbleiterspeicheranordnungen |
TW389909B (en) * | 1995-09-13 | 2000-05-11 | Toshiba Corp | Nonvolatile semiconductor memory device and its usage |
KR100253868B1 (ko) * | 1995-11-13 | 2000-05-01 | 니시무로 타이죠 | 불휘발성 반도체기억장치 |
KR0172401B1 (ko) * | 1995-12-07 | 1999-03-30 | 김광호 | 다수상태 불휘발성 반도체 메모리 장치 |
US5903495A (en) | 1996-03-18 | 1999-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system |
US5764568A (en) * | 1996-10-24 | 1998-06-09 | Micron Quantum Devices, Inc. | Method for performing analog over-program and under-program detection for a multistate memory cell |
US5890192A (en) | 1996-11-05 | 1999-03-30 | Sandisk Corporation | Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM |
JP3159105B2 (ja) * | 1997-02-21 | 2001-04-23 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその書込方法 |
TW380255B (en) | 1997-02-26 | 2000-01-21 | Toshiba Corp | Semiconductor memory |
KR100339023B1 (ko) * | 1998-03-28 | 2002-09-18 | 주식회사 하이닉스반도체 | 문턱전압을조절할수있는플래쉬메모리장치의센싱회로 |
JP3174552B2 (ja) | 1998-06-25 | 2001-06-11 | 株式会社日立製作所 | 不揮発性半導体多値記憶装置 |
US6314026B1 (en) * | 1999-02-08 | 2001-11-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor device using local self boost technique |
US6151248A (en) | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
JP3420121B2 (ja) * | 1999-06-30 | 2003-06-23 | Necエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
JP2001093288A (ja) * | 1999-09-20 | 2001-04-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP3863330B2 (ja) * | 1999-09-28 | 2006-12-27 | 株式会社東芝 | 不揮発性半導体メモリ |
KR100319559B1 (ko) * | 1999-11-01 | 2002-01-05 | 윤종용 | 문턱 전압 분포들 사이의 마진을 일정하게 유지할 수 있는멀티-스테이트 불휘발성 반도체 메모리 장치 |
US6426893B1 (en) * | 2000-02-17 | 2002-07-30 | Sandisk Corporation | Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks |
US6512263B1 (en) * | 2000-09-22 | 2003-01-28 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
US6538923B1 (en) * | 2001-02-26 | 2003-03-25 | Advanced Micro Devices, Inc. | Staircase program verify for multi-level cell flash memory designs |
US6522580B2 (en) * | 2001-06-27 | 2003-02-18 | Sandisk Corporation | Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states |
KR100390959B1 (ko) * | 2001-06-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 센싱회로를 이용한 멀티레벨 플래시 메모리 프로그램/리드방법 |
US6456528B1 (en) * | 2001-09-17 | 2002-09-24 | Sandisk Corporation | Selective operation of a multi-state non-volatile memory system in a binary mode |
TWI292914B (ja) * | 2002-01-17 | 2008-01-21 | Macronix Int Co Ltd |
-
2001
- 2001-12-18 US US10/025,749 patent/US6967872B2/en not_active Expired - Lifetime
-
2002
- 2002-11-26 KR KR1020047009586A patent/KR100932891B1/ko not_active IP Right Cessation
- 2002-11-26 CN CNB028281756A patent/CN100538896C/zh not_active Expired - Fee Related
- 2002-11-26 AT AT02794038T patent/ATE524811T1/de not_active IP Right Cessation
- 2002-11-26 AU AU2002359496A patent/AU2002359496A1/en not_active Abandoned
- 2002-11-26 WO PCT/US2002/037972 patent/WO2003052766A1/en active Application Filing
- 2002-11-26 EP EP02794038A patent/EP1456852B1/en not_active Expired - Lifetime
- 2002-11-26 JP JP2003553575A patent/JP4477352B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-24 US US10/809,571 patent/US6944068B2/en not_active Expired - Lifetime
-
2005
- 2005-09-09 US US11/223,709 patent/US7095654B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091011A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | フラッシュメモリ素子とそのプログラム方法 |
Also Published As
Publication number | Publication date |
---|---|
EP1456852A4 (en) | 2005-12-21 |
EP1456852B1 (en) | 2011-09-14 |
WO2003052766A1 (en) | 2003-06-26 |
EP1456852A1 (en) | 2004-09-15 |
CN1620702A (zh) | 2005-05-25 |
US7095654B2 (en) | 2006-08-22 |
JP4477352B2 (ja) | 2010-06-09 |
KR20040085140A (ko) | 2004-10-07 |
US6967872B2 (en) | 2005-11-22 |
CN100538896C (zh) | 2009-09-09 |
US20040179404A1 (en) | 2004-09-16 |
AU2002359496A1 (en) | 2003-06-30 |
ATE524811T1 (de) | 2011-09-15 |
US6944068B2 (en) | 2005-09-13 |
US20060007736A1 (en) | 2006-01-12 |
US20030112663A1 (en) | 2003-06-19 |
KR100932891B1 (ko) | 2009-12-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4477352B2 (ja) | マルチレベル不揮発性メモリセルのプログラミングと禁止とを実行する方法およびシステム | |
US8243514B2 (en) | Non-volatile memory devices and systems including multi-level cells using modified read voltages and methods of operating the same | |
US7570520B2 (en) | Non-volatile storage system with initial programming voltage based on trial | |
US7035146B2 (en) | Programming non-volatile memory | |
US7385846B2 (en) | Reduction of adjacent floating gate data pattern sensitivity | |
US7092290B2 (en) | High speed programming system with reduced over programming | |
US7307887B2 (en) | Continued verification in non-volatile memory write operations | |
US6954380B2 (en) | Programming method of nonvolatile semiconductor memory device | |
JP4050555B2 (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
US8773910B2 (en) | Programming to mitigate memory cell performance differences | |
US7352629B2 (en) | Systems for continued verification in non-volatile memory write operations | |
US7551482B2 (en) | Method for programming with initial programming voltage based on trial | |
KR100794311B1 (ko) | 프로그램 에러를 차단할 수 있는 멀티 비트 플래시 메모리장치의 프로그램 방법 | |
US20060140012A1 (en) | Word line compensation in non-volatile memory erase operations | |
US8213233B2 (en) | Reduction of quick charge loss effect in a memory device | |
WO2007146010A2 (en) | Programming a non-volatile memory device | |
JP2008523542A (ja) | 初期データを用いる不揮発性メモリのパイプライン形プログラミング | |
JP2005174414A (ja) | 不揮発性半導体記憶装置 | |
US8139421B2 (en) | Erase degradation reduction in non-volatile memory | |
CN110827904A (zh) | 存储器装置及其编程方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051104 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080623 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081020 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081027 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091005 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091013 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100107 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100216 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100311 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4477352 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 3 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |