JP2021145004A - 記憶装置 - Google Patents

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Takahiko Iizuka
貴彦 飯塚
大三郎 高島
Daizaburo Takashima
大三郎 高島
隆 荻原
Takashi Ogiwara
隆 荻原
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Abstract

【課題】 適切な書き込みが可能な抵抗変化記憶素子を用いた記憶装置を提供する。【解決手段】 ドライバは、第１メモリセルに書き込み動作を実行する際に、第１ビット線に、第１電圧と、第１電圧より高い第２電圧と、第１電圧と、を順に供給する。第１メモリセルに書き込まれるデータが第１データである場合、第１ビット線の電圧を第２電圧から第１電圧に変化させる間に、第２ワード線に第３電圧を供給するとともに、第２選択ゲート線に第４電圧を供給する。第１メモリセルに書き込まれるデータが第１データと異なる第２データである場合、第１ビット線の電圧を第２電圧から第１電圧に変化させる間に、第２ワード線に第５電圧を供給するとともに、第２選択ゲート線に第６電圧を供給し、少なくとも、第６電圧が第４電圧より大きいか、または、第５電圧が第３電圧よりも大きい。【選択図】 図３

Description

本開示の実施形態は記憶装置に関する。
半導体基板上にＲｅＲＡＭ(Resistive Random Access Memory）素子、合金型ＰＣＭ (Phase Change Memory）素子、ｉＰＣＭ (Interfacial Phase Change Memory）素子、ＣＢＲＡＭ(Conduction Bridge RAM)素子等の抵抗変化型記憶素子を集積化した記憶装置（半導体集積回路装置）が提案されている。上述したような抵抗変化型記憶素子は不揮発性記憶素子として機能する。
抵抗変化記憶素子を用いた記憶装置として、適切な書き込みをすることができる半導体記憶装置が求められている。
米国特許第５８９４４４７号明細書 米国特許第９０２５３６９号明細書 米国特許第９９６６１３６号明細書
‘Scalable 3-D vertical chain-cell-type phase-change memory with 4F2 poly-Si diodes" M. Kinoshita, et.al. HITACHI Sympo. On VLSI Tech.2012 p35-36
適切な書き込みが可能な抵抗変化記憶素子を用いた記憶装置を提供する。
本実施形態にかかる記憶装置は、第１方向と第１方向に交差する第２方向に延伸する主面を有する、半導体基板と、第１方向と第２方向に交差する第３方向に延伸する第１抵抗変化記憶層と、第３方向に延伸し、第１抵抗変化記憶層と接する、第１半導体層と、第３方向に延伸し、第１半導体層と接する、第１絶縁体層と、を有する第１メモリピラーと、第３方向に延伸する第２抵抗変化記憶層と、第３方向に延伸し、第２抵抗変化記憶層と接する、第２半導体層と、第３方向に延伸し、第２半導体層と接する、第２絶縁体層と、を有する第２メモリピラーと、第１方向に延伸し、第１メモリピラーの一端と、第２メモリピラーの一端とに接続された、第１ビット線と、第２方向に延伸し、第１抵抗変化記憶層と第１半導体層および第１絶縁体層を介して対向することで第１メモリセルを形成する、第１ワード線と、第２方向に延伸し、第１半導体層と第１絶縁体層を介して対向することで第１選択トランジスタを形成する、第１選択ゲート線と、第３方向における位置が第１ワード線と同じであり、第２方向に延伸し、第２抵抗変化記憶層と第２半導体層および第２絶縁体層を介して対向することで第２メモリセルを形成する、第２ワード線と、第３方向における位置が第１選択ゲート線と同じであり、第２方向に延伸し、第２半導体層と第２絶縁体層を介して対向することで第２選択トランジスタを形成する、第２選択ゲート線と、書き込み動作時に、第１ビット線と、第１選択ゲート線と、第２選択ゲート線と、第２ワード線とにそれぞれ電圧を供給するドライバとを有する。ドライバは、第１メモリセルに書き込み動作を実行する際に、第１ビット線に、第１電圧と、第１電圧より高い第２電圧と、第１電圧と、を順に供給する。第１メモリセルに書き込まれるデータが第１データである場合、第１ビット線の電圧を第２電圧から第１電圧に変化させる間に、第２ワード線に第３電圧を供給するとともに、第２選択ゲート線に第４電圧を供給する。第１メモリセルに書き込まれるデータが第１データと異なる第２データである場合、第１ビット線の電圧を第２電圧から第１電圧に変化させる間に、第２ワード線に第５電圧を供給するとともに、第２選択ゲート線に第６電圧を供給し、少なくとも、第６電圧が第４電圧より大きいか、または、第５電圧が第３電圧よりも大きい。
メモリシステムの全体構成を示すブロック図である。 第１実施形態に係るメモリチップの備えるメモリセルアレイの構造の一例を示す平面図である。 図２のα−α’線に沿った断面図である。 図２のβ−β’線に沿った断面図である。 図３のＡ−Ａ’線に沿った断面図である。 図３のＢ−Ｂ’線に沿った断面図である。 図３のＣ−Ｃ’線に沿った断面図である。 図３のＤ−Ｄ’線に沿った断面図である。 通常メモリブロックの回路図である。 リセットメモリブロックの回路図である。 通常メモリブロックとリセットメモリブロックとが並んでいる模式図である。 メモリセルの選択状態を説明する図である。 メモリセルの非選択状態を説明する図である。 メモリセルの非選択状態を説明する図である。 ビット線とセンスアンプとの接続関係の一例を説明する図である。 ビット線とセンスアンプとの接続関係の別の例を説明する図である。 ビット線とセンスアンプとの接続関係の別の例を説明する図である。 リセット動作における各線に印加される電圧を示した波形図である。 セット動作における各線に印加される電圧を示した波形図である。 読み出し動作における各線に印加される電圧を示した波形図である。 セット動作における各線に印加される電圧の変形例を示した波形図である。 セット動作における各線に印加される電圧の変形例を示した波形図である。 セット動作における各線に印加される電圧の変形例を示した波形図である。 リセット動作とセット動作を同時に行う場合における各線に印加される電圧の変形例を示した波形図である。 選択メモリセル内を流れる電流の経路を示す回路図である。 リセットメモリストリングに電流が流れる電流の経路を示す回路図である。 リセット選択ゲート線の構成の変形例を示す平面図である。 図２７のα−α’線に沿った断面図である。 図２７のβ−β’線に沿った断面図である。 図２９のＡ−Ａ’線に沿った断面図である。 図２９のＢ−Ｂ’線に沿った断面図である。 図２９のＣ−Ｃ’線に沿った断面図である。 図２９のＤ−Ｄ’線に沿った断面図である。 図２９のＥ−Ｅ’線に沿った断面図である。 通常メモリブロックとリセットメモリブロックとが周期的に並んで配置される一例を説明する図である。 通常メモリブロックとリセットメモリブロックとが周期的に並んで配置される別の例を説明する図である。 リセット選択ゲート線とその駆動回路の配置を説明する図である。 メモリセルの選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 第２実施形態に係るメモリチップの備えるメモリセルアレイの構造の一例を示す平面図である。 図４１のα−α’線に沿った断面図である。 図４１のβ−β’線に沿った断面図である。 図４２のＡ−Ａ’線に沿った断面図である。 図４２のＢ−Ｂ’線に沿った断面図である。 図４２のＣ−Ｃ’線に沿った断面図である。 図４２のＤ−Ｄ’線に沿った断面図である。 図４２のＥ−Ｅ’線に沿った断面図である。 メモリブロックの回路図である。 アレイ全体の回路図である。 メモリセルの選択状態を説明する図である。 メモリセルの非選択状態を説明する図である。 メモリセルの非選択状態を説明する図である。 リセット動作における各線に印加される電圧を示した波形図である。 セット動作における各線に印加される電圧を示した波形図である。 読み出し動作における各線に印加される電圧を示した波形図である。 セット動作における各線に印加される電圧の変形例を示した波形図である。 セット動作における各線に印加される電圧の変形例を示した波形図である。 セット動作における各線に印加される電圧の変形例を示した波形図である。 リセット動作とセット動作を同時に行う場合における各線に印加される電圧の変形例を示した波形図である。 メモリセルの選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 選択メモリセル内を流れる電流の経路を示す回路図である。 メモリストリングに電流が流れなくなる経路を示す回路図である。 ＲＷＬ駆動回路を有する変形例を示す平面図である。 図６６のα−α’線に沿った断面図である。 図６６のβ−β’線に沿った断面図である。 図６７のＡ−Ａ’線に沿った断面図である。 図６７のＢ−Ｂ’線に沿った断面図である。 図６７のＣ−Ｃ’線に沿った断面図である。 図６７のＤ−Ｄ’線に沿った断面図である。 図６７のＥ−Ｅ’線に沿った断面図である。 図６７のＦ−Ｆ’線に沿った断面図である。 リセットワード線ＲＷＬとＲＷＬ駆動回路との接続関係の一例を説明する図である。 リセットワード線ＲＷＬとＲＷＬ駆動回路との接続関係の別の例を説明する図である。 リセットワード線ＲＷＬとＲＷＬ駆動回路との接続関係の別の例を説明する図である。 ＲＷＬ駆動回路の回路構成を示す図である。 リセットワード線イネーブル信号線ＲＷＬＥＬ及びリセットワード線ＲＷＬに印加される電圧を示した波形図である。 ＲＷＬ駆動回路の回路構成を示す別の図である。 リセットワード線Ｐ選択信号線ＲＷＬＳＥＬＰ、リセットワード線Ｎ選択信号線ＲＷＬＳＥＬＮ、及びリセットワード線ＲＷＬに印加される電圧を示した波形図である。 ＲＷＬ駆動回路の回路構成を示す別の図である。 リセットワード線Ｐ選択信号線ＲＷＬＳＥＬＰ、リセットワード線Ｎ選択信号線ＲＷＬＳＥＬＮ、及びリセットワード線ＲＷＬに印加される電圧を示した波形図である。 ソース側選択ゲートトランジスタＳＴ２を有する変形例を示す平面図である。 図８４のα−α’線に沿った断面図である。 図８４のβ−β’線に沿った断面図である。 図８５のＡ−Ａ’線に沿った断面図である。 図８５のＢ−Ｂ’線に沿った断面図である。 図８５のＣ−Ｃ’線に沿った断面図である。 図８５のＤ−Ｄ’線に沿った断面図である。 メモリブロックの回路図である。 メモリセルの選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 メモリセルの選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 メモリセルの選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 各リセットワード線ＲＷＬと共通リセットワード線ＣＲＷＬの接続関係を示した変形例の回路図である。 各ワード線ＷＬと各ワード線（上層）ＷＬの接続関係を説明する図である。 各ワード線ＷＬと共通ワード線（上層）ＣＷＬの接続関係を説明する図である。 各リセット選択ゲート線ＲＳＧと共通リセット選択ゲート線ＣＲＳＧの接続関係を示した変形例の回路図である。 リセット選択ゲート線ＲＳＧの構成の変形例を示す平面図である。 図１０５のα−α’線に沿った断面図である。 図１０５のβ−β’線に沿った断面図である。 図１０６のＡ−Ａ’線に沿った断面図である。 図１０６のＢ−Ｂ’線に沿った断面図である。 図１０６のＣ−Ｃ’線に沿った断面図である。 図１０６のＤ−Ｄ’線に沿った断面図である。 リセット選択ゲート線ＲＳＧの構成の変形例を示す平面図である。 図１１２のα−α’線に沿った断面図である。 図１１２のβ−β’線に沿った断面図である。 図１１３のＡ−Ａ’線に沿った断面図である。 図１１３のＢ−Ｂ’線に沿った断面図である。 図１１３のＣ−Ｃ’線に沿った断面図である。 図１１３のＤ−Ｄ’線に沿った断面図である。 ソース側選択ゲートトランジスタＳＴ２を有する変形例を示す平面図である。 図１１９のα−α’線に沿った断面図である。 図１１９のβ−β’線に沿った断面図である。 ソース側選択ゲートトランジスタＳＴ２を有する変形例を示す回路図である。 メモリブロックの回路図である。 メモリセルの選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 メモリセルの非選択状態の変形例を説明する図である。 メモリセルの選択状態の変形例を説明する図である。 リセットメモリブロックＲＭＢでセット動作を行う場合における各線に印加される電圧の変形例を示した波形図である。
以下、本実施形態にかかる記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
同一のプロセスにより形成された複数の膜は、同一の層構造を有し、かつ、同一の材料で構成される。本明細書においては、複数の膜がそれぞれ異なる機能又は役割を果たす場合であっても、このように同一のプロセスにより形成された複数の膜は、それぞれ同一の層に存在する膜として扱う。
＜１＞第１実施形態
第１実施形態に係るメモリシステムについて説明する。
＜１−１＞構成
＜１−１−１＞メモリシステムの全体構成
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。
図１に示すようにメモリシステム１は、例えば、メモリチップ１０とコントローラ２０とを組み合わせて構成されている。メモリシステム１の中に、複数のメモリチップ１０が含まれていてもよい。この場合、例えば、１つのコントローラ２０が、複数のメモリチップ１０を制御する。メモリシステム１は、例えば、ＳＤ（登録商標）カードのようなメモリカードや、ＳＳＤ（solid state drive）等として機能する。
メモリチップ１０は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２０は、メモリバス２７によってメモリチップ１０に接続され、ホストバス３１によってホスト３０に接続される。コントローラ２０は、メモリチップ１０を制御し、ホスト３０から受信したホストコマンドに応答してメモリチップ１０にアクセスする。ホスト３０は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤ（登録商標）インターフェースに従ったバスである。メモリバスは、メモリインターフェースに従った信号の送受信を行う。
＜１−１−２＞コントローラ２０の構成
引き続き図１を用いて、コントローラ２０の構成の詳細について説明する。
図１に示すようにコントローラ２０は、ホストインターフェース回路（ホストＩ／Ｆ）２１、内蔵メモリ（ＲＡＭ：Random Access Memory）２２、プロセッサ（ＣＰＵ：Central Processing Unit）２３、バッファメモリ２４、メモリインターフェース回路（メモリＩ／Ｆ）２５、及びＥＣＣ（Error Checking and Correcting）回路２６を備えている。
ホストインターフェース回路２１は、ホストバス３１を介してホスト３０と接続され、ホスト３０から受信したホストコマンド及びデータを、それぞれプロセッサ２３及びバッファメモリ２４に転送する。またホストインターフェース回路２１は、プロセッサ２３の命令に応答して、バッファメモリ２４内のデータをホスト３０へ転送する。
プロセッサ２３は、コントローラ２０全体の動作を制御する。例えばプロセッサ２３は、ホスト３０から読み出しに関するホストコマンドを受信した際には、それに応答して、メモリインターフェース回路２５にメモリチップ１０へ読み出しコマンド（メモリコマンド）を発行させる。プロセッサ２３は、ホスト３０から書き込みに関するホストコマンドを受信した際も、同様の動作を行う。またプロセッサ２３は、メモリチップ１０を管理するための様々な処理（ウェアレベリング等）を実行する。
メモリインターフェース回路２５は、メモリバス２７を介してメモリチップ１０と接続され、メモリチップ１０との通信を司る。そしてメモリインターフェース回路２５は、プロセッサ２３から受信した命令に基づき、種々の信号をメモリチップ１０へ送信し、またメモリチップ１０から種々の信号を受信する。
バッファメモリ２４は、メモリチップ１０への書き込みデータやメモリチップ１０からの読み出しデータを一時的に保持する。
内蔵メモリ２２は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３の作業領域として使用される。そして内蔵メモリ２２は、メモリチップ１０を管理するためのファームウェアや、後述するシフトテーブル、履歴テーブル、フラグテーブル等の、各種の管理テーブル等を保持する。
ＥＣＣ回路２６は、メモリチップ１０に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
＜１−１−３＞メモリチップ１０の構成
次に、メモリチップ１０の構成について説明する。
図１に示すようにメモリチップ１０は、メモリセルアレイ１１、ロウデコーダ１２、ドライバ回路１３、センスアンプ１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７を備える。
メモリセルアレイ１１は、ロウ（例えば、図２〜４に示されるワード線ＷＬ０〜ＷＬ１５）及びカラム（例えば、図２〜４に示されるビット線ＢＬ０〜ＢＬ３）に対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。そしてメモリセルアレイ１１は、コントローラ２０から与えられたデータを記憶する。メモリセルアレイ１１に含まれるメモリセルは相変化メモリ（ＰＣＭ）素子などの抵抗変化記憶素子を用いる。
ロウデコーダ１２は、アドレスレジスタ１５内のブロックアドレスＢＡに基づいてブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線方向を選択する。
ドライバ回路１３は、アドレスレジスタ１５内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２を介して電圧を供給する。ドライバ回路１３は、例えばソース線ドライバ等も含む。
センスアンプ１４は、ビット線ＢＬに対応して設けられるセンスアンプモジュールＳＡを備え、データの読み出し時には、メモリセルアレイ１１から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２０に出力する。データの書き込み時には、コントローラ２０から受信した書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
アドレスレジスタ１５は、コントローラ２０から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、前述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。コマンドレジスタ１６は、コントローラ２０から受信したコマンドＣＭＤを保持する。
シーケンサ１７は、コマンドレジスタ１６に保持されたコマンドＣＭＤに基づき、メモリチップ１０全体の動作を制御する。
＜１−１−４＞メモリセルアレイ１１の構造
以下に、第１実施形態におけるメモリセルアレイ１１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応し、Ｙ方向はワード線ＷＬの延伸方向に対応し、Ｚ方向はメモリセルアレイ１１が形成される半導体基板Ｓｕｂの表面に対する鉛直方向に対応している。なお、以下、各図では、図を見易くするために絶縁体層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図２は、第１実施形態に係るメモリチップ１０の備えるメモリセルアレイ１１のＺ方向上方より見た平面図の一例を示している。図３は、第１実施形態に係るメモリチップ１０の備えるメモリセルアレイ１１のＹ方向より見た断面図（図２におけるα−α'線に沿った断面図）の一例を示している。図４は、第１実施形態に係るメモリチップ１０の備えるメモリセルアレイ１１のＸ方向より見た断面図（図２におけるβ−β'線に沿った断面図）の一例を示している。
図５〜８は、第１実施形態に係るメモリチップ１０の備えるメモリセルアレイ１１のＺ方向より見たＸＹ平面における断面図の一例を示している。図５は図３におけるＡ−Ａ'線に沿った断面図であり、図６は図３におけるＢ−Ｂ'線に沿った断面図であり、図７は図３におけるＣ−Ｃ'線に沿った断面図であり、図８は図３におけるＤ−Ｄ'線に沿った断面図である。
図２〜８に示すように、メモリセルアレイ１１は、Ｘ方向に並んで配置された複数のブロックを含む。図２及び図３には、通常メモリブロック領域４１とリセットメモリブロック領域４２とが、Ｘ方向に並んで配置される例が示されている。
メモリセルアレイ１１には、Ｚ方向の最も上部において並行してＸ方向に延伸するビット線ＢＬ０〜ＢＬ３が配置されている。ビット線ＢＬ０〜ＢＬ３は例えばタングステン等の導電体によって形成されている。ビット線ＢＬ０〜ＢＬ３の下には、並行してＹ方向に延伸する選択ゲート線ＳＧ０〜ＳＧ３及びリセット選択ゲート線ＲＳＧ０〜ＲＳＧ３が配置されている。
選択ゲート線ＳＧ０〜ＳＧ３は通常メモリブロック領域４１に、リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３はリセットメモリブロック領域４２に、それぞれ配置されている。選択ゲート線ＳＧ０〜ＳＧ３及びリセット選択ゲート線ＲＳＧ０〜ＲＳＧ３も例えばタングステン等の導電体によって形成されている。選択ゲート線ＳＧ０〜ＳＧ３及びリセット選択ゲート線ＲＳＧ０〜ＲＳＧ３は、ビット線ＢＬ０〜ＢＬ３とは絶縁されている。
選択ゲート線ＳＧ０〜ＳＧ３のＺ方向における下にはワード線ＷＬ０が配置されており、リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３のＺ方向における下にはリセットワード線ＲＷＬ０が配置されている。ワード線ＷＬ０及びリセットワード線ＲＷＬ０は、略同一のＸＹ面内に配置されている。ワード線ＷＬ０は通常メモリブロック領域４１に、リセットワード線ＲＷＬ０はリセットメモリブロック領域４２に、それぞれ配置されている。これらワード線ＷＬ０及びリセットワード線ＲＷＬ０も例えばタングステン等の導電体によって形成されている。ワード線ＷＬ０は、選択ゲート線ＳＧ０〜ＳＧ３とは絶縁されている。また、リセットワード線ＲＷＬ０は、リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３とは絶縁されている。
ワード線ＷＬ０の下には、ワード線ＷＬ１〜ＷＬ１５が配置されており、リセットワード線ＲＷＬ０の下にはリセットワード線ＲＷＬ０〜ＲＷＬ１５が配置されている。ワード線ＷＬ１〜ＷＬ１５及びリセットワード線ＲＷＬ０〜ＲＷＬ１５の各々は、対応するＸＹ面内に配置されている。これらワード線ＷＬ１〜ＷＬ１５及びリセットワード線ＲＷＬ１〜ＲＷＬ１５は例えばタングステン等の導電体によって形成されている。ワード線ＷＬ１〜ＷＬ１５とリセットワード線ＲＷＬ１〜ＲＷＬ１５とは、個別に絶縁されている。また、ワード線ＷＬ１〜ＷＬ１５はワード線ＷＬ０と絶縁されており、リセットワード線ＲＷＬ１〜ＲＷＬ１５はリセットワード線ＲＷＬ０と絶縁されている。
ワード線ＷＬ１５及びリセットワード線ＲＷＬ１５の下には、ＸＹ面内にソース線ＳＬが配置されている。ソース線ＳＬは例えばタングステン等の導電体によって形成され、ワード線ＷＬ１５及びリセットワード線ＲＷＬ１５とは絶縁されている。
なお、図２及び図３には、通常メモリブロック領域４１とリセットメモリブロック領域４２とが、Ｘ方向に並んで配置される例が示されているが、通常メモリブロック領域とリセットメモリブロック領域とが隣接している必要はない。例えば、通常メモリブロック領域とリセットメモリブロック領域との間に、他の通常メモリブロック領域があってもよい。ある通常メモリブロック領域４１の選択ゲート線ＳＧ０〜ＳＧ３とあるリセットメモリブロック領域４２のリセット選択ゲート線ＲＳＧ０〜ＲＳＧ３とが同一のビット線ＢＬ０〜ＢＬ３の下に配置されていれば、それらは本実施形態における通常メモリブロック領域４１及びリセットメモリブロック領域４２として機能する。
図３〜図７に示すとおり、選択ゲート線ＳＧ０〜ＳＧ３及びリセット選択ゲート線ＲＳＧ０〜ＲＳＧ３、ワード線ＷＬ０〜ＷＬ１５及びリセットワード線ＲＷＬ０〜ＲＷＬ１５に空けられた開口を貫通して、Ｚ方向に延伸する円柱形状のメモリピラーＭＰ（通常メモリブロック領域４１にあるメモリピラーＭＰを第１メモリピラーＭＰ１、リセットメモリブロック領域４２にあるメモリピラーＭＰを第２メモリピラーＭＰ２とする。）が設けられている。円柱形状のメモリピラーＭＰは、外側から、円筒形状のゲート絶縁膜４４及びその内部の半導体ピラー４３から構成される。ゲート絶縁膜４４は二酸化シリコン膜、窒化シリコン膜、またはこれらの積層膜から構成されてもよい。半導体ピラー４３は多結晶シリコン、アモルファスシリコン等の半導体膜で構成されてもよい。メモリピラーＭＰの底部はソース線ＳＬに達しておりこれと電気的に接続されている。
メモリピラーＭＰ（第１メモリピラーＭＰ１、第２メモリピラーＭＰ２）のうち、ワード線ＷＬ０〜ＷＬ１５及びリセットワード線ＲＷＬ０〜ＲＷＬ１５及びその近傍の絶縁膜に包囲された部分は、半導体ピラー４３が円筒形状であり、円筒形状の半導体ピラー４３の内部に、円筒形状の抵抗変化層４５、及び円柱形状のコア部材４６を含む。
抵抗変化層４５は、例えば、Ｔｅ、Ｓｅ及びＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、このカルコゲン元素を含む化合物であるカルコゲナイドを含んでも良い。他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ及びＳｂからなる群より選択された少なくとも１種以上の元素を含んでも良い。以下では、例として抵抗変化層４５に相変化メモリ（ＰＣＭ）素子またはＰＣＭ素子と類似の特性の抵抗変化記憶素子を用いた場合を想定して説明する。ＲｅＲＡＭ素子などＰＣＭ素子以外の抵抗変化記憶素子を用いることも可能であり、その場合は用いる素子の特性に応じて動作について適宜読み替えれば良い。後述するように、抵抗変化層４５の抵抗状態を設定する（書き込みを行う）場合には、まず、抵抗変化層４５に電圧パルスを印加する。高抵抗状態を設定する場合には、電圧パルスが印加された後、それを急峻に立ち下げる。これにより、抵抗変化層４５は急冷され、その構成材料はアモルファス状態になる。また、低抵抗状態を設定する場合には、電圧パルスが印加された後、それを緩やかに立ち下げる。これにより、抵抗変化層４５は徐冷され、その構成材料は結晶状態になる。
円柱形状のコア部材４６は、例えば窒化シリコン（ＳｉＮ）等の絶縁体を含んでいる。円筒形状の抵抗変化層４５は、コア部材４６の側面（外周）を覆っている（コア部材４６に接している）。例えば、抵抗変化層４５の底部は、ソース線ＳＬに接触している。
円筒形状（選択ゲート線ＳＧ０〜ＳＧ３及びリセット選択ゲート線ＲＳＧ０〜ＲＳＧ３で囲まれた部分においては円柱形状）の半導体ピラー４３は、抵抗変化層４５の側面（外周）を覆っている（抵抗変化層４５に接している）。半導体ピラー４３の底部は、ソース線ＳＬに接触している。
＜１−１−５＞メモリブロックの回路図
図９は通常メモリブロックＭＢの回路図である。図２〜図８において、通常メモリブロックＭＢは通常メモリブロック領域４１に形成される。通常メモリブロックＭＢは選択ゲート線ＳＧ０が接続されるストリングユニットＳＵ０、選択ゲート線ＳＧ１が接続されるストリングユニットＳＵ１、選択ゲート線ＳＧ２が接続されるストリングユニットＳＵ２、選択ゲート線ＳＧ３が接続されるストリングユニットＳＵ３を含む。
ストリングユニットＳＵ（ＳＵ０〜ＳＵ３）は、それぞれ、ビット線ＢＬ０とソース線ＳＬとの間に接続されたメモリストリングＭＳ０、ビット線ＢＬ１とソース線ＳＬとの間に接続されたメモリストリングＭＳ１、ビット線ＢＬ３とソース線ＳＬとの間に接続されたメモリストリングＭＳ３を含む。
メモリストリングＭＳ（ＭＳ０〜ＭＳ３）は、ビット線ＢＬ（ＢＬ０〜ＢＬ３）に近い側から、選択ゲートトランジスタＳＴ、メモリセルＭＣ０、メモリセルＭＣ１、・・・メモリセルＭＣ１５が直列接続されている。なお、メモリセルストリングＭＳの各々に含まれるメモリセルＭＣの個数は、１６個である必要はない。例えば、メモリセルストリングＭＳの各々に含まれるメモリセルＭＣの個数は、８個、３２個、４８個、６４個、９６個、または１２８個等であってもよく、その数は限定されるものではない。
図３及び５において、選択ゲート線ＳＧ（ＳＧ０〜ＳＧ３）に取り囲まれた第１メモリピラーＭＰ１の部分（ゲート絶縁膜４４及び半導体ピラー４３からなる）が選択ゲートトランジスタＳＴに対応する。選択ゲートトランジスタＳＴは選択ゲート線ＳＧ（ＳＧ０〜ＳＧ３）に印加される電圧で駆動される。すなわち、選択ゲートトランジスタＳＴにおいて、選択ゲート線ＳＧ（ＳＧ０〜ＳＧ３）に印加される電圧に応じて、半導体ピラー４３の部分の導電率が変化する。
図３及び７において、ワード線ＷＬ（ＷＬ０〜ＷＬ１５）に取り囲まれた第１メモリピラーＭＰ１の部分（ゲート絶縁膜４４、半導体ピラー４３、抵抗変化層４５及びコア部材４６からなる）がメモリセルＭＣ（ＭＣ０〜ＭＣ１５）に対応する。メモリセルＭＣはワード線ＷＬに印加される電圧で駆動される。すなわち、メモリセルＭＣにおいて、ワード線ＷＬに印加される電圧に応じて、半導体ピラー４３の部分の導電率が変化する。メモリセルＭＣは抵抗変化層４５の導電率を制御することが可能である。メモリセルＭＣのＺ方向の抵抗は半導体ピラー４３の部分による抵抗と抵抗変化層４５の部分による抵抗とが並列に接続された合成抵抗となる。
図１０はリセットメモリブロックＲＭＢの回路図である。図２〜図８において、リセットメモリブロックＲＭＢはリセットメモリブロック領域４２に形成される。リセットメモリブロックＲＭＢはリセット選択ゲート線ＲＳＧ０で駆動されるリセットストリングユニットＲＳＵ０、リセット選択ゲート線ＲＳＧ１で駆動されるリセットストリングユニットＲＳＵ１、リセット選択ゲート線ＲＳＧ２で駆動されるリセットストリングユニットＲＳＵ２、リセット選択ゲート線ＲＳＧ３で駆動されるリセットストリングユニットＲＳＵ３を含む。
リセットストリングユニットＲＳＵ（ＲＳＵ０〜ＲＳＵ３）は、それぞれ、ビット線ＢＬ０とソース線ＳＬとの間に接続されたリセットメモリストリングＲＭＳ０、ビット線ＢＬ１とソース線ＳＬとの間に接続されたリセットメモリストリングＲＭＳ１、ビット線ＢＬ３とソース線ＳＬとの間に接続されたリセットメモリストリングＲＭＳ３を含む。
リセットメモリストリングＲＭＳ（ＲＭＳ０〜ＲＭＳ３）は、ビット線ＢＬ（ＢＬ０〜ＢＬ３）に近い側から、リセット選択ゲートトランジスタＲＳＴ、リセットメモリセルＲＭＣ０、リセットメモリセルＲＭＣ１、・・・リセットメモリセルＲＭＣ１５が直列接続されている。
図３、４及び５において、リセット選択ゲート線ＲＳＧ（ＲＳＧ０〜ＲＳＧ３）に取り囲まれた第２メモリピラーＭＰ２の部分（ゲート絶縁膜４４及び半導体ピラー４３からなる）がリセット選択ゲートトランジスタＲＳＴに対応する。リセット選択ゲートトランジスタＲＳＴはリセット選択ゲート線ＲＳＧ（ＲＳＧ０〜ＲＳＧ３）に印加される電圧で駆動される。すなわち、リセット選択ゲートトランジスタＲＳＴにおいて、リセット選択ゲート線ＲＳＧ（ＲＳＧ０〜ＲＳＧ３）に印加される電圧に応じて、半導体ピラー４３の部分の導電率が変化する。
図３、４及び７において、リセットワード線ＲＷＬ（ＲＷＬ０〜ＲＷＬ１５）に取り囲まれた第２メモリピラーＭＰ２の部分（ゲート絶縁膜４４、半導体ピラー４３、抵抗変化層４５及びコア部材４６からなる）がリセットメモリセルＲＭＣ（ＲＭＣ０〜ＲＭＣ１５）に対応する。リセットメモリセルＲＭＣはリセッワード線ＲＷＬに印加される電圧で駆動される。すなわち、リセットメモリセルＲＭＣにおいて、リセッワード線ＲＷＬに印加される電圧に応じて、半導体ピラー４３の部分の導電率が変化する。リセットメモリセルＲＭＣは抵抗変化層４５の導電率を制御することが可能である。リセットメモリセルＲＭＣのＺ方向の抵抗は半導体ピラー４３の部分による抵抗と抵抗変化層４５の部分による抵抗とが並列に接続された合成抵抗となる。
図１１は通常メモリブロックＭＢ（ＭＢ０、ＭＢ１・・・）とリセットメモリブロックＲＭＢ０とが並んでいる状態を示した模式図である。複数の通常メモリブロックＭＢ（ＭＢ０、ＭＢ１・・・）と一つのリセットメモリブロックＲＭＢ０とによってセルアレイが構成されている。このセルアレイにおいてビット線ＢＬ（ＢＬ０〜ＢＬｍ）は共通であり、また、ソース線ＳＬも共通である。
＜１−１−６＞メモリセルの選択方法
図１２〜１４を参照してメモリセルの選択方法を説明する。特定のメモリセルからの読み出しは、メモリブロックＭＢを選択し、選択されたメモリブロックＭＢ内部のストリングユニットＳＵを選択し、選択されたストリングユニットＳＵ内部のメモリセルＭＣが選択することによって行う。ここで非選択ワード線ＷＬにはメモリセルＭＣを導通させるのに十分なＯＮ電圧が供給される。
図１２に示すとおり、選択されたメモリブロックＭＢの選択されたストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。ワード線ＷＬ２に接続されたメモリセルＭＣを選択する場合には、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５はメモリセルＭＣを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。さらに、ワード線ＷＬ２にはメモリセルＭＣを導通させるには不十分（半導体ピラー４３の領域に十分なキャリアが誘起されず抵抗が大きくなる）なＯＦＦ電圧が供給される。ワード線ＷＬ２に接続するメモリセルＭＣの半導体ピラー４３の領域には十分なキャリアが誘起されないので、抵抗変化層４５の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルＭＣに書き込まれたデータを読み出すことができる。
図１３に示すとおり、選択されたメモリブロックＭＢの非選択のストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させるには不十分なＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５にはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
同様に、図１４に示すとおり、非選択のメモリブロックＭＢにおいては、選択ゲート線ＳＧにはＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０〜ＷＬ１５にはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
＜１−１−７＞センスアンプの配置
図１５には、センスアンプＳＡの配置と、ビット線ＢＬとセンスアンプＳＡとの接続関係が示されている。図１５において、センスアンプＳＡはメモリセルアレイ１１の一側面に一列に配列されている。各ビット線ＢＬとセンスアンプＳＡとは一対一対応をしている。つまり、ビット線の本数だけのセンスアンプＳＡが存在する。メモリセルアレイ１１の別の側面にはワード線ＷＬや選択ゲート線ＳＧを駆動するための駆動回路が配置されている。そして、この駆動回路によって特定の選択ゲート線ＳＧにＯＮ電圧が供給され、ワード線ＷＬのうち選択されたワード線ＷＬにはＯＦＦ電圧が供給され、それ以外のワード線ＷＬにはＯＮ電圧が供給される。その結果、選択された一群のメモリセルＭＣのデータが一斉にビット線ＢＬを経由してセンスアンプＳＡに読み出される。つまり、この構成においては、全ビット線ＢＬに対して同時に読み出しが可能である。また、後述する書き込み方法により、全ビット線ＢＬに対して同時に書き込みが可能である。
図１６には、センスアンプＳＡの配置と、ビット線ＢＬとセンスアンプＳＡとの接続関係の別の例が示されている。図１６において、単一のセンスアンプＳＡがメモリセルアレイ１１の一側面に配置されている。各ビット線ＢＬとセンスアンプＳＡとはマルチプレクサ回路ＭＵＸを介して多対一対応をしている。メモリセルアレイ１１の別の側面にはワード線ＷＬや選択ゲート線ＳＧを駆動するための駆動回路が配置されている。そして、この駆動回路によって特定の選択ゲート線ＳＧにＯＮ電圧が供給され、ワード線ＷＬのうち選択されたワード線ＷＬにはＯＦＦ電圧が供給され、それ以外のワード線ＷＬにはＯＮ電圧が供給される。その結果、選択された一群のメモリセルＭＣのデータのうちマルチプレクサＭＵＸにて選択されたビット線ＢＬのみを経由してセンスアンプＳＡに読み出される。つまり、この構成においては、１つのメモリセルアレイ１１毎に１ビット線ＢＬから読み出しが可能である。また、後述する書き込み方法により、１ビット線ＢＬに対して書き込みが可能である。
図１７には、センスアンプＳＡの配置と、ビット線ＢＬとセンスアンプＳＡとの接続関係のさらに別の例が示されている。図１７において、複数のセンスアンプＳＡがメモリセルアレイ１１の一側面に配置されている。各ビット線ＢＬは複数にグループ分けされており、同一のグループに属するビット線ＢＬとセンスアンプＳＡとはマルチプレクサ回路ＭＵＸを介して多対一対応をしている。メモリセルアレイ１１の別の側面にはワード線ＷＬや選択ゲート線ＳＧを駆動するための駆動回路が配置されている。そして、この駆動回路によって特定の選択ゲート線ＳＧにＯＮ電圧が供給され、ワード線ＷＬのうち選択されたワード線ＷＬにはＯＦＦ電圧が供給され、それ以外のワード線ＷＬにはＯＮ電圧が供給される。その結果、選択された一群のメモリセルＭＣのデータのうちマルチプレクサＭＵＸにて選択された複数本（図１７においては２本）のビット線ＢＬのみを経由して複数のセンスアンプＳＡに読み出される。つまり、この構成においては、１つのメモリセルアレイ１１毎に複数ビット線ＢＬから読み出しが可能である。また、後述する書き込み方法により、複数ビット線ＢＬに対して書き込みが可能である。
＜１−２＞動作の説明
＜１−２−１＞リセット動作の説明
図１８は、リセット動作（書き込み動作において、選択メモリセルの抵抗変化層４５の抵抗を増大させる動作）における選択ゲート線ＳＧ、リセット選択ゲート線ＲＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ１０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。選択ゲート線ＳＧ、ワード線ＷＬ、ビット線ＢＬはいずれも一定の寄生容量が存在するため、立ち上がりや立ち下がりを急峻にできない場合がある。そして、時刻ｔ１１までには、選択された選択ゲート線はＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに到達する。時刻ｔ１１付近以降時刻ｔ１３付近までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。この様子を図２５に示す。
時刻ｔ１２でリセット選択ゲート線ＲＳＧをＬｏｗからＨｉｇｈに立ち上げる。ここで、選択ゲート線ＳＧの立ち上がりに比べてリセット選択ゲート線ＲＳＧの立ち上がりは急峻になっている。リセット選択ゲート線ＲＳＧはリセットメモリブロックにのみ配置されることから、例えばリセット選択ゲート線ＲＳＧやリセットメモリブロックの構成を工夫し実効的な容量もしく抵抗を低減することで実現しうる。時刻ｔ１３でリセット選択ゲート線ＲＳＧはＨｉｇｈに到達する。時刻ｔ１３で選択ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。同時に、リセットメモリブロックＲＭＢのリセットメモリストリングＲＭＳにはビット線ＢＬからソース線ＳＬに電流が流れるので、選択ビット線ＢＬの電圧がＨｉｇｈからＬｏｗへ急峻に立ち下がる。図１８には、ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動するのみであった場合の選択ビット線ＢＬの電圧波形を点線で示している。この場合、選択ビット線ＢＬがＬｏｗへ立ち下がるのに時刻ｔ１６までかかる。このように選択ビット線ＢＬは、リセットメモリブロックＲＭＢの存在により急峻に立ち下がる。この急峻な立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層４５が急峻に冷却されてアモルファス相となり高抵抗となる。この様子を図２６に示す。
続いて、時刻ｔ１４でリセット選択ゲート線ＲＳＧのＨｉｇｈからＬｏｗへの立ち下げを開始し、時刻ｔ１５までにリセット選択ゲート線ＲＳＧはＬｏｗに到達する。さらに、時刻ｔ１７で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がり開始する。時刻ｔ１８までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てリセット動作が完了する。
＜１−２−２＞セット動作の説明
図１９は、セット動作（書き込み動作において、選択メモリセルの抵抗変化層４５の抵抗を低くさせる動作）における選択ゲート線ＳＧ、リセット選択ゲート線ＲＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセット選択ゲート線ＲＳＧはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ２０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。そして、時刻ｔ２１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに到達する。時刻ｔ２１付近以降時刻ｔ２６までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。
時刻ｔ２３で選択ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。ここでは、リセットメモリブロックＲＭＢのリセットメモリストリングＲＭＳにはビット線ＢＬからソース線ＳＬに電流が流れないので、選択ビット線ＢＬの電圧がＨｉｇｈからＬｏｗへ急峻に立ち下がることはない。選択ビット線ＢＬがＬｏｗへ立ち下がるのに時刻ｔ２６までかかる。この緩慢な立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されて結晶相となり低抵抗となる。さらに、時刻ｔ２７で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。時刻ｔ２８までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てセット動作が完了する。
＜１−２−３＞読み出し動作の説明
図２０は、読み出し動作における選択ゲート線ＳＧ、リセット選択ゲート線ＲＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセット選択ゲート線ＲＳＧはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ３０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。そして、時刻ｔ３１までには、選択された選択ゲート線はＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに到達する。時刻ｔ３１以降は時刻ｔ３２までは選択ビット線ＢＬがフローティング状態に維持される。選択されたメモリセルＭＣがリセットされている場合は、抵抗変化層４５が高抵抗なアモルファス状態であるためそのメモリセルＭＣを含むセルストリングＳＵを介した放電がなされず、選択ビット線ＢＬの電圧はＨｉｇｈのまま維持される。他方で、選択されたメモリセルＭＣがセットされている場合は抵抗変化層４５が低抵抗な結晶状態であるためそのメモリセルＭＣを含むセルストリングＳＵを介して放電がなされ、選択ビット線ＢＬはＨｉｇｈからＬｏｗへと立ち下がる。時刻ｔ３２までに選択ビット線ＢＬの電位がＬｏｗに到達する。時刻ｔ３１から時刻ｔ３２の間にセンスアンプＳＡはビット線ＢＬの電位をセンスしてデータを出力する。時刻ｔ３２から時刻ｔ３３にかけて、ビット線ＢＬの電位をメモリセルアレイ外から強制的にＬｏｗへと立ち下げる。さらに、時刻ｔ３４で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。時刻ｔ３５までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経て読み出し動作が完了する。
＜１−２−４＞セット動作（変形例１）の説明
図２１は、セット動作（変形例１）における選択ゲート線ＳＧ、リセット選択ゲート線ＲＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセット選択ゲート線ＲＳＧはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ２０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。そして、時刻ｔ２１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに到達する。時刻ｔ２１付近以降時刻ｔ２５までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。
時刻ｔ２３で選択ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。ここでは、選択ビット線ＢＬがＬｏｗへ穏やかに立ち下がるように制御する。選択ビット線ＢＬがＨｉｇｈからＬｏｗに立ち下がる時間は、立ち上がりの時間と同程度であれば点線で示すように時刻ｔ２４までであるところ、さらに穏やかに立ち下がるように制御をして、Ｌｏｗに立ち下がる時間を時刻ｔ２５までかける。この緩慢な立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。または、本来の立ち下がりでは急峻過ぎて抵抗変化層がアモルファス化してしまう場合にも、結晶化させることが可能になる。さらに、時刻ｔ２７で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。時刻ｔ２８までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てセット動作が完了する。
＜１−２−５＞セット動作（変形例２）の説明
図２２は、セット動作（変形例２）における選択ゲート線ＳＧ、リセット選択ゲート線ＲＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセット選択ゲート線ＲＳＧはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ２０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。そして、時刻ｔ２１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに到達する。時刻ｔ２１付近以降時刻ｔ２５までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。
時刻ｔ２３で選択ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。ここでは、選択ビット線ＢＬがＬｏｗへ穏やかに立ち下がるように制御する。この立ち下がりの波形プロファイルは２段の立ち下がりである。例えば、ＨｉｇｈとＬｏｗのちょうど中間の電圧まで立ち下げ、引き続いてこの中間の電圧からＬｏｗまで立ち下げる。この２段の立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。さらに、時刻ｔ２７で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。時刻ｔ２８までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てセット動作が完了する。
＜１−２−６＞セット動作（変形例３）の説明
図２３は、セット動作（変形例３）における選択ゲート線ＳＧ、リセット選択ゲート線ＲＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセット選択ゲート線ＲＳＧはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ２０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。そして、時刻ｔ２１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに到達する。時刻ｔ２１付近以降時刻ｔ２５までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。
時刻ｔ２３で選択ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。ここでは、選択ビット線ＢＬがＬｏｗへ穏やかに立ち下がるように制御する。この立ち下がりの波形プロファイルは階段状の多段の立ち下がりである。例えば、ＨｉｇｈとＬｏｗの間のＶ１、Ｖ２、ｖ３、Ｖ４の中間電圧（Ｈｉｇｈ＞Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｌｏｗ）を経由して階段状に立ち下げる。この多段の立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。さらに、時刻ｔ２７で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。時刻ｔ２８までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てセット動作が完了する。
＜１−２−７＞セット／リセット動作（同時書き分け）の説明
図２４は、書き込みデータに応じてリセット動作とセット動作を同時に行う場合の、選択ゲート線ＳＧ、リセット選択ゲート線ＲＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ４０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。そして、時刻ｔ４１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに到達する。リセット動作を行うものに対しては時刻ｔ４１付近以降時刻ｔ４６まで、セット動作を行うものに対しては時刻ｔ４１付近以降時刻ｔ４３までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。この様子は図２５に示されている。
時刻ｔ４２でセット動作を行うメモリセルＭＣに接続されたビット線ＢＬの電圧をＨｉｇｈからＬｏｗへと徐々に立ち下げる。時刻ｔ４３までにはセット動作を行うメモリセルＭＣに接続されたビット線ＢＬの電圧はＬｏｗになっている。選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されて結晶相となり低抵抗となる。引き続いて、時刻ｔ４４でリセット選択ゲート線ＲＳＧをＬｏｗからＨｉｇｈに立ち上げる。時刻ｔ４５でリセット選択ゲート線ＲＳＧはＨｉｇｈに到達する。時刻ｔ４５でリセット動作を行うメモリセルＭＣに接続されたビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。同時に、リセットメモリブロックＲＭＢのリセットメモリストリングＲＭＳにはビット線ＢＬからソース線ＳＬに電流が流れるので、選択ビット線ＢＬの電圧がＨｉｇｈからＬｏｗへ急峻に立ち下がる（既にセット動作が行われた選択ビット線ＢＬの電圧は既にＬｏｗである。）。このように選択ビット線ＢＬは、リセットメモリブロックＲＭＢの存在により急峻に立ち下がる。この急峻な立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層が急峻に冷却されてアモルファス相となり高抵抗となる。この様子は図２６に示されている。図２４には、ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動するのみであった場合の選択ビット線ＢＬの電圧波形を点線で示している。
時刻ｔ４６ですでに全ての選択ビット線ＢＬはＬｏｗになる。続いて、時刻ｔ４７でリセット選択ゲート線ＲＳＧのＨｉｇｈからＬｏｗへの立ち下げを開始し、時刻ｔ４８までにリセット選択ゲート線ＲＳＧはＬｏｗに到達する。さらに、時刻ｔ４９で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がり開始する。時刻ｔ５０までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てセット／リセット動作が完了する。
＜１−３＞変形例
以下の説明においては、第１実施形態と相違する部分について説明し、共通する部分については説明を省略する。
＜１−３−１＞リセット選択ゲート線ＲＳＧの構成の変形例
図２７〜３４を用いてリセット選択ゲート線ＲＳＧの構成が異なる変形例について説明する。本変形例に係るリセット選択ゲート線ＲＳＧ０〜ＲＳＧ３は、周期的にリセット選択ゲート線（垂直）ＲＳＧＶを介してリセット選択ゲート線（裏打ち配線）ＴＲＳＧに接続される。図２７は、変形例に係るメモリセルアレイ１１のリセットメモリブロック領域４２をＺ方向上方より見た平面図の一例を示している。図２８は、メモリセルアレイ１１のリセットメモリブロック領域４２をＹ方向より見た断面図（図２７におけるα−α'線に沿った断面図）の一例を示している。図２９は、メモリセルアレイ１１のリセットメモリブロック領域４２をＸ方向より見た断面図（図２７におけるβ−β'線に沿った断面図）の一例を示している。
図３０〜３４は、メモリセルアレイ１１のリセットメモリブロック領域４２をＺ方向より見たＸＹ平面における断面図の一例を示している。図３０は図２９におけるＡ−Ａ'線に沿った断面図であり、図３１は図２９におけるＢ−Ｂ'線に沿った断面図であり、図３２は図２９におけるＣ−Ｃ'線に沿った断面図であり、図３３は図２９におけるＤ−Ｄ'線に沿った断面図であり、図３４は図２９におけるＥ−Ｅ'線に沿った断面図である。
図２７〜３４に示すように、メモリセルアレイ１１のリセットメモリブロック領域４２には、Ｚ方向の最も上部においてＸＹ面方向にリセット選択ゲート線（裏打ち配線）ＴＲＳＧが配置されている。リセット選択ゲート線（裏打ち配線）ＴＲＳＧは例えば銅等の抵抗が低い導電体によって形成されている。リセット選択ゲート線（裏打ち配線）ＴＲＳＧの下には、並行してＸ方向に延伸するビット線ＢＬ０〜ＢＬ３が配置されている。ビット線ＢＬ０〜ＢＬ３は、リセット選択ゲート線（裏打ち配線）ＴＲＳＧとは絶縁されている。ビット線ＢＬ０〜ＢＬ３の下には、並行してＹ方向に延伸するリセット選択ゲート線ＲＳＧ０〜ＲＳＧ３が配置されている。リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３は、それぞれ並行してＺ方向に延伸するリセット選択ゲート線（垂直）ＲＳＧＶを介してリセット選択ゲート線（裏打ち配線）ＴＲＳＧに接続されている。リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３およびリセット選択ゲート線（垂直）ＲＳＧＶも、ビット線ＢＬ０〜ＢＬ３とは絶縁されている。リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３の下には、ＸＹ面内にリセットワード線ＲＷＬ０〜ＲＷＬ１５がそれぞれ配置されている。リセットワード線ＲＷＬ０〜ＲＷＬ１５は互いに絶縁されており、リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３とも絶縁されている。リセットワード線ＲＷＬ１５の下には、ＸＹ面内にソース線ＳＬが配置されている。ソース線ＳＬは、リセットワード線ＲＷＬ１５とは絶縁されている。リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３は周期的にリセット選択ゲート線（垂直）ＲＳＧＶを介してリセット選択ゲート線（裏打ち配線）ＴＲＳＧに接続されることで、抵抗を低減することができ、リセット動作時の立ち上がりをより急峻にすることができる。なお、メモリピラーＭＰの構成に関しては、第１実施形態と同様であることからここでは省略する。
＜１−３−２＞メモリブロックの配置例
図３５は複数のリセットメモリブロックＲＭＢ（ＲＭＢ０、ＲＭＢ１・・・ＲＭＢｍ−１）が配置される場合の、配置パターンを示した模式図である。セルアレイは、複数のブロック（ブロック０、ブロック１・・・ブロックｍ−１）によって構成されている。それぞれのブロック（ブロック０、ブロック１・・・ブロックｍ−１）は、複数の通常メモリブロックＭＢ（ＭＢ０、ＭＢ１・・・ＭＢｎ−１）と一つのリセットメモリブロックＲＭＢとによって構成されている。リセットメモリブロックＲＭＢは、ブロック（ブロック０、ブロック１・・・ブロックｍ−１）の一端部に配置される。セルアレイは、複数のブロック（ブロック０、ブロック１・・・ブロックｍ−１）が並んで配置されることで、複数のリセットメモリブロックＲＭＢ（ＲＭＢ０、ＲＭＢ１・・・ＲＭＢｍ−１）が周期的に配置される。リセットメモリブロックＲＭＢを複数分散配置することで、効率よくビット線ＢＬの遅延時間の影響を低減することができる。このセルアレイにおいてビット線ＢＬ（ＢＬ０〜ＢＬｌ）は共通であり、また、ソース線ＳＬも共通である。（ｌ、ｍ、ｎは１以上の整数）
図３６は複数のリセットメモリブロックＲＭＢ（ＲＭＢ０、ＲＭＢ１・・・ＲＭＢｍ−１）が配置される場合の、配置パターンの別の例を示した模式図である。セルアレイは、複数のブロック（ブロック０、ブロック１・・・ブロックｍ−１）によって構成されている。それぞれのブロック（ブロック０、ブロック１・・・ブロックｍ−１）は、複数の通常メモリブロックＭＢ（ＭＢ０、ＭＢ１・・・ＭＢ２ｎ−１）と一つのリセットメモリブロックＲＭＢとによって構成されている。リセットメモリブロックＲＭＢは、ブロック（ブロック０、ブロック１・・・ブロックｍ−１）の中央部に配置される。リセットメモリブロックＲＭＢは、ｎ個の通常メモリブロックＭＢ（ＭＢ０、ＭＢ１・・・ＭＢｎ−１と、ＭＢｎ、ＭＢｎ＋１・・・ＭＢ２ｎ−１）の間に配置される。セルアレイは、複数のブロック（ブロック０、ブロック１・・・ブロックｍ−１）が並んで配置されることで、複数のリセットメモリブロックＲＭＢ（ＲＭＢ０、ＲＭＢ１・・・ＲＭＢｍ−１）が周期的に配置される。リセットメモリブロックＲＭＢを複数分散配置することで、効率よくビット線ＢＬの遅延時間の影響を低減することができる。このセルアレイにおいてビット線ＢＬ（ＢＬ０〜ＢＬｌ）は共通であり、また、ソース線ＳＬも共通である。（ｌ、ｍ、ｎは１以上の整数）
＜１−３−３＞リセット選択ゲート線とその駆動回路の配置例
図３７は、リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３とその駆動回路ＲＳＧ Ｄｒｉｖｅｒの配置パターンを示した模式図である。図３７において、リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３は、メモリセルアレイ１１の一端部に配置されている。リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３は、複数の選択ゲート線ＳＧａ０〜ＳＧａ３、ＳＧｂ０〜ＳＧｂ３、ＳＧｃ０〜ＳＧｃ３と並んでの一端部に配置されている。メモリセルアレイ１１のリセット選択ゲート線ＲＳＧ０〜ＲＳＧ３が配置される側の一側面には、リセット選択ゲート線ＲＳＧを駆動するための駆動回路ＲＳＧ Ｄｒｉｖｅｒが配列されている。センスアンプＳＡも、駆動回路ＲＳＧ Ｄｒｉｖｅｒと同じメモリセルアレイ１１の一側面に一列に配列されている。メモリセルアレイ１１の別の側面にはワード線ＷＬや選択ゲート線ＳＧを駆動するための駆動回路が配置されている。駆動回路ＲＳＧ Ｄｒｉｖｅｒは、リセット選択ゲート線ＲＳＧ０〜ＲＳＧ３のそれぞれと接続されている。このため、駆動回路ＲＳＧ Ｄｒｉｖｅｒによって特定のリセット選択ゲート線ＲＳＧにＯＮ電圧を供給することができる。駆動回路ＲＳＧ ＤｒｉｖｅｒをセンスアンプＳＡなどと同一側面に配列することで、配置最適化による回路面積縮小やリセット選択ゲート線ＲＳＧ０〜ＲＳＧ３の配線端部以外（例えば配線中央）から駆動することによる動作の高速化が実現しうる。
＜１−３−４＞メモリセルの選択方法の変形例
図３８〜４０を参照してメモリセルの選択方法の変形例を説明する。本変形例においては、非選択のメモリブロックＭＢ内のワード線ＷＬにはメモリセルＭＣを導通させるには不十分なＯＦＦ電圧が供給される。
図３８に示すとおり、選択されたメモリブロックＭＢの選択されたストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。ワード線ＷＬ２に接続されたメモリセルＭＣを選択する場合には、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５はメモリセルＭＣを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。さらに、ワード線ＷＬ２にはメモリセルＭＣを導通させるには不十分（半導体ピラー４３の領域に十分なキャリアが誘起されず抵抗が大きくなる）なＯＦＦ電圧が供給される。ワード線ＷＬ２に接続するメモリセルＭＣの半導体ピラー４３の領域には十分なキャリアが誘起されないので、抵抗変化層４５の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルＭＣに書き込まれたデータを読み出すことができる。
図３９に示すとおり、選択されたメモリブロックＭＢの非選択のストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させるには不十分なＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５にはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
図４０に示すとおり、非選択のメモリブロックＭＢにおいては、選択ゲート線ＳＧにもワード線ＷＬ０〜ＷＬ１５にもＯＦＦ電圧が供給される。その結果、このストリングユニットＳＵには電流が流れない。
＜２＞第２実施形態
以下に、第２実施形態に係るメモリセルアレイ１１について説明する。第１実施形態で示すメモリセルアレイ１１に対し、メモリストリングＭＳの下にリセットワード線ＲＷＬを有する構成のメモリセルアレイを示す。以下の説明においては、第１実施形態と相違する部分について説明し、共通する部分については説明を省略する。
＜２−１＞構成
＜２−１−１＞メモリセルアレイ１１の構造
図４１は、第２実施形態に係るメモリチップ１０の備えるメモリセルアレイ１１のＺ方向上方より見た平面図の一例を示している。図４２は、第２実施形態に係るメモリチップ１０の備えるメモリセルアレイ１１のＹ方向より見た断面図（図４１におけるα−α'線に沿った断面図）の一例を示している。図４３は、第２実施形態に係るメモリチップ１０の備えるメモリセルアレイ１１のＸ方向より見た断面図（図４１におけるβ−β'線に沿った断面図）の一例を示している。
図４４〜４８は、第２実施形態に係るメモリチップ１０の備えるメモリセルアレイ１１のＺ方向より見たＸＹ平面における断面図の一例を示している。図４４は図４３におけるＡ−Ａ'線に沿った断面図であり、図４５は図４３におけるＢ−Ｂ'線に沿った断面図であり、図４６は図４３におけるＣ−Ｃ'線に沿った断面図であり、図４７は図４３におけるＤ−Ｄ'線に沿った断面図であり、図４８は図４３におけるＥ−Ｅ'線に沿った断面図である。
図４１〜４８に示すように、メモリセルアレイ１１には、Ｚ方向の最も上部において並行してＸ方向に延伸するビット線ＢＬ０〜ＢＬ３が配置されている。ビット線ＢＬ０〜ＢＬ３は例えばタングステン等の導電体によって形成されている。ビット線ＢＬ０〜ＢＬ３の下には、並行してＹ方向に延伸する選択ゲート線ＳＧ０〜ＳＧ３が配置されている。選択ゲート線ＳＧ０〜ＳＧ３も例えばタングステン等の導電体によって形成されており、ビット線ＢＬ０〜ＢＬ３とは絶縁されている。選択ゲート線ＳＧ０〜ＳＧ３の下には、ＸＹ面内にワード線ＷＬ０〜ＷＬ１５がそれぞれ配置されている。ワード線ＷＬ０〜ＷＬ１５も例えばタングステン等の導電体によって形成され、互いに絶縁されており、選択ゲート線ＳＧ０〜ＳＧ３とは絶縁されている。ワード線ＷＬ１５の下には、ＸＹ面内にリセットワード線ＲＷＬが配置されている。リセットワード線ＲＷＬも例えばタングステン等の導電体によって形成され、ワード線ＷＬ１５とは絶縁されている。リセットワード線ＲＷＬの下には、ＸＹ面内にソース線ＳＬが配置されている。ソース線ＳＬは例えばタングステン等の導電体によって形成され、リセットワード線ＲＷＬとは絶縁されている。
図４２〜図４７に示すとおり、選択ゲート線ＳＧ０〜ＳＧ３、ワード線ＷＬ０〜ＷＬ１５及びリセットワード線ＲＷＬに空けられた開口を貫通して、Ｚ方向に延伸する円柱形状のメモリピラーＭＰが設けられている。円柱形状のメモリピラーＭＰは、外側から、円筒形状のゲート絶縁膜４４及びその内部の半導体ピラー４３から構成される。メモリピラーＭＰの底部はソース線ＳＬに達しておりこれと電気的に接続されている。
メモリピラーＭＰのうち、ワード線ＷＬ０〜ＷＬ１５及びその近傍の絶縁膜に包囲された部分は、半導体ピラー４３が円筒形状であり、円筒形状の半導体ピラー４３の内部に、円筒形状の抵抗変化層４５、及び円柱形状のコア部材４６を含む。円筒形状の抵抗変化層４５は、コア部材４６の側面（外周）を覆っている（コア部材４６に接している）。抵抗変化層４５の底部はワード線ＷＬ１５とリセットワード線ＲＷＬとの間に位置し、リセットワード線ＲＷＬに包囲された部分のメモリピラーＭＰは抵抗変化層４５を含まない。
円筒形状（選択ゲート線ＳＧ０〜ＳＧ３及びリセットワード線ＲＷＬで囲まれた部分においては円柱形状）の半導体ピラー４３は、抵抗変化層４５の側面（外周）を覆っている（抵抗変化層４５に接している）。半導体ピラー４３の底部は、ソース線ＳＬに接触している。
＜２−１−２＞メモリブロックの回路図
図４９はメモリブロックＭＢの回路図である。図４１〜図４８において、メモリセルアレイ１１はリセットメモリブロックＲＭＡを含まない。メモリブロックＭＢは選択ゲート線ＳＧ０が接続されるストリングユニットＳＵ０、選択ゲート線ＳＧ１が接続されるストリングユニットＳＵ１、選択ゲート線ＳＧ２が接続されるストリングユニットＳＵ２、選択ゲート線ＳＧ３が接続されるストリングユニットＳＵ３を含む。
ストリングユニットＳＵ（ＳＵ０〜ＳＵ３）は、それぞれ、ビット線ＢＬ０とソース線ＳＬとの間に接続されたメモリストリングＭＳ０とリセットトランジスタＲＴ０、ビット線ＢＬ１とソース線ＳＬとの間に接続されたメモリストリングＭＳ１とリセットトランジスタＲＴ１、ビット線ＢＬ３とソース線ＳＬとの間に接続されたメモリストリングＭＳ３とリセットトランジスタＲＴ３を含む。
メモリストリングＭＳ（ＭＳ０〜ＭＳ３）は、ビット線ＢＬ（ＢＬ０〜ＢＬ３）に近い側から、選択ゲートトランジスタＳＴ、メモリセルＭＣ０、メモリセルＭＣ１、・・・メモリセルＭＣ１５が直列接続されている。なお、メモリセルストリングＭＳの各々に含まれるメモリセルＭＣの個数は、１６個である必要はなく、８個、３２個、４８個、６４個、９６個、または１２８個等であってもよく、その数は限定されるものではない。
図５０はメモリブロックＭＢ（ＭＢ０、ＭＢ１・・・）が並んでいる状態を示した模式図である。複数の通常メモリブロックＭＢ（ＭＢ０、ＭＢ１・・・）によってセルアレイが構成されている。このセルアレイにおいてビット線ＢＬ（ＢＬ０〜ＢＬｍ）は共通であり、また、ソース線ＳＬも共通である。
＜２−１−３＞メモリセルの選択方法
図５１〜５３を参照してメモリセルの選択方法を説明する。ここで非選択ワード線ＷＬおよびリセットワード線ＲＷＬには常にＯＮ電圧が供給される。
図５１に示すとおり、選択されたメモリブロックＭＢの選択されたストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。ワード線ＷＬ２に接続されたメモリセルＭＣを選択する場合には、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５はメモリセルＭＣを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。さらに、ワード線ＷＬ２にはメモリセルＭＣを導通させるには不十分（半導体ピラー４３の領域に十分なキャリアが誘起されず抵抗が大きくなる）なＯＦＦ電圧が供給される。ワード線ＷＬ２に接続するメモリセルＭＣの半導体ピラー４３の領域には十分なキャリアが誘起されないので、抵抗変化層４５の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルＭＣに書き込まれたデータを読み出すことができる。リセットワード線ＲＷＬにはリセットトランジスタを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。リセットワード線ＲＷＬはリセット動作のときだけＯＦＦ電圧を供給される。
図５２に示すとおり、選択されたメモリブロックＭＢの非選択のストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させるには不十分なＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５およびリセットワード線ＲＷＬにはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
同様に、図５３に示すとおり、非選択のメモリブロックＭＢにおいては、選択ゲート線ＳＧにはＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０〜ＷＬ１５およびリセットワード線ＲＷＬにはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
＜２−２＞動作の説明
＜２−２−１＞リセット動作の説明
図５４は、リセット動作（書き込み動作において、選択メモリセルの抵抗変化層４５の抵抗を増大させる動作）における選択ゲート線ＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。非選択のリセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ１０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。選択ゲート線ＳＧ、ワード線ＷＬ、ビット線ＢＬはいずれも一定の寄生容量が存在するため、立ち上がりや立ち下がりを急峻にできない場合がある。そして、時刻ｔ１１までには、選択された選択ゲート線はＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに、選択セルの両端の電位差は最大値に到達する。時刻ｔ１１付近以降時刻ｔ１３付近までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。この様子を図６４に示す。
時刻ｔ１２でリセットワード線ＲＷＬをＨｉｇｈからＬｏｗに立ち下げる。リセットワード線ＲＷＬは、例えば、専用のリセットワード線駆動回路と接続されることにより、印加された電圧を急峻に立ち下げることができるように構成されている。特に、メモリチップ１０において、メモリセルアレイ１１が周辺回路の上に配置される構造である場合、リセットワード線駆動回路を、最下層に配置されるリセットワード線ＲＷＬの付近に隣接して、また、個別の配線に対して分散して複数配置することができるため、遅延時間の影響を低減することができ、立ち下がりを急峻にすることができる。時刻ｔ１３でリセットワード線ＲＷＬはＬｏｗに到達する。時刻ｔ１３で選択ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。リセットワード線ＲＷＬが立ち下がることにより、メモリストリングＭＳにはビット線ＢＬからソース線ＳＬに電流が流れなくなるので、選択セルの両端の電位差が急峻に０に近くなる。選択ビット線ＢＬがＬｏｗへ立ち下がるのには時刻ｔ１４までかかる。図５４には、ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動するのみであった場合の選択セルの両端の電位差を点線で示している。この場合、選択セルの両端の電位差も０になるのに時刻ｔ１４までかかる。このように選択セルの両端の電位差は、リセットワード線ＲＷＬの存在により急峻に０に近くなる。この急峻な電位差の解消によって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層４５が急峻に冷却されてアモルファス相となり高抵抗となる。この様子を図６５に示す。
続いて、時刻ｔ１５でリセットワード線ＲＷＬはＬｏｗからＨｉｇｈへと立ち上げを開始し、時刻ｔ１６までにリセットワード線ＲＷＬはＨｉｇｈに到達する。さらに、時刻ｔ１７で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がり開始する。時刻ｔ１８までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てリセット動作が完了する。
＜２−２−２＞セット動作の説明
図５５は、セット動作（書き込み動作において、選択メモリセルの抵抗変化層４５の抵抗を低くさせる動作）における選択ゲート線ＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ２０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻ｔ２１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに、選択セルの両端の電位差は最大値に到達する。時刻ｔ２１付近以降時刻ｔ２６までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。
時刻ｔ２３で選択ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。ここでは、リセットワード線ＲＷＬをＬｏｗにしないので、選択セルの両端の電位差も選択ビット線ＢＬの電圧も急峻に変化することはない。選択セルの両端の電位差が０に近くなり、選択ビット線ＢＬがＬｏｗへ立ち下がるのには時刻ｔ２６までかかる。この緩慢な立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されて結晶相となり低抵抗となる。さらに、時刻ｔ２７で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。時刻ｔ２８までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てセット動作が完了する。
＜２−２−３＞読み出し動作の説明
図５６は、読み出し動作における選択ゲート線ＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ３０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻ｔ３１までには、選択された選択ゲート線はＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに、選択セルの両端の電位差は最大値に到達する。時刻ｔ３１以降時刻ｔ３２までは選択ビット線ＢＬがフローティング状態に維持される。選択されたメモリセルＭＣがリセットされている場合は、抵抗変化層４５が高抵抗なアモルファス状態であるためそのメモリセルＭＣを含むセルストリングＳＵを介した放電がなされず、選択ビット線ＢＬの電圧はＨｉｇｈのまま、選択セルの両端の電位差も大きなまま維持される。他方で、選択されたメモリセルＭＣがセットされている場合は抵抗変化層４５が低抵抗な結晶状態であるためそのメモリセルＭＣを含むセルストリングＳＵを介して放電がなされ、選択ビット線ＢＬはＨｉｇｈからＬｏｗへ、選択セルの両端の電位差も０に近くなる。時刻ｔ３２までに選択ビット線ＢＬの電位がＬｏｗに、選択セルの両端の電位差も０に到達する。時刻ｔ３１から時刻ｔ３２の間でセンスアンプＳＡはビット線ＢＬの電位をセンスしてデータを出力する。時刻ｔ３２から時刻ｔ３３にかけて、ビット線ＢＬの電位をメモリセルアレイ外から強制的にＬｏｗへと立ち下げる。さらに、時刻ｔ３４で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。時刻ｔ３５までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経て読み出し動作が完了する。
＜２−２−４＞セット動作（変形例１）の説明
図５７は、セット動作（変形例１）における選択ゲート線ＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ２０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻ｔ２１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに、選択セルの両端の電位差は最大値に到達する。時刻ｔ２１付近以降時刻ｔ２５までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。
時刻ｔ２３で選択ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。ここでは、選択ビット線ＢＬがＬｏｗへ穏やかに立ち下がるように制御する。選択ビット線ＢＬがＨｉｇｈからＬｏｗに立ち下がる時間は、立ち上がりの時間と同程度であれば点線で示すように時刻ｔ２４までであるところ、さらに穏やかに立ち下がるように制御をして、Ｌｏｗに立ち下がる時間を時刻ｔ２５までかける。この緩慢な立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。選択セルの両端の電位差も時刻ｔ２５までかけて緩慢に０に到達する。さらに、時刻ｔ２７で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。時刻ｔ２８までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てセット動作が完了する。
＜２−２−５＞セット動作（変形例２）の説明
図５８は、セット動作（変形例２）における選択ゲート線ＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ２０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻ｔ２１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに、選択セルの両端の電位差は最大値に到達する。時刻ｔ２１付近以降時刻ｔ２５までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。
時刻ｔ２３で選択ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。ここでは、選択ビット線ＢＬがＬｏｗへ穏やかに立ち下がるように制御する。この立ち下がりの波形プロファイルは２段の立ち下がりである。例えば、ＨｉｇｈとＬｏｗのちょうど中間の電圧まで立ち下げ、引き続いてこの中間の電圧からＬｏｗまで立ち下げる。この２段の立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。選択セルの両端の電位差も時刻ｔ２５までかけて２段階に解消することで０に到達する。さらに、時刻ｔ２７で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。時刻ｔ２８までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てセット動作が完了する。
＜２−２−６＞セット動作（変形例３）の説明
図５９は、セット動作（変形例３）における選択ゲート線ＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。リセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ２０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻ｔ２１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに到達する。時刻ｔ２１付近以降時刻ｔ２５までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。
時刻ｔ２３で選択ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。ここでは、選択ビット線ＢＬがＬｏｗへ穏やかに立ち下がるように制御する。この立ち下がりの波形プロファイルは階段状の多段の立ち下がりである。例えば、ＨｉｇｈとＬｏｗの間のＶ１、Ｖ２、Ｖ３、Ｖ４の中間電圧（Ｈｉｇｈ＞Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｌｏｗ）を経由して階段状に立ち下げる。この多段の立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。または、本来の立ち下がりでは急峻過ぎて抵抗変化層がアモルファス化してしまう場合にも、結晶化させることが可能になる。選択セルの両端の電位差も時刻ｔ２５までかけて段階的に解消することで階段状に０に到達する。さらに、時刻ｔ２７で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。時刻ｔ２８までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てセット動作が完了する。
＜２−２−７＞セット／リセット動作（同時書き分け）の説明
図６０は、書き込みデータに応じてリセット動作とセット動作を同時に行う場合の、選択ゲート線ＳＧ、ワード線ＷＬ、リセットワード線ＲＷＬ、ビット線ＢＬ及びソース線ＳＬに印加される電圧を示した波形図である。
非選択の選択ゲート線ＳＧはＬｏｗで一定である。非選択のワード線ＷＬもＨｉｇｈで一定である。非選択のビット線ＢＬはＬｏｗで一定である。非選択のリセットワード線ＲＷＬはＨｉｇｈで一定である。ソース線ＳＬはＬｏｗで一定である。
時刻ｔ４０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ワード線ＷＬはＨｉｇｈからＬｏｗへ立ち下がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻ｔ４１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ワード線ＷＬはＬｏｗに、選択ビット線ＢＬはＨｉｇｈに到達する。リセット動作を行うものに対しては時刻ｔ４１付近以降時刻ｔ４６まで、セット動作を行うものに対しては時刻ｔ４１付近以降時刻ｔ４３までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。この様子は図６４に示されている。
時刻ｔ４２でセット動作を行うメモリセルＭＣに接続されたビット線ＢＬの電圧をＨｉｇｈからＬｏｗへと徐々に立ち下げる。時刻ｔ４３までにはセット動作を行うメモリセルＭＣに接続されたビット線ＢＬの電圧はＬｏｗになっている。セット動作を行うメモリセルＭＣの両端の電位差も時刻ｔ４３までかけて０に到達する。選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されて結晶相となり低抵抗となる。引き続いて、時刻ｔ４５でリセットワード線ＲＷＬをＨｉｇｈからＬｏｗに立ち下げる。時刻ｔ４６でリセットワード線ＲＷＬはＬｏｗに到達する。時刻ｔ４５でリセット動作を行うメモリセルＭＣに接続されたビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。リセットワード線ＲＷＬが立ち下がることにより、メモリストリングＭＳにはビット線ＢＬからソース線ＳＬに電流が流れなくなるので、リセット動作を行うメモリセルＭＣの両端の電位差が急峻に０に近くなる（既にセット動作が行われたメモリセルＭＣの両端の電位差は既に０である。）。選択ビット線ＢＬがＬｏｗへ立ち下がるのには時刻ｔ４７までかかる。図６０には、ビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動するのみであった場合の選択セルの両端の電位差を点線で示している。この場合、選択セルの両端の電位差も０に近くなるのに時刻ｔ４７までかかる。このように選択セルの両端の電位差は、リセットワード線ＲＷＬの存在により急峻に０に近くなる。この急峻な電位差の解消によって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層が急峻に冷却されてアモルファス相となり高抵抗となる。この様子は図６５に示されている。
時刻ｔ４７ですでに全ての選択ビット線ＢＬはＬｏｗになる。続いて、時刻ｔ４８でリセットワード線ＲＷＬのＬｏｗからＨｉｇｈへの立ち上げを開始し、時刻ｔ４９までにリセットワード線ＲＷＬはＨｉｇｈに到達する。さらに、時刻ｔ５０で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、選択ワード線ＷＬはＬｏｗからＨｉｇｈへと立ち上がり開始する。時刻ｔ５１までに選択ゲート線ＳＧはＬｏｗに到達し、選択ワード線ＷＬはＨｉｇｈに到達する。このようにして一連の過程を経てセット／リセット動作が完了する。
＜２−３＞変形例
以下の説明においては、第２実施形態と相違する部分について説明し、共通する部分については説明を省略する。
＜２−３−１＞メモリセルの選択方法の変形例
図６１〜６３を参照してメモリセルの選択方法の変形例を説明する。本変形例においては、非選択のメモリブロックＭＢ内のワード線ＷＬ、選択ゲート線ＳＧおよびリセットワード線ＲＷＬには全てＯＦＦ電圧が供給される。
図６１に示すとおり、選択されたメモリブロックＭＢの選択されたストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。ワード線ＷＬ２に接続されたメモリセルＭＣを選択する場合には、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５はメモリセルＭＣを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。さらに、ワード線ＷＬ２にはメモリセルＭＣを導通させるには不十分（半導体ピラー４３の領域に十分なキャリアが誘起されず抵抗が大きくなる）なＯＦＦ電圧が供給される。ワード線ＷＬ２に接続するメモリセルＭＣの半導体ピラー４３の領域には十分なキャリアが誘起されないので、抵抗変化層４５の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルＭＣに書き込まれたデータを読み出すことができる。リセットワード線ＲＷＬにはリセットトランジスタを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。
図６２に示すとおり、選択されたメモリブロックＭＢの非選択のストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させるには不十分なＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５およびリセットワード線ＲＷＬにはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
図６３に示すとおり、非選択のメモリブロックＭＢにおいては、選択ゲート線ＳＧにもワード線ＷＬ０〜ＷＬ１５にもリセットワード線ＲＷＬにもＯＦＦ電圧が供給される。その結果、このストリングユニットＳＵには電流が流れない。
＜２−３−２＞ＲＷＬ駆動回路を有する変形例
図６６〜７４を用いてリセットワード線ＲＷＬを駆動するリセットワード線駆動回路（ＲＷＬ駆動回路）の構成について説明する。本変形例に係るＲＷＬ駆動回路は、メモリセルアレイ１１の下層に配置される。図６６は、変形例に係るメモリセルアレイ１１のＺ方向上方より見た平面図の一例を示している。図６７は、メモリセルアレイ１１のＹ方向より見た断面図（図６６におけるα−α'線に沿った断面図）の一例を示している。図６８は、メモリセルアレイ１１のＸ方向より見た断面図（図６６におけるβ−β'線に沿った断面図）の一例を示している。
図６９〜７４は、メモリセルアレイ１１のＺ方向より見たＸＹ平面における断面図の一例を示している。図６９は図６７および図６８におけるＡ−Ａ'線に沿った断面図であり、図７０は図６７および図６８におけるＢ−Ｂ'線に沿った断面図であり、図７１は図６７および図６８におけるＣ−Ｃ'線に沿った断面図であり、図７２は図６７および図６８におけるＤ−Ｄ'線に沿った断面図であり、図７３は図６７および図６８におけるＥ−Ｅ'線に沿った断面図であり、図７４は図６７および図６８におけるＦ−Ｆ'線に沿った断面図である。
図６６〜７４に示すように、メモリセルアレイ１１には、Ｚ方向の最も上部において並行してＸ方向に延伸するビット線ＢＬ０〜ＢＬ３が配置されている。ビット線ＢＬ０〜ＢＬ３の下には、並行してＹ方向に延伸する選択ゲート線ＳＧ０〜ＳＧ３が配置されている。選択ゲート線ＳＧ０〜ＳＧ３は、ビット線ＢＬ０〜ＢＬ３とは絶縁されている。選択ゲート線ＳＧ０〜ＳＧ３の下には、ＸＹ面内にワード線ＷＬ０〜ＷＬ１５がそれぞれ配置されている。ワード線ＷＬ０〜ＷＬ１５は互いに絶縁されており、選択ゲート線ＳＧ０〜ＳＧ３とも絶縁されている。ワード線ＷＬ１５の下には、ＸＹ面内にリセットワード線ＲＷＬが配置されている。リセットワード線ＲＷＬはワード線ＷＬ１５とは絶縁されている。リセットワード線ＲＷＬの下には、ＸＹ面内にソース線ＳＬが配置されている。ソース線ＳＬはリセットワード線ＲＷＬとは絶縁されている。
図６８〜図７２に示すとおり、選択ゲート線ＳＧ０〜ＳＧ３、ワード線ＷＬ０〜ＷＬ１５及びリセットワード線ＲＷＬに空けられた開口を貫通して、Ｚ方向に延伸する円柱形状のメモリピラーＭＰが設けられている。円柱形状のメモリピラーＭＰは、外側から、円筒形状のゲート絶縁膜４４及びその内部の半導体ピラー４３から構成される。メモリピラーＭＰの底部はソース線ＳＬに達しておりこれと電気的に接続されている。
メモリピラーＭＰのうち、ワード線ＷＬ０〜ＷＬ１５及びその近傍の絶縁膜に包囲された部分は、半導体ピラー４３が円筒形状であり、円筒形状の半導体ピラー４３の内部に、円筒形状の抵抗変化層４５、及び円柱形状のコア部材４６を含む。円筒形状の抵抗変化層４５は、コア部材４６の側面（外周）を覆っている（コア部材４６に接している）。抵抗変化層４５の底部はワード線ＷＬ１５とリセットワード線ＲＷＬとの間に位置し、リセットワード線ＲＷＬに包囲された部分のメモリピラーＭＰは抵抗変化層４５を含まない。
円筒形状（選択ゲート線ＳＧ０〜ＳＧ３及びリセットワード線ＲＷＬで囲まれた部分においては円柱形状）の半導体ピラー４３は、抵抗変化層４５の側面（外周）を覆っている（抵抗変化層４５に接している）。半導体ピラー４３の底部は、ソース線ＳＬに接触している。
メモリセルアレイ１１のソース線ＳＬの下層にはリセットワード線ＲＷＬを駆動するＲＷＬ駆動回路が配置される。半導体基板Ｓｕｂのｎ型領域（半導体基板Ｓｕｂがｎ型であってもよいし、半導体基板Ｓｕｂの一部に設けられたｎ型領域であってもよい。）中にｐ型のウェルＰｗｅｌｌが形成される。このｐ型のウェルＰｗｅｌｌ中に、互いに離間した２つの高濃度のｎ型領域Ｎ＋が形成される。このｎ型領域Ｎ＋によって挟まれたチャネル領域上に絶縁膜を介してゲート電極Ｐｏｌｙ−Ｓｉが形成される。このようにして、一対のｎ型領域Ｎ＋とゲート電極Ｐｏｌｙ−Ｓｉによって平面トランジスタ４７が構成される。この平面トランジスタ４７はＲＷＬ駆動回路の全部又は一部を構成する。平面トランジスタ４７はＮＭＯＳトランジスタであることを前提に説明したが、ｐ型及びｎ型を反転させてＰＭＯＳトランジスタとすることもできる。また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方を形成することもできる。
リセットワード線ＲＷＬは、リセットワード線（垂直）ＲＷＬＶ、リセットワード線（中間層）ＲＷＬＭ、コンタクトＣＳを介して平面トランジスタ４７に接続される。図７３は図６７においてＥ−Ｅ‘線に沿ったＸＹ面方向の平面図であり、ソース線ＳＬを構成する導電膜のパターンを示している。図７３に示すようにソース線ＳＬを構成する導電膜にはその一部に開口が形成されている。そして、その開口内部を通してＺ方向に延伸するリセットワード線（垂直）ＲＷＬＶが形成される。リセットワード線（垂直）ＲＷＬＶは例えばタングステン等の金属で形成されたプラグである。ソース線ＳＬとリセットワード線（垂直）ＲＷＬＶとは絶縁されている。
図６７に示すとおり、平面トランジスタ４７とソース線ＳＬとの間にはリセットワード線（中間層）ＲＷＬＭ、リセットワード線イネーブル信号線ＲＷＬＥＮ、接地電源線ＶＳＳが形成されている。図７４は図６７においてＦ−Ｆ‘線に沿ったＸＹ面内の平面図であり、並行してＹ方向に延伸するリセットワード線（中間層）ＲＷＬＭ、リセットワード線イネーブル信号線ＲＷＬＥＮ及び接地電源線ＶＳＳを構成する導電膜のパターンを示している。これらリセットワード線（中間層）ＲＷＬＭ、リセットワード線イネーブル信号線ＲＷＬＥＮ及び接地電源線ＶＳＳは例えば銅等の金属膜で形成される。これらリセットワード線（中間層）ＲＷＬＭ、リセットワード線イネーブル信号線ＲＷＬＥＮ及び接地電源線ＶＳＳは互いに絶縁され、コンタクトＣＳを介して平面トランジスタ４７に接続されている。
このようにして、セルアレイの近傍に平面トランジスタ４７を配置することができる。そして、この平面トランジスタ４７によってリセットワード線ＲＷＬが高速に駆動することが可能になる。
＜２−３−３＞ＲＷＬ駆動回路の配置
図７５は、ＲＷＬ駆動回路の配置とＲＷＬ駆動回路と各リセットワード線ＲＷＬ（ＲＷＬ０、ＲＷＬ１、ＲＷＬ２及びＲＷＬ３）との接続関係を示した回路図である。ＲＷＬ駆動回路はメモリセルアレイ１１の下に行列状に分散配置され、列方向（Ｙ方向）に各リセットワード線ＲＷＬ（ＲＷＬ０、ＲＷＬ１、ＲＷＬ２及びＲＷＬ３）が配置されている。列方向（Ｙ方向）に並ぶ複数のＲＷＬ駆動回路は同一のリセットワード線イネーブル信号線ＲＷＬＥＮによって駆動される。リセットワード線イネーブル信号線ＲＷＬＥＮはロウデコーダＲｏｗ Ｄｅｃｏｄｅｒによって選択され駆動される。このようにして、セルアレイ下にＲＷＬ回路を分散配置することによって、リセットワード線ＲＷＬを高速で立ち下げることが可能になる。
図７６はＲＷＬ駆動回路と各リセットワード線ＲＷＬ（ＲＷＬ０、ＲＷＬ１、ＲＷＬ２及びＲＷＬ３）との接続関係の変形例にかかる回路図が示されている。ＲＷＬ駆動回路の大半はセルアレイの下に行列状に分散配置され、列方向（Ｙ方向）に各リセットワード線ＲＷＬ（ＲＷＬ０、ＲＷＬ１、ＲＷＬ２及びＲＷＬ３）が配置されている。さらに、ＲＷＬ駆動回路の一部はセルアレイの直下ではなく平面視でセルアレイの領域下から外れた位置に配置されている。行方向（Ｙ方向）に並ぶ複数のＲＷＬ駆動回路は同一のリセットワード線イネーブル信号線ＲＷＬＥＮによって駆動される。リセットワード線イネーブル信号線ＲＷＬＥＮはロウデコーダＲｏｗ Ｄｅｃｏｄｅｒによって選択され駆動される。このようにして、セルアレイ下およびセルアレイ下外にＲＷＬ回路を多数分散配置することによって、リセットワード線ＲＷＬをいちだんと高速で立ち下げることが可能になる。
図７７はＲＷＬ駆動回路と各リセットワード線ＲＷＬ（ＲＷＬ０、ＲＷＬ１、ＲＷＬ２及びＲＷＬ３）との接続関係の変形例にかかる回路図が示されている。各リセットワード線ＲＷＬ（ＲＷＬ０、ＲＷＬ１、ＲＷＬ２及びＲＷＬ３）が複数のセクションに分割されている。各セクションは対応するＲＷＬ駆動回路によって独立に駆動される。各セクションとＲＷＬ駆動回路は１対１対応でなくてもよく、１対多であってもよい。このようにして、図７５のように１本のリセットワード線ＲＷＬを複数箇所で駆動する場合と比べて、駆動回路間での動作タイミングのズレによる貫通電流をなくすメリットがある。
＜２−３−４＞ＲＷＬ駆動回路の回路構成
図７８はＲＷＬ駆動回路の回路構成例を示している。各ＲＷＬ駆動回路はＣＭＯＳのインバータによって構成されている。図７８には２つのＲＷＬ駆動回路が図示されている。ＰＭＯＳ１０とＮＭＯＳ１０とでＣＭＯＳインバータを構成する。また、ＰＭＯＳ１１とＮＭＯＳ１１とで別のＣＭＯＳインバータを構成する。各ＣＭＯＳインバータはリセットワード線選択信号線ＲＷＬＳＥＬによって共通に制御され、リセットワード線ＲＷＬを共通に駆動する。
図７９はリセットワード線ＲＷＬを駆動する際のリセットワード線選択信号線ＲＷＬＳＥＬ及びリセットワード線ＲＷＬに印加される電圧を示した波形図である。時刻ｔ５１から時刻ｔ５２にかけてリセットワード線選択信号線ＲＷＬＳＥＬがＶＰＰからＶＳＳに向かって立ち下がる。その結果、リセットワード線ＲＷＬはＶＳＳからＶＰＰへと立ち上がる。時刻ｔ５３からｔ５４にかけてリセットワード線選択信号線ＲＷＬＳＥＬがＶＳＳからＶＰＰに向かって立ち上がる。その結果、リセットワード線ＲＷＬはＶＰＰからＶＳＳへと立ち下がる。このようにして、リセットワード線ＲＷＬを駆動することが可能になる。
図８０はＲＷＬ駆動回路の別の回路構成例を示している。各ＲＷＬ駆動回路は個別に制御されるＰＭＯＳとＮＭＯＳとから構成されている。図８０には２つのＲＷＬ駆動回路が図示されている。ＰＭＯＳ１０とＮＭＯＳ１０とでひとつのＲＷＬ駆動回路を構成する。また、ＰＭＯＳ１１とＮＭＯＳ１１とで別のＲＷＬ駆動回路を構成する。各ＲＷＬ駆動回路のＰＭＯＳはリセットワード線Ｐ選択信号線ＲＷＬＳＥＬＰによって共通に制御され、各ＲＷＬ駆動回路のＮＭＯＳはリセットワード線Ｎ選択信号線ＲＷＬＳＥＬＮによって共通に制御される。これらＲＷＬ駆動回路はリセットワード線ＲＷＬを共通に駆動する。
図８１はリセットワード線ＲＷＬを駆動する際のリセットワード線Ｐ選択信号線ＲＷＬＳＥＬＰ、リセットワード線Ｎ選択信号線ＲＷＬＳＥＬＮ、及びリセットワード線ＲＷＬに印加される電圧を示した波形図である。
時刻ｔ６１から時刻ｔ６２にかけてリセットワード線Ｎ選択信号線ＲＷＬＳＥＬＮがＶＰＰからＶＳＳに向かって立ち下がる。その結果、リセットワード線ＲＷＬはフローティング状態となる。実際にはその直前の電圧であるＶＳＳが維持される。続いて、時刻ｔ６３から時刻ｔ６４にかけてリセットワード線Ｐ選択信号線ＲＷＬＳＥＬＰがＶＰＰからＶＳＳに向かって立ち下がる。その結果、リセットワード線ＲＷＬはＶＳＳからＶＰＰへと立ち上がる。続いて、時刻ｔ６５から時刻ｔ６６にかけてリセットワード線Ｐ選択信号線ＲＷＬＳＥＬＰがＶＳＳからＶＰＰに向かって立ち上がる。その結果、リセットワード線ＲＷＬはフローティング状態となる。実際にはその直前の電圧であるＶＰＰが維持される。続いて、時刻ｔ６７から時刻ｔ６８にかけてリセットワード線Ｎ選択信号線ＲＷＬＳＥＬＮがＶＳＳからＶＰＰに向かって立ち上がる。その結果、リセットワード線ＲＷＬはＶＰＰからＶＳＳへと立ち下がる。
このように、図８１の回路は、その動作途中にフローティング状態を介するが、リセットワード線ＲＷＬの立ち上がりや立ち下がりの際に、駆動回路間の動作タイミングのズレによる貫通電流をなくすことができる。
図８２はＲＷＬ駆動回路のさらに別の回路構成例を示している。各ＲＷＬ駆動回路は単一のＮＭＯＳ（ＮＭＯＳ２０、ＮＭＯＳ２１・・・）のみから構成されている。さらに、リセットワード線ＲＷＬに共通に単一のＰＭＯＳ（ＰＭＯＳ２０）が接続されている。ＰＭＯＳ２０はリセットワード線Ｐ選択信号線ＲＷＬＳＥＬＰによって制御され、ＮＭＯＳ２０、ＮＭＯＳ２１等はリセットワード線Ｎ選択信号線ＲＷＬＳＥＬＮによって共通に制御される。これらＲＷＬ駆動回路はリセットワード線ＲＷＬを共通に駆動する。
図８３はリセットワード線ＲＷＬを駆動する際のリセットワード線Ｐ選択信号線ＲＷＬＳＥＬＰ、リセットワード線Ｎ選択信号線ＲＷＬＳＥＬＮ、及びリセットワード線ＲＷＬに印加される電圧を示した波形図である。
時刻ｔ７１から時刻ｔ７２にかけてリセットワード線Ｎ選択信号線ＲＷＬＳＥＬＮがＶＰＰからＶＳＳに向かって立ち下がる。その結果、リセットワード線ＲＷＬはフローティング状態となる。実際にはその直前の電圧であるＶＳＳが維持される。続いて、時刻ｔ７３からｔ７４にかけてリセットワード線Ｐ選択信号線ＲＷＬＳＥＬＰがＶＰＰからＶＳＳに向かって立ち下がる。その結果、リセットワード線ＲＷＬはＶＳＳからＶＰＰへと立ち上がる。なお、ＰＭＯＳはＮＭＯＳと比べてその個数が少なく駆動能力は相対的に小さいので、リセットワード線ＲＷＬのＶＳＳからＶＰＰへと立ち上がりはそれほど速くない。リセットワード線ＲＷＬは時刻ｔ７５で漸くＶＰＰになる。続いて、時刻ｔ７６から時刻ｔ７７にかけてリセットワード線Ｐ選択信号線ＲＷＬＳＥＬＰがＶＳＳからＶＰＰに向かって立ち上がる。その結果、リセットワード線ＲＷＬはフローティング状態となる。実際にはその直前の電圧であるＶＰＰが維持される。続いて、時刻ｔ７７から時刻ｔ７８でリセットワード線Ｎ選択信号線ＲＷＬＳＥＬＮがＶＳＳからＶＰＰに向かって立ち上がる。その結果、リセットワード線ＲＷＬはＶＰＰからＶＳＳへと速やかに立ち下がる。
このように、図８２の回路は、リセットワード線ＲＷＬの立ち上がりはそれほど速くはないが、その立ち下がりは速やかである。メモリセルの書き込み特性を向上するためには立ち下がりが速やかであれば足りる。そして、ＰＭＯＳはＮＭＯＳと比べて少数であるため、面積効率がよく、メモリセルアレイ１１の直下にＮＭＯＳを多数並べることが可能となる。
＜２−３−５＞ソース側選択ゲートトランジスタＳＴ２を有する変形例
図８４〜９０を用いてソース側選択ゲートトランジスタＳＴ２を有する変形例の構成について説明する。なお、本変形例において、ソース側選択ゲートトランジスタＳＴ２に対応して、選択ゲートトランジスタＳＴを、「ドレイン側選択ゲートトランジスタＳＴ１」と呼ぶ場合がある。また、ソース側選択ゲート線ＳＧＳに対応して、選択ゲート線ＳＧ（ＳＧ０〜ＳＧ３）を、「ドレイン側選択ゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）」と呼ぶ場合がある。
本変形例に係るメモリセルアレイ１１は、メモリストリングＭＳと直列に接続されたソース側選択ゲート線ＳＧＳを有する。ソース側選択ゲート線ＳＧＳが形成するソース側選択ゲートトランジスタＳＴ２は、メモリストリングＭＳの下に配置される。図８４は、変形例に係るメモリセルアレイ１１のＺ方向上方より見た平面図の一例を示している。図８５は、メモリセルアレイ１１のＹ方向より見た断面図（図８４におけるα−α'線に沿った断面図）の一例を示している。図８６は、メモリセルアレイ１１のＸ方向より見た断面図（図８４におけるβ−β'線に沿った断面図）の一例を示している。
図８７〜９０は、メモリセルアレイ１１のＺ方向より見たＸＹ平面における断面図の一例を示している。図８７は図８５におけるＡ−Ａ'線に沿った断面図であり、図８８は図８５におけるＢ−Ｂ'線に沿った断面図であり、図８９は図８５におけるＣ−Ｃ'線に沿った断面図であり、図９０は図８５におけるＤ−Ｄ'線に沿った断面図である。
図８４〜９０に示すように、メモリセルアレイ１１には、Ｚ方向の最も上部において並行してＸ方向に延伸するビット線ＢＬ０〜ＢＬ３が配置されている。ビット線ＢＬ０〜ＢＬ３の下には、並行してＹ方向に延伸するドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３が配置されている。ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３は、ビット線ＢＬ０〜ＢＬ３とは絶縁されている。ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３の下には、ＸＹ面内にワード線ＷＬ０〜ＷＬ１５がそれぞれ配置されている。ワード線ＷＬ０〜ＷＬ１５は互いに絶縁されており、ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３とも絶縁されている。ワード線ＷＬ１５の下には、ＸＹ面内にソース側選択ゲート線ＳＧＳが配置されている。ソース側選択ゲート線ＳＧＳは例えばタングステン等の導電体によって形成され、ワード線ＷＬ１５とは絶縁されている。ソース側選択ゲート線ＳＧＳの下には、半導体基板Ｓｕｂのｎ型領域（半導体基板Ｓｕｂがｎ型であってもよいし、半導体基板Ｓｕｂの一部に設けられたｎ型領域であってもよい。）中に形成されたｐ型のウェルＰｗｅｌｌが配置されている。ソース側選択ゲート線ＳＧＳとｐ型のウェルＰｗｅｌｌのあいだにはゲート絶縁膜４４が配置されている。このｐ型のウェルＰｗｅｌｌ中に、Ｙ方向に延伸する高濃度のｎ型領域Ｎ＋が形成される。ｎ型領域Ｎ＋の上にはＹＺ面内方向に延伸するソース線ＳＬが配置され、電気的に接続されている。ソース線ＳＬはソース側選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１５、ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３とは絶縁されている。
図８５〜図９０に示すとおり、ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３、ワード線ＷＬ０〜ＷＬ１５及びソース側選択ゲート線ＳＧＳに空けられた開口を貫通して、Ｚ方向に延伸する円柱形状のメモリピラーＭＰが設けられている。円柱形状のメモリピラーＭＰは、外側から、円筒形状のゲート絶縁膜４４及びその内部の半導体ピラー４３から構成される。メモリピラーＭＰの底部はｐ型のウェルＰｗｅｌｌに達しておりこれと電気的に接続されている。
メモリピラーＭＰのうち、ワード線ＷＬ０〜ＷＬ１５、ソース側選択ゲート線ＳＧＳ及びその近傍の絶縁膜に包囲された部分は、半導体ピラー４３が円筒形状であり、円筒形状の半導体ピラー４３の内部に、円筒形状の抵抗変化層４５、及び円柱形状のコア部材４６を含む。円筒形状の抵抗変化層４５は、コア部材４６の側面（外周）を覆っている（コア部材４６に接している）。抵抗変化層４５の底部はｐ型のウェルＰｗｅｌｌに接触している。
円筒形状（ドレイン側選択ゲート線ＳＧ０〜ＳＧ３で囲まれた部分においては円柱形状）の半導体ピラー４３は、抵抗変化層４５の側面（外周）を覆っている（抵抗変化層４５に接している）。半導体ピラー４３の底部は、ｐ型のウェルＰｗｅｌｌに接触している。
＜２−３−６＞メモリブロックの回路図
図９１はメモリブロックＭＢの回路図である。メモリブロックＭＢはドレイン側選択ゲート線ＳＧＤ０が接続されるストリングユニットＳＵ０、ドレイン側選択ゲート線ＳＧＤ１が接続されるストリングユニットＳＵ１、ドレイン側選択ゲート線ＳＧＤ２が接続されるストリングユニットＳＵ２、ドレイン側選択ゲート線ＳＧＤ３が接続されるストリングユニットＳＵ３を含む。
ストリングユニットＳＵ（ＳＵ０〜ＳＵ３）は、それぞれ、ビット線ＢＬ０とソース線ＳＬとの間に接続されたメモリストリングＭＳ０とソース側選択ゲートトランジスタＳＴ２＿０、ビット線ＢＬ１とソース線ＳＬとの間に接続されたメモリストリングＭＳ１とソース側選択ゲートトランジスタＳＴ２＿１、ビット線ＢＬ３とソース線ＳＬとの間に接続されたメモリストリングＭＳ３とソース側選択ゲートトランジスタＳＴ２＿３を含む。
メモリストリングＭＳ（ＭＳ０〜ＭＳ３）は、ビット線ＢＬ（ＢＬ０〜ＢＬ３）に近い側から、ドレイン側選択ゲートトランジスタＳＴ１、メモリセルＭＣ０、メモリセルＭＣ１、・・・メモリセルＭＣ１５が直列接続されている。なお、メモリセルストリングＭＳの各々に含まれるメモリセルＭＣの個数は、１６個である必要はなく、８個、３２個、４８個、６４個、９６個、または１２８個等であってもよく、その数は限定されるものではない。
図８５において、ソース側選択ゲート線ＳＧＳに取り囲まれた第１メモリピラーＭＰ１の部分（ゲート絶縁膜４４、半導体ピラー４３、抵抗変化層４５及びコア部材４６からなる）がソース側選択ゲートトランジスタＳＴ２に対応する。ソース側選択ゲートトランジスタＳＴ２はソース側選択ゲート線ＳＧＳに印加される電圧で駆動される。すなわち、ソース側選択ゲートトランジスタＳＴ２において、ソース側選択ゲート線ＳＧＳに印加される電圧に応じて、半導体ピラー４３の部分の導電率が変化する。ソース側選択ゲートトランジスタＳＴ２は抵抗変化層４５の導電率を制御することが可能である。ソース側選択ゲートトランジスタＳＴ２のＺ方向の抵抗は半導体ピラー４３の部分による抵抗と抵抗変化層４５の部分による抵抗とが並列に接続された合成抵抗となる。
＜２−３−７＞メモリセルの選択方法の変形例
図９２〜９５を参照して、ソース側選択ゲート線ＳＧＳがある場合のメモリセルの選択方法の変形例を説明する。本変形例においては非選択のメモリブロックＭＢ内のワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳには全てＯＦＦ電圧が供給される。
図９２に示すとおり、選択されたメモリブロックＭＢの選択されたストリングユニットＳＵにおいては、ドレイン側選択ゲート線ＳＧＤには選択ゲートトランジスタを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。ワード線ＷＬ２に接続されたメモリセルＭＣを選択する場合には、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５はメモリセルＭＣを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。さらに、ワード線ＷＬ２にはメモリセルＭＣを導通させるには不十分（半導体ピラー４３の領域に十分なキャリアが誘起されず抵抗が大きくなる）なＯＦＦ電圧が供給される。ワード線ＷＬ２に接続するメモリセルＭＣの半導体ピラー４３の領域には十分なキャリアが誘起されないので、抵抗変化層４５の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルＭＣに書き込まれたデータを読み出すことができる。ソース側選択ゲート線ＳＧＳにはソース側選択ゲートトランジスタＳＴ２を導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。
図９３に示すとおり、選択されたメモリブロックＭＢの非選択のストリングユニットＳＵにおいては、ドレイン側選択ゲート線ＳＧＤは選択ゲートトランジスタを導通させるには不十分なＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５およびソース側選択ゲート線ＳＧＳにはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
図９４に示すとおり、非選択のメモリブロックＭＢにおいては、ドレイン側選択ゲート線ＳＧＤにもワード線ＷＬ０〜ＷＬ１５にもソース側選択ゲート線ＳＧＳにもＯＦＦ電圧が供給される。その結果、このストリングユニットＳＵには電流が流れない。
＜２−３−８＞メモリセルの選択方法の変形例
図９５〜９７を参照して、ソース側選択ゲート線ＳＧＳがある場合のメモリセルの選択方法の変形例を説明する。本変形例においては、ソース側選択ゲート線ＳＧＳには常にＯＮ電圧が供給される。
図９５に示すとおり、選択されたメモリブロックＭＢの選択されたストリングユニットＳＵにおいては、ドレイン側選択ゲート線ＳＧＤには選択ゲートトランジスタを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。ワード線ＷＬ２に接続されたメモリセルＭＣを選択する場合には、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５はメモリセルＭＣを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。さらに、ワード線ＷＬ２にはメモリセルＭＣを導通させるには不十分（半導体ピラー４３の領域に十分なキャリアが誘起されず抵抗が大きくなる）なＯＦＦ電圧が供給される。ワード線ＷＬ２に接続するメモリセルＭＣの半導体ピラー４３の領域には十分なキャリアが誘起されないので、抵抗変化層４５の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルＭＣに書き込まれたデータを読み出すことができる。ソース側選択ゲート線ＳＧＳにはソース側選択ゲートトランジスタＳＴ２を導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。
図９６に示すとおり、選択されたメモリブロックＭＢの非選択のストリングユニットＳＵにおいては、ドレイン側選択ゲート線ＳＧＤには選択ゲートトランジスタを導通させるには不十分なＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５およびソース側選択ゲート線ＳＧＳにはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
図９７に示すとおり、非選択のメモリブロックＭＢにおいては、ドレイン側選択ゲート線ＳＧＤにもワード線ＷＬ０〜ＷＬ１５にもＯＦＦ電圧が供給される。その結果、ソース側選択ゲート線ＳＧＳにはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
＜２−３−９＞メモリセルの選択方法
図９８〜１００を参照して、ソース側選択ゲート線ＳＧＳがある場合のメモリセルの選択方法を説明する。本変形例においては非選択ワード線ＷＬには常にＯＮ電圧が供給される。
図９８に示すとおり、選択されたメモリブロックＭＢの選択されたストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。ワード線ＷＬ２に接続されたメモリセルＭＣを選択する場合には、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５はメモリセルＭＣを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。さらに、ワード線ＷＬ２にはメモリセルＭＣを導通させるには不十分（半導体ピラー４３の領域に十分なキャリアが誘起されず抵抗が大きくなる）なＯＦＦ電圧が供給される。ワード線ＷＬ２に接続するメモリセルＭＣの半導体ピラー４３の領域には十分なキャリアが誘起されないので、抵抗変化層４５の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルＭＣに書き込まれたデータを読み出すことができる。ソース側選択ゲート線ＳＧＳにはソース側選択ゲートトランジスタＳＴ２を導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。
図９９に示すとおり、選択されたメモリブロックＭＢの非選択のストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させるには不十分なＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５およびソース側選択ゲート線ＳＧＳにはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
図１００に示すとおり、非選択のメモリブロックＭＢにおいては、ドレイン側選択ゲート線ＳＧＤにはＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０〜ＷＬ１５にはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
＜３＞その他の変形例
＜３−１＞各リセットワード線ＲＷＬと共通リセットワード線ＣＲＷＬとの接続関係の変形例
図１０１は各リセットワード線ＲＷＬ（ＲＷＬ０、ＲＷＬ１、ＲＷＬ２及びＲＷＬ３）と共通リセットワード線ＣＲＷＬの接続関係を示した変形例の回路図である。第１実施形態（図１０）において、各リセットワード線ＲＷＬ（ＲＷＬ０〜ＲＷＬ１５）は電気的に分離されている。すなわち各リセットワード線ＲＷＬ（ＲＷＬ０〜ＲＷＬ１５）はリセットワード線（垂直）ＲＷＬを介して上層のリセットワード線（上層）ＲＷＬに接続されている。本変形例においては、各リセットワード線ＲＷＬ（ＲＷＬ０〜ＲＷＬ１５）は電気的に接続されている。すなわち各リセットワード線ＲＷＬ（ＲＷＬ０〜ＲＷＬ１５）はリセットワード線（垂直）ＲＷＬを介して上層の共通リセットワード線（上層）ＣＲＷＬに接続されている。共通リセットワード線（上層）ＣＲＷＬはロウ系の各種駆動回路と接続される。なお、リセットメモリブロックＲＭＢ内の構成に関しては、第１実施形態（図１０）と同様であることからここでは省略する。このような接続関係は各ワード線ＷＬ（ＷＬ０〜ＷＬ１５）と共通ワード線ＣＷＬにも適用することができる。
メモリセルアレイ１１から各ワード線ＷＬ（ＷＬ０〜ＷＬ１５）を上層の配線に接続する例を示す。図１０２はメモリセルアレイ１１の各ワード線ＷＬ（ＷＬ０、ＷＬ１、・・・ＷＬ１５）と各ワード線（上層）ＷＬの接続関係を説明する図である。図１０３はメモリセルアレイ１１の各ワード線ＷＬ（ＷＬ０、ＷＬ１、・・・ＷＬ１５）と共通ワード線（上層）ＣＷＬの接続関係を説明する図である。各ワード線ＷＬ（ＷＬ０〜ＷＬ１５）は、階段状に端子が引き出されて形成されている。それぞれの端子は、絶縁膜に開口されたコンタクトホールを介してＺ方向に延伸する各ワード線（垂直）ＷＬ（ＷＬ０〜ＷＬ１５）に接続されている。図１０２では、各ワード線（垂直）ＷＬ（ＷＬ０〜ＷＬ１５）は上層の各ワード線（上層）ＷＬ（ＷＬ０〜ＷＬ１５）にそれぞれ接続されている。図１０３では、各ワード線（垂直）ＷＬ（ＷＬ０〜ＷＬ１５）は上層の共通ワード線（上層）ＣＷＬに接続されている。例えばリセットワード線ＲＷＬのように、各配線に個別の電圧を印加する必要がない場合に適用できる。
＜３−２＞各リセット選択ゲート線ＲＳＧと共通リセット選択ゲート線ＣＲＳＧの接続関係の変形例
図１０４は各リセット選択ゲート線ＲＳＧ（ＲＳＧ０〜ＲＳＧ３）と共通リセット選択ゲート線ＣＲＳＧの接続関係を示した変形例の回路図である。本変形例においては、さらに各リセット選択ゲート線ＲＳＧ（ＲＳＧ０〜ＲＳＧ３）が電気的に接続されている。すなわち各リセット選択ゲート線ＲＳＧ（ＲＳＧ０〜ＲＳＧ３）はリセット選択ゲート線（垂直）ＲＳＧを介して上層の共通リセット選択ゲート線（上層）ＣＲＳＧに接続されている。共通リセット選択ゲート線（上層）ＣＲＳＧもロウ系の各種駆動回路と接続される。このような接続関係は各選択ゲート線ＳＧ（ＳＧ０〜ＳＧ３）と共通選択ゲート線ＣＳＧにも適用することができる。ここでロウ系の各種制御線（リセットワード線ＲＷＬとリセット選択ゲート線ＲＳＧ）は異なるため、それぞれのメモリブロック毎に共通配線（共通リセットワード線（上層）ＣＲＷＬと共通リセット選択ゲート線（上層）ＣＲＳＧ）を設けている。リセットワード線ＲＷＬとリセット選択ゲート線ＲＳＧの電位が共通で良い場合には、両者を接続した1つの共通配線でも構わない。
＜３−３＞リセット選択ゲート線ＲＳＧの構成の変形例
図１０５〜１１１を用いてリセット選択ゲート線ＲＳＧの構成が異なる変形例について説明する。本変形例においては、第１実施形態における各リセット選択ゲート線ＲＳＧ（ＲＳＧ０〜ＲＳＧ３）が電気的に接続されている。図１０５は、変形例に係るメモリセルアレイ１１をＺ方向上方より見た平面図の一例を示している。図１０６は、メモリセルアレイ１１をＹ方向より見た断面図（図１０５におけるα−α'線に沿った断面図）の一例を示している。図１０７は、メモリセルアレイ１１をＸ方向より見た断面図（図１０５におけるβ−β'線に沿った断面図）の一例を示している。
図１０８〜１１１は、メモリセルアレイ１１をＺ方向より見たＸＹ平面における断面図の一例を示している。図１０８は図１０６におけるＡ−Ａ'線に沿った断面図であり、図１０９は図１０６におけるＢ−Ｂ'線に沿った断面図であり、図１１０は図１０６におけるＣ−Ｃ'線に沿った断面図であり、図１１１は図１０６におけるＤ−Ｄ'線に沿った断面図である。
図１０５〜１１１に示すように、メモリセルアレイ１１には、Ｚ方向の最も上部において並行してＸ方向に延伸するビット線ＢＬ０〜ＢＬ３が配置されている。ビット線ＢＬ０〜ＢＬ３の下には、並行してＹ方向に延伸する選択ゲート線ＳＧ０〜ＳＧ３と、ＸＹ面内にリセット選択ゲート線ＲＳＧ０とが配置されている。選択ゲート線ＳＧ０〜ＳＧ３とリセット選択ゲート線ＲＳＧ０は、ビット線ＢＬ０〜ＢＬ３とは絶縁されている。選択ゲート線ＳＧ０〜ＳＧ３とリセット選択ゲート線ＲＳＧ０の下には、ＸＹ面内にワード線ＷＬ０〜ＷＬ１５とリセットワード線ＲＷＬ０〜ＲＷＬ１５がそれぞれ配置されている。ワード線ＷＬ０〜ＷＬ１５およびリセットワード線ＲＷＬ０〜ＲＷＬ１５は互いに絶縁されており、選択ゲート線ＳＧ０〜ＳＧ３およびリセット選択ゲート線ＲＳＧ０とも絶縁されている。ワード線ＷＬ１５およびリセットワード線ＲＷＬ１５の下には、ＸＹ面内にソース線ＳＬが配置されている。ソース線ＳＬは、ワード線ＷＬ１５およびリセットワード線ＲＷＬ１５とは絶縁されている。なお、メモリピラーＭＰの構成に関しては、第１実施形態と同様であることからここでは省略する。このようにリセット選択ゲート線ＲＳＧ０は必要な動作単位に応じて構成することができる。リセット選択ゲート線ＲＳＧが１つに接続されることで、抵抗を低減することができ、リセット動作時の立ち上がりをより急峻にすることができる。
＜３−４＞リセット選択ゲート線ＲＳＧの構成の変形例
図１１２〜１１８を用いてリセット選択ゲート線ＲＳＧの構成が異なる変形例について説明する。本変形例においては、第１実施形態における一部のリセット選択ゲート線ＲＳＧ（ＲＳＧ０とＲＳＧ１、ＲＳＧ２とＲＳＧ３）が電気的に接続されている。図１１２は、変形例に係るメモリセルアレイ１１をＺ方向上方より見た平面図の一例を示している。図１１３は、メモリセルアレイ１１をＹ方向より見た断面図（図１１２におけるα−α'線に沿った断面図）の一例を示している。図１１４は、メモリセルアレイ１１をＸ方向より見た断面図（図１１２におけるβ−β'線に沿った断面図）の一例を示している。
図１１５〜１１８は、メモリセルアレイ１１をＺ方向より見たＸＹ平面における断面図の一例を示している。図１１５は図１１３におけるＡ−Ａ'線に沿った断面図であり、図１１６は図１１３におけるＢ−Ｂ'線に沿った断面図であり、図１１７は図１１３におけるＣ−Ｃ'線に沿った断面図であり、図１１８は図１１３におけるＤ−Ｄ'線に沿った断面図である。
図１１２〜１１８に示すように、メモリセルアレイ１１には、Ｚ方向の最も上部において並行してＸ方向に延伸するビット線ＢＬ０〜ＢＬ３が配置されている。ビット線ＢＬ０〜ＢＬ３の下には、並行してＹ方向に延伸する選択ゲート線ＳＧ０〜ＳＧ３と、並行してＹ方向に延伸するリセット選択ゲート線ＲＳＧ０、ＲＳＧ１とが配置されている。選択ゲート線ＳＧ０〜ＳＧ３とリセット選択ゲート線ＲＳＧ０、ＲＳＧ１は、ビット線ＢＬ０〜ＢＬ３とは絶縁されている。選択ゲート線ＳＧ０〜ＳＧ３とリセット選択ゲート線ＲＳＧ０、ＲＳＧ１の下には、ＸＹ面内にワード線ＷＬ０〜ＷＬ１５とリセットワード線ＲＷＬ０〜ＲＷＬ１５がそれぞれ配置されている。ワード線ＷＬ０〜ＷＬ１５およびリセットワード線ＲＷＬ０〜ＲＷＬ１５は互いに絶縁されており、選択ゲート線ＳＧ０〜ＳＧ３およびリセット選択ゲート線ＲＳＧ０、ＲＳＧ１とも絶縁されている。ワード線ＷＬ１５およびリセットワード線ＲＷＬ１５の下には、ＸＹ面内にソース線ＳＬが配置されている。ソース線ＳＬは、ワード線ＷＬ１５およびリセットワード線ＲＷＬ１５とは絶縁されている。なお、メモリピラーＭＰの構成に関しては、第１実施形態と同様であることからここでは省略する。このようにリセット選択ゲート線ＲＳＧ０、ＲＳＧ１とは必要な動作単位に応じて構成することができる。リセット選択ゲート線ＲＳＧの一部が接続されることで、それぞれのリセット選択ゲート線ＲＳＧ０、ＲＳＧ１は別々に駆動することができ、リセット動作時の立ち上がりを高速にしつつ制御することができる。
＜３−５＞ソース側選択ゲートトランジスタＳＴ２を有する変形例
図１１９〜１２１を用いてソース側選択ゲートトランジスタＳＴ２の変形例の構成について説明する。なお、本変形例において、ソース側選択ゲートトランジスタＳＴ２に対応して、選択ゲートトランジスタＳＴを、「ドレイン側選択ゲートトランジスタＳＴ１」と呼ぶ場合がある。また、ソース側選択ゲート線ＳＧＳに対応して、選択ゲート線ＳＧ（ＳＧ０〜ＳＧ３）を、「ドレイン側選択ゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）」と呼ぶ場合がある。
図８４〜９０に示す第２実施形態の変形例で示すメモリセルアレイ１１は、ソース側選択ゲート線ＳＧＳに包囲されたメモリピラーＭＰが半導体ピラー４３の内部に抵抗変化層４５及びコア部材４６を含む。本変形例に係るメモリセルアレイ１１は、ソース側選択ゲート線ＳＧＳに包囲されたメモリピラーＭＰが半導体ピラー４３の内部に抵抗変化層４５及びコア部材４６を含まない。なお、メモリピラーＭＰの構成以外に関しては、第２実施形態の変形例と同様であることからここでは省略する。図１１９は、変形例に係るメモリセルアレイ１１のＺ方向上方より見た平面図の一例を示している。図１２０は、メモリセルアレイ１１のＹ方向より見た断面図（図１１９におけるα−α'線に沿った断面図）の一例を示している。図１２１は、メモリセルアレイ１１のＸ方向より見た断面図（図１１９におけるβ−β'線に沿った断面図）の一例を示している。
図１１９〜１２１に示すとおり、ドレイン側選択ゲート線ＳＧＤ０〜ＳＧＤ３、ワード線ＷＬ０〜ＷＬ１５及びソース側選択ゲート線ＳＧＳに空けられた開口を貫通して、Ｚ方向に延伸する円柱形状のメモリピラーＭＰが設けられている。円柱形状のメモリピラーＭＰは、外側から、円筒形状のゲート絶縁膜４４及びその内部の半導体ピラー４３から構成される。メモリピラーＭＰの底部はｐ型のウェルＰｗｅｌｌに達しておりこれと電気的に接続されている。
メモリピラーＭＰのうち、ワード線ＷＬ０〜ＷＬ１５及びその近傍の絶縁膜に包囲された部分は、半導体ピラー４３が円筒形状であり、円筒形状の半導体ピラー４３の内部に、円筒形状の抵抗変化層４５、及び円柱形状のコア部材４６を含む。円筒形状の抵抗変化層４５は、コア部材４６の側面（外周）を覆っている（コア部材４６に接している）。抵抗変化層４５の底部はワード線ＷＬ１５とソース側選択ゲート線ＳＧＳとの間に位置し、ソース側選択ゲート線ＳＧＳに包囲された部分のメモリピラーＭＰは抵抗変化層４５を含まない。このように構成することで、抵抗変化層４５を介したｐ型のウェルＰｗｅｌｌおよびソース線ＳＬへのリークを抑制することができる。また、第２実施形態のリセットワード線ＲＷＬとして利用することもできる。
＜３−６＞メモリブロックの回路図
図１２２は、ソース側選択ゲートトランジスタＳＴ２が抵抗変化層４５を含まない場合のビット線ＢＬ線からソース線ＳＬまでの回路図である。メモリセルの選択方法や各線の駆動方法については第２実施形態の変形例と同様のものが適用できる。図１２３は、メモリブロックの回路図である。メモリブロックＭＢはドレイン側選択ゲート線ＳＧＤ０が接続されるストリングユニットＳＵ０、ドレイン側選択ゲート線ＳＧＤ１が接続されるストリングユニットＳＵ１、ドレイン側選択ゲート線ＳＧＤ２が接続されるストリングユニットＳＵ２、ドレイン側選択ゲート線ＳＧＤ３が接続されるストリングユニットＳＵ３を含む。
ストリングユニットＳＵ（ＳＵ０〜ＳＵ３）は、それぞれ、ビット線ＢＬ０とソース線ＳＬとの間に接続されたメモリストリングＭＳ０とソース側選択ゲートトランジスタＳＴ２＿０、ビット線ＢＬ１とソース線ＳＬとの間に接続されたメモリストリングＭＳ１とソース側選択ゲートトランジスタＳＴ２＿１、ビット線ＢＬ３とソース線ＳＬとの間に接続されたメモリストリングＭＳ３とソース側選択ゲートトランジスタＳＴ２＿３を含む。
メモリストリングＭＳ（ＭＳ０〜ＭＳ３）は、ビット線ＢＬ（ＢＬ０〜ＢＬ３）に近い側から、選択ゲートトランジスタＳＴ１、メモリセルＭＣ０、メモリセルＭＣ１、・・・メモリセルＭＣ１５が直列接続されている。
＜３−７＞メモリセルの選択方法の変形例
図１２４〜１２７を参照してメモリセルの選択方法の変形例を説明する。本変形例においては、メモリブロックＭＢとストリングユニットＳＵの両方で選択する。
図１２４に示すとおり、選択されたメモリブロックＭＢの選択されたストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。ワード線ＷＬ２に接続されたメモリセルＭＣを選択する場合には、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５はメモリセルＭＣを導通させる（半導体ピラー４３の領域に十分なキャリアが誘起されて抵抗が小さくなる）のに十分なＯＮ電圧が供給される。さらに、ワード線ＷＬ２にはメモリセルＭＣを導通させるには不十分（半導体ピラー４３の領域に十分なキャリアが誘起されず抵抗が大きくなる）なＯＦＦ電圧が供給される。ワード線ＷＬ２に接続するメモリセルＭＣの半導体ピラー４３の領域には十分なキャリアが誘起されないので、抵抗変化層４５の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルＭＣに書き込まれたデータを読み出すことができる。
図１２５に示すとおり、選択されたメモリブロックＭＢの非選択のストリングユニットＳＵにおいては、選択ゲート線ＳＧには選択ゲートトランジスタを導通させるには不十分なＯＦＦ電圧が供給される。その結果、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５にはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。
図１２６に示すとおり、非選択のメモリブロックＭＢの選択されたストリングユニットＳＵにおいては、ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５にはメモリセルＭＣを導通させるには不十分なＯＦＦ電圧が供給される。その結果、選択ゲート線ＳＧにはＯＮ電圧が供給されたとしても、このストリングユニットＳＵには電流が流れない。このように構成することで、選択ゲート線ＳＧの選択回路のスイッチ数を減らすことができる。
図１２７に示すとおり、非選択のメモリブロックＭＢにおいては、選択ゲート線ＳＧにもワード線ＷＬ０〜ＷＬ１５にもＯＦＦ電圧が供給される。その結果、このストリングユニットＳＵには電流が流れない。
＜３−８＞リセットメモリブロックＲＭＢでセット動作を行う変形例
図１２８は、第１実施形態におけるリセットメモリブロックＲＭＢでセット動作を行う場合における選択ゲート線ＳＧ、リセット選択ゲート線ＲＳＧ、ビット線ＢＬに印加される電圧の変形例を示した波形図である。
時刻ｔ４０で、選択された選択ゲート線ＳＧがＬｏｗからＨｉｇｈに立ち上がりを開始し、選択ビット線ＢＬはＬｏｗからＨｉｇｈへと立ち上がりを開始する。そして、時刻ｔ４１までには、選択された選択ゲート線ＳＧはＨｉｇｈに、選択ビット線ＢＬはＨｉｇｈに到達する。リセット動作を行う場合は時刻ｔ４１付近以降時刻ｔ４４まで、セット動作を行う場合は時刻ｔ４１付近以降時刻ｔ４５までの間は非選択のメモリセルＭＣにおいては半導体ピラー４３の領域に電流が流れ、選択されたメモリセルＭＣにおいては抵抗変化層４５に電流が流れる。そして抵抗変化層４５は流れる電流によって生じる熱で相変化が起こる。
時刻ｔ４２でリセット動作を行う場合、リセット選択ゲート線ＲＳＧ０、ＲＳＧ１、ＲＳＧ２、ＲＳＧ３は全てＨｉｇｈに立ち上げる。時刻ｔ４３でリセット選択ゲート線ＲＳＧ０、ＲＳＧ１、ＲＳＧ２、ＲＳＧ３は全てＨｉｇｈに到達する。時刻ｔ４３でリセット動作を行うメモリセルＭＣに接続されたビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。同時に、リセットメモリブロックＲＭＢのリセットメモリストリングＲＭＳ０、ＲＭＳ１、ＲＭＳ２、ＲＭＳ３にはビット線ＢＬからソース線ＳＬに電流が流れるので、選択ビット線ＢＬの電圧がＨｉｇｈからＬｏｗへ急峻に立ち下がる。時刻ｔ４４までにはリセット動作を行うメモリセルＭＣに接続されたビット線ＢＬの電圧はＬｏｗになっている。このように選択ビット線ＢＬは、リセットメモリブロックＲＭＢの存在により急峻に立ち下がる。この急峻な立ち下がりによって、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層が急峻に冷却されてアモルファス相となり高抵抗となる。
一方で、時刻ｔ４２でセット動作を行う場合、リセット選択ゲート線ＲＳＧ１、ＲＳＧ２、ＲＳＧ３はＬｏｗのまま、リセット選択ゲート線ＲＳＧ０だけＨｉｇｈに立ち上げる。時刻ｔ４３でリセット選択ゲート線ＲＳＧ０はＨｉｇｈに到達する。時刻ｔ４３でセット動作を行うメモリセルＭＣに接続されたビット線ＢＬをメモリセルアレイ１１の外に位置するセンスアンプＳＡによってＨｉｇｈからＬｏｗへと駆動を開始する。リセットメモリブロックＲＭＢのリセットメモリストリングＲＭＳ０にはビット線ＢＬからソース線ＳＬに電流が流れる。しかしながらリセットメモリストリングＲＭＳ１、ＲＭＳ２、ＲＭＳ３には電流がながれないので、選択ビット線ＢＬの電圧はＨｉｇｈからＬｏｗへと徐々に立ち下がる。時刻ｔ４５までにはセット動作を行うメモリセルＭＣに接続されたビット線ＢＬの電圧はＬｏｗになっている。このようにリセット選択ゲート線ＲＳＧによって選択するリセットメモリストリングＲＭＳの数は適宜調整することができ、選択ビット線ＢＬの立ち下りに係る時間を制御することができる。その結果、選択ワード線ＷＬに接続されたメモリセルＭＣの抵抗変化層は徐々に冷却されて結晶相となり低抵抗となる。
続いて、時刻ｔ４６でリセット選択ゲート線ＲＳＧ０、ＲＳＧ１、ＲＳＧ２、ＲＳＧ３のうちＨｉｇｈのものはＨｉｇｈからＬｏｗへの立ち下げを開始し、時刻ｔ４７までにリセット選択ゲート線ＲＳＧ０、ＲＳＧ１、ＲＳＧ２、ＲＳＧ３はＬｏｗに到達する。さらに、時刻ｔ４８で選択ゲート線ＳＧはＨｉｇｈからＬｏｗへと立ち下がりを開始し、時刻ｔ４９までに選択ゲート線ＳＧはＬｏｗに到達する。
このような構成を有することで、特に配線容量により遅延時間が大きい場合、リセット時と比較して少ない数のリセットメモリブロックＲＭＢまたはリセットメモリストリングＲＭＳのみ駆動することで、セットのために必要な時間を確保しつつ、無駄な書き込み時間を削減することができる。リセットメモリブロックＲＭＢまたはリセットメモリストリングＲＭＳの数により立ち下げ時間を制御することで、多値化やＰｒｏｇｒａｍ／Ｖｅｒｉｆｙに応用することもできる。

Claims (6)

  1. 第１方向と前記第１方向に交差する第２方向に延伸する主面を有する、半導体基板と、
    前記第１方向と前記第２方向に交差する第３方向に延伸する第１抵抗変化記憶層と、
    前記第３方向に延伸し、前記第１抵抗変化記憶層と接する、第１半導体層と、
    前記第３方向に延伸し、前記第１半導体層と接する、第１絶縁体層と、を有する
    第１メモリピラーと、
    前記第３方向に延伸する第２抵抗変化記憶層と、
    前記第３方向に延伸し、前記第２抵抗変化記憶層と接する、第２半導体層と、
    前記第３方向に延伸し、前記第２半導体層と接する、第２絶縁体層と、を有する
    第２メモリピラーと、
    前記第１方向に延伸し、前記第１メモリピラーの一端と、前記第２メモリピラーの一端とに接続された、ビット線と、
    前記第２方向に延伸し、前記第１抵抗変化記憶層と前記第１半導体層および前記第１絶縁体層を介して対向することで第１メモリセルを形成する、第１ワード線と、
    前記第２方向に延伸し、前記第１半導体層と前記第１絶縁体層を介して対向することで第１選択トランジスタを形成する、第１選択ゲート線と、
    前記第３方向における位置が前記第１ワード線と同じであり、前記第２方向に延伸し、前記第２抵抗変化記憶層と前記第２半導体層および前記第２絶縁体層を介して対向することで第２メモリセルを形成する、第２ワード線と、
    前記第３方向における位置が前記第１選択ゲート線と同じであり、前記第２方向に延伸し、前記第２半導体層と前記第２絶縁体層を介して対向することで第２選択トランジスタを形成する、第２選択ゲート線と、
    書き込み動作時に、前記ビット線と、前記第１選択ゲート線と、前記第２選択ゲート線と、前記第２ワード線とにそれぞれ電圧を供給するドライバとを有し、
    前記ドライバは、
    前記第１メモリセルに前記書き込み動作を実行する際に、前記ビット線に
    第１電圧と
    前記第１電圧より高い第２電圧と
    前記第１電圧と、を順に供給し、
    前記第１メモリセルに書き込まれるデータが第１データである場合、
    前記ビット線の電圧を前記第２電圧から前記第１電圧に変化させる間に、
    前記第２ワード線に第３電圧を供給するとともに、
    前記第２選択ゲート線に第４電圧を供給し、
    前記第１メモリセルに書き込まれるデータが前記第１データと異なる第２データである場合、
    前記ビット線の電圧を前記第２電圧から前記第１電圧に変化させる間に、
    前記第２ワード線に第５電圧を供給するとともに、
    前記第２選択ゲート線に第６電圧を供給し、
    少なくとも、前記第６電圧が前記第４電圧より大きいか、または、前記第５電圧が前記第３電圧よりも大きい、記憶装置。
  2. 前記第５電圧は、前記第２メモリセルをオンさせる電圧であり、
    前記第６電圧は、前記第２選択トランジスタをオンさせる電圧である、請求項１記載の記憶装置。
  3. 前記第１方向に延伸し、前記第１メモリピラーの他端と、前記第２メモリピラーの他端とに接続された、第１ソース線をさらに有し、
    前記第１メモリセルに書き込まれるデータが前記第２データである場合、
    前記ビット線の電圧を前記第２電圧から前記第１電圧に変化させる間に、
    前記ビット線と前記第１ソース線とが前記第２メモリピラーにより導通される、請求項１記載の記憶装置。
  4. 前記第１メモリピラーにおいて、
    前記第１半導体層および前記第１絶縁体層は、前記第１メモリピラーの他端から前記一端にわたって設けられており、
    前記第１抵抗変化記憶層は、前記第１メモリピラーの前記他端から第１地点にわたって設けられており、
    前記第１地点の前記第３方向における位置は、前記第１選択ゲート線の前記第３方向における位置より低く、かつ、前記第１ワード線の前記第３方向における位置より高く、
    前記第２メモリピラーにおいて、
    前記第２半導体層および前記第２絶縁体層は、前記第２メモリピラーの他端から前記一端にわたって設けられており、
    前記第２抵抗変化記憶層は、前記第２メモリピラーの前記他端から第２地点にわたって設けられており、
    前記第２地点の前記第３方向における位置は、前記第２選択ゲート線の前記第３方向における位置より低く、かつ、前記第２ワード線の前記第３方向における位置より高い、請求項１記載の記憶装置。
  5. 第１方向と前記第１方向に交差する第２方向に延伸する主面を有する、半導体基板と、
    前記第１方向と前記第２方向に交差する第３方向に延伸する第１抵抗変化記憶層と、
    前記第３方向に延伸し、前記第１抵抗変化記憶層と接する、第１半導体層と、
    前記第３方向に延伸し、前記第１半導体層と接する、第１絶縁体層と、を有する
    第１メモリピラーと、
    前記第１方向に延伸し、前記第１メモリピラーの一端に接続された、ビット線と、
    前記第２方向に延伸し、前記第１抵抗変化記憶層と前記第１半導体層および前記第１絶縁体層を介して対向することで第１メモリセルを形成する、第１ワード線と、
    前記第２方向に延伸し、前記第１半導体層と前記第１絶縁体層を介して対向することで第１選択トランジスタを形成する、第１選択ゲート線と、
    書き込み動作時に、前記ビット線と、前記第１選択ゲート線と、前記第１ワード線とにそれぞれ電圧を供給するドライバとを有し、
    前記ドライバは、
    前記第１メモリセルに前記書き込み動作を実行する際に、前記ビット線に
    第１電圧と
    前記第１電圧より高い第２電圧と
    前記第１電圧と、を順に供給し、
    前記第１メモリセルに書き込まれるデータが第１データである場合、
    前記ビット線の電圧を前記第２電圧から前記第１電圧に変化させる間に、
    前記第１選択ゲート線に第７電圧を供給し、
    前記第１メモリセルに書き込まれるデータが前記第１データと異なる第２データである場合、
    前記ビット線の電圧を前記第２電圧から前記第１電圧に変化させる間に、
    前記第１選択ゲート線に第８電圧を供給し、
    前記第７電圧が前記第８電圧より大きい、記憶装置。
  6. 前記第１メモリピラーにおいて、
    前記第１半導体層および前記第１絶縁体層は、前記第１メモリピラーの他端から前記一端にわたって設けられており、
    前記第１抵抗変化記憶層は、前記第１メモリピラーの第３地点から第４地点にわたって設けられており、
    前記第３地点の前記第３方向における位置は、前記第１選択ゲート線の前記第３方向における位置より高く、かつ、前記第１ワード線の前記第３方向における位置より低い、請求項５記載の記憶装置。
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US9227456B2 (en) * 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
CN102544049B (zh) * 2010-12-22 2014-04-16 中国科学院微电子研究所 三维半导体存储器件及其制备方法
JP2012204404A (ja) 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化型不揮発性半導体記憶装置
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