JP2021145004A - 記憶装置 - Google Patents
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Abstract
【課題】 適切な書き込みが可能な抵抗変化記憶素子を用いた記憶装置を提供する。【解決手段】 ドライバは、第1メモリセルに書き込み動作を実行する際に、第1ビット線に、第1電圧と、第1電圧より高い第2電圧と、第1電圧と、を順に供給する。第1メモリセルに書き込まれるデータが第1データである場合、第1ビット線の電圧を第2電圧から第1電圧に変化させる間に、第2ワード線に第3電圧を供給するとともに、第2選択ゲート線に第4電圧を供給する。第1メモリセルに書き込まれるデータが第1データと異なる第2データである場合、第1ビット線の電圧を第2電圧から第1電圧に変化させる間に、第2ワード線に第5電圧を供給するとともに、第2選択ゲート線に第6電圧を供給し、少なくとも、第6電圧が第4電圧より大きいか、または、第5電圧が第3電圧よりも大きい。【選択図】 図3
Description
本開示の実施形態は記憶装置に関する。
半導体基板上にReRAM(Resistive Random Access Memory)素子、合金型PCM (Phase Change Memory)素子、iPCM (Interfacial Phase Change Memory)素子、CBRAM(Conduction Bridge RAM)素子等の抵抗変化型記憶素子を集積化した記憶装置(半導体集積回路装置)が提案されている。上述したような抵抗変化型記憶素子は不揮発性記憶素子として機能する。
抵抗変化記憶素子を用いた記憶装置として、適切な書き込みをすることができる半導体記憶装置が求められている。
‘Scalable 3-D vertical chain-cell-type phase-change memory with 4F2 poly-Si diodes" M. Kinoshita, et.al. HITACHI Sympo. On VLSI Tech.2012 p35-36
適切な書き込みが可能な抵抗変化記憶素子を用いた記憶装置を提供する。
本実施形態にかかる記憶装置は、第1方向と第1方向に交差する第2方向に延伸する主面を有する、半導体基板と、第1方向と第2方向に交差する第3方向に延伸する第1抵抗変化記憶層と、第3方向に延伸し、第1抵抗変化記憶層と接する、第1半導体層と、第3方向に延伸し、第1半導体層と接する、第1絶縁体層と、を有する第1メモリピラーと、第3方向に延伸する第2抵抗変化記憶層と、第3方向に延伸し、第2抵抗変化記憶層と接する、第2半導体層と、第3方向に延伸し、第2半導体層と接する、第2絶縁体層と、を有する第2メモリピラーと、第1方向に延伸し、第1メモリピラーの一端と、第2メモリピラーの一端とに接続された、第1ビット線と、第2方向に延伸し、第1抵抗変化記憶層と第1半導体層および第1絶縁体層を介して対向することで第1メモリセルを形成する、第1ワード線と、第2方向に延伸し、第1半導体層と第1絶縁体層を介して対向することで第1選択トランジスタを形成する、第1選択ゲート線と、第3方向における位置が第1ワード線と同じであり、第2方向に延伸し、第2抵抗変化記憶層と第2半導体層および第2絶縁体層を介して対向することで第2メモリセルを形成する、第2ワード線と、第3方向における位置が第1選択ゲート線と同じであり、第2方向に延伸し、第2半導体層と第2絶縁体層を介して対向することで第2選択トランジスタを形成する、第2選択ゲート線と、書き込み動作時に、第1ビット線と、第1選択ゲート線と、第2選択ゲート線と、第2ワード線とにそれぞれ電圧を供給するドライバとを有する。ドライバは、第1メモリセルに書き込み動作を実行する際に、第1ビット線に、第1電圧と、第1電圧より高い第2電圧と、第1電圧と、を順に供給する。第1メモリセルに書き込まれるデータが第1データである場合、第1ビット線の電圧を第2電圧から第1電圧に変化させる間に、第2ワード線に第3電圧を供給するとともに、第2選択ゲート線に第4電圧を供給する。第1メモリセルに書き込まれるデータが第1データと異なる第2データである場合、第1ビット線の電圧を第2電圧から第1電圧に変化させる間に、第2ワード線に第5電圧を供給するとともに、第2選択ゲート線に第6電圧を供給し、少なくとも、第6電圧が第4電圧より大きいか、または、第5電圧が第3電圧よりも大きい。
以下、本実施形態にかかる記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
同一のプロセスにより形成された複数の膜は、同一の層構造を有し、かつ、同一の材料で構成される。本明細書においては、複数の膜がそれぞれ異なる機能又は役割を果たす場合であっても、このように同一のプロセスにより形成された複数の膜は、それぞれ同一の層に存在する膜として扱う。
<1>第1実施形態
第1実施形態に係るメモリシステムについて説明する。
第1実施形態に係るメモリシステムについて説明する。
<1−1>構成
<1−1−1>メモリシステムの全体構成
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図1を用いて説明する。
<1−1−1>メモリシステムの全体構成
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図1を用いて説明する。
図1に示すようにメモリシステム1は、例えば、メモリチップ10とコントローラ20とを組み合わせて構成されている。メモリシステム1の中に、複数のメモリチップ10が含まれていてもよい。この場合、例えば、1つのコントローラ20が、複数のメモリチップ10を制御する。メモリシステム1は、例えば、SD(登録商標)カードのようなメモリカードや、SSD(solid state drive)等として機能する。
メモリチップ10は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ20は、メモリバス27によってメモリチップ10に接続され、ホストバス31によってホスト30に接続される。コントローラ20は、メモリチップ10を制御し、ホスト30から受信したホストコマンドに応答してメモリチップ10にアクセスする。ホスト30は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばSD(登録商標)インターフェースに従ったバスである。メモリバスは、メモリインターフェースに従った信号の送受信を行う。
<1−1−2>コントローラ20の構成
引き続き図1を用いて、コントローラ20の構成の詳細について説明する。
引き続き図1を用いて、コントローラ20の構成の詳細について説明する。
図1に示すようにコントローラ20は、ホストインターフェース回路(ホストI/F)21、内蔵メモリ(RAM:Random Access Memory)22、プロセッサ(CPU:Central Processing Unit)23、バッファメモリ24、メモリインターフェース回路(メモリI/F)25、及びECC(Error Checking and Correcting)回路26を備えている。
ホストインターフェース回路21は、ホストバス31を介してホスト30と接続され、ホスト30から受信したホストコマンド及びデータを、それぞれプロセッサ23及びバッファメモリ24に転送する。またホストインターフェース回路21は、プロセッサ23の命令に応答して、バッファメモリ24内のデータをホスト30へ転送する。
プロセッサ23は、コントローラ20全体の動作を制御する。例えばプロセッサ23は、ホスト30から読み出しに関するホストコマンドを受信した際には、それに応答して、メモリインターフェース回路25にメモリチップ10へ読み出しコマンド(メモリコマンド)を発行させる。プロセッサ23は、ホスト30から書き込みに関するホストコマンドを受信した際も、同様の動作を行う。またプロセッサ23は、メモリチップ10を管理するための様々な処理(ウェアレベリング等)を実行する。
メモリインターフェース回路25は、メモリバス27を介してメモリチップ10と接続され、メモリチップ10との通信を司る。そしてメモリインターフェース回路25は、プロセッサ23から受信した命令に基づき、種々の信号をメモリチップ10へ送信し、またメモリチップ10から種々の信号を受信する。
バッファメモリ24は、メモリチップ10への書き込みデータやメモリチップ10からの読み出しデータを一時的に保持する。
内蔵メモリ22は、例えばDRAMやSRAM等の半導体メモリであり、プロセッサ23の作業領域として使用される。そして内蔵メモリ22は、メモリチップ10を管理するためのファームウェアや、後述するシフトテーブル、履歴テーブル、フラグテーブル等の、各種の管理テーブル等を保持する。
ECC回路26は、メモリチップ10に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちECC回路26は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
<1−1−3>メモリチップ10の構成
次に、メモリチップ10の構成について説明する。
次に、メモリチップ10の構成について説明する。
図1に示すようにメモリチップ10は、メモリセルアレイ11、ロウデコーダ12、ドライバ回路13、センスアンプ14、アドレスレジスタ15、コマンドレジスタ16、及びシーケンサ17を備える。
メモリセルアレイ11は、ロウ(例えば、図2〜4に示されるワード線WL0〜WL15)及びカラム(例えば、図2〜4に示されるビット線BL0〜BL3)に対応付けられた複数の不揮発性のメモリセルを含む複数のブロックBLKを備えている。図1では一例として4つのブロックBLK0〜BLK3が図示されている。そしてメモリセルアレイ11は、コントローラ20から与えられたデータを記憶する。メモリセルアレイ11に含まれるメモリセルは相変化メモリ(PCM)素子などの抵抗変化記憶素子を用いる。
ロウデコーダ12は、アドレスレジスタ15内のブロックアドレスBAに基づいてブロックBLK0〜BLK3のいずれかを選択し、更に選択したブロックBLKにおけるワード線方向を選択する。
ドライバ回路13は、アドレスレジスタ15内のページアドレスPAに基づいて、選択されたブロックBLKに対して、ロウデコーダ12を介して電圧を供給する。ドライバ回路13は、例えばソース線ドライバ等も含む。
センスアンプ14は、ビット線BLに対応して設けられるセンスアンプモジュールSAを備え、データの読み出し時には、メモリセルアレイ11から読み出されたデータをセンスし、必要な演算を行う。そして、このデータDATをコントローラ20に出力する。データの書き込み時には、コントローラ20から受信した書き込みデータDATを、メモリセルアレイ11に転送する。
アドレスレジスタ15は、コントローラ20から受信したアドレスADDを保持する。このアドレスADDには、前述のブロックアドレスBAとページアドレスPAとが含まれる。コマンドレジスタ16は、コントローラ20から受信したコマンドCMDを保持する。
シーケンサ17は、コマンドレジスタ16に保持されたコマンドCMDに基づき、メモリチップ10全体の動作を制御する。
<1−1−4>メモリセルアレイ11の構造
以下に、第1実施形態におけるメモリセルアレイ11の構造の一例について説明する。尚、以下で参照される図面において、X方向はビット線BLの延伸方向に対応し、Y方向はワード線WLの延伸方向に対応し、Z方向はメモリセルアレイ11が形成される半導体基板Subの表面に対する鉛直方向に対応している。なお、以下、各図では、図を見易くするために絶縁体層(層間絶縁膜)、配線、コンタクト等の構成要素が適宜省略されている。
以下に、第1実施形態におけるメモリセルアレイ11の構造の一例について説明する。尚、以下で参照される図面において、X方向はビット線BLの延伸方向に対応し、Y方向はワード線WLの延伸方向に対応し、Z方向はメモリセルアレイ11が形成される半導体基板Subの表面に対する鉛直方向に対応している。なお、以下、各図では、図を見易くするために絶縁体層(層間絶縁膜)、配線、コンタクト等の構成要素が適宜省略されている。
図2は、第1実施形態に係るメモリチップ10の備えるメモリセルアレイ11のZ方向上方より見た平面図の一例を示している。図3は、第1実施形態に係るメモリチップ10の備えるメモリセルアレイ11のY方向より見た断面図(図2におけるα−α'線に沿った断面図)の一例を示している。図4は、第1実施形態に係るメモリチップ10の備えるメモリセルアレイ11のX方向より見た断面図(図2におけるβ−β'線に沿った断面図)の一例を示している。
図5〜8は、第1実施形態に係るメモリチップ10の備えるメモリセルアレイ11のZ方向より見たXY平面における断面図の一例を示している。図5は図3におけるA−A'線に沿った断面図であり、図6は図3におけるB−B'線に沿った断面図であり、図7は図3におけるC−C'線に沿った断面図であり、図8は図3におけるD−D'線に沿った断面図である。
図2〜8に示すように、メモリセルアレイ11は、X方向に並んで配置された複数のブロックを含む。図2及び図3には、通常メモリブロック領域41とリセットメモリブロック領域42とが、X方向に並んで配置される例が示されている。
メモリセルアレイ11には、Z方向の最も上部において並行してX方向に延伸するビット線BL0〜BL3が配置されている。ビット線BL0〜BL3は例えばタングステン等の導電体によって形成されている。ビット線BL0〜BL3の下には、並行してY方向に延伸する選択ゲート線SG0〜SG3及びリセット選択ゲート線RSG0〜RSG3が配置されている。
選択ゲート線SG0〜SG3は通常メモリブロック領域41に、リセット選択ゲート線RSG0〜RSG3はリセットメモリブロック領域42に、それぞれ配置されている。選択ゲート線SG0〜SG3及びリセット選択ゲート線RSG0〜RSG3も例えばタングステン等の導電体によって形成されている。選択ゲート線SG0〜SG3及びリセット選択ゲート線RSG0〜RSG3は、ビット線BL0〜BL3とは絶縁されている。
選択ゲート線SG0〜SG3のZ方向における下にはワード線WL0が配置されており、リセット選択ゲート線RSG0〜RSG3のZ方向における下にはリセットワード線RWL0が配置されている。ワード線WL0及びリセットワード線RWL0は、略同一のXY面内に配置されている。ワード線WL0は通常メモリブロック領域41に、リセットワード線RWL0はリセットメモリブロック領域42に、それぞれ配置されている。これらワード線WL0及びリセットワード線RWL0も例えばタングステン等の導電体によって形成されている。ワード線WL0は、選択ゲート線SG0〜SG3とは絶縁されている。また、リセットワード線RWL0は、リセット選択ゲート線RSG0〜RSG3とは絶縁されている。
ワード線WL0の下には、ワード線WL1〜WL15が配置されており、リセットワード線RWL0の下にはリセットワード線RWL0〜RWL15が配置されている。ワード線WL1〜WL15及びリセットワード線RWL0〜RWL15の各々は、対応するXY面内に配置されている。これらワード線WL1〜WL15及びリセットワード線RWL1〜RWL15は例えばタングステン等の導電体によって形成されている。ワード線WL1〜WL15とリセットワード線RWL1〜RWL15とは、個別に絶縁されている。また、ワード線WL1〜WL15はワード線WL0と絶縁されており、リセットワード線RWL1〜RWL15はリセットワード線RWL0と絶縁されている。
ワード線WL15及びリセットワード線RWL15の下には、XY面内にソース線SLが配置されている。ソース線SLは例えばタングステン等の導電体によって形成され、ワード線WL15及びリセットワード線RWL15とは絶縁されている。
なお、図2及び図3には、通常メモリブロック領域41とリセットメモリブロック領域42とが、X方向に並んで配置される例が示されているが、通常メモリブロック領域とリセットメモリブロック領域とが隣接している必要はない。例えば、通常メモリブロック領域とリセットメモリブロック領域との間に、他の通常メモリブロック領域があってもよい。ある通常メモリブロック領域41の選択ゲート線SG0〜SG3とあるリセットメモリブロック領域42のリセット選択ゲート線RSG0〜RSG3とが同一のビット線BL0〜BL3の下に配置されていれば、それらは本実施形態における通常メモリブロック領域41及びリセットメモリブロック領域42として機能する。
図3〜図7に示すとおり、選択ゲート線SG0〜SG3及びリセット選択ゲート線RSG0〜RSG3、ワード線WL0〜WL15及びリセットワード線RWL0〜RWL15に空けられた開口を貫通して、Z方向に延伸する円柱形状のメモリピラーMP(通常メモリブロック領域41にあるメモリピラーMPを第1メモリピラーMP1、リセットメモリブロック領域42にあるメモリピラーMPを第2メモリピラーMP2とする。)が設けられている。円柱形状のメモリピラーMPは、外側から、円筒形状のゲート絶縁膜44及びその内部の半導体ピラー43から構成される。ゲート絶縁膜44は二酸化シリコン膜、窒化シリコン膜、またはこれらの積層膜から構成されてもよい。半導体ピラー43は多結晶シリコン、アモルファスシリコン等の半導体膜で構成されてもよい。メモリピラーMPの底部はソース線SLに達しておりこれと電気的に接続されている。
メモリピラーMP(第1メモリピラーMP1、第2メモリピラーMP2)のうち、ワード線WL0〜WL15及びリセットワード線RWL0〜RWL15及びその近傍の絶縁膜に包囲された部分は、半導体ピラー43が円筒形状であり、円筒形状の半導体ピラー43の内部に、円筒形状の抵抗変化層45、及び円柱形状のコア部材46を含む。
抵抗変化層45は、例えば、Te、Se及びSからなる群より選択された少なくとも1種以上のカルコゲン元素を含む。または、このカルコゲン元素を含む化合物であるカルコゲナイドを含んでも良い。他にも、B、Al、Ga、In、C、Si、Ge、Sn、As、P及びSbからなる群より選択された少なくとも1種以上の元素を含んでも良い。以下では、例として抵抗変化層45に相変化メモリ(PCM)素子またはPCM素子と類似の特性の抵抗変化記憶素子を用いた場合を想定して説明する。ReRAM素子などPCM素子以外の抵抗変化記憶素子を用いることも可能であり、その場合は用いる素子の特性に応じて動作について適宜読み替えれば良い。後述するように、抵抗変化層45の抵抗状態を設定する(書き込みを行う)場合には、まず、抵抗変化層45に電圧パルスを印加する。高抵抗状態を設定する場合には、電圧パルスが印加された後、それを急峻に立ち下げる。これにより、抵抗変化層45は急冷され、その構成材料はアモルファス状態になる。また、低抵抗状態を設定する場合には、電圧パルスが印加された後、それを緩やかに立ち下げる。これにより、抵抗変化層45は徐冷され、その構成材料は結晶状態になる。
円柱形状のコア部材46は、例えば窒化シリコン(SiN)等の絶縁体を含んでいる。円筒形状の抵抗変化層45は、コア部材46の側面(外周)を覆っている(コア部材46に接している)。例えば、抵抗変化層45の底部は、ソース線SLに接触している。
円筒形状(選択ゲート線SG0〜SG3及びリセット選択ゲート線RSG0〜RSG3で囲まれた部分においては円柱形状)の半導体ピラー43は、抵抗変化層45の側面(外周)を覆っている(抵抗変化層45に接している)。半導体ピラー43の底部は、ソース線SLに接触している。
<1−1−5>メモリブロックの回路図
図9は通常メモリブロックMBの回路図である。図2〜図8において、通常メモリブロックMBは通常メモリブロック領域41に形成される。通常メモリブロックMBは選択ゲート線SG0が接続されるストリングユニットSU0、選択ゲート線SG1が接続されるストリングユニットSU1、選択ゲート線SG2が接続されるストリングユニットSU2、選択ゲート線SG3が接続されるストリングユニットSU3を含む。
図9は通常メモリブロックMBの回路図である。図2〜図8において、通常メモリブロックMBは通常メモリブロック領域41に形成される。通常メモリブロックMBは選択ゲート線SG0が接続されるストリングユニットSU0、選択ゲート線SG1が接続されるストリングユニットSU1、選択ゲート線SG2が接続されるストリングユニットSU2、選択ゲート線SG3が接続されるストリングユニットSU3を含む。
ストリングユニットSU(SU0〜SU3)は、それぞれ、ビット線BL0とソース線SLとの間に接続されたメモリストリングMS0、ビット線BL1とソース線SLとの間に接続されたメモリストリングMS1、ビット線BL3とソース線SLとの間に接続されたメモリストリングMS3を含む。
メモリストリングMS(MS0〜MS3)は、ビット線BL(BL0〜BL3)に近い側から、選択ゲートトランジスタST、メモリセルMC0、メモリセルMC1、・・・メモリセルMC15が直列接続されている。なお、メモリセルストリングMSの各々に含まれるメモリセルMCの個数は、16個である必要はない。例えば、メモリセルストリングMSの各々に含まれるメモリセルMCの個数は、8個、32個、48個、64個、96個、または128個等であってもよく、その数は限定されるものではない。
図3及び5において、選択ゲート線SG(SG0〜SG3)に取り囲まれた第1メモリピラーMP1の部分(ゲート絶縁膜44及び半導体ピラー43からなる)が選択ゲートトランジスタSTに対応する。選択ゲートトランジスタSTは選択ゲート線SG(SG0〜SG3)に印加される電圧で駆動される。すなわち、選択ゲートトランジスタSTにおいて、選択ゲート線SG(SG0〜SG3)に印加される電圧に応じて、半導体ピラー43の部分の導電率が変化する。
図3及び7において、ワード線WL(WL0〜WL15)に取り囲まれた第1メモリピラーMP1の部分(ゲート絶縁膜44、半導体ピラー43、抵抗変化層45及びコア部材46からなる)がメモリセルMC(MC0〜MC15)に対応する。メモリセルMCはワード線WLに印加される電圧で駆動される。すなわち、メモリセルMCにおいて、ワード線WLに印加される電圧に応じて、半導体ピラー43の部分の導電率が変化する。メモリセルMCは抵抗変化層45の導電率を制御することが可能である。メモリセルMCのZ方向の抵抗は半導体ピラー43の部分による抵抗と抵抗変化層45の部分による抵抗とが並列に接続された合成抵抗となる。
図10はリセットメモリブロックRMBの回路図である。図2〜図8において、リセットメモリブロックRMBはリセットメモリブロック領域42に形成される。リセットメモリブロックRMBはリセット選択ゲート線RSG0で駆動されるリセットストリングユニットRSU0、リセット選択ゲート線RSG1で駆動されるリセットストリングユニットRSU1、リセット選択ゲート線RSG2で駆動されるリセットストリングユニットRSU2、リセット選択ゲート線RSG3で駆動されるリセットストリングユニットRSU3を含む。
リセットストリングユニットRSU(RSU0〜RSU3)は、それぞれ、ビット線BL0とソース線SLとの間に接続されたリセットメモリストリングRMS0、ビット線BL1とソース線SLとの間に接続されたリセットメモリストリングRMS1、ビット線BL3とソース線SLとの間に接続されたリセットメモリストリングRMS3を含む。
リセットメモリストリングRMS(RMS0〜RMS3)は、ビット線BL(BL0〜BL3)に近い側から、リセット選択ゲートトランジスタRST、リセットメモリセルRMC0、リセットメモリセルRMC1、・・・リセットメモリセルRMC15が直列接続されている。
図3、4及び5において、リセット選択ゲート線RSG(RSG0〜RSG3)に取り囲まれた第2メモリピラーMP2の部分(ゲート絶縁膜44及び半導体ピラー43からなる)がリセット選択ゲートトランジスタRSTに対応する。リセット選択ゲートトランジスタRSTはリセット選択ゲート線RSG(RSG0〜RSG3)に印加される電圧で駆動される。すなわち、リセット選択ゲートトランジスタRSTにおいて、リセット選択ゲート線RSG(RSG0〜RSG3)に印加される電圧に応じて、半導体ピラー43の部分の導電率が変化する。
図3、4及び7において、リセットワード線RWL(RWL0〜RWL15)に取り囲まれた第2メモリピラーMP2の部分(ゲート絶縁膜44、半導体ピラー43、抵抗変化層45及びコア部材46からなる)がリセットメモリセルRMC(RMC0〜RMC15)に対応する。リセットメモリセルRMCはリセッワード線RWLに印加される電圧で駆動される。すなわち、リセットメモリセルRMCにおいて、リセッワード線RWLに印加される電圧に応じて、半導体ピラー43の部分の導電率が変化する。リセットメモリセルRMCは抵抗変化層45の導電率を制御することが可能である。リセットメモリセルRMCのZ方向の抵抗は半導体ピラー43の部分による抵抗と抵抗変化層45の部分による抵抗とが並列に接続された合成抵抗となる。
図11は通常メモリブロックMB(MB0、MB1・・・)とリセットメモリブロックRMB0とが並んでいる状態を示した模式図である。複数の通常メモリブロックMB(MB0、MB1・・・)と一つのリセットメモリブロックRMB0とによってセルアレイが構成されている。このセルアレイにおいてビット線BL(BL0〜BLm)は共通であり、また、ソース線SLも共通である。
<1−1−6>メモリセルの選択方法
図12〜14を参照してメモリセルの選択方法を説明する。特定のメモリセルからの読み出しは、メモリブロックMBを選択し、選択されたメモリブロックMB内部のストリングユニットSUを選択し、選択されたストリングユニットSU内部のメモリセルMCが選択することによって行う。ここで非選択ワード線WLにはメモリセルMCを導通させるのに十分なON電圧が供給される。
図12〜14を参照してメモリセルの選択方法を説明する。特定のメモリセルからの読み出しは、メモリブロックMBを選択し、選択されたメモリブロックMB内部のストリングユニットSUを選択し、選択されたストリングユニットSU内部のメモリセルMCが選択することによって行う。ここで非選択ワード線WLにはメモリセルMCを導通させるのに十分なON電圧が供給される。
図12に示すとおり、選択されたメモリブロックMBの選択されたストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。ワード線WL2に接続されたメモリセルMCを選択する場合には、ワード線WL0、WL1、WL3〜WL15はメモリセルMCを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。さらに、ワード線WL2にはメモリセルMCを導通させるには不十分(半導体ピラー43の領域に十分なキャリアが誘起されず抵抗が大きくなる)なOFF電圧が供給される。ワード線WL2に接続するメモリセルMCの半導体ピラー43の領域には十分なキャリアが誘起されないので、抵抗変化層45の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルMCに書き込まれたデータを読み出すことができる。
図13に示すとおり、選択されたメモリブロックMBの非選択のストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させるには不十分なOFF電圧が供給される。その結果、ワード線WL0、WL1、WL3〜WL15にはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
同様に、図14に示すとおり、非選択のメモリブロックMBにおいては、選択ゲート線SGにはOFF電圧が供給される。その結果、ワード線WL0〜WL15にはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
<1−1−7>センスアンプの配置
図15には、センスアンプSAの配置と、ビット線BLとセンスアンプSAとの接続関係が示されている。図15において、センスアンプSAはメモリセルアレイ11の一側面に一列に配列されている。各ビット線BLとセンスアンプSAとは一対一対応をしている。つまり、ビット線の本数だけのセンスアンプSAが存在する。メモリセルアレイ11の別の側面にはワード線WLや選択ゲート線SGを駆動するための駆動回路が配置されている。そして、この駆動回路によって特定の選択ゲート線SGにON電圧が供給され、ワード線WLのうち選択されたワード線WLにはOFF電圧が供給され、それ以外のワード線WLにはON電圧が供給される。その結果、選択された一群のメモリセルMCのデータが一斉にビット線BLを経由してセンスアンプSAに読み出される。つまり、この構成においては、全ビット線BLに対して同時に読み出しが可能である。また、後述する書き込み方法により、全ビット線BLに対して同時に書き込みが可能である。
図15には、センスアンプSAの配置と、ビット線BLとセンスアンプSAとの接続関係が示されている。図15において、センスアンプSAはメモリセルアレイ11の一側面に一列に配列されている。各ビット線BLとセンスアンプSAとは一対一対応をしている。つまり、ビット線の本数だけのセンスアンプSAが存在する。メモリセルアレイ11の別の側面にはワード線WLや選択ゲート線SGを駆動するための駆動回路が配置されている。そして、この駆動回路によって特定の選択ゲート線SGにON電圧が供給され、ワード線WLのうち選択されたワード線WLにはOFF電圧が供給され、それ以外のワード線WLにはON電圧が供給される。その結果、選択された一群のメモリセルMCのデータが一斉にビット線BLを経由してセンスアンプSAに読み出される。つまり、この構成においては、全ビット線BLに対して同時に読み出しが可能である。また、後述する書き込み方法により、全ビット線BLに対して同時に書き込みが可能である。
図16には、センスアンプSAの配置と、ビット線BLとセンスアンプSAとの接続関係の別の例が示されている。図16において、単一のセンスアンプSAがメモリセルアレイ11の一側面に配置されている。各ビット線BLとセンスアンプSAとはマルチプレクサ回路MUXを介して多対一対応をしている。メモリセルアレイ11の別の側面にはワード線WLや選択ゲート線SGを駆動するための駆動回路が配置されている。そして、この駆動回路によって特定の選択ゲート線SGにON電圧が供給され、ワード線WLのうち選択されたワード線WLにはOFF電圧が供給され、それ以外のワード線WLにはON電圧が供給される。その結果、選択された一群のメモリセルMCのデータのうちマルチプレクサMUXにて選択されたビット線BLのみを経由してセンスアンプSAに読み出される。つまり、この構成においては、1つのメモリセルアレイ11毎に1ビット線BLから読み出しが可能である。また、後述する書き込み方法により、1ビット線BLに対して書き込みが可能である。
図17には、センスアンプSAの配置と、ビット線BLとセンスアンプSAとの接続関係のさらに別の例が示されている。図17において、複数のセンスアンプSAがメモリセルアレイ11の一側面に配置されている。各ビット線BLは複数にグループ分けされており、同一のグループに属するビット線BLとセンスアンプSAとはマルチプレクサ回路MUXを介して多対一対応をしている。メモリセルアレイ11の別の側面にはワード線WLや選択ゲート線SGを駆動するための駆動回路が配置されている。そして、この駆動回路によって特定の選択ゲート線SGにON電圧が供給され、ワード線WLのうち選択されたワード線WLにはOFF電圧が供給され、それ以外のワード線WLにはON電圧が供給される。その結果、選択された一群のメモリセルMCのデータのうちマルチプレクサMUXにて選択された複数本(図17においては2本)のビット線BLのみを経由して複数のセンスアンプSAに読み出される。つまり、この構成においては、1つのメモリセルアレイ11毎に複数ビット線BLから読み出しが可能である。また、後述する書き込み方法により、複数ビット線BLに対して書き込みが可能である。
<1−2>動作の説明
<1−2−1>リセット動作の説明
図18は、リセット動作(書き込み動作において、選択メモリセルの抵抗変化層45の抵抗を増大させる動作)における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
<1−2−1>リセット動作の説明
図18は、リセット動作(書き込み動作において、選択メモリセルの抵抗変化層45の抵抗を増大させる動作)における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t10で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。選択ゲート線SG、ワード線WL、ビット線BLはいずれも一定の寄生容量が存在するため、立ち上がりや立ち下がりを急峻にできない場合がある。そして、時刻t11までには、選択された選択ゲート線はHighに、選択ワード線WLはLowに、選択ビット線BLはHighに到達する。時刻t11付近以降時刻t13付近までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。この様子を図25に示す。
時刻t12でリセット選択ゲート線RSGをLowからHighに立ち上げる。ここで、選択ゲート線SGの立ち上がりに比べてリセット選択ゲート線RSGの立ち上がりは急峻になっている。リセット選択ゲート線RSGはリセットメモリブロックにのみ配置されることから、例えばリセット選択ゲート線RSGやリセットメモリブロックの構成を工夫し実効的な容量もしく抵抗を低減することで実現しうる。時刻t13でリセット選択ゲート線RSGはHighに到達する。時刻t13で選択ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。同時に、リセットメモリブロックRMBのリセットメモリストリングRMSにはビット線BLからソース線SLに電流が流れるので、選択ビット線BLの電圧がHighからLowへ急峻に立ち下がる。図18には、ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動するのみであった場合の選択ビット線BLの電圧波形を点線で示している。この場合、選択ビット線BLがLowへ立ち下がるのに時刻t16までかかる。このように選択ビット線BLは、リセットメモリブロックRMBの存在により急峻に立ち下がる。この急峻な立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層45が急峻に冷却されてアモルファス相となり高抵抗となる。この様子を図26に示す。
続いて、時刻t14でリセット選択ゲート線RSGのHighからLowへの立ち下げを開始し、時刻t15までにリセット選択ゲート線RSGはLowに到達する。さらに、時刻t17で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がり開始する。時刻t18までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てリセット動作が完了する。
<1−2−2>セット動作の説明
図19は、セット動作(書き込み動作において、選択メモリセルの抵抗変化層45の抵抗を低くさせる動作)における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図19は、セット動作(書き込み動作において、選択メモリセルの抵抗変化層45の抵抗を低くさせる動作)における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセット選択ゲート線RSGはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t20で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。そして、時刻t21までには、選択された選択ゲート線SGはHighに、選択ワード線WLはLowに、選択ビット線BLはHighに到達する。時刻t21付近以降時刻t26までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。
時刻t23で選択ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。ここでは、リセットメモリブロックRMBのリセットメモリストリングRMSにはビット線BLからソース線SLに電流が流れないので、選択ビット線BLの電圧がHighからLowへ急峻に立ち下がることはない。選択ビット線BLがLowへ立ち下がるのに時刻t26までかかる。この緩慢な立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されて結晶相となり低抵抗となる。さらに、時刻t27で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がりを開始する。時刻t28までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てセット動作が完了する。
<1−2−3>読み出し動作の説明
図20は、読み出し動作における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図20は、読み出し動作における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセット選択ゲート線RSGはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t30で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。そして、時刻t31までには、選択された選択ゲート線はHighに、選択ワード線WLはLowに、選択ビット線BLはHighに到達する。時刻t31以降は時刻t32までは選択ビット線BLがフローティング状態に維持される。選択されたメモリセルMCがリセットされている場合は、抵抗変化層45が高抵抗なアモルファス状態であるためそのメモリセルMCを含むセルストリングSUを介した放電がなされず、選択ビット線BLの電圧はHighのまま維持される。他方で、選択されたメモリセルMCがセットされている場合は抵抗変化層45が低抵抗な結晶状態であるためそのメモリセルMCを含むセルストリングSUを介して放電がなされ、選択ビット線BLはHighからLowへと立ち下がる。時刻t32までに選択ビット線BLの電位がLowに到達する。時刻t31から時刻t32の間にセンスアンプSAはビット線BLの電位をセンスしてデータを出力する。時刻t32から時刻t33にかけて、ビット線BLの電位をメモリセルアレイ外から強制的にLowへと立ち下げる。さらに、時刻t34で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がりを開始する。時刻t35までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経て読み出し動作が完了する。
<1−2−4>セット動作(変形例1)の説明
図21は、セット動作(変形例1)における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図21は、セット動作(変形例1)における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセット選択ゲート線RSGはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t20で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。そして、時刻t21までには、選択された選択ゲート線SGはHighに、選択ワード線WLはLowに、選択ビット線BLはHighに到達する。時刻t21付近以降時刻t25までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。
時刻t23で選択ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。ここでは、選択ビット線BLがLowへ穏やかに立ち下がるように制御する。選択ビット線BLがHighからLowに立ち下がる時間は、立ち上がりの時間と同程度であれば点線で示すように時刻t24までであるところ、さらに穏やかに立ち下がるように制御をして、Lowに立ち下がる時間を時刻t25までかける。この緩慢な立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。または、本来の立ち下がりでは急峻過ぎて抵抗変化層がアモルファス化してしまう場合にも、結晶化させることが可能になる。さらに、時刻t27で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がりを開始する。時刻t28までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てセット動作が完了する。
<1−2−5>セット動作(変形例2)の説明
図22は、セット動作(変形例2)における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図22は、セット動作(変形例2)における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセット選択ゲート線RSGはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t20で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。そして、時刻t21までには、選択された選択ゲート線SGはHighに、選択ワード線WLはLowに、選択ビット線BLはHighに到達する。時刻t21付近以降時刻t25までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。
時刻t23で選択ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。ここでは、選択ビット線BLがLowへ穏やかに立ち下がるように制御する。この立ち下がりの波形プロファイルは2段の立ち下がりである。例えば、HighとLowのちょうど中間の電圧まで立ち下げ、引き続いてこの中間の電圧からLowまで立ち下げる。この2段の立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。さらに、時刻t27で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がりを開始する。時刻t28までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てセット動作が完了する。
<1−2−6>セット動作(変形例3)の説明
図23は、セット動作(変形例3)における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図23は、セット動作(変形例3)における選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセット選択ゲート線RSGはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t20で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。そして、時刻t21までには、選択された選択ゲート線SGはHighに、選択ワード線WLはLowに、選択ビット線BLはHighに到達する。時刻t21付近以降時刻t25までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。
時刻t23で選択ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。ここでは、選択ビット線BLがLowへ穏やかに立ち下がるように制御する。この立ち下がりの波形プロファイルは階段状の多段の立ち下がりである。例えば、HighとLowの間のV1、V2、v3、V4の中間電圧(High>V1>V2>V3>V4>Low)を経由して階段状に立ち下げる。この多段の立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。さらに、時刻t27で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がりを開始する。時刻t28までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てセット動作が完了する。
<1−2−7>セット/リセット動作(同時書き分け)の説明
図24は、書き込みデータに応じてリセット動作とセット動作を同時に行う場合の、選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図24は、書き込みデータに応じてリセット動作とセット動作を同時に行う場合の、選択ゲート線SG、リセット選択ゲート線RSG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t40で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。そして、時刻t41までには、選択された選択ゲート線SGはHighに、選択ワード線WLはLowに、選択ビット線BLはHighに到達する。リセット動作を行うものに対しては時刻t41付近以降時刻t46まで、セット動作を行うものに対しては時刻t41付近以降時刻t43までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。この様子は図25に示されている。
時刻t42でセット動作を行うメモリセルMCに接続されたビット線BLの電圧をHighからLowへと徐々に立ち下げる。時刻t43までにはセット動作を行うメモリセルMCに接続されたビット線BLの電圧はLowになっている。選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されて結晶相となり低抵抗となる。引き続いて、時刻t44でリセット選択ゲート線RSGをLowからHighに立ち上げる。時刻t45でリセット選択ゲート線RSGはHighに到達する。時刻t45でリセット動作を行うメモリセルMCに接続されたビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。同時に、リセットメモリブロックRMBのリセットメモリストリングRMSにはビット線BLからソース線SLに電流が流れるので、選択ビット線BLの電圧がHighからLowへ急峻に立ち下がる(既にセット動作が行われた選択ビット線BLの電圧は既にLowである。)。このように選択ビット線BLは、リセットメモリブロックRMBの存在により急峻に立ち下がる。この急峻な立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層が急峻に冷却されてアモルファス相となり高抵抗となる。この様子は図26に示されている。図24には、ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動するのみであった場合の選択ビット線BLの電圧波形を点線で示している。
時刻t46ですでに全ての選択ビット線BLはLowになる。続いて、時刻t47でリセット選択ゲート線RSGのHighからLowへの立ち下げを開始し、時刻t48までにリセット選択ゲート線RSGはLowに到達する。さらに、時刻t49で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がり開始する。時刻t50までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てセット/リセット動作が完了する。
<1−3>変形例
以下の説明においては、第1実施形態と相違する部分について説明し、共通する部分については説明を省略する。
以下の説明においては、第1実施形態と相違する部分について説明し、共通する部分については説明を省略する。
<1−3−1>リセット選択ゲート線RSGの構成の変形例
図27〜34を用いてリセット選択ゲート線RSGの構成が異なる変形例について説明する。本変形例に係るリセット選択ゲート線RSG0〜RSG3は、周期的にリセット選択ゲート線(垂直)RSGVを介してリセット選択ゲート線(裏打ち配線)TRSGに接続される。図27は、変形例に係るメモリセルアレイ11のリセットメモリブロック領域42をZ方向上方より見た平面図の一例を示している。図28は、メモリセルアレイ11のリセットメモリブロック領域42をY方向より見た断面図(図27におけるα−α'線に沿った断面図)の一例を示している。図29は、メモリセルアレイ11のリセットメモリブロック領域42をX方向より見た断面図(図27におけるβ−β'線に沿った断面図)の一例を示している。
図27〜34を用いてリセット選択ゲート線RSGの構成が異なる変形例について説明する。本変形例に係るリセット選択ゲート線RSG0〜RSG3は、周期的にリセット選択ゲート線(垂直)RSGVを介してリセット選択ゲート線(裏打ち配線)TRSGに接続される。図27は、変形例に係るメモリセルアレイ11のリセットメモリブロック領域42をZ方向上方より見た平面図の一例を示している。図28は、メモリセルアレイ11のリセットメモリブロック領域42をY方向より見た断面図(図27におけるα−α'線に沿った断面図)の一例を示している。図29は、メモリセルアレイ11のリセットメモリブロック領域42をX方向より見た断面図(図27におけるβ−β'線に沿った断面図)の一例を示している。
図30〜34は、メモリセルアレイ11のリセットメモリブロック領域42をZ方向より見たXY平面における断面図の一例を示している。図30は図29におけるA−A'線に沿った断面図であり、図31は図29におけるB−B'線に沿った断面図であり、図32は図29におけるC−C'線に沿った断面図であり、図33は図29におけるD−D'線に沿った断面図であり、図34は図29におけるE−E'線に沿った断面図である。
図27〜34に示すように、メモリセルアレイ11のリセットメモリブロック領域42には、Z方向の最も上部においてXY面方向にリセット選択ゲート線(裏打ち配線)TRSGが配置されている。リセット選択ゲート線(裏打ち配線)TRSGは例えば銅等の抵抗が低い導電体によって形成されている。リセット選択ゲート線(裏打ち配線)TRSGの下には、並行してX方向に延伸するビット線BL0〜BL3が配置されている。ビット線BL0〜BL3は、リセット選択ゲート線(裏打ち配線)TRSGとは絶縁されている。ビット線BL0〜BL3の下には、並行してY方向に延伸するリセット選択ゲート線RSG0〜RSG3が配置されている。リセット選択ゲート線RSG0〜RSG3は、それぞれ並行してZ方向に延伸するリセット選択ゲート線(垂直)RSGVを介してリセット選択ゲート線(裏打ち配線)TRSGに接続されている。リセット選択ゲート線RSG0〜RSG3およびリセット選択ゲート線(垂直)RSGVも、ビット線BL0〜BL3とは絶縁されている。リセット選択ゲート線RSG0〜RSG3の下には、XY面内にリセットワード線RWL0〜RWL15がそれぞれ配置されている。リセットワード線RWL0〜RWL15は互いに絶縁されており、リセット選択ゲート線RSG0〜RSG3とも絶縁されている。リセットワード線RWL15の下には、XY面内にソース線SLが配置されている。ソース線SLは、リセットワード線RWL15とは絶縁されている。リセット選択ゲート線RSG0〜RSG3は周期的にリセット選択ゲート線(垂直)RSGVを介してリセット選択ゲート線(裏打ち配線)TRSGに接続されることで、抵抗を低減することができ、リセット動作時の立ち上がりをより急峻にすることができる。なお、メモリピラーMPの構成に関しては、第1実施形態と同様であることからここでは省略する。
<1−3−2>メモリブロックの配置例
図35は複数のリセットメモリブロックRMB(RMB0、RMB1・・・RMBm−1)が配置される場合の、配置パターンを示した模式図である。セルアレイは、複数のブロック(ブロック0、ブロック1・・・ブロックm−1)によって構成されている。それぞれのブロック(ブロック0、ブロック1・・・ブロックm−1)は、複数の通常メモリブロックMB(MB0、MB1・・・MBn−1)と一つのリセットメモリブロックRMBとによって構成されている。リセットメモリブロックRMBは、ブロック(ブロック0、ブロック1・・・ブロックm−1)の一端部に配置される。セルアレイは、複数のブロック(ブロック0、ブロック1・・・ブロックm−1)が並んで配置されることで、複数のリセットメモリブロックRMB(RMB0、RMB1・・・RMBm−1)が周期的に配置される。リセットメモリブロックRMBを複数分散配置することで、効率よくビット線BLの遅延時間の影響を低減することができる。このセルアレイにおいてビット線BL(BL0〜BLl)は共通であり、また、ソース線SLも共通である。(l、m、nは1以上の整数)
図35は複数のリセットメモリブロックRMB(RMB0、RMB1・・・RMBm−1)が配置される場合の、配置パターンを示した模式図である。セルアレイは、複数のブロック(ブロック0、ブロック1・・・ブロックm−1)によって構成されている。それぞれのブロック(ブロック0、ブロック1・・・ブロックm−1)は、複数の通常メモリブロックMB(MB0、MB1・・・MBn−1)と一つのリセットメモリブロックRMBとによって構成されている。リセットメモリブロックRMBは、ブロック(ブロック0、ブロック1・・・ブロックm−1)の一端部に配置される。セルアレイは、複数のブロック(ブロック0、ブロック1・・・ブロックm−1)が並んで配置されることで、複数のリセットメモリブロックRMB(RMB0、RMB1・・・RMBm−1)が周期的に配置される。リセットメモリブロックRMBを複数分散配置することで、効率よくビット線BLの遅延時間の影響を低減することができる。このセルアレイにおいてビット線BL(BL0〜BLl)は共通であり、また、ソース線SLも共通である。(l、m、nは1以上の整数)
図36は複数のリセットメモリブロックRMB(RMB0、RMB1・・・RMBm−1)が配置される場合の、配置パターンの別の例を示した模式図である。セルアレイは、複数のブロック(ブロック0、ブロック1・・・ブロックm−1)によって構成されている。それぞれのブロック(ブロック0、ブロック1・・・ブロックm−1)は、複数の通常メモリブロックMB(MB0、MB1・・・MB2n−1)と一つのリセットメモリブロックRMBとによって構成されている。リセットメモリブロックRMBは、ブロック(ブロック0、ブロック1・・・ブロックm−1)の中央部に配置される。リセットメモリブロックRMBは、n個の通常メモリブロックMB(MB0、MB1・・・MBn−1と、MBn、MBn+1・・・MB2n−1)の間に配置される。セルアレイは、複数のブロック(ブロック0、ブロック1・・・ブロックm−1)が並んで配置されることで、複数のリセットメモリブロックRMB(RMB0、RMB1・・・RMBm−1)が周期的に配置される。リセットメモリブロックRMBを複数分散配置することで、効率よくビット線BLの遅延時間の影響を低減することができる。このセルアレイにおいてビット線BL(BL0〜BLl)は共通であり、また、ソース線SLも共通である。(l、m、nは1以上の整数)
<1−3−3>リセット選択ゲート線とその駆動回路の配置例
図37は、リセット選択ゲート線RSG0〜RSG3とその駆動回路RSG Driverの配置パターンを示した模式図である。図37において、リセット選択ゲート線RSG0〜RSG3は、メモリセルアレイ11の一端部に配置されている。リセット選択ゲート線RSG0〜RSG3は、複数の選択ゲート線SGa0〜SGa3、SGb0〜SGb3、SGc0〜SGc3と並んでの一端部に配置されている。メモリセルアレイ11のリセット選択ゲート線RSG0〜RSG3が配置される側の一側面には、リセット選択ゲート線RSGを駆動するための駆動回路RSG Driverが配列されている。センスアンプSAも、駆動回路RSG Driverと同じメモリセルアレイ11の一側面に一列に配列されている。メモリセルアレイ11の別の側面にはワード線WLや選択ゲート線SGを駆動するための駆動回路が配置されている。駆動回路RSG Driverは、リセット選択ゲート線RSG0〜RSG3のそれぞれと接続されている。このため、駆動回路RSG Driverによって特定のリセット選択ゲート線RSGにON電圧を供給することができる。駆動回路RSG DriverをセンスアンプSAなどと同一側面に配列することで、配置最適化による回路面積縮小やリセット選択ゲート線RSG0〜RSG3の配線端部以外(例えば配線中央)から駆動することによる動作の高速化が実現しうる。
図37は、リセット選択ゲート線RSG0〜RSG3とその駆動回路RSG Driverの配置パターンを示した模式図である。図37において、リセット選択ゲート線RSG0〜RSG3は、メモリセルアレイ11の一端部に配置されている。リセット選択ゲート線RSG0〜RSG3は、複数の選択ゲート線SGa0〜SGa3、SGb0〜SGb3、SGc0〜SGc3と並んでの一端部に配置されている。メモリセルアレイ11のリセット選択ゲート線RSG0〜RSG3が配置される側の一側面には、リセット選択ゲート線RSGを駆動するための駆動回路RSG Driverが配列されている。センスアンプSAも、駆動回路RSG Driverと同じメモリセルアレイ11の一側面に一列に配列されている。メモリセルアレイ11の別の側面にはワード線WLや選択ゲート線SGを駆動するための駆動回路が配置されている。駆動回路RSG Driverは、リセット選択ゲート線RSG0〜RSG3のそれぞれと接続されている。このため、駆動回路RSG Driverによって特定のリセット選択ゲート線RSGにON電圧を供給することができる。駆動回路RSG DriverをセンスアンプSAなどと同一側面に配列することで、配置最適化による回路面積縮小やリセット選択ゲート線RSG0〜RSG3の配線端部以外(例えば配線中央)から駆動することによる動作の高速化が実現しうる。
<1−3−4>メモリセルの選択方法の変形例
図38〜40を参照してメモリセルの選択方法の変形例を説明する。本変形例においては、非選択のメモリブロックMB内のワード線WLにはメモリセルMCを導通させるには不十分なOFF電圧が供給される。
図38〜40を参照してメモリセルの選択方法の変形例を説明する。本変形例においては、非選択のメモリブロックMB内のワード線WLにはメモリセルMCを導通させるには不十分なOFF電圧が供給される。
図38に示すとおり、選択されたメモリブロックMBの選択されたストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。ワード線WL2に接続されたメモリセルMCを選択する場合には、ワード線WL0、WL1、WL3〜WL15はメモリセルMCを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。さらに、ワード線WL2にはメモリセルMCを導通させるには不十分(半導体ピラー43の領域に十分なキャリアが誘起されず抵抗が大きくなる)なOFF電圧が供給される。ワード線WL2に接続するメモリセルMCの半導体ピラー43の領域には十分なキャリアが誘起されないので、抵抗変化層45の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルMCに書き込まれたデータを読み出すことができる。
図39に示すとおり、選択されたメモリブロックMBの非選択のストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させるには不十分なOFF電圧が供給される。その結果、ワード線WL0、WL1、WL3〜WL15にはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
図40に示すとおり、非選択のメモリブロックMBにおいては、選択ゲート線SGにもワード線WL0〜WL15にもOFF電圧が供給される。その結果、このストリングユニットSUには電流が流れない。
<2>第2実施形態
以下に、第2実施形態に係るメモリセルアレイ11について説明する。第1実施形態で示すメモリセルアレイ11に対し、メモリストリングMSの下にリセットワード線RWLを有する構成のメモリセルアレイを示す。以下の説明においては、第1実施形態と相違する部分について説明し、共通する部分については説明を省略する。
以下に、第2実施形態に係るメモリセルアレイ11について説明する。第1実施形態で示すメモリセルアレイ11に対し、メモリストリングMSの下にリセットワード線RWLを有する構成のメモリセルアレイを示す。以下の説明においては、第1実施形態と相違する部分について説明し、共通する部分については説明を省略する。
<2−1>構成
<2−1−1>メモリセルアレイ11の構造
<2−1−1>メモリセルアレイ11の構造
図41は、第2実施形態に係るメモリチップ10の備えるメモリセルアレイ11のZ方向上方より見た平面図の一例を示している。図42は、第2実施形態に係るメモリチップ10の備えるメモリセルアレイ11のY方向より見た断面図(図41におけるα−α'線に沿った断面図)の一例を示している。図43は、第2実施形態に係るメモリチップ10の備えるメモリセルアレイ11のX方向より見た断面図(図41におけるβ−β'線に沿った断面図)の一例を示している。
図44〜48は、第2実施形態に係るメモリチップ10の備えるメモリセルアレイ11のZ方向より見たXY平面における断面図の一例を示している。図44は図43におけるA−A'線に沿った断面図であり、図45は図43におけるB−B'線に沿った断面図であり、図46は図43におけるC−C'線に沿った断面図であり、図47は図43におけるD−D'線に沿った断面図であり、図48は図43におけるE−E'線に沿った断面図である。
図41〜48に示すように、メモリセルアレイ11には、Z方向の最も上部において並行してX方向に延伸するビット線BL0〜BL3が配置されている。ビット線BL0〜BL3は例えばタングステン等の導電体によって形成されている。ビット線BL0〜BL3の下には、並行してY方向に延伸する選択ゲート線SG0〜SG3が配置されている。選択ゲート線SG0〜SG3も例えばタングステン等の導電体によって形成されており、ビット線BL0〜BL3とは絶縁されている。選択ゲート線SG0〜SG3の下には、XY面内にワード線WL0〜WL15がそれぞれ配置されている。ワード線WL0〜WL15も例えばタングステン等の導電体によって形成され、互いに絶縁されており、選択ゲート線SG0〜SG3とは絶縁されている。ワード線WL15の下には、XY面内にリセットワード線RWLが配置されている。リセットワード線RWLも例えばタングステン等の導電体によって形成され、ワード線WL15とは絶縁されている。リセットワード線RWLの下には、XY面内にソース線SLが配置されている。ソース線SLは例えばタングステン等の導電体によって形成され、リセットワード線RWLとは絶縁されている。
図42〜図47に示すとおり、選択ゲート線SG0〜SG3、ワード線WL0〜WL15及びリセットワード線RWLに空けられた開口を貫通して、Z方向に延伸する円柱形状のメモリピラーMPが設けられている。円柱形状のメモリピラーMPは、外側から、円筒形状のゲート絶縁膜44及びその内部の半導体ピラー43から構成される。メモリピラーMPの底部はソース線SLに達しておりこれと電気的に接続されている。
メモリピラーMPのうち、ワード線WL0〜WL15及びその近傍の絶縁膜に包囲された部分は、半導体ピラー43が円筒形状であり、円筒形状の半導体ピラー43の内部に、円筒形状の抵抗変化層45、及び円柱形状のコア部材46を含む。円筒形状の抵抗変化層45は、コア部材46の側面(外周)を覆っている(コア部材46に接している)。抵抗変化層45の底部はワード線WL15とリセットワード線RWLとの間に位置し、リセットワード線RWLに包囲された部分のメモリピラーMPは抵抗変化層45を含まない。
円筒形状(選択ゲート線SG0〜SG3及びリセットワード線RWLで囲まれた部分においては円柱形状)の半導体ピラー43は、抵抗変化層45の側面(外周)を覆っている(抵抗変化層45に接している)。半導体ピラー43の底部は、ソース線SLに接触している。
<2−1−2>メモリブロックの回路図
図49はメモリブロックMBの回路図である。図41〜図48において、メモリセルアレイ11はリセットメモリブロックRMAを含まない。メモリブロックMBは選択ゲート線SG0が接続されるストリングユニットSU0、選択ゲート線SG1が接続されるストリングユニットSU1、選択ゲート線SG2が接続されるストリングユニットSU2、選択ゲート線SG3が接続されるストリングユニットSU3を含む。
図49はメモリブロックMBの回路図である。図41〜図48において、メモリセルアレイ11はリセットメモリブロックRMAを含まない。メモリブロックMBは選択ゲート線SG0が接続されるストリングユニットSU0、選択ゲート線SG1が接続されるストリングユニットSU1、選択ゲート線SG2が接続されるストリングユニットSU2、選択ゲート線SG3が接続されるストリングユニットSU3を含む。
ストリングユニットSU(SU0〜SU3)は、それぞれ、ビット線BL0とソース線SLとの間に接続されたメモリストリングMS0とリセットトランジスタRT0、ビット線BL1とソース線SLとの間に接続されたメモリストリングMS1とリセットトランジスタRT1、ビット線BL3とソース線SLとの間に接続されたメモリストリングMS3とリセットトランジスタRT3を含む。
メモリストリングMS(MS0〜MS3)は、ビット線BL(BL0〜BL3)に近い側から、選択ゲートトランジスタST、メモリセルMC0、メモリセルMC1、・・・メモリセルMC15が直列接続されている。なお、メモリセルストリングMSの各々に含まれるメモリセルMCの個数は、16個である必要はなく、8個、32個、48個、64個、96個、または128個等であってもよく、その数は限定されるものではない。
図50はメモリブロックMB(MB0、MB1・・・)が並んでいる状態を示した模式図である。複数の通常メモリブロックMB(MB0、MB1・・・)によってセルアレイが構成されている。このセルアレイにおいてビット線BL(BL0〜BLm)は共通であり、また、ソース線SLも共通である。
<2−1−3>メモリセルの選択方法
図51〜53を参照してメモリセルの選択方法を説明する。ここで非選択ワード線WLおよびリセットワード線RWLには常にON電圧が供給される。
図51〜53を参照してメモリセルの選択方法を説明する。ここで非選択ワード線WLおよびリセットワード線RWLには常にON電圧が供給される。
図51に示すとおり、選択されたメモリブロックMBの選択されたストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。ワード線WL2に接続されたメモリセルMCを選択する場合には、ワード線WL0、WL1、WL3〜WL15はメモリセルMCを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。さらに、ワード線WL2にはメモリセルMCを導通させるには不十分(半導体ピラー43の領域に十分なキャリアが誘起されず抵抗が大きくなる)なOFF電圧が供給される。ワード線WL2に接続するメモリセルMCの半導体ピラー43の領域には十分なキャリアが誘起されないので、抵抗変化層45の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルMCに書き込まれたデータを読み出すことができる。リセットワード線RWLにはリセットトランジスタを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。リセットワード線RWLはリセット動作のときだけOFF電圧を供給される。
図52に示すとおり、選択されたメモリブロックMBの非選択のストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させるには不十分なOFF電圧が供給される。その結果、ワード線WL0、WL1、WL3〜WL15およびリセットワード線RWLにはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
同様に、図53に示すとおり、非選択のメモリブロックMBにおいては、選択ゲート線SGにはOFF電圧が供給される。その結果、ワード線WL0〜WL15およびリセットワード線RWLにはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
<2−2>動作の説明
<2−2−1>リセット動作の説明
図54は、リセット動作(書き込み動作において、選択メモリセルの抵抗変化層45の抵抗を増大させる動作)における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
<2−2−1>リセット動作の説明
図54は、リセット動作(書き込み動作において、選択メモリセルの抵抗変化層45の抵抗を増大させる動作)における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。非選択のリセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t10で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。選択ゲート線SG、ワード線WL、ビット線BLはいずれも一定の寄生容量が存在するため、立ち上がりや立ち下がりを急峻にできない場合がある。そして、時刻t11までには、選択された選択ゲート線はHighに、選択ワード線WLはLowに、選択ビット線BLはHighに、選択セルの両端の電位差は最大値に到達する。時刻t11付近以降時刻t13付近までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。この様子を図64に示す。
時刻t12でリセットワード線RWLをHighからLowに立ち下げる。リセットワード線RWLは、例えば、専用のリセットワード線駆動回路と接続されることにより、印加された電圧を急峻に立ち下げることができるように構成されている。特に、メモリチップ10において、メモリセルアレイ11が周辺回路の上に配置される構造である場合、リセットワード線駆動回路を、最下層に配置されるリセットワード線RWLの付近に隣接して、また、個別の配線に対して分散して複数配置することができるため、遅延時間の影響を低減することができ、立ち下がりを急峻にすることができる。時刻t13でリセットワード線RWLはLowに到達する。時刻t13で選択ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。リセットワード線RWLが立ち下がることにより、メモリストリングMSにはビット線BLからソース線SLに電流が流れなくなるので、選択セルの両端の電位差が急峻に0に近くなる。選択ビット線BLがLowへ立ち下がるのには時刻t14までかかる。図54には、ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動するのみであった場合の選択セルの両端の電位差を点線で示している。この場合、選択セルの両端の電位差も0になるのに時刻t14までかかる。このように選択セルの両端の電位差は、リセットワード線RWLの存在により急峻に0に近くなる。この急峻な電位差の解消によって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層45が急峻に冷却されてアモルファス相となり高抵抗となる。この様子を図65に示す。
続いて、時刻t15でリセットワード線RWLはLowからHighへと立ち上げを開始し、時刻t16までにリセットワード線RWLはHighに到達する。さらに、時刻t17で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がり開始する。時刻t18までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てリセット動作が完了する。
<2−2−2>セット動作の説明
図55は、セット動作(書き込み動作において、選択メモリセルの抵抗変化層45の抵抗を低くさせる動作)における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図55は、セット動作(書き込み動作において、選択メモリセルの抵抗変化層45の抵抗を低くさせる動作)における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t20で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻t21までには、選択された選択ゲート線SGはHighに、選択ワード線WLはLowに、選択ビット線BLはHighに、選択セルの両端の電位差は最大値に到達する。時刻t21付近以降時刻t26までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。
時刻t23で選択ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。ここでは、リセットワード線RWLをLowにしないので、選択セルの両端の電位差も選択ビット線BLの電圧も急峻に変化することはない。選択セルの両端の電位差が0に近くなり、選択ビット線BLがLowへ立ち下がるのには時刻t26までかかる。この緩慢な立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されて結晶相となり低抵抗となる。さらに、時刻t27で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がりを開始する。時刻t28までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てセット動作が完了する。
<2−2−3>読み出し動作の説明
図56は、読み出し動作における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図56は、読み出し動作における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t30で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻t31までには、選択された選択ゲート線はHighに、選択ワード線WLはLowに、選択ビット線BLはHighに、選択セルの両端の電位差は最大値に到達する。時刻t31以降時刻t32までは選択ビット線BLがフローティング状態に維持される。選択されたメモリセルMCがリセットされている場合は、抵抗変化層45が高抵抗なアモルファス状態であるためそのメモリセルMCを含むセルストリングSUを介した放電がなされず、選択ビット線BLの電圧はHighのまま、選択セルの両端の電位差も大きなまま維持される。他方で、選択されたメモリセルMCがセットされている場合は抵抗変化層45が低抵抗な結晶状態であるためそのメモリセルMCを含むセルストリングSUを介して放電がなされ、選択ビット線BLはHighからLowへ、選択セルの両端の電位差も0に近くなる。時刻t32までに選択ビット線BLの電位がLowに、選択セルの両端の電位差も0に到達する。時刻t31から時刻t32の間でセンスアンプSAはビット線BLの電位をセンスしてデータを出力する。時刻t32から時刻t33にかけて、ビット線BLの電位をメモリセルアレイ外から強制的にLowへと立ち下げる。さらに、時刻t34で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がりを開始する。時刻t35までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経て読み出し動作が完了する。
<2−2−4>セット動作(変形例1)の説明
図57は、セット動作(変形例1)における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図57は、セット動作(変形例1)における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t20で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻t21までには、選択された選択ゲート線SGはHighに、選択ワード線WLはLowに、選択ビット線BLはHighに、選択セルの両端の電位差は最大値に到達する。時刻t21付近以降時刻t25までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。
時刻t23で選択ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。ここでは、選択ビット線BLがLowへ穏やかに立ち下がるように制御する。選択ビット線BLがHighからLowに立ち下がる時間は、立ち上がりの時間と同程度であれば点線で示すように時刻t24までであるところ、さらに穏やかに立ち下がるように制御をして、Lowに立ち下がる時間を時刻t25までかける。この緩慢な立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。選択セルの両端の電位差も時刻t25までかけて緩慢に0に到達する。さらに、時刻t27で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がりを開始する。時刻t28までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てセット動作が完了する。
<2−2−5>セット動作(変形例2)の説明
図58は、セット動作(変形例2)における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図58は、セット動作(変形例2)における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t20で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻t21までには、選択された選択ゲート線SGはHighに、選択ワード線WLはLowに、選択ビット線BLはHighに、選択セルの両端の電位差は最大値に到達する。時刻t21付近以降時刻t25までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。
時刻t23で選択ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。ここでは、選択ビット線BLがLowへ穏やかに立ち下がるように制御する。この立ち下がりの波形プロファイルは2段の立ち下がりである。例えば、HighとLowのちょうど中間の電圧まで立ち下げ、引き続いてこの中間の電圧からLowまで立ち下げる。この2段の立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。選択セルの両端の電位差も時刻t25までかけて2段階に解消することで0に到達する。さらに、時刻t27で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がりを開始する。時刻t28までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てセット動作が完了する。
<2−2−6>セット動作(変形例3)の説明
図59は、セット動作(変形例3)における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図59は、セット動作(変形例3)における選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。リセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t20で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻t21までには、選択された選択ゲート線SGはHighに、選択ワード線WLはLowに、選択ビット線BLはHighに到達する。時刻t21付近以降時刻t25までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。
時刻t23で選択ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。ここでは、選択ビット線BLがLowへ穏やかに立ち下がるように制御する。この立ち下がりの波形プロファイルは階段状の多段の立ち下がりである。例えば、HighとLowの間のV1、V2、V3、V4の中間電圧(High>V1>V2>V3>V4>Low)を経由して階段状に立ち下げる。この多段の立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されてよりグレインサイズの大きな結晶相となり低抵抗となる。または、本来の立ち下がりでは急峻過ぎて抵抗変化層がアモルファス化してしまう場合にも、結晶化させることが可能になる。選択セルの両端の電位差も時刻t25までかけて段階的に解消することで階段状に0に到達する。さらに、時刻t27で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がりを開始する。時刻t28までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てセット動作が完了する。
<2−2−7>セット/リセット動作(同時書き分け)の説明
図60は、書き込みデータに応じてリセット動作とセット動作を同時に行う場合の、選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
図60は、書き込みデータに応じてリセット動作とセット動作を同時に行う場合の、選択ゲート線SG、ワード線WL、リセットワード線RWL、ビット線BL及びソース線SLに印加される電圧を示した波形図である。
非選択の選択ゲート線SGはLowで一定である。非選択のワード線WLもHighで一定である。非選択のビット線BLはLowで一定である。非選択のリセットワード線RWLはHighで一定である。ソース線SLはLowで一定である。
時刻t40で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ワード線WLはHighからLowへ立ち下がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。選択セルの両端の電位差は広がり始める。そして、時刻t41までには、選択された選択ゲート線SGはHighに、選択ワード線WLはLowに、選択ビット線BLはHighに到達する。リセット動作を行うものに対しては時刻t41付近以降時刻t46まで、セット動作を行うものに対しては時刻t41付近以降時刻t43までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。この様子は図64に示されている。
時刻t42でセット動作を行うメモリセルMCに接続されたビット線BLの電圧をHighからLowへと徐々に立ち下げる。時刻t43までにはセット動作を行うメモリセルMCに接続されたビット線BLの電圧はLowになっている。セット動作を行うメモリセルMCの両端の電位差も時刻t43までかけて0に到達する。選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されて結晶相となり低抵抗となる。引き続いて、時刻t45でリセットワード線RWLをHighからLowに立ち下げる。時刻t46でリセットワード線RWLはLowに到達する。時刻t45でリセット動作を行うメモリセルMCに接続されたビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。リセットワード線RWLが立ち下がることにより、メモリストリングMSにはビット線BLからソース線SLに電流が流れなくなるので、リセット動作を行うメモリセルMCの両端の電位差が急峻に0に近くなる(既にセット動作が行われたメモリセルMCの両端の電位差は既に0である。)。選択ビット線BLがLowへ立ち下がるのには時刻t47までかかる。図60には、ビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動するのみであった場合の選択セルの両端の電位差を点線で示している。この場合、選択セルの両端の電位差も0に近くなるのに時刻t47までかかる。このように選択セルの両端の電位差は、リセットワード線RWLの存在により急峻に0に近くなる。この急峻な電位差の解消によって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層が急峻に冷却されてアモルファス相となり高抵抗となる。この様子は図65に示されている。
時刻t47ですでに全ての選択ビット線BLはLowになる。続いて、時刻t48でリセットワード線RWLのLowからHighへの立ち上げを開始し、時刻t49までにリセットワード線RWLはHighに到達する。さらに、時刻t50で選択ゲート線SGはHighからLowへと立ち下がりを開始し、選択ワード線WLはLowからHighへと立ち上がり開始する。時刻t51までに選択ゲート線SGはLowに到達し、選択ワード線WLはHighに到達する。このようにして一連の過程を経てセット/リセット動作が完了する。
<2−3>変形例
以下の説明においては、第2実施形態と相違する部分について説明し、共通する部分については説明を省略する。
以下の説明においては、第2実施形態と相違する部分について説明し、共通する部分については説明を省略する。
<2−3−1>メモリセルの選択方法の変形例
図61〜63を参照してメモリセルの選択方法の変形例を説明する。本変形例においては、非選択のメモリブロックMB内のワード線WL、選択ゲート線SGおよびリセットワード線RWLには全てOFF電圧が供給される。
図61〜63を参照してメモリセルの選択方法の変形例を説明する。本変形例においては、非選択のメモリブロックMB内のワード線WL、選択ゲート線SGおよびリセットワード線RWLには全てOFF電圧が供給される。
図61に示すとおり、選択されたメモリブロックMBの選択されたストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。ワード線WL2に接続されたメモリセルMCを選択する場合には、ワード線WL0、WL1、WL3〜WL15はメモリセルMCを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。さらに、ワード線WL2にはメモリセルMCを導通させるには不十分(半導体ピラー43の領域に十分なキャリアが誘起されず抵抗が大きくなる)なOFF電圧が供給される。ワード線WL2に接続するメモリセルMCの半導体ピラー43の領域には十分なキャリアが誘起されないので、抵抗変化層45の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルMCに書き込まれたデータを読み出すことができる。リセットワード線RWLにはリセットトランジスタを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。
図62に示すとおり、選択されたメモリブロックMBの非選択のストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させるには不十分なOFF電圧が供給される。その結果、ワード線WL0、WL1、WL3〜WL15およびリセットワード線RWLにはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
図63に示すとおり、非選択のメモリブロックMBにおいては、選択ゲート線SGにもワード線WL0〜WL15にもリセットワード線RWLにもOFF電圧が供給される。その結果、このストリングユニットSUには電流が流れない。
<2−3−2>RWL駆動回路を有する変形例
図66〜74を用いてリセットワード線RWLを駆動するリセットワード線駆動回路(RWL駆動回路)の構成について説明する。本変形例に係るRWL駆動回路は、メモリセルアレイ11の下層に配置される。図66は、変形例に係るメモリセルアレイ11のZ方向上方より見た平面図の一例を示している。図67は、メモリセルアレイ11のY方向より見た断面図(図66におけるα−α'線に沿った断面図)の一例を示している。図68は、メモリセルアレイ11のX方向より見た断面図(図66におけるβ−β'線に沿った断面図)の一例を示している。
図66〜74を用いてリセットワード線RWLを駆動するリセットワード線駆動回路(RWL駆動回路)の構成について説明する。本変形例に係るRWL駆動回路は、メモリセルアレイ11の下層に配置される。図66は、変形例に係るメモリセルアレイ11のZ方向上方より見た平面図の一例を示している。図67は、メモリセルアレイ11のY方向より見た断面図(図66におけるα−α'線に沿った断面図)の一例を示している。図68は、メモリセルアレイ11のX方向より見た断面図(図66におけるβ−β'線に沿った断面図)の一例を示している。
図69〜74は、メモリセルアレイ11のZ方向より見たXY平面における断面図の一例を示している。図69は図67および図68におけるA−A'線に沿った断面図であり、図70は図67および図68におけるB−B'線に沿った断面図であり、図71は図67および図68におけるC−C'線に沿った断面図であり、図72は図67および図68におけるD−D'線に沿った断面図であり、図73は図67および図68におけるE−E'線に沿った断面図であり、図74は図67および図68におけるF−F'線に沿った断面図である。
図66〜74に示すように、メモリセルアレイ11には、Z方向の最も上部において並行してX方向に延伸するビット線BL0〜BL3が配置されている。ビット線BL0〜BL3の下には、並行してY方向に延伸する選択ゲート線SG0〜SG3が配置されている。選択ゲート線SG0〜SG3は、ビット線BL0〜BL3とは絶縁されている。選択ゲート線SG0〜SG3の下には、XY面内にワード線WL0〜WL15がそれぞれ配置されている。ワード線WL0〜WL15は互いに絶縁されており、選択ゲート線SG0〜SG3とも絶縁されている。ワード線WL15の下には、XY面内にリセットワード線RWLが配置されている。リセットワード線RWLはワード線WL15とは絶縁されている。リセットワード線RWLの下には、XY面内にソース線SLが配置されている。ソース線SLはリセットワード線RWLとは絶縁されている。
図68〜図72に示すとおり、選択ゲート線SG0〜SG3、ワード線WL0〜WL15及びリセットワード線RWLに空けられた開口を貫通して、Z方向に延伸する円柱形状のメモリピラーMPが設けられている。円柱形状のメモリピラーMPは、外側から、円筒形状のゲート絶縁膜44及びその内部の半導体ピラー43から構成される。メモリピラーMPの底部はソース線SLに達しておりこれと電気的に接続されている。
メモリピラーMPのうち、ワード線WL0〜WL15及びその近傍の絶縁膜に包囲された部分は、半導体ピラー43が円筒形状であり、円筒形状の半導体ピラー43の内部に、円筒形状の抵抗変化層45、及び円柱形状のコア部材46を含む。円筒形状の抵抗変化層45は、コア部材46の側面(外周)を覆っている(コア部材46に接している)。抵抗変化層45の底部はワード線WL15とリセットワード線RWLとの間に位置し、リセットワード線RWLに包囲された部分のメモリピラーMPは抵抗変化層45を含まない。
円筒形状(選択ゲート線SG0〜SG3及びリセットワード線RWLで囲まれた部分においては円柱形状)の半導体ピラー43は、抵抗変化層45の側面(外周)を覆っている(抵抗変化層45に接している)。半導体ピラー43の底部は、ソース線SLに接触している。
メモリセルアレイ11のソース線SLの下層にはリセットワード線RWLを駆動するRWL駆動回路が配置される。半導体基板Subのn型領域(半導体基板Subがn型であってもよいし、半導体基板Subの一部に設けられたn型領域であってもよい。)中にp型のウェルPwellが形成される。このp型のウェルPwell中に、互いに離間した2つの高濃度のn型領域N+が形成される。このn型領域N+によって挟まれたチャネル領域上に絶縁膜を介してゲート電極Poly−Siが形成される。このようにして、一対のn型領域N+とゲート電極Poly−Siによって平面トランジスタ47が構成される。この平面トランジスタ47はRWL駆動回路の全部又は一部を構成する。平面トランジスタ47はNMOSトランジスタであることを前提に説明したが、p型及びn型を反転させてPMOSトランジスタとすることもできる。また、NMOSトランジスタとPMOSトランジスタの双方を形成することもできる。
リセットワード線RWLは、リセットワード線(垂直)RWLV、リセットワード線(中間層)RWLM、コンタクトCSを介して平面トランジスタ47に接続される。図73は図67においてE−E‘線に沿ったXY面方向の平面図であり、ソース線SLを構成する導電膜のパターンを示している。図73に示すようにソース線SLを構成する導電膜にはその一部に開口が形成されている。そして、その開口内部を通してZ方向に延伸するリセットワード線(垂直)RWLVが形成される。リセットワード線(垂直)RWLVは例えばタングステン等の金属で形成されたプラグである。ソース線SLとリセットワード線(垂直)RWLVとは絶縁されている。
図67に示すとおり、平面トランジスタ47とソース線SLとの間にはリセットワード線(中間層)RWLM、リセットワード線イネーブル信号線RWLEN、接地電源線VSSが形成されている。図74は図67においてF−F‘線に沿ったXY面内の平面図であり、並行してY方向に延伸するリセットワード線(中間層)RWLM、リセットワード線イネーブル信号線RWLEN及び接地電源線VSSを構成する導電膜のパターンを示している。これらリセットワード線(中間層)RWLM、リセットワード線イネーブル信号線RWLEN及び接地電源線VSSは例えば銅等の金属膜で形成される。これらリセットワード線(中間層)RWLM、リセットワード線イネーブル信号線RWLEN及び接地電源線VSSは互いに絶縁され、コンタクトCSを介して平面トランジスタ47に接続されている。
このようにして、セルアレイの近傍に平面トランジスタ47を配置することができる。そして、この平面トランジスタ47によってリセットワード線RWLが高速に駆動することが可能になる。
<2−3−3>RWL駆動回路の配置
図75は、RWL駆動回路の配置とRWL駆動回路と各リセットワード線RWL(RWL0、RWL1、RWL2及びRWL3)との接続関係を示した回路図である。RWL駆動回路はメモリセルアレイ11の下に行列状に分散配置され、列方向(Y方向)に各リセットワード線RWL(RWL0、RWL1、RWL2及びRWL3)が配置されている。列方向(Y方向)に並ぶ複数のRWL駆動回路は同一のリセットワード線イネーブル信号線RWLENによって駆動される。リセットワード線イネーブル信号線RWLENはロウデコーダRow Decoderによって選択され駆動される。このようにして、セルアレイ下にRWL回路を分散配置することによって、リセットワード線RWLを高速で立ち下げることが可能になる。
図75は、RWL駆動回路の配置とRWL駆動回路と各リセットワード線RWL(RWL0、RWL1、RWL2及びRWL3)との接続関係を示した回路図である。RWL駆動回路はメモリセルアレイ11の下に行列状に分散配置され、列方向(Y方向)に各リセットワード線RWL(RWL0、RWL1、RWL2及びRWL3)が配置されている。列方向(Y方向)に並ぶ複数のRWL駆動回路は同一のリセットワード線イネーブル信号線RWLENによって駆動される。リセットワード線イネーブル信号線RWLENはロウデコーダRow Decoderによって選択され駆動される。このようにして、セルアレイ下にRWL回路を分散配置することによって、リセットワード線RWLを高速で立ち下げることが可能になる。
図76はRWL駆動回路と各リセットワード線RWL(RWL0、RWL1、RWL2及びRWL3)との接続関係の変形例にかかる回路図が示されている。RWL駆動回路の大半はセルアレイの下に行列状に分散配置され、列方向(Y方向)に各リセットワード線RWL(RWL0、RWL1、RWL2及びRWL3)が配置されている。さらに、RWL駆動回路の一部はセルアレイの直下ではなく平面視でセルアレイの領域下から外れた位置に配置されている。行方向(Y方向)に並ぶ複数のRWL駆動回路は同一のリセットワード線イネーブル信号線RWLENによって駆動される。リセットワード線イネーブル信号線RWLENはロウデコーダRow Decoderによって選択され駆動される。このようにして、セルアレイ下およびセルアレイ下外にRWL回路を多数分散配置することによって、リセットワード線RWLをいちだんと高速で立ち下げることが可能になる。
図77はRWL駆動回路と各リセットワード線RWL(RWL0、RWL1、RWL2及びRWL3)との接続関係の変形例にかかる回路図が示されている。各リセットワード線RWL(RWL0、RWL1、RWL2及びRWL3)が複数のセクションに分割されている。各セクションは対応するRWL駆動回路によって独立に駆動される。各セクションとRWL駆動回路は1対1対応でなくてもよく、1対多であってもよい。このようにして、図75のように1本のリセットワード線RWLを複数箇所で駆動する場合と比べて、駆動回路間での動作タイミングのズレによる貫通電流をなくすメリットがある。
<2−3−4>RWL駆動回路の回路構成
図78はRWL駆動回路の回路構成例を示している。各RWL駆動回路はCMOSのインバータによって構成されている。図78には2つのRWL駆動回路が図示されている。PMOS10とNMOS10とでCMOSインバータを構成する。また、PMOS11とNMOS11とで別のCMOSインバータを構成する。各CMOSインバータはリセットワード線選択信号線RWLSELによって共通に制御され、リセットワード線RWLを共通に駆動する。
図78はRWL駆動回路の回路構成例を示している。各RWL駆動回路はCMOSのインバータによって構成されている。図78には2つのRWL駆動回路が図示されている。PMOS10とNMOS10とでCMOSインバータを構成する。また、PMOS11とNMOS11とで別のCMOSインバータを構成する。各CMOSインバータはリセットワード線選択信号線RWLSELによって共通に制御され、リセットワード線RWLを共通に駆動する。
図79はリセットワード線RWLを駆動する際のリセットワード線選択信号線RWLSEL及びリセットワード線RWLに印加される電圧を示した波形図である。時刻t51から時刻t52にかけてリセットワード線選択信号線RWLSELがVPPからVSSに向かって立ち下がる。その結果、リセットワード線RWLはVSSからVPPへと立ち上がる。時刻t53からt54にかけてリセットワード線選択信号線RWLSELがVSSからVPPに向かって立ち上がる。その結果、リセットワード線RWLはVPPからVSSへと立ち下がる。このようにして、リセットワード線RWLを駆動することが可能になる。
図80はRWL駆動回路の別の回路構成例を示している。各RWL駆動回路は個別に制御されるPMOSとNMOSとから構成されている。図80には2つのRWL駆動回路が図示されている。PMOS10とNMOS10とでひとつのRWL駆動回路を構成する。また、PMOS11とNMOS11とで別のRWL駆動回路を構成する。各RWL駆動回路のPMOSはリセットワード線P選択信号線RWLSELPによって共通に制御され、各RWL駆動回路のNMOSはリセットワード線N選択信号線RWLSELNによって共通に制御される。これらRWL駆動回路はリセットワード線RWLを共通に駆動する。
図81はリセットワード線RWLを駆動する際のリセットワード線P選択信号線RWLSELP、リセットワード線N選択信号線RWLSELN、及びリセットワード線RWLに印加される電圧を示した波形図である。
時刻t61から時刻t62にかけてリセットワード線N選択信号線RWLSELNがVPPからVSSに向かって立ち下がる。その結果、リセットワード線RWLはフローティング状態となる。実際にはその直前の電圧であるVSSが維持される。続いて、時刻t63から時刻t64にかけてリセットワード線P選択信号線RWLSELPがVPPからVSSに向かって立ち下がる。その結果、リセットワード線RWLはVSSからVPPへと立ち上がる。続いて、時刻t65から時刻t66にかけてリセットワード線P選択信号線RWLSELPがVSSからVPPに向かって立ち上がる。その結果、リセットワード線RWLはフローティング状態となる。実際にはその直前の電圧であるVPPが維持される。続いて、時刻t67から時刻t68にかけてリセットワード線N選択信号線RWLSELNがVSSからVPPに向かって立ち上がる。その結果、リセットワード線RWLはVPPからVSSへと立ち下がる。
このように、図81の回路は、その動作途中にフローティング状態を介するが、リセットワード線RWLの立ち上がりや立ち下がりの際に、駆動回路間の動作タイミングのズレによる貫通電流をなくすことができる。
図82はRWL駆動回路のさらに別の回路構成例を示している。各RWL駆動回路は単一のNMOS(NMOS20、NMOS21・・・)のみから構成されている。さらに、リセットワード線RWLに共通に単一のPMOS(PMOS20)が接続されている。PMOS20はリセットワード線P選択信号線RWLSELPによって制御され、NMOS20、NMOS21等はリセットワード線N選択信号線RWLSELNによって共通に制御される。これらRWL駆動回路はリセットワード線RWLを共通に駆動する。
図83はリセットワード線RWLを駆動する際のリセットワード線P選択信号線RWLSELP、リセットワード線N選択信号線RWLSELN、及びリセットワード線RWLに印加される電圧を示した波形図である。
時刻t71から時刻t72にかけてリセットワード線N選択信号線RWLSELNがVPPからVSSに向かって立ち下がる。その結果、リセットワード線RWLはフローティング状態となる。実際にはその直前の電圧であるVSSが維持される。続いて、時刻t73からt74にかけてリセットワード線P選択信号線RWLSELPがVPPからVSSに向かって立ち下がる。その結果、リセットワード線RWLはVSSからVPPへと立ち上がる。なお、PMOSはNMOSと比べてその個数が少なく駆動能力は相対的に小さいので、リセットワード線RWLのVSSからVPPへと立ち上がりはそれほど速くない。リセットワード線RWLは時刻t75で漸くVPPになる。続いて、時刻t76から時刻t77にかけてリセットワード線P選択信号線RWLSELPがVSSからVPPに向かって立ち上がる。その結果、リセットワード線RWLはフローティング状態となる。実際にはその直前の電圧であるVPPが維持される。続いて、時刻t77から時刻t78でリセットワード線N選択信号線RWLSELNがVSSからVPPに向かって立ち上がる。その結果、リセットワード線RWLはVPPからVSSへと速やかに立ち下がる。
このように、図82の回路は、リセットワード線RWLの立ち上がりはそれほど速くはないが、その立ち下がりは速やかである。メモリセルの書き込み特性を向上するためには立ち下がりが速やかであれば足りる。そして、PMOSはNMOSと比べて少数であるため、面積効率がよく、メモリセルアレイ11の直下にNMOSを多数並べることが可能となる。
<2−3−5>ソース側選択ゲートトランジスタST2を有する変形例
図84〜90を用いてソース側選択ゲートトランジスタST2を有する変形例の構成について説明する。なお、本変形例において、ソース側選択ゲートトランジスタST2に対応して、選択ゲートトランジスタSTを、「ドレイン側選択ゲートトランジスタST1」と呼ぶ場合がある。また、ソース側選択ゲート線SGSに対応して、選択ゲート線SG(SG0〜SG3)を、「ドレイン側選択ゲート線SGD(SGD0〜SGD3)」と呼ぶ場合がある。
図84〜90を用いてソース側選択ゲートトランジスタST2を有する変形例の構成について説明する。なお、本変形例において、ソース側選択ゲートトランジスタST2に対応して、選択ゲートトランジスタSTを、「ドレイン側選択ゲートトランジスタST1」と呼ぶ場合がある。また、ソース側選択ゲート線SGSに対応して、選択ゲート線SG(SG0〜SG3)を、「ドレイン側選択ゲート線SGD(SGD0〜SGD3)」と呼ぶ場合がある。
本変形例に係るメモリセルアレイ11は、メモリストリングMSと直列に接続されたソース側選択ゲート線SGSを有する。ソース側選択ゲート線SGSが形成するソース側選択ゲートトランジスタST2は、メモリストリングMSの下に配置される。図84は、変形例に係るメモリセルアレイ11のZ方向上方より見た平面図の一例を示している。図85は、メモリセルアレイ11のY方向より見た断面図(図84におけるα−α'線に沿った断面図)の一例を示している。図86は、メモリセルアレイ11のX方向より見た断面図(図84におけるβ−β'線に沿った断面図)の一例を示している。
図87〜90は、メモリセルアレイ11のZ方向より見たXY平面における断面図の一例を示している。図87は図85におけるA−A'線に沿った断面図であり、図88は図85におけるB−B'線に沿った断面図であり、図89は図85におけるC−C'線に沿った断面図であり、図90は図85におけるD−D'線に沿った断面図である。
図84〜90に示すように、メモリセルアレイ11には、Z方向の最も上部において並行してX方向に延伸するビット線BL0〜BL3が配置されている。ビット線BL0〜BL3の下には、並行してY方向に延伸するドレイン側選択ゲート線SGD0〜SGD3が配置されている。ドレイン側選択ゲート線SGD0〜SGD3は、ビット線BL0〜BL3とは絶縁されている。ドレイン側選択ゲート線SGD0〜SGD3の下には、XY面内にワード線WL0〜WL15がそれぞれ配置されている。ワード線WL0〜WL15は互いに絶縁されており、ドレイン側選択ゲート線SGD0〜SGD3とも絶縁されている。ワード線WL15の下には、XY面内にソース側選択ゲート線SGSが配置されている。ソース側選択ゲート線SGSは例えばタングステン等の導電体によって形成され、ワード線WL15とは絶縁されている。ソース側選択ゲート線SGSの下には、半導体基板Subのn型領域(半導体基板Subがn型であってもよいし、半導体基板Subの一部に設けられたn型領域であってもよい。)中に形成されたp型のウェルPwellが配置されている。ソース側選択ゲート線SGSとp型のウェルPwellのあいだにはゲート絶縁膜44が配置されている。このp型のウェルPwell中に、Y方向に延伸する高濃度のn型領域N+が形成される。n型領域N+の上にはYZ面内方向に延伸するソース線SLが配置され、電気的に接続されている。ソース線SLはソース側選択ゲート線SGS、ワード線WL0〜WL15、ドレイン側選択ゲート線SGD0〜SGD3とは絶縁されている。
図85〜図90に示すとおり、ドレイン側選択ゲート線SGD0〜SGD3、ワード線WL0〜WL15及びソース側選択ゲート線SGSに空けられた開口を貫通して、Z方向に延伸する円柱形状のメモリピラーMPが設けられている。円柱形状のメモリピラーMPは、外側から、円筒形状のゲート絶縁膜44及びその内部の半導体ピラー43から構成される。メモリピラーMPの底部はp型のウェルPwellに達しておりこれと電気的に接続されている。
メモリピラーMPのうち、ワード線WL0〜WL15、ソース側選択ゲート線SGS及びその近傍の絶縁膜に包囲された部分は、半導体ピラー43が円筒形状であり、円筒形状の半導体ピラー43の内部に、円筒形状の抵抗変化層45、及び円柱形状のコア部材46を含む。円筒形状の抵抗変化層45は、コア部材46の側面(外周)を覆っている(コア部材46に接している)。抵抗変化層45の底部はp型のウェルPwellに接触している。
円筒形状(ドレイン側選択ゲート線SG0〜SG3で囲まれた部分においては円柱形状)の半導体ピラー43は、抵抗変化層45の側面(外周)を覆っている(抵抗変化層45に接している)。半導体ピラー43の底部は、p型のウェルPwellに接触している。
<2−3−6>メモリブロックの回路図
図91はメモリブロックMBの回路図である。メモリブロックMBはドレイン側選択ゲート線SGD0が接続されるストリングユニットSU0、ドレイン側選択ゲート線SGD1が接続されるストリングユニットSU1、ドレイン側選択ゲート線SGD2が接続されるストリングユニットSU2、ドレイン側選択ゲート線SGD3が接続されるストリングユニットSU3を含む。
図91はメモリブロックMBの回路図である。メモリブロックMBはドレイン側選択ゲート線SGD0が接続されるストリングユニットSU0、ドレイン側選択ゲート線SGD1が接続されるストリングユニットSU1、ドレイン側選択ゲート線SGD2が接続されるストリングユニットSU2、ドレイン側選択ゲート線SGD3が接続されるストリングユニットSU3を含む。
ストリングユニットSU(SU0〜SU3)は、それぞれ、ビット線BL0とソース線SLとの間に接続されたメモリストリングMS0とソース側選択ゲートトランジスタST2_0、ビット線BL1とソース線SLとの間に接続されたメモリストリングMS1とソース側選択ゲートトランジスタST2_1、ビット線BL3とソース線SLとの間に接続されたメモリストリングMS3とソース側選択ゲートトランジスタST2_3を含む。
メモリストリングMS(MS0〜MS3)は、ビット線BL(BL0〜BL3)に近い側から、ドレイン側選択ゲートトランジスタST1、メモリセルMC0、メモリセルMC1、・・・メモリセルMC15が直列接続されている。なお、メモリセルストリングMSの各々に含まれるメモリセルMCの個数は、16個である必要はなく、8個、32個、48個、64個、96個、または128個等であってもよく、その数は限定されるものではない。
図85において、ソース側選択ゲート線SGSに取り囲まれた第1メモリピラーMP1の部分(ゲート絶縁膜44、半導体ピラー43、抵抗変化層45及びコア部材46からなる)がソース側選択ゲートトランジスタST2に対応する。ソース側選択ゲートトランジスタST2はソース側選択ゲート線SGSに印加される電圧で駆動される。すなわち、ソース側選択ゲートトランジスタST2において、ソース側選択ゲート線SGSに印加される電圧に応じて、半導体ピラー43の部分の導電率が変化する。ソース側選択ゲートトランジスタST2は抵抗変化層45の導電率を制御することが可能である。ソース側選択ゲートトランジスタST2のZ方向の抵抗は半導体ピラー43の部分による抵抗と抵抗変化層45の部分による抵抗とが並列に接続された合成抵抗となる。
<2−3−7>メモリセルの選択方法の変形例
図92〜95を参照して、ソース側選択ゲート線SGSがある場合のメモリセルの選択方法の変形例を説明する。本変形例においては非選択のメモリブロックMB内のワード線WL、ドレイン側選択ゲート線SGDおよびソース側選択ゲート線SGSには全てOFF電圧が供給される。
図92〜95を参照して、ソース側選択ゲート線SGSがある場合のメモリセルの選択方法の変形例を説明する。本変形例においては非選択のメモリブロックMB内のワード線WL、ドレイン側選択ゲート線SGDおよびソース側選択ゲート線SGSには全てOFF電圧が供給される。
図92に示すとおり、選択されたメモリブロックMBの選択されたストリングユニットSUにおいては、ドレイン側選択ゲート線SGDには選択ゲートトランジスタを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。ワード線WL2に接続されたメモリセルMCを選択する場合には、ワード線WL0、WL1、WL3〜WL15はメモリセルMCを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。さらに、ワード線WL2にはメモリセルMCを導通させるには不十分(半導体ピラー43の領域に十分なキャリアが誘起されず抵抗が大きくなる)なOFF電圧が供給される。ワード線WL2に接続するメモリセルMCの半導体ピラー43の領域には十分なキャリアが誘起されないので、抵抗変化層45の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルMCに書き込まれたデータを読み出すことができる。ソース側選択ゲート線SGSにはソース側選択ゲートトランジスタST2を導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。
図93に示すとおり、選択されたメモリブロックMBの非選択のストリングユニットSUにおいては、ドレイン側選択ゲート線SGDは選択ゲートトランジスタを導通させるには不十分なOFF電圧が供給される。その結果、ワード線WL0、WL1、WL3〜WL15およびソース側選択ゲート線SGSにはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
図94に示すとおり、非選択のメモリブロックMBにおいては、ドレイン側選択ゲート線SGDにもワード線WL0〜WL15にもソース側選択ゲート線SGSにもOFF電圧が供給される。その結果、このストリングユニットSUには電流が流れない。
<2−3−8>メモリセルの選択方法の変形例
図95〜97を参照して、ソース側選択ゲート線SGSがある場合のメモリセルの選択方法の変形例を説明する。本変形例においては、ソース側選択ゲート線SGSには常にON電圧が供給される。
図95〜97を参照して、ソース側選択ゲート線SGSがある場合のメモリセルの選択方法の変形例を説明する。本変形例においては、ソース側選択ゲート線SGSには常にON電圧が供給される。
図95に示すとおり、選択されたメモリブロックMBの選択されたストリングユニットSUにおいては、ドレイン側選択ゲート線SGDには選択ゲートトランジスタを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。ワード線WL2に接続されたメモリセルMCを選択する場合には、ワード線WL0、WL1、WL3〜WL15はメモリセルMCを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。さらに、ワード線WL2にはメモリセルMCを導通させるには不十分(半導体ピラー43の領域に十分なキャリアが誘起されず抵抗が大きくなる)なOFF電圧が供給される。ワード線WL2に接続するメモリセルMCの半導体ピラー43の領域には十分なキャリアが誘起されないので、抵抗変化層45の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルMCに書き込まれたデータを読み出すことができる。ソース側選択ゲート線SGSにはソース側選択ゲートトランジスタST2を導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。
図96に示すとおり、選択されたメモリブロックMBの非選択のストリングユニットSUにおいては、ドレイン側選択ゲート線SGDには選択ゲートトランジスタを導通させるには不十分なOFF電圧が供給される。その結果、ワード線WL0、WL1、WL3〜WL15およびソース側選択ゲート線SGSにはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
図97に示すとおり、非選択のメモリブロックMBにおいては、ドレイン側選択ゲート線SGDにもワード線WL0〜WL15にもOFF電圧が供給される。その結果、ソース側選択ゲート線SGSにはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
<2−3−9>メモリセルの選択方法
図98〜100を参照して、ソース側選択ゲート線SGSがある場合のメモリセルの選択方法を説明する。本変形例においては非選択ワード線WLには常にON電圧が供給される。
図98〜100を参照して、ソース側選択ゲート線SGSがある場合のメモリセルの選択方法を説明する。本変形例においては非選択ワード線WLには常にON電圧が供給される。
図98に示すとおり、選択されたメモリブロックMBの選択されたストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。ワード線WL2に接続されたメモリセルMCを選択する場合には、ワード線WL0、WL1、WL3〜WL15はメモリセルMCを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。さらに、ワード線WL2にはメモリセルMCを導通させるには不十分(半導体ピラー43の領域に十分なキャリアが誘起されず抵抗が大きくなる)なOFF電圧が供給される。ワード線WL2に接続するメモリセルMCの半導体ピラー43の領域には十分なキャリアが誘起されないので、抵抗変化層45の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルMCに書き込まれたデータを読み出すことができる。ソース側選択ゲート線SGSにはソース側選択ゲートトランジスタST2を導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。
図99に示すとおり、選択されたメモリブロックMBの非選択のストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させるには不十分なOFF電圧が供給される。その結果、ワード線WL0、WL1、WL3〜WL15およびソース側選択ゲート線SGSにはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
図100に示すとおり、非選択のメモリブロックMBにおいては、ドレイン側選択ゲート線SGDにはOFF電圧が供給される。その結果、ワード線WL0〜WL15にはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
<3>その他の変形例
<3−1>各リセットワード線RWLと共通リセットワード線CRWLとの接続関係の変形例
図101は各リセットワード線RWL(RWL0、RWL1、RWL2及びRWL3)と共通リセットワード線CRWLの接続関係を示した変形例の回路図である。第1実施形態(図10)において、各リセットワード線RWL(RWL0〜RWL15)は電気的に分離されている。すなわち各リセットワード線RWL(RWL0〜RWL15)はリセットワード線(垂直)RWLを介して上層のリセットワード線(上層)RWLに接続されている。本変形例においては、各リセットワード線RWL(RWL0〜RWL15)は電気的に接続されている。すなわち各リセットワード線RWL(RWL0〜RWL15)はリセットワード線(垂直)RWLを介して上層の共通リセットワード線(上層)CRWLに接続されている。共通リセットワード線(上層)CRWLはロウ系の各種駆動回路と接続される。なお、リセットメモリブロックRMB内の構成に関しては、第1実施形態(図10)と同様であることからここでは省略する。このような接続関係は各ワード線WL(WL0〜WL15)と共通ワード線CWLにも適用することができる。
<3−1>各リセットワード線RWLと共通リセットワード線CRWLとの接続関係の変形例
図101は各リセットワード線RWL(RWL0、RWL1、RWL2及びRWL3)と共通リセットワード線CRWLの接続関係を示した変形例の回路図である。第1実施形態(図10)において、各リセットワード線RWL(RWL0〜RWL15)は電気的に分離されている。すなわち各リセットワード線RWL(RWL0〜RWL15)はリセットワード線(垂直)RWLを介して上層のリセットワード線(上層)RWLに接続されている。本変形例においては、各リセットワード線RWL(RWL0〜RWL15)は電気的に接続されている。すなわち各リセットワード線RWL(RWL0〜RWL15)はリセットワード線(垂直)RWLを介して上層の共通リセットワード線(上層)CRWLに接続されている。共通リセットワード線(上層)CRWLはロウ系の各種駆動回路と接続される。なお、リセットメモリブロックRMB内の構成に関しては、第1実施形態(図10)と同様であることからここでは省略する。このような接続関係は各ワード線WL(WL0〜WL15)と共通ワード線CWLにも適用することができる。
メモリセルアレイ11から各ワード線WL(WL0〜WL15)を上層の配線に接続する例を示す。図102はメモリセルアレイ11の各ワード線WL(WL0、WL1、・・・WL15)と各ワード線(上層)WLの接続関係を説明する図である。図103はメモリセルアレイ11の各ワード線WL(WL0、WL1、・・・WL15)と共通ワード線(上層)CWLの接続関係を説明する図である。各ワード線WL(WL0〜WL15)は、階段状に端子が引き出されて形成されている。それぞれの端子は、絶縁膜に開口されたコンタクトホールを介してZ方向に延伸する各ワード線(垂直)WL(WL0〜WL15)に接続されている。図102では、各ワード線(垂直)WL(WL0〜WL15)は上層の各ワード線(上層)WL(WL0〜WL15)にそれぞれ接続されている。図103では、各ワード線(垂直)WL(WL0〜WL15)は上層の共通ワード線(上層)CWLに接続されている。例えばリセットワード線RWLのように、各配線に個別の電圧を印加する必要がない場合に適用できる。
<3−2>各リセット選択ゲート線RSGと共通リセット選択ゲート線CRSGの接続関係の変形例
図104は各リセット選択ゲート線RSG(RSG0〜RSG3)と共通リセット選択ゲート線CRSGの接続関係を示した変形例の回路図である。本変形例においては、さらに各リセット選択ゲート線RSG(RSG0〜RSG3)が電気的に接続されている。すなわち各リセット選択ゲート線RSG(RSG0〜RSG3)はリセット選択ゲート線(垂直)RSGを介して上層の共通リセット選択ゲート線(上層)CRSGに接続されている。共通リセット選択ゲート線(上層)CRSGもロウ系の各種駆動回路と接続される。このような接続関係は各選択ゲート線SG(SG0〜SG3)と共通選択ゲート線CSGにも適用することができる。ここでロウ系の各種制御線(リセットワード線RWLとリセット選択ゲート線RSG)は異なるため、それぞれのメモリブロック毎に共通配線(共通リセットワード線(上層)CRWLと共通リセット選択ゲート線(上層)CRSG)を設けている。リセットワード線RWLとリセット選択ゲート線RSGの電位が共通で良い場合には、両者を接続した1つの共通配線でも構わない。
図104は各リセット選択ゲート線RSG(RSG0〜RSG3)と共通リセット選択ゲート線CRSGの接続関係を示した変形例の回路図である。本変形例においては、さらに各リセット選択ゲート線RSG(RSG0〜RSG3)が電気的に接続されている。すなわち各リセット選択ゲート線RSG(RSG0〜RSG3)はリセット選択ゲート線(垂直)RSGを介して上層の共通リセット選択ゲート線(上層)CRSGに接続されている。共通リセット選択ゲート線(上層)CRSGもロウ系の各種駆動回路と接続される。このような接続関係は各選択ゲート線SG(SG0〜SG3)と共通選択ゲート線CSGにも適用することができる。ここでロウ系の各種制御線(リセットワード線RWLとリセット選択ゲート線RSG)は異なるため、それぞれのメモリブロック毎に共通配線(共通リセットワード線(上層)CRWLと共通リセット選択ゲート線(上層)CRSG)を設けている。リセットワード線RWLとリセット選択ゲート線RSGの電位が共通で良い場合には、両者を接続した1つの共通配線でも構わない。
<3−3>リセット選択ゲート線RSGの構成の変形例
図105〜111を用いてリセット選択ゲート線RSGの構成が異なる変形例について説明する。本変形例においては、第1実施形態における各リセット選択ゲート線RSG(RSG0〜RSG3)が電気的に接続されている。図105は、変形例に係るメモリセルアレイ11をZ方向上方より見た平面図の一例を示している。図106は、メモリセルアレイ11をY方向より見た断面図(図105におけるα−α'線に沿った断面図)の一例を示している。図107は、メモリセルアレイ11をX方向より見た断面図(図105におけるβ−β'線に沿った断面図)の一例を示している。
図105〜111を用いてリセット選択ゲート線RSGの構成が異なる変形例について説明する。本変形例においては、第1実施形態における各リセット選択ゲート線RSG(RSG0〜RSG3)が電気的に接続されている。図105は、変形例に係るメモリセルアレイ11をZ方向上方より見た平面図の一例を示している。図106は、メモリセルアレイ11をY方向より見た断面図(図105におけるα−α'線に沿った断面図)の一例を示している。図107は、メモリセルアレイ11をX方向より見た断面図(図105におけるβ−β'線に沿った断面図)の一例を示している。
図108〜111は、メモリセルアレイ11をZ方向より見たXY平面における断面図の一例を示している。図108は図106におけるA−A'線に沿った断面図であり、図109は図106におけるB−B'線に沿った断面図であり、図110は図106におけるC−C'線に沿った断面図であり、図111は図106におけるD−D'線に沿った断面図である。
図105〜111に示すように、メモリセルアレイ11には、Z方向の最も上部において並行してX方向に延伸するビット線BL0〜BL3が配置されている。ビット線BL0〜BL3の下には、並行してY方向に延伸する選択ゲート線SG0〜SG3と、XY面内にリセット選択ゲート線RSG0とが配置されている。選択ゲート線SG0〜SG3とリセット選択ゲート線RSG0は、ビット線BL0〜BL3とは絶縁されている。選択ゲート線SG0〜SG3とリセット選択ゲート線RSG0の下には、XY面内にワード線WL0〜WL15とリセットワード線RWL0〜RWL15がそれぞれ配置されている。ワード線WL0〜WL15およびリセットワード線RWL0〜RWL15は互いに絶縁されており、選択ゲート線SG0〜SG3およびリセット選択ゲート線RSG0とも絶縁されている。ワード線WL15およびリセットワード線RWL15の下には、XY面内にソース線SLが配置されている。ソース線SLは、ワード線WL15およびリセットワード線RWL15とは絶縁されている。なお、メモリピラーMPの構成に関しては、第1実施形態と同様であることからここでは省略する。このようにリセット選択ゲート線RSG0は必要な動作単位に応じて構成することができる。リセット選択ゲート線RSGが1つに接続されることで、抵抗を低減することができ、リセット動作時の立ち上がりをより急峻にすることができる。
<3−4>リセット選択ゲート線RSGの構成の変形例
図112〜118を用いてリセット選択ゲート線RSGの構成が異なる変形例について説明する。本変形例においては、第1実施形態における一部のリセット選択ゲート線RSG(RSG0とRSG1、RSG2とRSG3)が電気的に接続されている。図112は、変形例に係るメモリセルアレイ11をZ方向上方より見た平面図の一例を示している。図113は、メモリセルアレイ11をY方向より見た断面図(図112におけるα−α'線に沿った断面図)の一例を示している。図114は、メモリセルアレイ11をX方向より見た断面図(図112におけるβ−β'線に沿った断面図)の一例を示している。
図112〜118を用いてリセット選択ゲート線RSGの構成が異なる変形例について説明する。本変形例においては、第1実施形態における一部のリセット選択ゲート線RSG(RSG0とRSG1、RSG2とRSG3)が電気的に接続されている。図112は、変形例に係るメモリセルアレイ11をZ方向上方より見た平面図の一例を示している。図113は、メモリセルアレイ11をY方向より見た断面図(図112におけるα−α'線に沿った断面図)の一例を示している。図114は、メモリセルアレイ11をX方向より見た断面図(図112におけるβ−β'線に沿った断面図)の一例を示している。
図115〜118は、メモリセルアレイ11をZ方向より見たXY平面における断面図の一例を示している。図115は図113におけるA−A'線に沿った断面図であり、図116は図113におけるB−B'線に沿った断面図であり、図117は図113におけるC−C'線に沿った断面図であり、図118は図113におけるD−D'線に沿った断面図である。
図112〜118に示すように、メモリセルアレイ11には、Z方向の最も上部において並行してX方向に延伸するビット線BL0〜BL3が配置されている。ビット線BL0〜BL3の下には、並行してY方向に延伸する選択ゲート線SG0〜SG3と、並行してY方向に延伸するリセット選択ゲート線RSG0、RSG1とが配置されている。選択ゲート線SG0〜SG3とリセット選択ゲート線RSG0、RSG1は、ビット線BL0〜BL3とは絶縁されている。選択ゲート線SG0〜SG3とリセット選択ゲート線RSG0、RSG1の下には、XY面内にワード線WL0〜WL15とリセットワード線RWL0〜RWL15がそれぞれ配置されている。ワード線WL0〜WL15およびリセットワード線RWL0〜RWL15は互いに絶縁されており、選択ゲート線SG0〜SG3およびリセット選択ゲート線RSG0、RSG1とも絶縁されている。ワード線WL15およびリセットワード線RWL15の下には、XY面内にソース線SLが配置されている。ソース線SLは、ワード線WL15およびリセットワード線RWL15とは絶縁されている。なお、メモリピラーMPの構成に関しては、第1実施形態と同様であることからここでは省略する。このようにリセット選択ゲート線RSG0、RSG1とは必要な動作単位に応じて構成することができる。リセット選択ゲート線RSGの一部が接続されることで、それぞれのリセット選択ゲート線RSG0、RSG1は別々に駆動することができ、リセット動作時の立ち上がりを高速にしつつ制御することができる。
<3−5>ソース側選択ゲートトランジスタST2を有する変形例
図119〜121を用いてソース側選択ゲートトランジスタST2の変形例の構成について説明する。なお、本変形例において、ソース側選択ゲートトランジスタST2に対応して、選択ゲートトランジスタSTを、「ドレイン側選択ゲートトランジスタST1」と呼ぶ場合がある。また、ソース側選択ゲート線SGSに対応して、選択ゲート線SG(SG0〜SG3)を、「ドレイン側選択ゲート線SGD(SGD0〜SGD3)」と呼ぶ場合がある。
図119〜121を用いてソース側選択ゲートトランジスタST2の変形例の構成について説明する。なお、本変形例において、ソース側選択ゲートトランジスタST2に対応して、選択ゲートトランジスタSTを、「ドレイン側選択ゲートトランジスタST1」と呼ぶ場合がある。また、ソース側選択ゲート線SGSに対応して、選択ゲート線SG(SG0〜SG3)を、「ドレイン側選択ゲート線SGD(SGD0〜SGD3)」と呼ぶ場合がある。
図84〜90に示す第2実施形態の変形例で示すメモリセルアレイ11は、ソース側選択ゲート線SGSに包囲されたメモリピラーMPが半導体ピラー43の内部に抵抗変化層45及びコア部材46を含む。本変形例に係るメモリセルアレイ11は、ソース側選択ゲート線SGSに包囲されたメモリピラーMPが半導体ピラー43の内部に抵抗変化層45及びコア部材46を含まない。なお、メモリピラーMPの構成以外に関しては、第2実施形態の変形例と同様であることからここでは省略する。図119は、変形例に係るメモリセルアレイ11のZ方向上方より見た平面図の一例を示している。図120は、メモリセルアレイ11のY方向より見た断面図(図119におけるα−α'線に沿った断面図)の一例を示している。図121は、メモリセルアレイ11のX方向より見た断面図(図119におけるβ−β'線に沿った断面図)の一例を示している。
図119〜121に示すとおり、ドレイン側選択ゲート線SGD0〜SGD3、ワード線WL0〜WL15及びソース側選択ゲート線SGSに空けられた開口を貫通して、Z方向に延伸する円柱形状のメモリピラーMPが設けられている。円柱形状のメモリピラーMPは、外側から、円筒形状のゲート絶縁膜44及びその内部の半導体ピラー43から構成される。メモリピラーMPの底部はp型のウェルPwellに達しておりこれと電気的に接続されている。
メモリピラーMPのうち、ワード線WL0〜WL15及びその近傍の絶縁膜に包囲された部分は、半導体ピラー43が円筒形状であり、円筒形状の半導体ピラー43の内部に、円筒形状の抵抗変化層45、及び円柱形状のコア部材46を含む。円筒形状の抵抗変化層45は、コア部材46の側面(外周)を覆っている(コア部材46に接している)。抵抗変化層45の底部はワード線WL15とソース側選択ゲート線SGSとの間に位置し、ソース側選択ゲート線SGSに包囲された部分のメモリピラーMPは抵抗変化層45を含まない。このように構成することで、抵抗変化層45を介したp型のウェルPwellおよびソース線SLへのリークを抑制することができる。また、第2実施形態のリセットワード線RWLとして利用することもできる。
<3−6>メモリブロックの回路図
図122は、ソース側選択ゲートトランジスタST2が抵抗変化層45を含まない場合のビット線BL線からソース線SLまでの回路図である。メモリセルの選択方法や各線の駆動方法については第2実施形態の変形例と同様のものが適用できる。図123は、メモリブロックの回路図である。メモリブロックMBはドレイン側選択ゲート線SGD0が接続されるストリングユニットSU0、ドレイン側選択ゲート線SGD1が接続されるストリングユニットSU1、ドレイン側選択ゲート線SGD2が接続されるストリングユニットSU2、ドレイン側選択ゲート線SGD3が接続されるストリングユニットSU3を含む。
図122は、ソース側選択ゲートトランジスタST2が抵抗変化層45を含まない場合のビット線BL線からソース線SLまでの回路図である。メモリセルの選択方法や各線の駆動方法については第2実施形態の変形例と同様のものが適用できる。図123は、メモリブロックの回路図である。メモリブロックMBはドレイン側選択ゲート線SGD0が接続されるストリングユニットSU0、ドレイン側選択ゲート線SGD1が接続されるストリングユニットSU1、ドレイン側選択ゲート線SGD2が接続されるストリングユニットSU2、ドレイン側選択ゲート線SGD3が接続されるストリングユニットSU3を含む。
ストリングユニットSU(SU0〜SU3)は、それぞれ、ビット線BL0とソース線SLとの間に接続されたメモリストリングMS0とソース側選択ゲートトランジスタST2_0、ビット線BL1とソース線SLとの間に接続されたメモリストリングMS1とソース側選択ゲートトランジスタST2_1、ビット線BL3とソース線SLとの間に接続されたメモリストリングMS3とソース側選択ゲートトランジスタST2_3を含む。
メモリストリングMS(MS0〜MS3)は、ビット線BL(BL0〜BL3)に近い側から、選択ゲートトランジスタST1、メモリセルMC0、メモリセルMC1、・・・メモリセルMC15が直列接続されている。
<3−7>メモリセルの選択方法の変形例
図124〜127を参照してメモリセルの選択方法の変形例を説明する。本変形例においては、メモリブロックMBとストリングユニットSUの両方で選択する。
図124〜127を参照してメモリセルの選択方法の変形例を説明する。本変形例においては、メモリブロックMBとストリングユニットSUの両方で選択する。
図124に示すとおり、選択されたメモリブロックMBの選択されたストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。ワード線WL2に接続されたメモリセルMCを選択する場合には、ワード線WL0、WL1、WL3〜WL15はメモリセルMCを導通させる(半導体ピラー43の領域に十分なキャリアが誘起されて抵抗が小さくなる)のに十分なON電圧が供給される。さらに、ワード線WL2にはメモリセルMCを導通させるには不十分(半導体ピラー43の領域に十分なキャリアが誘起されず抵抗が大きくなる)なOFF電圧が供給される。ワード線WL2に接続するメモリセルMCの半導体ピラー43の領域には十分なキャリアが誘起されないので、抵抗変化層45の抵抗値に応じて流れる電流量が決定される。つまり、選択されたメモリセルMCに書き込まれたデータを読み出すことができる。
図125に示すとおり、選択されたメモリブロックMBの非選択のストリングユニットSUにおいては、選択ゲート線SGには選択ゲートトランジスタを導通させるには不十分なOFF電圧が供給される。その結果、ワード線WL0、WL1、WL3〜WL15にはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。
図126に示すとおり、非選択のメモリブロックMBの選択されたストリングユニットSUにおいては、ワード線WL0、WL1、WL3〜WL15にはメモリセルMCを導通させるには不十分なOFF電圧が供給される。その結果、選択ゲート線SGにはON電圧が供給されたとしても、このストリングユニットSUには電流が流れない。このように構成することで、選択ゲート線SGの選択回路のスイッチ数を減らすことができる。
図127に示すとおり、非選択のメモリブロックMBにおいては、選択ゲート線SGにもワード線WL0〜WL15にもOFF電圧が供給される。その結果、このストリングユニットSUには電流が流れない。
<3−8>リセットメモリブロックRMBでセット動作を行う変形例
図128は、第1実施形態におけるリセットメモリブロックRMBでセット動作を行う場合における選択ゲート線SG、リセット選択ゲート線RSG、ビット線BLに印加される電圧の変形例を示した波形図である。
図128は、第1実施形態におけるリセットメモリブロックRMBでセット動作を行う場合における選択ゲート線SG、リセット選択ゲート線RSG、ビット線BLに印加される電圧の変形例を示した波形図である。
時刻t40で、選択された選択ゲート線SGがLowからHighに立ち上がりを開始し、選択ビット線BLはLowからHighへと立ち上がりを開始する。そして、時刻t41までには、選択された選択ゲート線SGはHighに、選択ビット線BLはHighに到達する。リセット動作を行う場合は時刻t41付近以降時刻t44まで、セット動作を行う場合は時刻t41付近以降時刻t45までの間は非選択のメモリセルMCにおいては半導体ピラー43の領域に電流が流れ、選択されたメモリセルMCにおいては抵抗変化層45に電流が流れる。そして抵抗変化層45は流れる電流によって生じる熱で相変化が起こる。
時刻t42でリセット動作を行う場合、リセット選択ゲート線RSG0、RSG1、RSG2、RSG3は全てHighに立ち上げる。時刻t43でリセット選択ゲート線RSG0、RSG1、RSG2、RSG3は全てHighに到達する。時刻t43でリセット動作を行うメモリセルMCに接続されたビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。同時に、リセットメモリブロックRMBのリセットメモリストリングRMS0、RMS1、RMS2、RMS3にはビット線BLからソース線SLに電流が流れるので、選択ビット線BLの電圧がHighからLowへ急峻に立ち下がる。時刻t44までにはリセット動作を行うメモリセルMCに接続されたビット線BLの電圧はLowになっている。このように選択ビット線BLは、リセットメモリブロックRMBの存在により急峻に立ち下がる。この急峻な立ち下がりによって、選択ワード線WLに接続されたメモリセルMCの抵抗変化層が急峻に冷却されてアモルファス相となり高抵抗となる。
一方で、時刻t42でセット動作を行う場合、リセット選択ゲート線RSG1、RSG2、RSG3はLowのまま、リセット選択ゲート線RSG0だけHighに立ち上げる。時刻t43でリセット選択ゲート線RSG0はHighに到達する。時刻t43でセット動作を行うメモリセルMCに接続されたビット線BLをメモリセルアレイ11の外に位置するセンスアンプSAによってHighからLowへと駆動を開始する。リセットメモリブロックRMBのリセットメモリストリングRMS0にはビット線BLからソース線SLに電流が流れる。しかしながらリセットメモリストリングRMS1、RMS2、RMS3には電流がながれないので、選択ビット線BLの電圧はHighからLowへと徐々に立ち下がる。時刻t45までにはセット動作を行うメモリセルMCに接続されたビット線BLの電圧はLowになっている。このようにリセット選択ゲート線RSGによって選択するリセットメモリストリングRMSの数は適宜調整することができ、選択ビット線BLの立ち下りに係る時間を制御することができる。その結果、選択ワード線WLに接続されたメモリセルMCの抵抗変化層は徐々に冷却されて結晶相となり低抵抗となる。
続いて、時刻t46でリセット選択ゲート線RSG0、RSG1、RSG2、RSG3のうちHighのものはHighからLowへの立ち下げを開始し、時刻t47までにリセット選択ゲート線RSG0、RSG1、RSG2、RSG3はLowに到達する。さらに、時刻t48で選択ゲート線SGはHighからLowへと立ち下がりを開始し、時刻t49までに選択ゲート線SGはLowに到達する。
このような構成を有することで、特に配線容量により遅延時間が大きい場合、リセット時と比較して少ない数のリセットメモリブロックRMBまたはリセットメモリストリングRMSのみ駆動することで、セットのために必要な時間を確保しつつ、無駄な書き込み時間を削減することができる。リセットメモリブロックRMBまたはリセットメモリストリングRMSの数により立ち下げ時間を制御することで、多値化やProgram/Verifyに応用することもできる。
Claims (6)
- 第1方向と前記第1方向に交差する第2方向に延伸する主面を有する、半導体基板と、
前記第1方向と前記第2方向に交差する第3方向に延伸する第1抵抗変化記憶層と、
前記第3方向に延伸し、前記第1抵抗変化記憶層と接する、第1半導体層と、
前記第3方向に延伸し、前記第1半導体層と接する、第1絶縁体層と、を有する
第1メモリピラーと、
前記第3方向に延伸する第2抵抗変化記憶層と、
前記第3方向に延伸し、前記第2抵抗変化記憶層と接する、第2半導体層と、
前記第3方向に延伸し、前記第2半導体層と接する、第2絶縁体層と、を有する
第2メモリピラーと、
前記第1方向に延伸し、前記第1メモリピラーの一端と、前記第2メモリピラーの一端とに接続された、ビット線と、
前記第2方向に延伸し、前記第1抵抗変化記憶層と前記第1半導体層および前記第1絶縁体層を介して対向することで第1メモリセルを形成する、第1ワード線と、
前記第2方向に延伸し、前記第1半導体層と前記第1絶縁体層を介して対向することで第1選択トランジスタを形成する、第1選択ゲート線と、
前記第3方向における位置が前記第1ワード線と同じであり、前記第2方向に延伸し、前記第2抵抗変化記憶層と前記第2半導体層および前記第2絶縁体層を介して対向することで第2メモリセルを形成する、第2ワード線と、
前記第3方向における位置が前記第1選択ゲート線と同じであり、前記第2方向に延伸し、前記第2半導体層と前記第2絶縁体層を介して対向することで第2選択トランジスタを形成する、第2選択ゲート線と、
書き込み動作時に、前記ビット線と、前記第1選択ゲート線と、前記第2選択ゲート線と、前記第2ワード線とにそれぞれ電圧を供給するドライバとを有し、
前記ドライバは、
前記第1メモリセルに前記書き込み動作を実行する際に、前記ビット線に
第1電圧と
前記第1電圧より高い第2電圧と
前記第1電圧と、を順に供給し、
前記第1メモリセルに書き込まれるデータが第1データである場合、
前記ビット線の電圧を前記第2電圧から前記第1電圧に変化させる間に、
前記第2ワード線に第3電圧を供給するとともに、
前記第2選択ゲート線に第4電圧を供給し、
前記第1メモリセルに書き込まれるデータが前記第1データと異なる第2データである場合、
前記ビット線の電圧を前記第2電圧から前記第1電圧に変化させる間に、
前記第2ワード線に第5電圧を供給するとともに、
前記第2選択ゲート線に第6電圧を供給し、
少なくとも、前記第6電圧が前記第4電圧より大きいか、または、前記第5電圧が前記第3電圧よりも大きい、記憶装置。 - 前記第5電圧は、前記第2メモリセルをオンさせる電圧であり、
前記第6電圧は、前記第2選択トランジスタをオンさせる電圧である、請求項1記載の記憶装置。 - 前記第1方向に延伸し、前記第1メモリピラーの他端と、前記第2メモリピラーの他端とに接続された、第1ソース線をさらに有し、
前記第1メモリセルに書き込まれるデータが前記第2データである場合、
前記ビット線の電圧を前記第2電圧から前記第1電圧に変化させる間に、
前記ビット線と前記第1ソース線とが前記第2メモリピラーにより導通される、請求項1記載の記憶装置。 - 前記第1メモリピラーにおいて、
前記第1半導体層および前記第1絶縁体層は、前記第1メモリピラーの他端から前記一端にわたって設けられており、
前記第1抵抗変化記憶層は、前記第1メモリピラーの前記他端から第1地点にわたって設けられており、
前記第1地点の前記第3方向における位置は、前記第1選択ゲート線の前記第3方向における位置より低く、かつ、前記第1ワード線の前記第3方向における位置より高く、
前記第2メモリピラーにおいて、
前記第2半導体層および前記第2絶縁体層は、前記第2メモリピラーの他端から前記一端にわたって設けられており、
前記第2抵抗変化記憶層は、前記第2メモリピラーの前記他端から第2地点にわたって設けられており、
前記第2地点の前記第3方向における位置は、前記第2選択ゲート線の前記第3方向における位置より低く、かつ、前記第2ワード線の前記第3方向における位置より高い、請求項1記載の記憶装置。 - 第1方向と前記第1方向に交差する第2方向に延伸する主面を有する、半導体基板と、
前記第1方向と前記第2方向に交差する第3方向に延伸する第1抵抗変化記憶層と、
前記第3方向に延伸し、前記第1抵抗変化記憶層と接する、第1半導体層と、
前記第3方向に延伸し、前記第1半導体層と接する、第1絶縁体層と、を有する
第1メモリピラーと、
前記第1方向に延伸し、前記第1メモリピラーの一端に接続された、ビット線と、
前記第2方向に延伸し、前記第1抵抗変化記憶層と前記第1半導体層および前記第1絶縁体層を介して対向することで第1メモリセルを形成する、第1ワード線と、
前記第2方向に延伸し、前記第1半導体層と前記第1絶縁体層を介して対向することで第1選択トランジスタを形成する、第1選択ゲート線と、
書き込み動作時に、前記ビット線と、前記第1選択ゲート線と、前記第1ワード線とにそれぞれ電圧を供給するドライバとを有し、
前記ドライバは、
前記第1メモリセルに前記書き込み動作を実行する際に、前記ビット線に
第1電圧と
前記第1電圧より高い第2電圧と
前記第1電圧と、を順に供給し、
前記第1メモリセルに書き込まれるデータが第1データである場合、
前記ビット線の電圧を前記第2電圧から前記第1電圧に変化させる間に、
前記第1選択ゲート線に第7電圧を供給し、
前記第1メモリセルに書き込まれるデータが前記第1データと異なる第2データである場合、
前記ビット線の電圧を前記第2電圧から前記第1電圧に変化させる間に、
前記第1選択ゲート線に第8電圧を供給し、
前記第7電圧が前記第8電圧より大きい、記憶装置。
- 前記第1メモリピラーにおいて、
前記第1半導体層および前記第1絶縁体層は、前記第1メモリピラーの他端から前記一端にわたって設けられており、
前記第1抵抗変化記憶層は、前記第1メモリピラーの第3地点から第4地点にわたって設けられており、
前記第3地点の前記第3方向における位置は、前記第1選択ゲート線の前記第3方向における位置より高く、かつ、前記第1ワード線の前記第3方向における位置より低い、請求項5記載の記憶装置。
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