JPWO2014068961A1 - 不揮発性半導体記憶装置 - Google Patents
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Abstract
Description
図1は第1の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図である。図1は本実施形態の特徴であるリファレンスビット線のダミーメモリセルの詳細構成を示した図であり、詳細の説明は不揮発性半導体記憶装置の全体構成の説明後に後述する。
第2の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第1の実施形態と同様である。ただし、リファレンスビット線RBLのダミーメモリセルの構成が第1の実施形態とは異なっている。図8は第2の実施形態における図2のメモリセルアレイ10の詳細構成を示す図である。図8の構成は図1とほぼ同様であり、実質的に同一の構成に対する重複説明を省略する場合がある。図1との違いはリファレンスビット線のダミーメモリセルのレイアウトであり、回路図もそれにあわせて変えている。
第3の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第1の実施形態と同様である。ただし、リファレンスビット線RBLのダミーメモリセルの構成が第1の実施形態とは異なっている。図10は第3の実施形態における図2のメモリセルアレイ10の詳細構成を示す図である。図10の構成は図1とほぼ同様であり、実質的に同一の構成要素に対する重複説明を省略する場合がある。図1との違いはリファレンスビット線のダミーメモリセルに抵抗変化素子を使用していない点である。すなわち、ダミーメモリセルにおいて、セルトランジスタは、一端がリファレンスビット線に接続され、他端がオープン状態である。
第4の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第1の実施形態と同様である。ただし、リファレンスビット線RBLのダミーメモリセルのレイアウト構成が第1の実施形態とは異なっている。図12は第4の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図である。図12はダミーメモリセル4個分の断面図を示している。図6と実質的に同一の構成要素については重複説明を省略する場合がある。
11 メモリセルアレイ
12 リファレンスセルアレイ
21 カラムゲート
22 センスアンプ
WL ワード線
BL ビット線(第1データ線)
SL ソース線(第2データ線)
RBL リファレンスビット線(第1リファレンスデータ線)
RBL1 リファレンスビット線(第1配線)
RBL2 リファレンスビット線(第2配線)
RSL リファレンスソース線(第1リファレンスソース線)
MC メモリセル
RR 抵抗変化素子
TC セルトランジスタ
図1は第1の実施形態に係る不揮発性半導体記憶装置のメモリアレイの詳細構成を示す図である。図1は本実施形態の特徴であるリファレンスビット線のダミーメモリセルの詳細構成を示した図であり、詳細の説明は不揮発性半導体記憶装置の全体構成の説明後に後述する。
第2の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第1の実施形態と同様である。ただし、リファレンスビット線RBLのダミーメモリセルの構成が第1の実施形態とは異なっている。図8は第2の実施形態における図2のメモリセルアレイ10の詳細構成を示す図である。図8の構成は図1とほぼ同様であり、実質的に同一の構成に対する重複説明を省略する場合がある。図1との違いはリファレンスビット線のダミーメモリセルのレイアウトであり、回路図もそれにあわせて変えている。
第3の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第1の実施形態と同様である。ただし、リファレンスビット線RBLのダミーメモリセルの構成が第1の実施形態とは異なっている。図10は第3の実施形態における図2のメモリセルアレイ10の詳細構成を示す図である。図10の構成は図1とほぼ同様であり、実質的に同一の構成要素に対する重複説明を省略する場合がある。図1との違いはリファレンスビット線のダミーメモリセルに抵抗変化素子を使用していない点である。すなわち、ダミーメモリセルにおいて、セルトランジスタは、一端がリファレンスビット線に接続され、他端がオープン状態である。
第4の実施形態に係る不揮発性半導体記憶装置は、アレイ回路周辺が第1の実施形態と同様である。ただし、リファレンスビット線RBLのダミーメモリセルのレイアウト構成が第1の実施形態とは異なっている。図12は第4の実施形態に係る不揮発性半導体記憶装置のダミーメモリセルの断面図である。図12はダミーメモリセル4個分の断面図を示している。図6と実質的に同一の構成要素については重複説明を省略する場合がある。
11 メモリセルアレイ
12 リファレンスセルアレイ
21 カラムゲート
22 センスアンプ
WL ワード線
BL ビット線(第1データ線)
SL ソース線(第2データ線)
RBL リファレンスビット線(第1リファレンスデータ線)
RBL1 リファレンスビット線(第1配線)
RBL2 リファレンスビット線(第2配線)
RSL リファレンスソース線(第1リファレンスソース線)
MC メモリセル
RR 抵抗変化素子
TC セルトランジスタ
Claims (13)
- ワード線と、
第1データ線と、
第2データ線と、
前記第1データ線と前記第2データ線との間に接続されている、直列接続された第1セルトランジスタおよび第1抵抗変化素子を有し、前記第1セルトランジスタのゲートが前記ワード線に接続されている、複数のメモリセルと、
リファレンスワード線と、
第1リファレンスデータ線と、
第2リファレンスデータ線と、
前記第1リファレンスデータ線と前記第2リファレンスデータ線との間に接続されている、直列接続された第2セルトランジスタおよび抵抗素子を有し、前記第2セルトランジスタのゲートが前記リファレンスワード線に接続されている、リファレンスセルと、
第3セルトランジスタおよび第2抵抗変化素子を有する、ダミーメモリセルとを備え、
前記ダミーメモリセルは、前記第2抵抗変化素子の両端が前記第1リファレンスデータ線に接続されており、前記第3セルトランジスタは、一端が前記第2抵抗変化素子の一端に接続されている
不揮発性半導体記憶装置。 - ワード線と、
第1データ線と、
第2データ線と、
前記第1データ線と前記第2データ線との間に接続されている、直列接続された第1セルトランジスタおよび第1抵抗変化素子を有し、前記第1セルトランジスタのゲートが前記ワード線に接続されている、複数のメモリセルと、
リファレンスワード線と、
第1リファレンスデータ線と、
第2リファレンスデータ線と、
前記第1リファレンスデータ線と前記第2リファレンスデータ線との間に接続されている、直列接続された第2セルトランジスタおよび抵抗素子を有し、前記第2セルトランジスタのゲートが前記リファレンスワード線に接続されている、リファレンスセルと、
第3セルトランジスタを有する、ダミーメモリセルとを備え、
前記ダミーメモリセルの前記第3セルトランジスタは、一端が前記第1リファレンスデータ線に接続されている
不揮発性半導体記憶装置。 - 前記第3セルトランジスタの、前記第1リファレンスデータ線に接続されていない方の一端はオープン状態であり、ゲートが前記ワード線に接続されている
ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記第1セルトランジスタと、前記第2セルトランジスタと、前記第3セルトランジスタとは、ゲート酸化膜厚が同一である
ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記第1セルトランジスタと、前記第2セルトランジスタと、前記第3セルトランジスタとは、ゲートチャネル長およびゲートチャネル幅が同一である
ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記複数のメモリセルに格納されたデータを判定するセンスアンプと、
前記第1データ線と前記第1リファレンスデータ線とを選択し、前記センスアンプに接続するカラムゲートとを備えた
ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記複数のメモリセルに格納されたデータを判定するセンスアンプと、
前記第2データ線と前記第2リファレンスデータ線とを選択し、前記センスアンプに接続するカラムゲートとを備えた
ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記第1データ線および前記第2データ線の少なくともいずれか一方は、前記リファレンスワード線と直交して配線され、
前記第1リファレンスデータ線および前記第2リファレンスデータ線の少なくともいずれか一方は、前記ワード線と直交して配線される
ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記ダミーメモリセルにおいて、前記第1リファレンスデータ線は、前記第2抵抗変化素子の上層と下層の配線層にそれぞれ互いに平行に配線された第1および第2配線を含み、
前記第2抵抗変化素子は、一端が前記第1配線に接続され、他端が前記第2配線に接続されており、
前記第1配線および第2配線は、複数の前記ワード線毎に、短絡されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記複数のメモリセルは、
前記第1抵抗変化素子が抵抗変化型素子で形成されている、抵抗変化型メモリセルである
ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記複数のメモリセルは、
前記第1抵抗変化素子が磁気抵抗変化型素子で形成されている、磁気抵抗変化型メモリセルである
ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記複数のメモリセルは、
前記第1抵抗変化素子が相変化型素子で形成されている、相変化型メモリセルである
ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記ダミーメモリセルは、配線層および配線層と接続するコンタクトを備え、
複数の前記ダミーメモリセルは、前記複数のメモリセルが配置されている間隔と実質的に同じ間隔で配置されている
ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。
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