JP2005209245A

JP2005209245A - 磁気ランダムアクセスメモリ

Info

Publication number: JP2005209245A
Application number: JP2004012071A
Authority: JP
Inventors: Yoshihisa Iwata; 佳久岩田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-01-20
Filing date: 2004-01-20
Publication date: 2005-08-04
Anticipated expiration: 2024-01-20
Also published as: US20050157541A1; JP3935150B2; US7167389B2

Abstract

【課題】ＭＲＡＭアレイの一部を読み出しのためのレファレンス電位の生成に用いる。
【解決手段】メモリセルアレイは、データセルアレイ１２、レファレンスセルアレイ１３Ａ及びダミーセルアレイ１３Ｂ，１３Ｃから構成される。データセルのリード選択スイッチＳＷのゲートには、リードワード線ＲＷＬ（ｉ）が接続される。レファレンスセルのリード選択スイッチＳＷのゲートには、リードワード線ＲＷＬ（ｒｅｆ）が接続される。リードワード線ＲＷＬ（ｉ），ＲＷＬ（ｒｅｆ）には、ダミーセルのリード選択スイッチＳＷのゲートも接続されるが、ダミーセルは、リード選択スイッチＳＷとＭＴＪ素子ＭＴＪとが切断されているため、メモリセルとして機能しない。
【選択図】図２

Description

本発明は、磁気抵抗効果(Magneto Resistive)を利用する磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に関する。

トンネル磁気抵抗効果(TMR: Tunneling Magneto Resistive)を利用する磁気ランダムアクセスメモリは、例えば、特許文献１〜３及び非特許文献１〜６に開示される。これら磁気ランダムアクセスメモリは、データをＭＴＪ(Magnetic Tunnel Junction)素子の磁化状態により記憶する点に特徴を有する。

ＭＴＪ素子に対するデータの書き込みは、互いに直交するライトワード／ビット線に書き込み電流を流し、ＭＴＪ素子の磁化状態を決定する磁場を発生させることにより行う。ここで、通常、ライトビット線は、リードビット線としても機能するため、ライト／リードビット線と称される。

この場合、ライト／リードビット線は、センスアンプに接続され、かつ、読み出し時には、このライト／リードビット線は、データ読み出しのために充電される。しかし、ライト／リードビット線には、書き込み時に使用するドライバ／シンカやスイッチ素子などが接続されるため、ライト／リードビット線の負荷容量が大きく、高速読み出しには不利になる。

高速読み出しを実現するためには、ライト／リードビット線の負荷容量を小さくすればよい。そこで、近年では、ライトビット線とリードビット線をそれぞれ独立に設け、読み出し時にはリードビット線を充電すればよいという構造が提案されている。この場合、ライトビット線に接続されるドライバ／シンカやスイッチ素子などに起因する負荷容量を考慮しなくてよく、高速読み出しに貢献できる。

ところで、１ビットデータを１つのＭＴＪ素子（１セル）で記憶する磁気ランダムアクセスメモリでは、読み出し時に、セルデータを読み出すために必要なバイアス電流／電位、さらには、セルデータの値の判定基準となるレファレンス電流／電位が必要となる。このため、チップ内には、バイアス電流／電位生成回路及びレファレンス電流／電位生成回路を設けなければならず、チップ面積が増大する問題がある。
特開２００２−１７０３７６ＵＳＰ６，５４５，９０６ＵＳＰ６，０８１，４４５ M.Durlam et al. "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects", IEEE, 2002 Symposium on VLSI Circuits Digest of Technical Papers T.HONDA et al. "MRAM-Writing Circuitry to Compensate for Thermal-Variation of Magnetization-Reversal Current", 2002 Symposium on VLSI Circuits Digest of Technical Papers, pp.156-157, July 2002 Roy Scheuerlein et al. "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC2000 Technical Digest, pp.128-129 A Bette et.al. "A High-Speed 128Kbit MRAM Core for Future Universal Memory Applications", 2003 Symposium on VLSI Circuits Digest of Technical Papers, pp.217-220, July 2003 A.R.Sitaram et.al. "A 0.18um Logic-based MRAM Technology for High Performance Nonvolatile Memory Applications", 2003 Symposium on VLSI Circuits Digest of Technical Papers, p.14, July 2003 M.Durlam et al. "A 0.1 μｍ 4Mb Toggling MRAM", IEDM 2003 Technical Digest, 34.6.1, pp.995-997, Dec. 2003

本発明は、このような問題を解決するためになされたもので、その目的は、メモリセルアレイを構成するメモリセルの一部を、バイアス電流／電位又はレファレンス電流／電位を生成するためのレファレンスセルとして使用することで、チップ面積の縮小、高速読み出し、さらには、メモリ動作の簡略化を図る点にある。

本発明の例に関わる磁気ランダムアクセスメモリは、メモリセルアレイ内に配置され、直列接続される磁気抵抗効果素子及びリード選択スイッチから構成されるデータセル及び第１レファレンスセルと、第１レファレンスセルのリード選択スイッチに接続される第１リードワード線と、データセルのリード選択スイッチに接続される第２リードワード線とを備え、データセルのデータは、第１レファレンスセルのデータに基づいて読み出される。

さらに、ライトビット線とリードビット線をそれぞれ独立に設けるデバイス構造を採用すると、読み出し時にリードビット線を充電すれば足りるため、例えば、ライトビット線に接続されるドライバ／シンカやスイッチ素子などに起因する負荷容量を考慮する必要がなくなり、高速読み出しに貢献できる。

本発明の例によれば、メモリセルアレイを構成するメモリセルの一部を、バイアス電流／電位又はレファレンス電流／電位を生成するためのレファレンスセルとして使用することにより、チップ面積の縮小、高速読み出し、さらには、メモリ動作の簡略化を図ることができる。

以下、図面を参照しながら、本発明を実施するための最良の形態について詳細に説明する。

１．第１実施の形態
図１は、本発明の第１実施の形態に関わる磁気ランダムアクセスメモリを示している。

磁気ランダムアクセスメモリ（ＭＲＡＭ）１１は、例えば、それ自体で１つのメモリチップを構成していてもよいし、また、複数の機能ブロックからなるシステムＬＳＩ内の１つのブロックであってもよい。

メモリセルアレイは、データセルアレイ１２、レファレンスセルアレイ１３Ａ及びダミーセルアレイ１３Ｂ，１３Ｃから構成される。

データセルアレイ１２は、アレイ状に配置される複数のデータセルを有する。データセルアレイ１２は、メモリセルアレイの大部分を占め、メインデータを記憶するために使用される。レファレンスセルアレイ１３Ａは、バイアス電流／電位又はレファレンス電流／電位を生成するためのレファレンスセルを有する。ダミーセルアレイ１３Ｂ，１３Ｃは、メモリセルとしては機能しないダミーセルを有する。

データセルアレイ１２及びダミーセルアレイ１３ＢからなるブロックのＹ方向（Easy-Axis方向）の２つの端部のうちの１つには、ロウデコーダ＆ドライバ（ロウデコーダＲＤ＆ライトワード線ドライバＷＷＬ−Ｄｖ．，ロウデコーダＲＤ＆リードワード線ドライバＲＷＬ−Ｄｖ．）１４Ａが配置され、他の１つには、シンカ（ライトワード線シンカＷＷＬ−ＳＮＫ）１５Ａが配置される。

レファレンスセルアレイ１３Ａ及びダミーセルアレイ１３ＣからなるブロックのＹ方向（Easy-Axis方向）の２つの端部のうちの１つには、ロウデコーダ＆ドライバ（ロウデコーダＲＤ＆ライトワード線ドライバＷＷＬ−Ｄｖ．（ｒｅｆ），ロウデコーダＲＤ＆リードワード線ドライバＲＷＬ−Ｄｖ．（ｒｅｆ））１４Ｂが配置され、他の１つには、シンカ（ライトワード線シンカＷＷＬ−ＳＮＫ（ｒｅｆ））１５Ｂが配置される。

ロウデコーダ＆ドライバ１４Ａ，１４Ｂは、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数のライトワード線のうちの１つを選択し、かつ、選択された１つのライトワード線に書き込み電流を供給する機能を有する。シンカ１５Ａ，１５Ｂは、書き込み動作時、例えば、選択された１つのライトワード線に供給された書き込み電流を吸収する機能を有する。

ロウデコーダ＆ドライバ１４Ａ，１４Ｂは、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数のリードワード線（ライトワード線と異なっていても、又は、一体化されていてもよい）のうちの１つを選択し、かつ、選択された１つのリードワード線を“Ｈ”にする機能を有する。

データセルアレイ１２及びダミーセルアレイ１３ＣからなるブロックのＸ方向（Hard-Axis方向）の２つの端部のうちの１つには、カラムデコーダ＆ドライバ／シンカ（カラムデコーダＣＤ＆ライトビット線ドライバ／シンカＷＢＬ−Ｄｖ．／ＳＮＫ）１６Ａが配置され、他の１つには、カラムデコーダ＆ドライバ／シンカ（カラムデコーダＣＤ＆ライトビット線ドライバ／シンカＷＢＬ−Ｄｖ．／ＳＮＫ，カラム選択スイッチＣＳＷ，カラムデコーダＣＤ）１７Ａが配置される。

レファレンスセルアレイ１３Ａ及びダミーセルアレイ１３ＢからなるブロックのＸ方向（Hard-Axis方向）の２つの端部のうちの１つには、カラムデコーダ＆ドライバ／シンカ（カラムデコーダＣＤ＆ライトビット線ドライバ／シンカＷＢＬ−Ｄｖ．／ＳＮＫ）１６Ｂが配置され、他の１つには、カラムデコーダ＆ドライバ／シンカ（カラムデコーダＣＤ＆ライトビット線ドライバ／シンカＷＢＬ−Ｄｖ．／ＳＮＫ，カラム選択スイッチＣＳＷ，カラムデコーダＣＤ）１７Ｂが配置される。

カラムデコーダ＆ドライバ／シンカ１６Ａ，１６Ｂ，１７Ａ，１７Ｂは、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数のライトビット線のうちの１つを選択し、かつ、選択された１つのライトビット線にライトデータに応じた向きを有する書き込み電流を流す機能を有する。カラム選択スイッチＣＳＷ及びカラムデコーダＣＤは、読み出し動作時、カラムアドレス信号により選択された読み出しビット線をセンスアンプ２０に電気的に接続する機能を有する。

アドレスレシーバ１８は、アドレス信号を受け、例えば、ロウアドレス信号をロウデコーダ＆ドライバ１４Ａ，１４Ｂに転送し、カラムアドレス信号をカラムデコーダ＆ドライバ／シンカ１６Ａ，１６Ｂ，１７Ａ，１７Ｂに転送する。データ入力レシーバ１９は、ライトデータを、カラムデコーダ＆ドライバ／シンカ１６Ａ，１６Ｂ，１７Ａ，１７Ｂに転送する。データ出力ドライバ２１は、センスアンプ２０で検出された読み出しデータを磁気ランダムアクセスメモリ１１の外部へ出力する。

制御回路２２は、／ＣＥ（Chip Enable）信号、／ＷＥ（Write Enable）信号及び／ＯＥ（Output Enable）信号を受け、磁気ランダムアクセスメモリ１１の動作を制御する。例えば、制御回路２２は、書き込み動作時、ライト信号ＷＲＩＴＥを、ロウデコーダ＆ドライバ１４Ａ，１４Ｂ及びカラムデコーダ＆ドライバ／シンカ１６Ａ，１６Ｂ，１７Ａ，１７Ｂに与える。

図２は、図１のメモリセルアレイ及びその周辺部を具体的に示している。

本例では、ライトビット線ＷＢＬとリードビット線ＲＢＬをそれぞれ独立に設けるデバイス構造を前提とする。この構造によれば、読み出し時にリードビット線ＲＢＬを充電すれば足りるため、例えば、ライトビット線ＷＢＬに接続されるドライバ／シンカやスイッチ素子などに起因する負荷容量を考慮する必要がなくなり、高速読み出しに貢献できる。

通常、リード選択スイッチＳＷの一端は、共通ソース線に接続され、他端は、ＭＴＪ素子を経由してライト／リードビット線に接続される。しかし、本例では、高速読み出しを実現するために、リード選択スイッチＳＷの一端をリードビット線ＲＢＬに接続し、他端をＭＴＪ素子を経由してライトビット線ＷＢＬに接続する。

この場合、共通ソース線がなくなり、その代わりに、リードビット線ＲＢＬがカラムごとに個別に設けられるため、セルサイズの増加が懸念される。しかし、実際、セルサイズは、ＭＴＪ素子などの他の要素により大きく影響を受けるため、リードビット線ＲＢＬによるセルサイズの増加は限定的と考えられる。

データセルアレイ１２は、複数のデータセルＤＡＴＡ−ＣＥＬＬから構成される。データセルＤＡＴＡ−ＣＥＬＬは、１Ｔｒ−１ＭＴＪタイプメモリセルであり、１つのリード選択スイッチＳＷと１つのＭＴＪ素子ＭＴＪとから構成される。データセルＤＡＴＡ−ＣＥＬＬには、例えば、通常動作時にチップ内に入力されるデータが記憶される。

レファレンスセルアレイ１３Ａは、複数のレファレンスセルＲＥＦ−ＣＥＬＬから構成される。レファレンスセルＲＥＦ−ＣＥＬＬも、データセルと同様に、１Ｔｒ−１ＭＴＪタイプメモリセルであり、１つのリード選択スイッチＳＷと１つのＭＴＪ素子ＭＴＪとから構成される。レファレンスセルＲＥＦ−ＣＥＬＬには、バイアス電流／電位又はレファレンス電流／電位を生成するためのデータが記憶される。

ダミーセルアレイ１３Ｂ，１３Ｃは、複数のダミーセルＤＵＭＭＹ−ＣＥＬＬから構成される。ダミーセルＤＵＭＭＹ−ＣＥＬＬも、１Ｔｒ−１ＭＴＪタイプメモリセルであり、１つのリード選択スイッチＳＷと１つのＭＴＪ素子ＭＴＪとから構成される。しかし、ダミーセルＤＵＭＭＹ−ＣＥＬＬは、メモリセルとして使用しないため、リード選択スイッチＳＷとＭＴＪ素子ＭＴＪとが物理的に切断されている。

データセルＤＡＴＡ−ＣＥＬＬ及びレファレンスセルＲＥＦ−ＣＥＬＬは、例えば、図３に示すようなデバイス構造を有する。

リード選択スイッチＳＷは、ＭＯＳトランジスタから構成され、このＭＯＳトランジスタのゲートは、リードワード線ＲＷＬとなる。ＭＯＳトランジスタのソース／ドレイン領域の一方は、コンタクトプラグ５１を介して、リードビット線ＲＢＬに接続される。また、ＭＯＳトランジスタのソース／ドレイン領域の他方は、コンタクトプラグ５２，５３及び導電層５４を介して、ＭＴＪ素子ＭＴＪの下面に接続される。ライトビット線ＷＢＬは、ＭＴＪ素子ＭＴＪの上面に接続される。ライトワード線ＷＷＬは、ＭＴＪ素子ＭＴＪの下部に配置される。

これに対し、ダミーセルＤＵＭＭＹ−ＣＥＬＬは、例えば、図４に示すようなデバイス構造を有する。

ダミーセルＤＵＭＭＹ−ＣＥＬＬがデータセルＤＡＴＡ−ＣＥＬＬ及びレファレンスセルＲＥＦ−ＣＥＬＬと異なる点は、コンタクトプラグ５３（図３）が存在しない点のみであり、その他の点は、同じである。コンタクトプラグ５３（図３）が存在しないため、ダミーセルＤＵＭＭＹ−ＣＥＬＬでは、リード選択スイッチＳＷとＭＴＪ素子ＭＴＪとが物理的に切断されている。

リード選択スイッチＳＷとＭＴＪ素子ＭＴＪとが物理的に切断されていると、リードワード線ＲＷＬにバイアス電位を与えても、ダミーセルＤＵＭＭＹ−ＣＥＬＬのＭＴＪ素子ＭＴＪに電流が流れることはない。

リードワード線ＲＷＬにバイアス電位を与えても、ダミーセルＤＵＭＭＹ−ＣＥＬＬのＭＴＪ素子ＭＴＪに電流を流さないようにするには、上記の例（図４）の他に、例えば、図３のデバイス構造において、リードプラグ５１を省略する構造、コンタクトプラグ５２を省略する構造、ＭＴＪ素子ＭＴＪを省略する構造、これらの組み合せなどを採用することが考えられる。

リードワード線ＲＷＬ（ｉ）は、リードワード線ドライバ３２からＹ方向に向かって延びている。リードワード線ＲＷＬ（ｉ）は、データセルＤＡＴＡ−ＣＥＬＬのリード選択スイッチＳＷに接続される。ライトワード線ＷＷＬ（ｉ）は、ライトワード線ドライバ３３からＹ方向に向かってライトワード線シンカ３４まで延びている。ライトワード線ＷＷＬ（ｉ）は、データセルＤＡＴＡ−ＣＥＬＬのＭＴＪ素子ＭＴＪの近傍を通過する。

リードワード線ＲＷＬ（ｒｅｆ）は、リードワード線ドライバ４０からＹ方向に向かって延びている。リードワード線ＲＷＬ（ｒｅｆ）は、レファレンスセルＲＥＦ−ＣＥＬＬのリード選択スイッチＳＷに接続される。ライトワード線ＷＷＬ（ｒｅｆ）は、ライトワード線ドライバ３９からＹ方向に向かってライトワード線シンカ４１まで延びている。ライトワード線ＷＷＬ（ｒｅｆ）は、レファレンスセルＲＥＦ−ＣＥＬＬのＭＴＪ素子ＭＴＪの近傍を通過する。

データセルＤＡＴＡ−ＣＥＬＬとレファレンスセルＲＥＦ−ＣＥＬＬとは、同一のメモリセルアレイ内に配置されるが、データセルＤＡＴＡ−ＣＥＬＬに繋がるリードワード線ＲＷＬ（ｉ）とレファレンスセルＲＥＦ−ＣＥＬＬに繋がるリードワード線ＲＷＬ（ｒｅｆ）とは、独立に設けられる。

このため、例えば、選択されたリードワード線ＲＷＬ（ｉ）にバイアス電位を与えてデータを読み出す前に、予め、リードワード線ＲＷＬ（ｒｅｆ）にバイアス電位を与え、読み出し動作に必要なバイアス電流／電位及びレファレンス電流／電位を生成しておくことができる。つまり、読み出し時に、読み出し動作に必要な条件を直ちに満たすことで、読み出し速度の向上を実現できる。

なお、物理的にも、電気的にも、メモリセルアレイの規則性を崩さないために、リードワード線ＲＷＬ（ｉ），ＲＷＬ（ｒｅｆ）には、それぞれ、ダミーセルＤＵＭＭＹ−ＣＥＬＬが接続されているが、ダミーセルＤＵＭＭＹ−ＣＥＬＬのリード選択スイッチＳＷとＭＴＪ素子ＭＴＪとは切断されているため、例えば、メインデータの読み出しの期間、継続して、リードワード線ＲＷＬ（ｒｅｆ）にバイアス電位を与えていても、問題なく、通常の読み出し動作を行うことができる。

ライトビット線ＷＢＬ（ｊ）は、ライトビット線ドライバ／シンカ３６，３７の間に配置され、Ｘ方向に延びている。ライトビット線ＷＢＬ（ｊ）は、データセルＤＡＴＡ−ＣＥＬＬのＭＴＪ素子ＭＴＪの近傍を通過する。リードビット線ＲＢＬ（ｊ）は、メモリセルアレイ上においてＸ方向に延びている。リードビット線ＲＢＬ（ｊ）の一端は、カラム選択スイッチＣＳＷを経由して、読み出し回路２０に接続される。リードビット線ＲＢＬ（ｊ）は、データセルＤＡＴＡ−ＣＥＬＬに接続される。

ライトビット線ＷＢＬ（ｃ），ＷＢＬ（ｌ）は、ライトビット線ドライバ／シンカ４３，４４の間に配置され、Ｘ方向に延びている。ライトビット線ＷＢＬ（ｃ），ＷＢＬ（ｌ）は、レファレンスセルＲＥＦ−ＣＥＬＬのＭＴＪ素子ＭＴＪの近傍を通過する。リードビット線ＲＢＬ（ｃ），ＲＢＬ（ｌ）は、メモリセルアレイ上においてＸ方向に延びている。リードビット線ＲＢＬ（ｃ），ＲＢＬ（ｌ）の一端は、カラム選択スイッチＣＳＷを経由して、読み出し回路２０に接続される。リードビット線ＲＢＬ（ｃ），ＲＢＬ（ｌ）は、レファレンスセルＲＥＦ−ＣＥＬＬに接続される。

リードビット線ＲＢＬ（ｉ）に繋がるカラム選択スイッチＣＳＷのオン／オフは、カラムデコーダ３５の出力信号により制御されるが、リードビット線ＲＢＬ（ｃ），ＲＢＬ（ｌ）に繋がるカラム選択スイッチＣＳＷのオン／オフは、読み出し時に“Ｈ”となる読み出し信号ＲＥＡＤにより制御される。つまり、読み出し信号ＲＥＡＤが“Ｈ”になると、直ちに、レファレンスセルＲＥＦ−ＣＥＬＬのデータに基づいて、バイアス電流／電位及びレファレンス電流／電位が生成される。

なお、リードビット線ＲＢＬ（ｊ），ＲＢＬ（ｃ），ＲＢＬ（ｌ）には、それぞれ、ダミーセルＤＵＭＭＹ−ＣＥＬＬが接続されるが、ダミーセルＤＵＭＭＹ−ＣＥＬＬのリード選択スイッチＳＷとＭＴＪ素子ＭＴＪとは切断されているため、例えば、リードワード線ＲＷＬ（ｉ）にバイアス電位を与えて、通常通り、読み出し動作を行うことができる。

図５は、読み出し回路の第１例を示している。

本例では、説明を分かり易くするため、書き込み回路、例えば、ライトワード線ドライバ／シンカ、ライトワード線、ライトビット線ドライバ／シンカの一部については、省略している。

読み出し回路２０は、センスアンプ４６、オペアンプ４５、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１を含んでいる。

オペアンプ４５は、ノードａの電位がＶＢＩＡＳに等しくなるようなバイアス電位（クランプ電位）を生成し、これをＮチャネルＭＯＳトランジスタＮ１のゲートに与える。このバイアス電位は、リードビット線ＲＢＬ（ｃ）に繋がるレファレンスセルの状態により決定される。

ＰチャネルＭＯＳトランジスタＰ１は、カレントミラー回路を構成し、リードビット線ＲＢＬ（ｌ）に繋がるレファレンスセルの状態により決まるバイアス電流を、データセルアレイ１２内のデータセルに与える。

読み出し時には、まず、カラムデコーダ＆ドライバ／シンカ１６Ａ，１６Ｂ内のＮチャネルＭＯＳトランジスタＴＮ３のゲートが“Ｈ”になり、全てのライトビット線ＷＢＬ（ｊ），ＷＢＬ（ｃ），ＷＢＬ（ｌ）が接地電位Ｖｓｓに設定される。

また、読み出し信号ＲＥＡＤが“Ｈ”になり、リードワード線ＲＷＬ（ｒｅｆ）が“Ｈ”になると、読み出し回路２０は、レファレンスセルアレイ１３Ａ内のレファレンスセルのデータに基づいて、バイアス電位／電流を生成する。

この後、リードワード線ＲＷＬ（ｉ）が“Ｈ”になり、かつ、例えば、カラムデコーダ（ｊ）の出力信号が“Ｈ”になると、リードビット線ＲＢＬ（ｊ）がカラム選択スイッチＣＳＷを経由して読み出し回路２０に電気的に接続される。

読み出し回路２０内のノードｂの電位は、データセルアレイ１２内の選択されたデータセルのデータに基づいて変化するため、この変化をセンスアンプ４６により検出すれば、データを読み出すことができる。

図６は、読み出し回路の第２例を示している。

本例の読み出し回路は、図５の読み出し回路の応用例である。本例では、図５の読み出し回路において、さらに、センスアンプ４６をオペアンプ４７から構成し、かつ、オペアンプ４７でデータ値を判断するために必要なレファレンス電位ＶＲＥＦを生成するレファレンスセルを設けている。

読み出し回路２０は、センスアンプ４６、オペアンプ４５、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１を含んでいる。レファレンス電位ＶＲＥＦを生成する必要があることから、読み出し回路２０を構成する素子の数は、図５の読み出し回路に必要な素子の数よりも多くなっている。

また、読み出し信号ＲＥＡＤが“Ｈ”になり、リードワード線ＲＷＬ（ｒｅｆ）が“Ｈ”になると、読み出し回路２０は、レファレンスセルアレイ１３Ａ内のレファレンスセルのデータに基づいて、バイアス電位／電流及びレファレンス電位ＶＲＥＦを生成する。

読み出し回路２０内のノードｂの電位は、データセルアレイ１２内の選択されたデータセルのデータに基づいて変化するため、センスアンプ４６を用いて、この変化後のノードｂの電位とレファレンス電位ＶＲＥＦとを比較すれば、読み出しデータの値を判定することができる。

図７は、読み出し回路の第３例を示している。

本例の読み出し回路は、図６の読み出し回路の変形例である。本例では、図６の読み出し回路において、バイアス電位／電流を生成する時期とレファレンス電位ＶＲＥＦを生成する時期とを異ならせたものである。

つまり、リードワード線ＲＷＬ（ｉ）に、データセルとレファレンスセルとが共通に接続されるように構成し、同一タイミングで、セルデータとレファレンスセルのデータとがセンスアンプ４７に入力されるようにしている。

読み出し回路２０が、センスアンプ４６、オペアンプ４５、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１を含んでいる点は、図６の読み出し回路と同じである。しかし、本例では、レファレンス電位ＶＲＥＦを生成するために必要なレファレンスセルαがリードワード線ＲＷＬ（ｉ）に接続され、レファレンスセルアレイ１３Ａ内の一部には、ダミーセルβが配置される。

この後、リードワード線ＲＷＬ（ｉ）が“Ｈ”になり、かつ、例えば、カラムデコーダ（ｊ）の出力信号が“Ｈ”になると、リードビット線ＲＢＬ（ｊ）がカラム選択スイッチＣＳＷを経由して読み出し回路２０に電気的に接続される。このため、データセルアレイ１２内の選択されたデータセルのデータがセンスアンプ４７内に入力される。

これと同時に、レファレンスセルαにより生成されたレファレンス電位ＶＲＥＦがセンスアンプ４７内に入力されるため、センスアンプ４７は、読み出しデータの値を判定することができる。

図８は、データセル側ロウデコーダ＆ドライバとシンカの第１例を示している。

本例では、１ロウ分のロウデコーダ＆ドライバ１４Ａとシンカ１５Ａの回路例について説明する。

ロウデコーダ＆ドライバ１４Ａは、ロウデコーダ３１、リードワード線ドライバ３２及びライトワード線ドライバ３３を含んでいる。

ロウデコーダ３１は、ロウアドレス信号が入力されるＮＡＮＤゲート回路ＮＤ１とインバータＩ１とから構成される。ＮＡＮＤゲート回路ＮＤ１には、ロウごとに異なるロウアドレス信号が入力され、ロウアドレス信号の全てのビットが“Ｈ”のとき、ロウデコーダ３１の出力信号は、“Ｈ”となる。

リードワード線ドライバ３２は、ロウデコーダ３１の出力信号とロウデコーダイネーブル信号ＲＤＥＮとが入力されるＮＡＮＤゲート回路ＮＤ３とインバータＩ２とから構成される。ロウデコーダイネーブル信号ＲＤＥＮは、読み出し信号ＲＥＡＤが“Ｈ”になってから一定時間が経過した後に“Ｈ”となる信号である。

例えば、ロウデコーダイネーブル信号ＲＤＥＮは、読み出し信号ＲＥＡＤが“Ｈ”になり、かつ、ロウアドレス信号が確定した後に“Ｈ”となる。

ライトワード線ドライバ３３は、ロウデコーダ３１の出力信号と書き込み信号ＷＲＩＴＥとが入力されるＮＡＮＤゲート回路ＮＤ２と、このＮＡＮＤゲート回路ＮＤ２の出力信号を受けるＰチャネルＭＯＳトランジスタＴＰ１とから構成される。書き込み信号ＷＲＩＴＥは、書き込み時に“Ｈ”となる信号である。

シンカ３４は、ゲートに書き込み信号ＷＲＩＴＥが入力されるＮチャネルＭＯＳトランジスタＴＮ１から構成される。

図９は、データセル側ロウデコーダ＆ドライバとシンカの第２例を示している。

本例は、図８の回路例と比べると、ライトワード線ドライバ３３の構成のみが異なり、その他の構成については、図８の回路例と同じである。

ライトワード線ドライバ３３において、電源端子ＶｄｄとＰチャネルＭＯＳトランジスタＴＰ１との間には、ゲートにＶＰＬＯＡＤが入力されるＰチャネルＭＯＳトランジスタＴＰ１’が接続される。

本例によれば、ＰチャネルＭＯＳトランジスタＴＰ１’を定電流源として使用することにより、電源電位Ｖｄｄの変動による書き込み電流の変動、即ち、書き込み電流の電源電位依存性をなくすことができる。

また、磁化反転の起こり易さは、温度に依存するため、誤動作を生じないように、ＶＰＬＯＡＤ電位の値も温度に依存させる。

これを実現する回路としては、例えば、特願２００３−１２１６３３号に記載される。また、この文献は、書き込み電流（電流パルス）のパルス幅と温度との関係についても開示する。電流パルスの形状、印加タイミングなどについては、特願２００２−１４０４９９号に記載される。

図１０は、レファレンスセル側ロウデコーダ＆ドライバとシンカの第１例を示している。

本例では、１ロウ分のロウデコーダ＆ドライバ１４Ｂとシンカ１５Ｂの回路例について説明する。

ロウデコーダ＆ドライバ１４Ｂは、ロウデコーダ３８、ライトワード線ドライバ３９及びリードワード線ドライバ４０を含んでいる。

ロウデコーダ３８は、ロウアドレス信号が入力されるＮＡＮＤゲート回路ＮＤ４とインバータＩ３とから構成される。ＮＡＮＤゲート回路ＮＤ４には、ロウアドレス信号が入力され、ロウアドレス信号の全てのビットが“Ｈ”のとき、ロウデコーダ３８の出力信号は、“Ｈ”となる。

ライトワード線ドライバ３９は、ロウデコーダ３８の出力信号と書き込み信号ＷＲＩＴＥとが入力されるＮＡＮＤゲート回路ＮＤ５と、このＮＡＮＤゲート回路ＮＤ５の出力信号を受けるＰチャネルＭＯＳトランジスタＴＰ２とから構成される。書き込み信号ＷＲＩＴＥは、書き込み時に“Ｈ”となる信号である。

シンカ４１は、ゲートに書き込み信号ＷＲＩＴＥが入力されるＮチャネルＭＯＳトランジスタＴＮ２から構成される。

リードワード線ドライバ４０は、インバータＩ４，Ｉ５から構成される。また、リードワード線ドライバ４０には、読み出し信号ＲＥＡＤが入力される。

データセル側ロウデコーダ＆ドライバ（例えば、図８）では、リードワード線ドライバ３２には、ロウデコーダイネーブル信号ＲＤＥＮが入力される。つまり、読み出し時、読み出し信号ＲＥＡＤが“Ｈ”になり、直ちに、レファレンスセルのデータが読み出され、この後、ロウアドレス信号が確定し、ロウデコーダイネーブル信号ＲＤＥＮが“Ｈ”になると、データセルのデータが読み出される。

図１１は、レファレンスセル側ロウデコーダ＆ドライバとシンカの第２例を示している。

本例は、図１０の回路例と比べると、ライトワード線ドライバ３９の構成のみが異なり、その他の構成については、図１０の回路例と同じである。

ライトワード線ドライバ３９において、電源端子ＶｄｄとＰチャネルＭＯＳトランジスタＴＰ２との間には、ゲートにＶＰＬＯＡＤが入力されるＰチャネルＭＯＳトランジスタＴＰ２’が接続される。

本例によれば、ＰチャネルＭＯＳトランジスタＴＰ２’を定電流源として使用することにより、電源電位Ｖｄｄの変動による書き込み電流の変動、即ち、書き込み電流の電源電位依存性をなくすことができる。

図１２は、データセル側カラムデコーダ＆ドライバ／シンカの第１例を示している。

本例では、１カラム分のカラムデコーダ＆ドライバ／シンカ１６Ａ，１７Ａの回路例について説明する。

カラムデコーダ＆ドライバ／シンカ１６Ａは、カラムデコーダ３５及びライトビット線ドライバ／シンカ３６を含んでいる。

カラムデコーダ３５は、カラムアドレス信号が入力されるＮＡＮＤゲート回路ＮＤ６とインバータＩ６とから構成される。ＮＡＮＤゲート回路ＮＤ６には、カラムごとに異なるカラムアドレス信号が入力され、カラムアドレス信号の全てのビットが“Ｈ”のとき、カラムデコーダ３５の出力信号は、“Ｈ”となる。

ライトビット線ドライバ／シンカ３６は、カラムデコーダ３５の出力信号、書き込み信号ＷＲＩＴＥ及びデータＤＡＴＡがそれぞれ入力されるＮＡＮＤゲート回路ＮＤ７と、データＤＡＴＡ及び読み出し信号ＲＥＡＤの反転信号ｂＲＥＡＤが入力されるＮＡＮＤゲート回路ＮＤ８と、インバータＩ７と、ゲートにＮＡＮＤゲート回路ＮＤ７の出力信号が与えられるＰチャネルＭＯＳトランジスタＴＰ３と、ゲートにＮＡＮＤゲート回路ＮＤ８の出力信号が与えられるＮチャネルＭＯＳトランジスタＴＮ３とから構成される。

カラムデコーダ＆ドライバ／シンカ１７Ａは、カラムデコーダ３５及びライトビット線ドライバ／シンカ３７を含んでいる。

カラムデコーダ３５は、カラムアドレス信号が入力されるＮＡＮＤゲート回路ＮＤ９とインバータＩ８とから構成される。ＮＡＮＤゲート回路ＮＤ９には、カラムごとに異なるカラムアドレス信号が入力され、カラムアドレス信号の全てのビットが“Ｈ”のとき、カラムデコーダ３５の出力信号は、“Ｈ”となる。

ライトビット線ドライバ／シンカ３７は、カラムデコーダ３５の出力信号、書き込み信号ＷＲＩＴＥ及びデータＤＡＴＡの反転信号ｂＤＡＴＡがそれぞれ入力されるＮＡＮＤゲート回路ＮＤ１０と、ゲートにＮＡＮＤゲート回路ＮＤ１０の出力信号が与えられるＰチャネルＭＯＳトランジスタＴＰ４と、ゲートにデータＤＡＴＡが与えられるＮチャネルＭＯＳトランジスタＴＮ４とから構成される。

このような構成のカラムデコーダ＆ドライバ／シンカ１６Ａ，１７Ａによれば、例えば、書き込み信号ＷＲＩＴＥが“Ｈ”になり、この後、カラムアドレス信号が確定すると、選択されたカラムでは、カラムデコーダ３５の出力信号が“Ｈ”になる。

そして、ライトデータが“１”（＝“Ｈ”）のときは、ＭＯＳトランジスタＴＰ３，ＴＮ４がオンとなり、ＭＯＳトランジスタＴＰ４，ＴＮ３がオフとなるため、書き込み電流は、カラムデコーダ＆ドライバ／シンカ１６Ａからカラムデコーダ＆ドライバ／シンカ１７Ａに向かって流れることになる。

また、ライトデータが“０”（＝“Ｌ”）のときは、ＭＯＳトランジスタＴＰ４，ＴＮ３がオンとなり、ＭＯＳトランジスタＴＰ３，ＴＮ４がオフとなるため、書き込み電流は、カラムデコーダ＆ドライバ／シンカ１７Ａからカラムデコーダ＆ドライバ／シンカ１６Ａに向かって流れることになる。

なお、読み出し時には、読み出し信号ＲＥＡＤが“Ｈ”になるため、ＮＡＮＤゲート回路ＮＤ８の出力信号が“Ｈ”になり、ＮチャネルＭＯＳトランジスタＴＮ３のみがオンとなる。つまり、図５、図６及び図７に示すような状態になる。

図１３は、データセル側カラムデコーダ＆ドライバ／シンカの第２例を示している。

本例は、図１２の回路例と比べると、ライトビット線ドライバ／シンカ３６，３７の構成のみが異なり、その他の構成については、図１２の回路例と同じである。

ライトビット線ドライバ／シンカ３６において、電源端子ＶｄｄとＰチャネルＭＯＳトランジスタＴＰ３との間には、ゲートにＶＰＬＯＡＤが入力されるＰチャネルＭＯＳトランジスタＴＰ３’が接続される。また、ライトビット線ドライバ／シンカ３７において、電源端子ＶｄｄとＰチャネルＭＯＳトランジスタＴＰ４との間には、ゲートにＶＰＬＯＡＤが入力されるＰチャネルＭＯＳトランジスタＴＰ４’が接続される。

本例によれば、ＰチャネルＭＯＳトランジスタＴＰ３’，ＴＰ４’を定電流源として使用することにより、電源電位Ｖｄｄの変動による書き込み電流の変動、即ち、書き込み電流の電源電位依存性をなくすことができる。

これを実現する回路としては、例えば、特願２００３−１２１６３３号に記載される。また、この文献は、書き込み電流（電流パルス）のパルス幅と温度との関係についても開示する。電流パルスの形状、印加タイミングなどについては、特願２００２−１４０４９９号に記載される。また、アステロイド曲線のシフトに対応して、特願２００２−１７９９１４号に記載された方法を採用できる。

図１４は、レファレンスセル側カラムデコーダ＆ドライバ／シンカの第１例を示している。

本例では、１カラム分のカラムデコーダ＆ドライバ／シンカ１６Ｂ，１７Ｂの回路例について説明する。

カラムデコーダ＆ドライバ／シンカ１６Ｂは、カラムデコーダ４２及びライトビット線ドライバ／シンカ４３を含んでいる。

カラムデコーダ４２は、カラムアドレス信号が入力されるＮＡＮＤゲート回路ＮＤ６とインバータＩ６とから構成される。ＮＡＮＤゲート回路ＮＤ６には、カラムごとに異なるカラムアドレス信号が入力され、カラムアドレス信号の全てのビットが“Ｈ”のとき、カラムデコーダ４２の出力信号は、“Ｈ”となる。

ライトビット線ドライバ／シンカ４３は、カラムデコーダ４２の出力信号、書き込み信号ＷＲＩＴＥ及びデータＤＡＴＡがそれぞれ入力されるＮＡＮＤゲート回路ＮＤ７と、データＤＡＴＡ及び読み出し信号ＲＥＡＤの反転信号ｂＲＥＡＤが入力されるＮＡＮＤゲート回路ＮＤ８と、インバータＩ７と、ゲートにＮＡＮＤゲート回路ＮＤ７の出力信号が与えられるＰチャネルＭＯＳトランジスタＴＰ３と、ゲートにＮＡＮＤゲート回路ＮＤ８の出力信号が与えられるＮチャネルＭＯＳトランジスタＴＮ３とから構成される。

カラムデコーダ＆ドライバ／シンカ１７Ｂは、カラムデコーダ４２及びライトビット線ドライバ／シンカ４４を含んでいる。

カラムデコーダ４２は、カラムアドレス信号が入力されるＮＡＮＤゲート回路ＮＤ９とインバータＩ８とから構成される。ＮＡＮＤゲート回路ＮＤ９には、カラムごとに異なるカラムアドレス信号が入力され、カラムアドレス信号の全てのビットが“Ｈ”のとき、カラムデコーダ４２の出力信号は、“Ｈ”となる。

ライトビット線ドライバ／シンカ４４は、カラムデコーダ４２の出力信号、書き込み信号ＷＲＩＴＥ及びデータＤＡＴＡの反転信号ｂＤＡＴＡがそれぞれ入力されるＮＡＮＤゲート回路ＮＤ１０と、ゲートにＮＡＮＤゲート回路ＮＤ１０の出力信号が与えられるＰチャネルＭＯＳトランジスタＴＰ４と、ゲートにデータＤＡＴＡが与えられるＮチャネルＭＯＳトランジスタＴＮ４とから構成される。

このような構成のカラムデコーダ＆ドライバ／シンカ１６Ｂ，１７Ｂによれば、例えば、書き込み信号ＷＲＩＴＥが“Ｈ”になり、この後、カラムアドレス信号が確定すると、選択されたカラムでは、カラムデコーダ３５の出力信号が“Ｈ”になる。

そして、ライトデータが“１”（＝“Ｈ”）のときは、ＭＯＳトランジスタＴＰ３，ＴＮ４がオンとなり、ＭＯＳトランジスタＴＰ４，ＴＮ３がオフとなるため、書き込み電流は、カラムデコーダ＆ドライバ／シンカ１６Ｂからカラムデコーダ＆ドライバ／シンカ１７Ｂに向かって流れることになる。

また、ライトデータが“０”（＝“Ｌ”）のときは、ＭＯＳトランジスタＴＰ４，ＴＮ３がオンとなり、ＭＯＳトランジスタＴＰ３，ＴＮ４がオフとなるため、書き込み電流は、カラムデコーダ＆ドライバ／シンカ１７Ｂからカラムデコーダ＆ドライバ／シンカ１６Ｂに向かって流れることになる。

図１５は、レファレンスセル側カラムデコーダ＆ドライバ／シンカの第２例を示している。

本例は、図１４の回路例と比べると、ライトビット線ドライバ／シンカ４３，４４の構成のみが異なり、その他の構成については、図１４の回路例と同じである。

ライトビット線ドライバ／シンカ４３において、電源端子ＶｄｄとＰチャネルＭＯＳトランジスタＴＰ３との間には、ゲートにＶＰＬＯＡＤが入力されるＰチャネルＭＯＳトランジスタＴＰ３’が接続される。また、ライトビット線ドライバ／シンカ４４において、電源端子ＶｄｄとＰチャネルＭＯＳトランジスタＴＰ４との間には、ゲートにＶＰＬＯＡＤが入力されるＰチャネルＭＯＳトランジスタＴＰ４’が接続される。

２．第２実施の形態
図１６は、本発明の第２実施の形態に関わる磁気ランダムアクセスメモリを示している。

第２実施の形態の磁気ランダムアクセスメモリは、読み出し回路２０が、カラムデコーダ＆ドライバ／シンカ１７Ａ，１７Ｂ側ではなく、ロウデコーダ＆ドライバ１４Ａ，１４Ｂ側に接続されている点に特徴を有する。

磁気ランダムアクセスメモリ（ＭＲＡＭ）１１は、第１実施の形態と同様に、例えば、それ自体で１つのメモリチップを構成していてもよいし、また、複数の機能ブロックからなるシステムＬＳＩ内の１つのブロックであってもよい。

メモリセルアレイは、データセルアレイ１２、レファレンスセルアレイ１３Ａ及びダミーセルアレイ１３Ｂ，１３Ｃから構成される。これらセルアレイの構成については、第１実施の形態で詳細に説明したため、ここでは、省略する。

データセルアレイ１２及びダミーセルアレイ１３ＢからなるブロックのＹ方向（Easy-Axis方向）の２つの端部のうちの１つには、ロウデコーダ＆ドライバ（ロウデコーダＲＤ＆ライトワード線ドライバＷＷＬ−Ｄｖ．，ロウ選択スイッチＲＳＷ）１４Ａが配置され、他の１つには、シンカ（ライトワード線シンカＷＷＬ−ＳＮＫ）１５Ａが配置される。

レファレンスセルアレイ１３Ａ及びダミーセルアレイ１３ＣからなるブロックのＹ方向（Easy-Axis方向）の２つの端部のうちの１つには、ロウデコーダ＆ドライバ（ロウデコーダＲＤ＆ライトワード線ドライバＷＷＬ−Ｄｖ．（ｒｅｆ），ロウ選択スイッチＲＳＷ）１４Ｂが配置され、他の１つには、シンカ（ライトワード線シンカＷＷＬ−ＳＮＫ（ｒｅｆ））１５Ｂが配置される。

ロウ選択スイッチＲＳＷは、読み出し動作時、ロウアドレス信号により選択された読み出しビット線をセンスアンプ２０に電気的に接続する機能を有する。

データセルアレイ１２及びダミーセルアレイ１３ＣからなるブロックのＸ方向（Hard-Axis方向）の２つの端部のうちの１つには、カラムデコーダ＆ドライバ／シンカ（カラムデコーダＣＤ＆ライトビット線ドライバ／シンカＷＢＬ−Ｄｖ．／ＳＮＫ）１６Ａが配置され、他の１つには、カラムデコーダ＆ドライバ／シンカ（カラムデコーダＣＤ＆ライトビット線ドライバ／シンカＷＢＬ−Ｄｖ．／ＳＮＫ，リードワード線ドライバＲＷＬ−Ｄｖ．）１７Ａが配置される。

レファレンスセルアレイ１３Ａ及びダミーセルアレイ１３ＢからなるブロックのＸ方向（Hard-Axis方向）の２つの端部のうちの１つには、カラムデコーダ＆ドライバ／シンカ（カラムデコーダＣＤ＆ライトビット線ドライバ／シンカＷＢＬ−Ｄｖ．／ＳＮＫ）１６Ｂが配置され、他の１つには、カラムデコーダ＆ドライバ／シンカ（カラムデコーダＣＤ＆ライトビット線ドライバ／シンカＷＢＬ−Ｄｖ．／ＳＮＫ，リードワード線ドライバＲＷＬ−Ｄｖ．（ｒｅｆ））１７Ｂが配置される。

カラムデコーダ＆ドライバ／シンカ１６Ａ，１６Ｂ，１７Ａ，１７Ｂは、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数のライトビット線のうちの１つを選択し、かつ、選択された１つのライトビット線にライトデータに応じた向きを有する書き込み電流を流す機能を有する。

カラムデコーダ＆ドライバ／シンカ１７Ａ，１７Ｂは、読み出し動作時、例えば、カラムアドレス信号に基づいて、複数のリードワード線（ライトビット線と異なっていても、又は、一体化されていてもよい）のうちの１つを選択し、かつ、選択された１つのリードワード線を“Ｈ”にする機能を有する。

図１７は、図１６のメモリセルアレイ及びその周辺部を具体的に示している。

データセルアレイ１２、レファレンスセルアレイ１３Ａ及びダミーセルアレイ１３Ｂ，１３Ｃの回路構造及びデバイス構造については、既に説明した第１実施の形態と同じであるため、ここでは、その説明を省略する。

本例では、リードワード線ＲＷＬ（ｊ）は、リードワード線ドライバ３２からＸ方向に向かって延びている。つまり、リードワード線ＲＷＬ（ｊ）は、ライトビット線ＷＢＬ（ｊ）に対して平行に配置される。リードワード線ＲＷＬ（ｊ）は、データセルＤＡＴＡ−ＣＥＬＬのリード選択スイッチＳＷに接続される。

ライトビット線ＷＢＬ（ｊ）は、ライトビット線ドライバ／シンカ３６，３７の間に配置され、Ｘ方向に延びている。ライトビット線ＷＢＬ（ｊ）は、データセルＤＡＴＡ−ＣＥＬＬのＭＴＪ素子ＭＴＪの近傍を通過する。

リードワード線ＲＷＬ（ｒｅｆ）は、リードワード線ドライバ４０からＸ方向に向かって延びている。つまり、リードワード線ＲＷＬ（ｒｅｆ）は、ライトビット線ＷＢＬ（ｒｅｆ）に対して平行に配置される。リードワード線ＲＷＬ（ｒｅｆ）は、データセルＤＡＴＡ−ＣＥＬＬのリード選択スイッチＳＷに接続される。

ライトビット線ＷＢＬ（ｒｅｆ）は、ライトビット線ドライバ／シンカ４３，４４の間に配置され、Ｘ方向に延びている。ライトビット線ＷＢＬ（ｒｅｆ）は、レファレンスセルＲＥＦ−ＣＥＬＬのＭＴＪ素子ＭＴＪの近傍を通過する。

ライトワード線ＷＷＬ（ｉ）は、ライトワード線ドライバ３３からＹ方向に向かってライトワード線シンカ３４まで延びている。ライトワード線ＷＷＬ（ｉ）は、データセルＤＡＴＡ−ＣＥＬＬのＭＴＪ素子ＭＴＪの近傍を通過する。

リードビット線ＲＢＬ（ｉ）は、メモリセルアレイ上においてＹ方向に延びている。リードビット線ＲＢＬ（ｉ）の一端は、ロウ選択スイッチＲＳＷを経由して、読み出し回路２０に接続される。リードビット線ＲＢＬ（ｉ）は、データセルＤＡＴＡ−ＣＥＬＬに接続される。

ライトワード線ＷＷＬ（ｃ），ＷＷＬ（ｌ）は、ライトワード線ドライバ３９からＹ方向に向かってライトワード線シンカ４１まで延びている。ライトワード線ＷＷＬＷＷＬ（ｃ），ＷＷＬ（ｌ）は、レファレンスセルＲＥＦ−ＣＥＬＬのＭＴＪ素子ＭＴＪの近傍を通過する。

リードビット線ＲＢＬ（ｃ），ＲＢＬ（ｌ）は、メモリセルアレイ上においてＹ方向に延びている。リードビット線ＲＢＬ（ｃ），ＲＢＬ（ｌ）の一端は、ロウ選択スイッチＲＳＷを経由して、読み出し回路２０に接続される。リードビット線ＲＢＬ（ｃ），ＲＢＬ（ｌ）は、レファレンスセルＲＥＦ−ＣＥＬＬに接続される。

リードビット線ＲＢＬ（ｉ）に繋がるロウ選択スイッチＲＳＷのオン／オフは、ロウデコーダ３１の出力信号により制御されるが、リードビット線ＲＢＬ（ｃ），ＲＢＬ（ｌ）に繋がるロウ選択スイッチＲＳＷのオン／オフは、読み出し時に“Ｈ”となる読み出し信号ＲＥＡＤにより制御される。つまり、読み出し信号ＲＥＡＤが“Ｈ”になると、直ちに、レファレンスセルＲＥＦ−ＣＥＬＬのデータに基づいて、バイアス電流／電位及びレファレンス電流／電位が生成される。

なお、リードワード線ＲＷＬ（ｊ），ＲＷＬ（ｒｅｆ）及びリードビット線ＲＢＬ（ｉ），ＲＢＬ（ｃ），ＲＢＬ（ｌ）には、それぞれ、ダミーセルＤＵＭＭＹ−ＣＥＬＬが接続されるが、ダミーセルＤＵＭＭＹ−ＣＥＬＬのリード選択スイッチＳＷとＭＴＪ素子ＭＴＪとは切断されているため、例えば、リードワード線ＲＷＬ（ｉ）にバイアス電位を与えて、通常通り、読み出し動作を行うことができる。

読み出し回路２０としては、上述の第１実施の形態と同様に、例えば、図５、図６又は図７に示すような回路を使用することができる。

図１８は、データセル側ロウデコーダ＆ドライバとシンカの例を示している。

ロウデコーダ＆ドライバ１４Ａは、ロウデコーダ３１、ライトワード線ドライバ３３及びロウ選択スイッチＲＳＷを含んでいる。

ロウ選択スイッチＲＳＷは、ＮチャネルＭＯＳトランジスタから構成される。そのゲートには、ロウデコーダ３１の出力信号が入力される。ロウ選択スイッチＲＳＷは、リードビット線ＲＢＬ（１）と読み出し回路との間に接続される。

なお、ライトワード線ドライバ３３については、例えば、図９に示すように、定電流源としてのＰチャネルＭＯＳトランジスタＴＰ１’を追加してもよい。

図１９は、レファレンスセル側ロウデコーダ＆ドライバとシンカの例を示している。

ロウデコーダ＆ドライバ１４Ｂは、ロウデコーダ３８、ライトワード線ドライバ３９及びロウ選択スイッチＲＳＷを含んでいる。

ロウ選択スイッチＲＳＷは、ＮチャネルＭＯＳトランジスタから構成される。そのゲートには、読み出し信号ＲＥＡＤが入力される。ロウ選択スイッチＲＳＷは、リードビット線ＲＢＬ（ｒｅｆ）と読み出し回路との間に接続される。

なお、ライトワード線ドライバ３９については、例えば、図１１に示すように、定電流源としてのＰチャネルＭＯＳトランジスタＴＰ２’を追加してもよい。

図２０は、データセル側カラムデコーダ＆ドライバ／シンカの例を示している。

カラムデコーダ＆ドライバ／シンカ１７Ａは、カラムデコーダ３５、ライトビット線ドライバ／シンカ３７及びリードワード線ドライバ３２を含んでいる。

リードワード線ドライバ３２は、カラムデコーダ３５の出力信号とカラムデコーダイネーブル信号ＣＤＥＮとが入力されるＮＡＮＤゲート回路ＮＤ３とインバータＩ２とから構成される。カラムデコーダイネーブル信号ＣＤＥＮは、読み出し信号ＲＥＡＤが“Ｈ”になってから一定時間が経過した後に“Ｈ”となる信号である。

例えば、カラムデコーダイネーブル信号ＣＤＥＮは、読み出し信号ＲＥＡＤが“Ｈ”になり、かつ、カラムアドレス信号が確定した後に“Ｈ”となる。

また、ライトビット線ドライバ／シンカ３６，３７については、例えば、図１３に示すように、電源電位の値に依存しない定電流源としてのＰチャネルＭＯＳトランジスタＴＰ３’，ＴＰ４’を追加してもよい。

図２１は、レファレンスセル側カラムデコーダ＆ドライバ／シンカの例を示している。

カラムデコーダ＆ドライバ／シンカ１７Ｂは、カラムデコーダ４２、ライトビット線ドライバ／シンカ４４及びリードワード線ドライバ４０を含んでいる。

データセル側カラムデコーダ＆ドライバ／シンカ（例えば、図２０）では、リードワード線ドライバ３２には、カラムデコーダイネーブル信号ＣＤＥＮが入力される。つまり、読み出し時、読み出し信号ＲＥＡＤが“Ｈ”になり、直ちに、レファレンスセルのデータが読み出され、この後、カラムアドレス信号が確定し、カラムデコーダイネーブル信号ＣＤＥＮが“Ｈ”になると、データセルのデータが読み出される。

また、ライトビット線ドライバ／シンカ４３，４４については、例えば、図１５に示すように、電源電位の値に依存しない定電流源としてのＰチャネルＭＯＳトランジスタＴＰ３’，ＴＰ４’を追加してもよい。

３．第３実施の形態
図２２は、本発明の第３実施の形態に関わる磁気ランダムアクセスメモリを示している。

第３実施の形態の磁気ランダムアクセスメモリは、第１実施の形態の変形例に関わり、データセルＤＡＴＡ−ＣＥＬＬ、レファレンスセルＲＥＦ−ＣＥＬＬ及びダミーセルＤＵＭＭＹ−ＣＥＬＬ内のリード選択スイッチＳＷが、ＰチャネルＭＯＳトランジスタから構成され、かつ、カラム選択スイッチＣＳＷも、ＰチャネルＭＯＳトランジスタから構成される点に特徴を有する。

その他の点に関しては、上述の第１実施の形態に関わる磁気ランダムアクセスメモリと同じであるため、ここでは、その説明を省略する。

但し、リード選択スイッチＳＷ及びカラム選択スイッチＣＳＷをＰチャネルＭＯＳトランジスタから構成することにより、周辺回路であるロウデコーダ＆ドライバ１４Ａ，１４Ｂ及びカラムデコーダ＆ドライバ／シンカ１６Ａ，１６Ｂ，１７Ａ，１７Ｂの回路構造が異なってくるため、以下、それについて説明する。

図２３は、データセル側ロウデコーダ＆ドライバとシンカの例を示している。

この回路を図８の回路と比較すると、リードワード線ドライバ３２のみが異なり、その他については、同じである。

第３実施の形態では、リード選択スイッチＳＷ（図２２）は、ＰチャネルＭＯＳトランジスタから構成される。そこで、ロジック構成の矛盾をなくすため、リードワード線ドライバ３２は、ＮＡＮＤゲート回路ＮＤ３のみから構成される。

従って、読み出し信号ＲＥＡＤが“Ｈ”になった後、ロウアドレス信号が確定し、ロウデコーダイネーブル信号ＲＤＥＮが“Ｈ”になると、例えば、選択されたロウに属するリードワード線ＲＷＬ（１）のレベルは、“Ｌ”になる。

図２４は、レファレンスセル側ロウデコーダ＆ドライバとシンカの例を示している。

この回路を図１０の回路と比較すると、リードワード線ドライバ４０のみが異なり、その他については、同じである。

第３実施の形態では、リード選択スイッチＳＷ（図２２）は、ＰチャネルＭＯＳトランジスタから構成される。そこで、リードワード線ドライバ４０をインバータＩ４のみから構成する。

従って、読み出し信号ＲＥＡＤが“Ｈ”になると、直ちに、リードワード線ＲＷＬ（ｒｅｆ）のレベルは、“Ｌ”になる。

図２５は、データセル側カラムデコーダ＆ドライバ／シンカの第１例を示している。

ライトビット線ドライバ／シンカ３６は、カラムデコーダ３５の出力信号、書き込み信号ＷＲＩＴＥ及びデータＤＡＴＡがそれぞれ入力されるＮＡＮＤゲート回路ＮＤ７と、ＮＡＮＤゲート回路ＮＤ７の出力信号及び読み出し信号ＲＥＡＤの反転信号ｂＲＥＡＤがそれぞれ入力されるＮＡＮＤゲート回路ＮＤ７’と、ＮＡＮＤゲート回路ＮＤ７’の出力信号が入力されるインバータＩ７’と、ゲートにインバータＩ７’の出力信号が入力されるＰチャネルＭＯＳトランジスタＴＰ３と、ゲートにデータＤＡＴＡの反転信号ｂＤＡＴＡが入力されるＮチャネルＭＯＳトランジスタＴＮ３とから構成される。

カラムデコーダ＆ドライバ／シンカ１７Ａは、カラムデコーダ３５、ライトビット線ドライバ／シンカ３７及びカラム選択スイッチＣＳＷを含んでいる。

第３実施の形態では、カラム選択スイッチＣＳＷは、ＰチャネルＭＯＳトランジスタから構成される。そこで、このＰチャネルＭＯＳトランジスタのゲートには、カラムデコーダ３５内のＮＡＮＤゲート回路ＮＤ９の出力信号が与えられる。

読み出し時には、読み出し信号ＲＥＡＤが“Ｈ”になるため、ＮＡＮＤゲート回路ＮＤ７’の出力信号が“Ｈ”、インバータＩ７’の出力信号が“Ｌ”になり、ＰチャネルＭＯＳトランジスタＴＰ３のみがオンとなる。つまり、読み出し時には、ライトビット線ＷＢＬ（１）のレベルは、“Ｈ”に固定される。

図２６は、データセル側カラムデコーダ＆ドライバ／シンカの第２例を示している。

本例は、図２５の回路例と比べると、ライトビット線ドライバ／シンカ３６，３７の構成のみが異なり、その他の構成については、図２５の回路例と同じである。

ライトビット線ドライバ／シンカ３６において、接地端子ＶｓｓとＮチャネルＭＯＳトランジスタＴＮ３との間には、ゲートにＶＮＬＯＡＤが入力されるＮチャネルＭＯＳトランジスタＴＮ３’が接続される。また、ライトビット線ドライバ／シンカ３７において、接地端子ＶｓｓとＮチャネルＭＯＳトランジスタＴＮ４との間には、ゲートにＶＮＬＯＡＤが入力されるＮチャネルＭＯＳトランジスタＴＮ４’が接続される。

本例によれば、ＮチャネルＭＯＳトランジスタＴＮ３’，ＴＮ４’を定電流源として使用することにより、電源電位Ｖｄｄの変動による書き込み電流の変動、即ち、書き込み電流の電源電位依存性をなくすことができる。

図２７は、レファレンスセル側カラムデコーダ＆ドライバ／シンカの第１例を示している。

カラムデコーダ４２は、カラムアドレス信号が入力されるＮＡＮＤゲート回路ＮＤ６とインバータＩ６とから構成される。ＮＡＮＤゲート回路ＮＤ６には、カラムごとに異なるカラムアドレス信号が入力され、カラムアドレス信号の全てのビットが“Ｈ”のとき、カラムデコーダ３５の出力信号は、“Ｈ”となる。

ライトビット線ドライバ／シンカ４３は、カラムデコーダ４２の出力信号、書き込み信号ＷＲＩＴＥ及びデータＤＡＴＡがそれぞれ入力されるＮＡＮＤゲート回路ＮＤ７と、ＮＡＮＤゲート回路ＮＤ７の出力信号及び読み出し信号ＲＥＡＤの反転信号ｂＲＥＡＤがそれぞれ入力されるＮＡＮＤゲート回路ＮＤ７’と、ＮＡＮＤゲート回路ＮＤ７’の出力信号が入力されるインバータＩ７’と、ゲートにインバータＩ７’の出力信号が入力されるＰチャネルＭＯＳトランジスタＴＰ３と、ゲートにデータＤＡＴＡの反転信号ｂＤＡＴＡが入力されるＮチャネルＭＯＳトランジスタＴＮ３とから構成される。

カラムデコーダ＆ドライバ／シンカ１７Ｂは、カラムデコーダ４２、ライトビット線ドライバ／シンカ４４及びカラム選択スイッチＣＳＷを含んでいる。

カラムデコーダ４２は、カラムアドレス信号が入力されるＮＡＮＤゲート回路ＮＤ９とインバータＩ８とから構成される。ＮＡＮＤゲート回路ＮＤ９には、カラムごとに異なるカラムアドレス信号が入力され、カラムアドレス信号の全てのビットが“Ｈ”のとき、カラムデコーダ３５の出力信号は、“Ｈ”となる。

ライトビット線ドライバ／シンカ４４は、カラムデコーダ４２の出力信号、書き込み信号ＷＲＩＴＥ及びデータＤＡＴＡの反転信号ｂＤＡＴＡがそれぞれ入力されるＮＡＮＤゲート回路ＮＤ１０と、ゲートにＮＡＮＤゲート回路ＮＤ１０の出力信号が入力されるＰチャネルＭＯＳトランジスタＴＰ４と、ゲートにデータＤＡＴＡが入力されるＮチャネルＭＯＳトランジスタＴＮ４とから構成される。

第３実施の形態では、カラム選択スイッチＣＳＷは、ＰチャネルＭＯＳトランジスタから構成される。そこで、このＰチャネルＭＯＳトランジスタのゲートには、読み出し信号ＲＥＡＤの反転信号ｂＲＥＡＤが与えられる。

読み出し時には、読み出し信号ＲＥＡＤが“Ｈ”、その反転信号ｂＲＥＡＤが“Ｌ”になるため、直ちに、カラム選択スイッチＣＳＷがオンとなる。また、ＮＡＮＤゲート回路ＮＤ７’の出力信号が“Ｈ”、インバータＩ７’の出力信号が“Ｌ”になり、ＰチャネルＭＯＳトランジスタＴＰ３のみがオンとなる。つまり、読み出し時には、ライトビット線ＷＢＬ（ｃ）のレベルは、“Ｈ”に固定される。

図２８は、データセル側カラムデコーダ＆ドライバ／シンカの第２例を示している。

本例は、図２７の回路例と比べると、ライトビット線ドライバ／シンカ４３，４４の構成のみが異なり、その他の構成については、図２７の回路例と同じである。

ライトビット線ドライバ／シンカ４３において、接地端子ＶｓｓとＮチャネルＭＯＳトランジスタＴＮ３との間には、ゲートにＶＮＬＯＡＤが入力されるＮチャネルＭＯＳトランジスタＴＮ３’が接続される。また、ライトビット線ドライバ／シンカ４４において、接地端子ＶｓｓとＮチャネルＭＯＳトランジスタＴＮ４との間には、ゲートにＶＮＬＯＡＤが入力されるＮチャネルＭＯＳトランジスタＴＮ４’が接続される。

４．第４実施の形態
図２９は、本発明の第４実施の形態に関わる磁気ランダムアクセスメモリを示している。

第４実施の形態の磁気ランダムアクセスメモリは、第２実施の形態の変形例に関わり、データセルＤＡＴＡ−ＣＥＬＬ、レファレンスセルＲＥＦ−ＣＥＬＬ及びダミーセルＤＵＭＭＹ−ＣＥＬＬ内のリード選択スイッチＳＷが、ＰチャネルＭＯＳトランジスタから構成され、かつ、ロウ選択スイッチＲＳＷも、ＰチャネルＭＯＳトランジスタから構成される点に特徴を有する。

その他の点に関しては、上述の第２実施の形態に関わる磁気ランダムアクセスメモリと同じであるため、ここでは、その説明を省略する。

但し、リード選択スイッチＳＷ及びロウ選択スイッチＲＳＷをＰチャネルＭＯＳトランジスタから構成することにより、周辺回路であるロウデコーダ＆ドライバ１４Ａ，１４Ｂ及びカラムデコーダ＆ドライバ／シンカ１６Ａ，１６Ｂ，１７Ａ，１７Ｂの回路構造が異なってくるため、以下、それについて説明する。

図３０は、データセル側ロウデコーダ＆ドライバとシンカの例を示している。

この回路を図１８の回路と比較すると、ロウ選択スイッチＲＳＷの構成のみが異なり、その他については、同じである。

第４実施の形態では、ロウ選択スイッチＲＳＷは、ＰチャネルＭＯＳトランジスタから構成される。そこで、ロジック構成の矛盾をなくすため、ロウ選択スイッチＲＳＷのゲートには、ロウデコーダ３１内のＮＡＮＤゲート回路ＮＤ１の出力信号が入力される。

従って、読み出し時、選択されたロウでは、ロウアドレス信号の全てのビットが“Ｈ”になり、ロウ選択スイッチＲＳＷがオンになるため、例えば、リードビット線ＲＢＬ（１）が読み出し回路に電気的に接続される。

図３１は、レファレンスセル側ロウデコーダ＆ドライバとシンカの例を示している。

この回路を図１９の回路と比較すると、ロウ選択スイッチＲＳＷの構成のみが異なり、その他については、同じである。

第４実施の形態では、ロウ選択スイッチＲＳＷは、ＰチャネルＭＯＳトランジスタから構成される。そこで、ロジック構成の矛盾をなくすため、ロウ選択スイッチＲＳＷのゲートには、読み出し信号ＲＥＡＤの反転信号ｂＲＥＡＤが入力される。

従って、読み出し時、読み出し信号ＲＥＡＤが“Ｈ”になると、直ちに、ロウ選択スイッチＲＳＷがオンになるため、例えば、リードビット線ＲＢＬ（ｒｅｆ）が読み出し回路に電気的に接続される。

図３２は、データセル側カラムデコーダ＆ドライバ／シンカの例を示している。

リードワード線ドライバ３２は、カラムデコーダ３５の出力信号及びカラムデコーダイネーブル信号ＣＤＥＮがそれぞれ入力されるＮＡＮＤゲート回路ＮＤ３から構成される。

また、読み出し信号ＲＥＡＤが“Ｈ”になり、カラムアドレス信号が確定すると、カラムデコーダイネーブル信号ＣＤＥＮが“Ｈ”になる。従って、選択されたカラムでは、リードワード線ドライバ３２の出力信号が“Ｌ”になり、例えば、リードワード線ＲＷＬ（１）のレベルが“Ｌ”になる。

なお、ライトビット線ドライバ／シンカ３７については、例えば、図２６に示すように、定電流源としてのＮチャネルＭＯＳトランジスタＴＮ４’を追加してもよい。

図３３は、レファレンスセル側カラムデコーダ＆ドライバ／シンカの例を示している。

リードワード線ドライバ４０は、読み出し信号ＲＥＡＤが入力されるインバータＩ４から構成される。

読み出し時には、読み出し信号ＲＥＡＤが“Ｈ”になるため、ＮＡＮＤゲート回路ＮＤ７’の出力信号が“Ｈ”、インバータＩ７’の出力信号が“Ｌ”になり、ＰチャネルＭＯＳトランジスタＴＰ３のみがオンとなる。つまり、読み出し時には、ライトビット線ＷＢＬ（ｃ）のレベルは、“Ｈ”に固定される。

また、読み出し信号ＲＥＡＤが“Ｈ”になると、直ちに、リードワード線ドライバ４０の出力信号が“Ｌ”になり、例えば、リードワード線ＲＷＬ（ｃ）のレベルが“Ｌ”になる。

なお、ライトビット線ドライバ／シンカ４４については、例えば、図２８に示すように、定電流源としてのＮチャネルＭＯＳトランジスタＴＮ４’を追加してもよい。

５．その他の実施の形態
(1) ＶＰＬＯＡＤ生成回路、ＶＮＬＯＡＤ生成回路
図３４は、ＶＰＬＯＡＤ生成回路の例を示している。

ＶＰＬＯＡＤ生成回路５１は、図９、図１１、図１３及び図１５におけるＶＰＬＯＡＤを生成する。ＶＰＬＯＡＤ生成回路５１は、例えば、ＢＧＲ回路を応用した定電流源回路により構成することができる。

本例では、温度の増加に対して電流値が増加する部分Ａと、温度の増加に対して電流値が減少する部分Ｂとにより、予め、ＭＴＪ素子の書き込み特性に合わせてＶＰＬＯＡＤの値に温度依存性を持たせることも、また、ＶＰＬＯＡＤの値に温度依存性を持たせないことも可能である。

図３５は、ＶＮＬＯＡＤ生成回路の例を示している。

ＶＮＬＯＡＤ生成回路５２は、図２６及び図２８におけるＶＮＬＯＡＤを生成する。ＶＮＬＯＡＤ生成回路５２に関しても、例えば、ＢＧＲ回路を応用した定電流源回路により構成することができる。

本例では、温度の増加に対して電流値が増加する部分Ａと、温度の増加に対して電流値が減少する部分Ｂとにより、予め、ＭＴＪ素子の書き込み特性に合わせてＶＮＬＯＡＤの値に温度依存性を持たせることも、また、ＶＮＬＯＡＤの値に温度依存性を持たせないことも可能である。

(2) カラムごとにセンスアンプを設けた場合の回路例
図３６は、カラムごとにセンスアンプを設けた磁気ランダムアクセスメモリの回路例を示している。

この回路例は、図５の回路例の変形例となる。

データセルアレイ１２のカラムに対応させてセンスアンプ４６を配置したため、データセル側において、カラム選択スイッチＣＳＷは、センスアンプ４６とデータ線ＤＬとの間に接続される。また、レファレンスセル側において、リードビット線ＲＢＬ（ｃ），ＲＢＬ（ｌ）とＮチャネルＭＯＳトランジスタＮ１との間には、カラム選択スイッチＣＳＷが接続されない。

センスアンプ４６は、例えば、図３７に示すように、カラムデコーダ３５の出力信号により制御されるクロックドインバータから構成することができる。また、センスアンプ４６は、例えば、図３８に示すように、いわゆるワイヤード・ノア（ＮＯＲ）構成のＮチャネルＭＯＳトランジスタＮ２から構成することもできる。

(3) トグル(Toggle)書き込み方式を採用した場合の回路例
図３９乃至図４１は、トグル書き込み方式を採用した磁気ランダムアクセスメモリの回路例を示している。図４２は、書き込み時の信号波形、図４３は、読み出し時の信号波形を示している。

トグル書き込み方式については、例えば、ＵＳＰ６，５４５，９０６に詳細に記載されているため、ここでは、簡単に説明する。

トグル書き込み方式では、ＭＴＪ素子ＭＴＪの磁化状態（パラレル又はアンチパラレル）をライトワード／ビット線に流す書き込み電流の向きでは決定できないため、プログラムの対象となるＭＴＪ素子ＭＴＪのデータを一度読み出し、このデータの値とライトデータの値とを比較する。

そして、両者が同じ値である場合には、ライトワード／ビット線に書き込み電流を流さないで、信頼性の向上と消費電流の削減を図る。これに対し、両者が異なる値である場合には、ライトワード／ビット線に書き込み電流を流す。

本例では、ＰＲＥ＝“Ｈ”により、センスアンプ（ラッチ回路）Ｓ／Ａ内のノードｄを予め“Ｌ”（書き込み不可能状態）に設定しておく。この後、ＭＴＪ素子ＭＴＪのデータを読み出し、このデータの値とライトデータＤＡＴＡの値とが同じである場合には、ライトビット線ＷＢＬ（ｊ）に書き込み電流を流さない。

ＭＴＪ素子ＭＴＪのデータの値とライトデータＤＡＴＡの値とが異なる場合には、例えば、センスアンプＳ／Ａ内のノードｄを“Ｈ”（書き込み可能状態）に設定し、ライトビット線ＷＢＬ（ｊ）に書き込み電流を流す。

表１乃至表３は、図３９乃至図４１のトグル書き込み方式を採用した磁気ランダムアクセスメモリのトランジスタＴＰ１３，ＴＮ１３のゲートレベル、ＮＡＮＤ回路ＮＤ１１の出力レベル、及び、ノードｄのレベルをそれぞれ示している。

ＮチャネルＭＯＳトランジスタＴＮ１５のドレインは、例えば、複数又は全てのカラムに共通のコモンノードを経由して、センスアンプ４６に接続される。このコモンノードは、リードデータが“０”の場合には“Ｈ”となり、リードデータが“１”の場合には“Ｌ”となる。

なお、図３９乃至図４１の回路例において、例えば、センスアンプＳ／Ａ内のノードｄを予め“Ｈ”（書き込み可能状態）に設定しておき、ＭＴＪ素子ＭＴＪのデータの値とライトデータＤＡＴＡの値とが同じである場合に、センスアンプＳ／Ａ内のノードｄを“Ｌ”（書き込み不可能状態）に設定し、ライトビット線ＷＢＬ（ｊ）に書き込み電流を流さないような回路構成に変形してもよい。

６．その他
上述の各実施の形態では、チップ又はブロック内に１つのメモリセルアレイが配置される場合について説明したが、本発明の例では、例えば、チップ内に複数のブロック（メモリセルアレイ）が存在する場合に、書き込み／読み出しの対象とならないブロックについては、非動作状態にして、消費電力の削減を図ることも可能である。

上述の各実施の形態では、高速性に有利な構造、即ち、リードビット線とライトビット線とをそれぞれ独立に設ける場合を例にして説明したが、本発明の例は、データセル、レファレンスセル及びダミーセルの構造として、リードビット線とライトビット線とを一体化し、１つのリード／ライトビット線を設ける場合にも適用可能である。

また、上述の各実施の形態では、リード選択スイッチとしてＭＯＳトランジスタを用いる場合を例に説明したが、これに代えて、例えば、ＭＥＳトランジスタ、バイポーラトランジスタ、ダイオードなどの素子により、リード選択スイッチを構成してもよい。

本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。

本発明の例に関わる磁気ランダムアクセスメモリは、特に、メモリセルが１つのトランジスタと１つのＭＴＪ素子とからなる１Ｔｒ−１ＭＴＪタイプのセルアレイ構造を有する磁気ランダムアクセスメモリの高速化に有効である。

本発明の第１実施の形態であるＭＲＡＭを示す図。本発明の第１実施の形態であるＭＲＡＭを示す図。データセル及びレファレンスセルの構造を示す図。ダミーセルの構造を示す図。読み出し回路の第１例を示す図。読み出し回路の第２例を示す図。読み出し回路の第３例を示す図。データセル側ロウデコーダ＆ドライバ／シンカの第１例を示す図。データセル側ロウデコーダ＆ドライバ／シンカの第２例を示す図。レファレンスセル側ロウデコーダ＆ドライバ／シンカの第１例を示す図。レファレンスセル側ロウデコーダ＆ドライバ／シンカの第２例を示す図。データセル側カラムデコーダ＆ドライバ／シンカの第１例を示す図。データセル側カラムデコーダ＆ドライバ／シンカの第２例を示す図。レファレンスセル側カラムデコーダ＆ドライバ／シンカの第１例を示す図。レファレンスセル側カラムデコーダ＆ドライバ／シンカの第２例を示す図。本発明の第２実施の形態であるＭＲＡＭを示す図。本発明の第２実施の形態であるＭＲＡＭを示す図。データセル側ロウデコーダ＆ドライバ／シンカの例を示す図。レファレンスセル側ロウデコーダ＆ドライバ／シンカの例を示す図。データセル側カラムデコーダ＆ドライバ／シンカの例を示す図。レファレンスセル側カラムデコーダ＆ドライバ／シンカの例を示す図。本発明の第３実施の形態であるＭＲＡＭを示す図。データセル側ロウデコーダ＆ドライバ／シンカの例を示す図。レファレンスセル側ロウデコーダ＆ドライバ／シンカの例を示す図。データセル側カラムデコーダ＆ドライバ／シンカの第１例を示す図。データセル側カラムデコーダ＆ドライバ／シンカの第２例を示す図。レファレンスセル側カラムデコーダ＆ドライバ／シンカの第１例を示す図。レファレンスセル側カラムデコーダ＆ドライバ／シンカの第２例を示す図。本発明の第４実施の形態であるＭＲＡＭを示す図。データセル側ロウデコーダ＆ドライバ／シンカの例を示す図。レファレンスセル側ロウデコーダ＆ドライバ／シンカの例を示す図。データセル側カラムデコーダ＆ドライバ／シンカの例を示す図。レファレンスセル側カラムデコーダ＆ドライバ／シンカの例を示す図。ＶＰＬＯＡＤ生成回路の例を示す図。ＶＮＬＯＡＤ生成回路の例を示す図。カラムごとにセンスアンプを設けたＭＲＡＭの例を示す図。カラムごとにセンスアンプを設けたＭＲＡＭの例を示す図。カラムごとにセンスアンプを設けたＭＲＡＭの例を示す図。トグル書き込み方式を採用したＭＲＡＭの例を示す図。トグル書き込み方式を採用したＭＲＡＭの例を示す図。トグル書き込み方式を採用したＭＲＡＭの例を示す図。トグル書き込みタイプＭＲＡＭの書き込み時の信号波形を示す図。トグル書き込みタイプＭＲＡＭの読み出し時の信号波形を示す図。

符号の説明

１１：ＭＲＡＭ、１２：データセルアレイ、１３Ａ：レファレンスセルアレイ、１４Ａ，１４Ｂ：ロウデコーダ＆ドライバ、１５Ａ，１５Ｂ：シンカ、１６Ａ，１６Ｂ，１７Ａ，１７Ｂ：カラムデコーダ＆ドライバ／シンカ、１８：アドレスレシーバ、１９：データ入力レシーバ、２０：読み出し回路、２１：データ出力ドライバ、２２：制御回路、３１，３８：ロウデコーダ、３２，４０：リードワード線ドライバ、３３，３９：ライトワード線ドライバ、３４，４１：ライトワード線シンカ、３５，４２：カラムデコーダ、３６，３７，４３，４４：ライトビット線ドライバ／シンカ、４５，４７：オペアンプ、４６：センスアンプ、５０：シリコン基板、５１，５２，５３：コンタクトプラグ、５４：導電層。

Claims

メモリセルアレイ内に配置され、直列接続される磁気抵抗効果素子及びリード選択スイッチから構成されるデータセル及び第１レファレンスセルと、前記第１レファレンスセルの前記リード選択スイッチに接続される第１リードワード線と、前記データセルの前記リード選択スイッチに接続される第２リードワード線とを具備し、前記データセルのデータは、前記第１レファレンスセルのデータに基づいて読み出されることを特徴とする磁気ランダムアクセスメモリ。
請求項１に記載の磁気ランダムアクセスメモリにおいて、さらに、前記メモリセルアレイ内に配置され、磁気抵抗効果素子及びリード選択スイッチから構成されるダミーセルを具備し、前記ダミーセルの前記リード選択スイッチは、前記第１又は第２リードビットに接続され、かつ、前記ダミーセルの前記リード選択スイッチがオンになっても前記ダミーセルの前記磁気抵抗効果素子には電流が流れることはないことを特徴とする磁気ランダムアクセスメモリ。
請求項１に記載の磁気ランダムアクセスメモリにおいて、さらに、読み出し時に前記第１リードワード線をアクティブにする第１リードワード線ドライバと、前記第１リードワード線をアクティブにした後に前記第２リードワード線をアクティブにする第２リードワード線ドライバとを具備し、前記第１レファレンスセルのデータに基づいて前記データセルに流すバイアス電流又は前記データセルのデータの判定基準となるレファレンスレベルが生成されることを特徴とする磁気ランダムアクセスメモリ。
請求項１に記載の磁気ランダムアクセスメモリにおいて、さらに、前記第２リードワード線に接続され、直列接続される磁気抵抗効果素子及びリード選択スイッチから構成される第２レファレンスセルと、読み出し時に前記第１リードワード線をアクティブにする第１リードワード線ドライバと、前記第１リードワード線をアクティブにした後に前記第２リードワード線をアクティブにする第２リードワード線ドライバとを具備し、前記データセルのデータ及び前記第２レファレンスセルのデータは、同時に読み出され、前記第２レファレンスセルのデータに基づいて前記データセルのデータの判定基準となるレファレンスレベルが生成されることを特徴とする磁気ランダムアクセスメモリ。
請求項１に記載の磁気ランダムアクセスメモリにおいて、さらに、前記データセルの一端に接続される書き込みのためのライトビット線と、前記データセルの他端に接続される読み出しのためのリードビット線と、前記リードビット線に接続される読み出し回路とを具備し、前記ライトビット線は、読み出し時に固定電位に設定されることを特徴とする磁気ランダムアクセスメモリ。