JP2024516516A - 再構成可能なインメモリーコンピューティング用のフィールドプログラム可能な強誘電体ダイオード - Google Patents

再構成可能なインメモリーコンピューティング用のフィールドプログラム可能な強誘電体ダイオード Download PDF

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サード、ロイ エイチ． オルソン
アンドリュー シュタッハ、エリック
リュウ、シェイウェン
ウォン、ディション
ジェン、ジェフリー
マーシー アゾ フィアグベヌ、メリリン
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ザ トラスティーズ オブ ザ ユニバーシティ オブ ペンシルバニア
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Abstract

【要約】 窒化アルミニウムスカンジウム（ＡｉＳｃＮ）や酸化ハフニウムジルコニウム（ＨｆＺｒＯ２）などの材料からなる強誘電体ダイオードは、ＣＯＭＯＳウェハなどの半導体構造の上に形成され、ストレージメモリーセル、検索３値コンテンツ・アドレサブル・メモリー（ＴＣＡＭ）セル、および／または神経回路を作成することができる。前記ダイオードは不揮発性で、パルス数に依存したアナログ状態へのパルス化によりフィールドプログラム可能であり、高いオン／オフ比と自己整流比を持つ。セルは、例えば、逆極性の２つのダイオードで形成することができ、トランジスタなしで、例えば、０Ｔ－２Ｒ構造を形成することができる。【選択図】 図４

Description

本出願は、２０２１年３月３０日に出願された米国仮特許出願第６３／１６７，７６５号「Ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｆｅｒｒｏ－ｄｉｏｄｅｓ ｆｏｒ ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｉｎ－ｍｅｍｏｒｙ－ｃｏｍｐｕｔｉｎｇ」の利益を主張するものであり、その内容は参照により本明細書に組み込まれる。
この発明は、米国国防総省から授与されたＨＲ００１１－２０－９－００４６の政府支援を受けて行われたものである。政府は本発明に対して一定の権利を有する。
本出願は、記録装置や検索、計算システムにおける強誘電体ダイオードの応用に関するものである。
強誘電体材料窒化アルミニウムスカンジウム（Ａｌｕｍｉｎｕｍ Ｓｃａｎｄｉｕｍ Ｎｉｔｒｉｄｅ：ＡｌＳｃＮ）から構成されるフィールドプログラム可能な強誘電体ダイオード（フェロダイオード：ｆｅｒｒｏ－ｄｉｏｄｅ）のユニークな特性を活用することにより、ストレージ、検索、ニューラルネットワークなどの複数のデータ集約型アプリケーションを可能にするゼロトランジスタ（０Ｔ）を含む再構成可能なアーキテクチャを実証する。具体的には、不揮発性で１０４以上の高いオン／オフ比と１０４以上の高い自己整流比を持ち、ＣＭＯＳバックエンド・オブ・ライン（ＢＥＯＬ）処理に適合する強誘電体ダイオード（フェロダイオード）を実証する。これらのユニークな特性に基づき、０トランジスタ／２抵抗記憶（０Ｔ－２Ｒ）セルを使用した新しい不揮発性３値コンテンツ・アドレサブル・メモリー（Ｔｅｒｎａｒｙ Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ：ＴＣＡＭ）について説明する。トランジスタが存在しないため、０Ｔ－２Ｒ ＴＣＡＭは最もコンパクトな設計であり、ＳＰＩＣＥシミュレーションに基づくサーチ遅延は１００ｐｓ以下である。
スカンジウムに加えて、他のドーパントも窒化アルミニウムフェロダイオードの形成に使用することができる。このようなフェロダイオードは、様々な回路やシステムで使用することができる。
また、高い線形性と対称的な相乗作用／減衰特性を持つ４ビットフェロダイオードシナプスを実験的に実証し、高精度かつ低遅延なニューラルネットワーク推論への応用を可能にする。我々のアーキテクチャ設計は、実験的なフェロダイオードデータとＰｙＴｏｒｃｈフレームワークのＬｅＮｅｔ－５アーキテクチャによってベンチマークされた。その結果、ＭＮＩＳＴデータセットにおいて９７．５％の推論精度を示し、理想的なソフトウェアレベルの推論に近づいた。
一態様において、本開示は、強誘電体ダイオードのアレイを有するメモリーセルを提供し、前記強誘電体ダイオードは、任意選択で、窒化スカンジウムアルミニウム（ＡｌＳｃＮ）または酸化ハフニウムジルコニウム（ＨｆＺｒＯ２）を有し、前記強誘電体ダイオードは、パルス数に依存するアナログ状態へのパルス化を介して、不揮発性かつフィールドプログラム可能であることを特徴とする。
また、本開示のメモリーセルの複数のインスタンス（例えば、側面１～８のいずれかによる）を有するメモリーセルのアレイが提供され、前記アレイは、前記強誘電体ダイオードを読み出し、プログラムするために使用されるＶ／２方式用に配置される。
さらに提供されるのは、本開示による（例えば、側面１～８のいずれか１つによる）メモリーセルを有する、ＴＣＡＭ（Ｔｅｒｎａｒｙ Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）である。
さらに開示されるのは、マルチビットダイオードシナプスのアレイを有するニューラルネットワークであって、各ダイオードシナプスは、例えば、窒化アルミニウムスカンジウム（ＡｉＳｃＮ）を有する強誘電体ダイオードを任意選択で有し、各ダイオードは、パルス数に依存するアナログ状態へのパルス化を介して不揮発性かつフィールドプログラム可能である。
本概要は、以下の「詳細な説明」でさらに説明される概念の一部を簡略化して紹介するために提供される。本概要は、特許請求される主題の主要な特徴または本質的な特徴を特定することを意図したものではなく、特許請求される主題の範囲を限定するために使用することを意図したものでもない。さらに、特許請求される主題は、本要約のいずれかの部分に記載された欠点のいずれかまたはすべてを解決する限定に限定されるものではない。
より詳細な理解は、添付の図面と共に例示として与えられる以下の説明から得ることができる。図面は必ずしも縮尺通りではない。
図１は、メモリー、メモリー内検索、およびニューラルネットワークのためのフェロダイオードアレイの様々な潜在的用途を示す。 図２Ａは、例示的なフェロダイオードの垂直断面の図である。 図２Ｂは、例示的なフェロダイオードの垂直断面のＴＥＭ画像である。 図３Ａおよび図３Ｂは、それぞれ、正の順方向偏光状態および負の順方向偏光状態における例示的なフェロダイオードのＩ－Ｖ曲線である。 図４は、蓄積モードの実装を示す。高いオン／オフ比および自己整流比によって、Ｖ／２スキームを０－Ｔ ＲＡＭの読み出しおよびプログラミングに適用することができる。 図５は、異なる偏光状態におけるフェロダイオードの２つのＩ－Ｖ曲線を示す。 図６Ａ～６Ｄは、シングルセルＴＣＡＭ実装の電気回路図である。 図６Ａは、一般的なＴＣＡＭの接続を示す。 図６Ｂは、１６Ｔ ＣＭＯＳ ＴＣＡＭを示す。 図６Ｃは、２Ｔ－２Ｒ ＴＣＡＭを示す。 図６Ｄは０Ｔ－２Ｒ ＴＣＡＭを示す。 図７は、記憶された状態、サーチ電圧、およびサーチ結果の様々な値に対する電圧モードおよび符号化のチャートである。 図８Ａ～８Ｄは、サーチモードに対するフェロダイオードアレイの使用を示す。前記サーチモードの実装は、高いオン／オフ比と自己整流によって達成され得るマッチライン抵抗の高いセンスマージンを含んでもよい。 図９は、フェロダイオード０Ｔ－２Ｒ ＴＣＡＭセルのサーチライン電圧とマッチライン電圧の経時的な電圧の２つのグラフを示す。この波形は、状態「０」が記憶され、２つのセンス電圧によってサーチされるという条件についてＳＰＩＣＥで生成された。Ｙ．ＬｅＣｕｎ ｅｔ ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ， Ｖｏｌｕｍｅ ８６， Ｉｓｓｕｅ １１， Ｎｏｖ， １９９８．を参照。 図１０ＡはＬｅＮｅｔ－５の概略図である。Ｙ．ＬｅＣｕｎ ｅｔ ａｌ．を参照。 図１０Ｂは、事前に訓練されたＣＮＮアーキテクチャを直接マッピングするためのフェロダイオード０Ｔ－１Ｒクロスバーアレイを示す。 図１１Ａは、順次印加される正および負のパルス列の数に対するコンダクタンスのグラフである。前記フェロダイオードは、双極でパルス数に依存したアナログ状態変調が可能である。 図１１Ｂは、ＬｅＮｅｔ－５のベンチマークされた推論精度を重みあたりのビット数に対してグラフ化したものである。これは、現在の装置のＭＮＩＳＴデータセットで約９７．５％の推論精度を示しており、理想的なソフトウェアレベルの推論に近づいている。 図１２Ａは、フィールドプログラム可能な強誘電体ダイオードの再構成可能ＣＩＭを示す。 図１２Ｂは、ＡｌＳｃＮ／ＭｏＳ２ ＦＥ－ＦＥＴの室温電気特性を示す。 図１３は、サーチ動作用の２－ＦｅＤ ＴＣＡＭセルを示す。 図１４は、ＦｅＤに基づくニューラルネットワークを示す。 図１５は、ポテンシャル障壁を介した電子輸送の３つの方法を示す。 図１６は、任意の強誘電体に対する強誘電体ダイオードのＷＫＢ近似と新しい電圧シフトモデルを用いたＩＶ曲線の比較を示す。 図１７は、プリコーディングされた酸化膜電気容量画像の変化に伴うＨＲＳ Ｉ－Ｖ曲線のシフトを示す。 図１８は残留分極画像の変化に伴うＨＲＳ Ｉ－Ｖ曲線のシフトを示す。 図１９は、保磁力線画像の結果の変化に伴うＩ－Ｖ曲線のシフトを示す。 図２０は、直流電圧掃引を１６の異なる状態に適用して測定された電流ＩのＬｏｇ（Ｉ）ｖｓ Ｖを示す。 図２１は、１６の異なる状態の電流対画像を示す。 図２２は、ＭＮＩＳＴデータセットから入力された数字「５」の画像と、マッピング後のプロットを示す。 図２３は、元の入力に応答している強誘電体ダイオード装置に符号化された電圧を印加したときの、出力における電流の測定値を示す。 図２４は正規化されたコンダクタンスを示す。 図２５は、ＰＵＮＤ測定のためのｅ信号系列を示す。 図２６は、４５ｎｍ ＡｌＳｃＮにおけるダイナミック電流応答を示す。 図２７は、ＴＣＡＭセル構造を示す。 図２８は、金属／酸化物／Ａ１０．６４Ｓｃ０．３６Ｎ／金属メモリースタ装置を示す。 図２９は、強誘電体メモリースタの電流－電圧特性を示す。 図３０は、ＭＩＭ装置の特性を示す。 図３１は、手動ＤＣスイッチングサイクルと、低電流および高電流／抵抗状態の保持にわたるサイクルＩ－Ｖ曲線を示す。 図３２は、ＰＵＮＤ測定用のパルス系列を示す。 図３３は、強誘電体（ＦＥ）ＡｌＳｃＮ金属－絶縁体－金属装置を示す。 図３４は、ｉｎ－ｓｉｔｕ蒸着ＭＩＭ Ａｌ（３０ｎｍ）／Ａ１０．６８ Ｓｃ０．３２Ｎ（４５ｎｍ）／Ａｌ（８５ｎｍ）フェロダイオード装置のＩ－Ｖ特性を示す。 図３５は、３つの円形Ｐｔ／ネイティブ酸化物／Ａ１０．６４Ｓｃ０．３６Ｎ／Ｐｔ ＭＩＭ装置の電流密度対電圧のオン状態スイープを示す。
より高速でエネルギー効率の高い情報処理を可能にする新技術や計算パラダイムへの関心が高まっている。その背景には、ムーアの法則によるスケーリングが困難になり、それに伴う性能の低下がある。ビッグデータ、モノのインターネット、人工知能（ＡＩ）などのアプリケーションに牽引され、不揮発性メモリーに基づいたインメモリーコンピューティング（ＩＭＣ）技術が急速に発展している。これらのアプリケーションでは、コンピューティングとデータ間の「距離」を縮める必要がある。Ｉｅｌｍｉｎｉｅｔ ａｌ．，Ｎａｔｕｒｅ Ｅｌｅｃｔｒｏｎ．１ｐ．３３３（２０１８）を参照。
しかし、ビッグデータを活用するＡＩの計算タスクは、一般的に、情報を逐次処理するために、同一チップ上に複数のＩＭＣアーキテクチャ、すなわちオンチップストレージ、コンテンツ検索、行列乗算エンジンを必要とする。これはこれまで困難なことであった。この論文では、強誘電体材料（ＡｌＳｃＮ）から作られた強誘電体ダイオードのユニークな特性を活用し、複数のデータ集約型アプリケーション向けに面密度と速度の両方を大幅に向上させた再構成可能な回路とアーキテクチャを構築するための戦略を示す。Ｗａｎｇ ｅｔ ａｌ，．ＩＥＥＥ ＥＤＬ，４１，ｐｐ１７４７（２０２０）を参照。ストレージ用の０Ｔ－１Ｒ、検索用の０Ｔ－２Ｒ、そしてニューラルネットワーク用のクロスバーである（図１）。
フィールドプログラム可能なフェロダイオード
前記フェロダイオードの模式図と断面ＴＥＭ画像を図２に示す。Ｐｔ電極の上に２０ｎｍのＡｌＳｃＮフィルムを摂氏３５０度で共スパッタし、続いてＰｔ（１００ｎｍ）金属上部電極をスパッタした。図３は、前記正の順方向ダイオードと負の順方向ダイオードのＩ－Ｖ曲線を示しており、２つの分極状態が逆になっている。ストレージ図５は、フィールドプログラム可能なフェロダイオードの典型的なＩ－Ｖ特性を示す。この装置は１０４以上の自己整流比を持ち、アクセストランジスタやセレクタを追加することなく漏洩電流を抑制する。Ｉｅｌｍｉｎｉｅｔ ａｌ．，Ｎａｔｕｒｅ Ｅｌｅｃｔｒｏｎ．１ｐ．３３３（２０１８）を参照。このダイオードでは、読み出しバイアス電圧～２Ｖで１０４を超える大きなオン／オフ比が得られ、これは、ハフニアに基づくメモリーセルで以前に報告された前記オン／オフ比を少なくとも２桁上回るものである。Ｋ．Ｏｔａ，ｅｔ ａｌ．，ｉｎ ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．６．２．１－６．２．４（２０１９）を参照。さらに、Ｂｅｒｄａｎ，Ｒ ａｉ．，Ｎａｔｕｒｅ Ｅｌｅｃｔｒｏｎ．３，ｐ．２５９（２０２０）を参照。
高いオン／オフ比と自己修正比に基づき、よく知られたＶ／２スキームを０－Ｔ抵抗クロスバーの読み出しとプログラミングに適用することができる。さらに、Ｓｅｒｂ，ｅｔ ａｉ，ＩＥＥＥ Ｔｒａｎｓ． Ｃｉｒｃｕｉｔｓ Ｓｙｓｔ．Ｉ ６３，ｐｐ．８２７－８３５（２０１６）を参照。
検索
ＴＣＡＭの前記セル構造は、並列に接続された２つのフェロダイオード（図６）を使用することで大幅に簡略化できるが、正反対に偏光する。基本原理は以下の通りである。ＭＬの放電は、前記フェロダイオードが正の順方向にプログラムされ、前記読み出し電圧がターンオン電圧より高い場合にのみ起こる。ＯＴ－１ＲフェロダイオードＴＣＡＭセルの動作を図７に要約する。前記セル動作中、まず前記２つのフェロダイオードに相補状態がプログラムされる。前記検索データが前記記憶された情報と一致すれば前記ＭＬはハイのままであり、そうでなければ前記ＭＬは放電する。ＳＰＩＣＥシミュレーションの例（図９）では、アップ／ダウンのフェロダイオードをそれぞれ正の順方向／負の順方向状態に設定することにより、前記ＴＣＡＭセルに論理「０」状態を書き込む。次に、前記アップ／ダウンフェロダイオードに低／高パルス振幅を印加して論理０を探索する。図８に示すように、「Ｍａｔｃｈ」の場合、前記ＭＬ抵抗はＲ１／Ｒ２となり、「Ｍｉｓｍａｔｃｈ」の場合、前記ＭＬ抵抗はＲ１／Ｒ３＝Ｒ３となる。つまり、前記センスマージンは近似的に（Ｒ１／Ｒ２）／Ｒ３で表される。つまり、ＯＴ－２Ｒ ＴＣＡＭの設計には、高いオン／オフ比と高い自己訂正比を同時に達成することが不可欠である。トランジスタが存在しないため、前記ＳＰＩＣＥシミュレーションにより、前記提案したＴＣＡＭは、トランジスタに基づく先行アーキテクチャと比較して非常にコンパクトな設計であり、４ｘ８ＴＣＡＭアレイのサーチ遅延が１００ｐｓ以下であることが検証された。Ｌｉ，Ｊ．ｅｔ ａｌ．，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ４９，ｐｐ．８９６－９０７（２０１４）を参照。さらに、Ｋ．Ｐａｇｉａｍｔｚｉｓ ｅｔ ａｌ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ４１，ｐｐ．７１２（２０１６）を参照。
ニューラルネットワーク
報告されたフェロダイオードの高度に直線的で対称的なニューロモルフィックシナプス動作は、ディープ・ニューラルネットワークのアクセラレーションへの応用も後押しする。Ｑｌａｎｇｆｅｌ Ｘｉａ ｅｔ ａｌ．，Ｎａｔｕｒｅ Ｍａｔｅｒｉａｌｓ．１８，ｐｐ．３０９，（２０１９）を参照。パルス応答の例が図１１に示されており、交互極性パルス列が順番に印加され、前記フェロダイオードが双極でパルス数に依存したアナログ状態変調が可能であることを示している。また、高線形で対称的な増強／減衰特性を持つ４ビットフェロダイオードシンナプスを実験的に観測し、高精度で低遅延なニューラルネットワーク推論への応用を可能にした。我々は、この高線形かつ対称的な重みは、均一な高さと幅を持つパルス列を用いるだけでプログラム可能であり、これは、このメモ抵抗クロスバーのプログラミングを大幅に簡素化することに注目している。この設計は、実験的なフェロダイオードデータと前記ＰｙＴｏｒｃｈフレームワークのＬｅＮｅｔ－５アーキテクチャによってベンチマークされ、図１１Ｂに示すように、理想的なソフトウェアレベルの推論に近づく、ＭＮＳＴデータセットの推論精度～９７．５％を示している。
側面
以下の側面は例示であり、本開示の範囲または添付の特許請求の範囲を限定するものではない。
側面１。強誘電体ダイオードのアレイを含むメモリーセルであって、前記強誘電体ダイオードは、任意選択で、窒化スカンジウムアルミニウム（ＡｌＳｃＮ）または酸化ジルコニウムハフニウム（ＨｆＺｒＯ２）を有し、前記強誘電体ダイオードは、不揮発性であり、パルス数に依存するアナログ状態へのパルス化を介してフィールドプログラム可能であることを特徴とする。
側面２。側面１の前記メモリーセルにおいて、前記ダイオードは、２、５、１０、２５、５０、７５、１００、５００、１，０００、５，０００、または１０，０００より大きいオン／オフ比を有する、
側面３。側面１の前記メモリーセルにおいて、前記ダイオードは、２５、５０、７５、１００、２００、５００、１，０００、１０，０００、５０，０００、または１００，０００より大きい自己整流比を有する、
局面４。側面１の前記メモリーセルにおいて、前記セルはＣＭＯＳバック・エンド・オブ・ライン（ＢＥＯＬ）処理と互換性がある。
局面５。側面１の前記メモリーセルにおいて、さらに、窒化スカンジウムアルミニウム（ＡｌＳｃＮ）または酸化ハフニウムジルコニウム（ＨｆＺｒＯ２）を有する強誘電体材料であって、摂氏４００度未満の蒸着温度を有する強誘電体材料を有する。
側面６。局面１のメモリーセルにおいて、前記強誘電体ダイオードは、双極パルスプログラム可能である。
側面７。局面６のメモリーセルにおいて、前記強誘電体ダイオードは、４ビットの状態分解能でパルスプログラム可能である。
側面８。局面１のメモリーセルにおいて、前記ダイオードは、約１００ｎｍ未満、約７５ｎｍ未満、約５０ｎｍ未満、または約２５ｎｍ未満の厚さを有するＡｌＳｃＮまたはＨｆＺｒＯ２を有する。
側面９。局面１～８のいずれか１つの前記メモリーセルの複数のインスタンスを有するメモリーセルのアレイであって、当該アレイは、前記強誘電体ダイオードを読み出し、プログラムするために使用されるＶ／２方式用に配置されている。
局面１０。局面１～８のいずれか１つのメモリーセルを有する、３値コンテンツ・アドレッサブル・メモリー（ＴＣＡＭ）である。
局面１１。局面１０のＴＣＡＭにおいて、当該ＴＣＡＭのサーチ遅延は約１μｓ以下、約５００ｎｓ以下、あるいは約１００ｎｓ、５０ｎｓ、１０ｎｓ、１ｎｓ、１００ｐｓ以下である。
局面１２。局面９～１１のＴＣＡＭにおいて、各メモリーセルは、逆極性の２つのダイオード有する。
局面１３。マルチビットダイオードシンナプスのアレイを有するニューラルネットワークであって、各ダイオードシンナプスは、任意選択で、窒化スカンジウム・アルミニウム（ＡｌＳｃＮ）または酸化ジルコニウム・ハフニウム（ＨｆＺｒＯ２）を有する強誘電体ダイオードを有し、各ダイオードは、不揮発性であり、パルス数に依存するアナログ状態へのパルス化を介してフィールドプログラム可能である。
局面１４。局面１３のニューラルネットワークにおいて、マルチビットダイオードシナプスは、ＰｙＴｏｒｃｈフレームワークのＬｅＮｅｔ－５アーキテクチャに配置されている。
局面１５。局面１３もしく１４のいずれかのニューラルネットワークにおいて、当該ニューラルネットワークは、ＭＮＩＳＴデータセット上で少なくとも約９０％、少なくとも約９５％、少なくとも約９７％の推論精度を示す。
実施例：フィールドプログラム可能な強誘電体ダイオード上の再構成可能なコンピュート・イン・メモリー
センサやデータ生成装置の氾濫により、現代のコンピューティングは、演算ロジック中心からデータ中心処理へとパラダイムシフトしている。ハードウェアレベルでは、高密度、高性能、低消費電力のメモリーユニットをＳＩロジック・プロセッサユニットに統合することが急務となっている。しかし、検索やパターンマッチングのようなデータを多用する問題では、コンピュート・イン・メモリー（ＣＩＭ）演算を実現するために、回路やアーキテクチャレベルでパラダイムを変える技術革新も必要となる。データストレージを兼ね備え、同時に低遅延で小さな設置面積を実現するＣＩＭアーキテクチャは非常に求められているが、実現には至っていない。ここでは、窒化アルミニウムスカンジウム（ＡｌＳｃＮ）強誘電体ダイオード（ＦｅＤ）メモリースタ装置を紹介する。我々の装置は、スケーラブルなバックエンド・オブ・ライン・プロセスで、ＳＩプロセッサの上に直接集積することができる。ＦｅＤのフィールドプログラム可能性、不揮発性、非直線性を活用し、検索遅延時間＜０．１ｎｓ、セル設置面積＜０．１２μｍ２で、ｉｎ－ｓｉｔｕメモリーでの検索演算をサポートする回路ブロックを実証した。さらに、前記ＦｅＤの４ビット動作による行列乗算演算も実証した。この結果は、ＦｅＤが高速で効率的な多機能ＣＩＭプラットフォームの有望な候補であることを強調している。
ビッグデータと人工知能（ＡＩ）の融合により、さまざまなコンピューティング・アプリケーションに複数の新技術が登場している。センサやエッジ／ＩｏＴ装置のユビキタス化が進むにつれ、データの洪水が発生し、モバイル装置やエッジ装置からデータセンターやクラウドコンピューティングハードウェアに至るまで、コンピュータハードウェアの効率格差が大きく露呈している。加えて、シリコンベースの相補型ＭＯＳ（ＣＭＯＳ）装置の微細化の鈍化は、さらに、従来のフォン・ノイマン型コンピュータ・ハードウェア・アーキテクチャ、具体的には中央演算処理装置（ＣＰＵ）、グラフィックスプロセッシングユニット（ＧＰＵ）、フィールドプログラマブル・アレイ（ＦＰＧＡ）に基づくリソース要件とのギャップを際立たせている。さらに、このようなフォン・ノイマン・アーキテクチャにおける多くのデータ中心タスクでは、エネルギーと時間の大半が、実際の計算ではなく、メモリーアクセスとデータ移動に消費されることはよく知られている。このボトルネックを緩和し克服するために、いくつかの解決策が提案されており、中でも顕著なものは、メモリーとロジックユニットを物理的に近接して配置することである。材料と装置の両レベルにおいて、この路線で大きな進展があったが、革新的なアプローチは、ｉｎ－ｓｉｔｕメモリーを使用して計算機能を実行することである。これは一般に、コンピュート・イン・メモリー（ＣＩＭ：Ｃｏｍｐｕｔｅ－ｉｎ－Ｍｅｍｏｒｙ）として知られている。ＣＩＭの包括的な目標は、メモリー帯域幅、新しい不揮発性メモリー（ＮＶＭ）技術、データ並列性などの個々の最適化によって従来のフォン・ノイマン・アーキテクチャを再設計するのではなく、データが保存されているその場で計算を完了させることによって、コンピュータアーキテクチャを根本的に変革することである。ＮＶＭを使用したＣＩＭアーキテクチャのデモンストレーションはいくつか行われているが、その努力の大部分は、単一のタイプの計算タスクに限定されている。例えば、行列乗算アクセラレータは、典型的にはメモリースティブクロスバーアレイを使用して実現されている。しかし、「ビッグデータ」を利用するＡＩの計算タスクは、同じチップ上で複数のデータ集約的な計算処理を必要とし、できれば同じアーキテクチャを使用してパイプラインで情報を処理する必要がある。最も重要な機能や演算は３つあり、１）オンチップ・ストレージ、２）並列検索、３）行列乗算である。ＣＩＭアーキテクチャの構築における重要な課題は、これら３つの機能を実現するために必要な性能と柔軟性の間の相反するトレードオフである。その結果、ＣＩＭアクセラレータは行列乗算アクセラレーションで高い性能を達成できることが実証されているが、並列検索などの他のビッグデータ演算には基本的に適していない。したがって、オンチップ・メモリー、並列検索、行列乗算アクセラレーションといった必要不可欠なデータ演算を同時にサポートするために、ＣＩＭのための再構成可能で動作上柔軟なハードウェアを概念化し、開発することが重要である。
この研究では、窒化アルミニウムスカンジウム（ＡｌＳｃＮ）強誘電体ダイオード（ＦｅＤ）装置のユニークな特性、特にそのフィールドプログラム可能性、不揮発性、および非線形性を活用し、トランジスタフリー設計で複数の必須基本データ操作ｉｎ－ｓｉｔｕメモリーをサポートするＦｅＤ素子に基づく回路ブロックを実証する（図１２Ａ）。具体的には、まず、ＣＭＯＳバックエンド・オブ・ライン（ＢＥＯＬ）処理に適合する不揮発性で、１０６を超える非線形性、１０２を超える高いオン／オフ比、１０４サイクルを超える耐久性、５００ｎｓを超えるフィールドプログラミング速度を持つ自己修正動作を示すＦｅＤ素子を実証する。次に、これらのユニークな特性を利用し、０－トランジスタ／２－ＦｅＤセルを用いた不揮発性３値コンテンツ・アドレサブル・メモリー（ＴＣＡＭ）を実証する。これらは、ビッグデータアプリケーションにおける並列検索処理のためのインメモリー・コンピューティングのハードウェア実装において、重要なビルディングブロックとして機能する。このトランジスタフリーのアプローチは、我々の装置とメモリーセル設計の重要なメリットである。その結果、前記２－ＦｅＤ ＴＣＡＭは最もコンパクトな設計（４５ｎｍノードで０．１２μｍ２/セル）となり、２トランジスタ／２抵抗（２Ｔ－２Ｒ）に基づくＴＣＡＭセルと比較して検索遅延が大幅に短縮された（４５ｎｍノードで０．１ｎｓ未満）。最後に、前記ＦｅＤ素子は、電気パルス化によって、優れた直線性と対称性を持つ４ビットの異なる導電状態にプログラムできることも示す。前記フェロダイオードのこのプログラム可能な多ビットの特性を利用して、ニューラルネットワーク計算の重要なカーネルであるアナログ電圧振幅行列乗算の形で、ニューラルネットワーク計算のハードウェア実装を実証する。理想的なソフトウェアに基づくニューラルネットワークに迫る精度を実証している。前記行列乗算演算は、推論と前記ｉｎ ｓｉｔｕ学習タスクの両方で、畳み込みニューラルネットワークアーキテクチャにおける実験的ＦｅＤコンダクタンス状態にニューラルネットワークの重みをマッピングすることによってベンチマークされ、我々の精度が前記ＭＮＩＳＴデータセットにおける理想的なソフトウェアレベルのシミュレーションに近づくことを示している。この結果は、ＡｌＳＣＮに基づくフィールドプログラム可能な不揮発性ＦｅＤが、性能と柔軟性のバランスに優れた再構成可能なＣＩＭアーキテクチャを構築するユニークな機会を提供することを示している。
メモリー用フィールドプログラム可能なＡｌＳｃＮ ＦｅＤ
我々のＦｅＤ素子は、スパッタ蒸着した厚さ４５ｎｍの強誘電体ＡｌＳｃＮ層を上下のアルミニウム電極で挟んだものである。これは、図１２Ｂａの左パネルに示すように、金属・絶縁体・金属（ＭＩＭ）構造を形成している。ＡｌＳｃＮは最近発見された強誘電体であり、ほぼ理想的な強誘電ヒステリシスループ、記録的な残留分極値、組成調整可能な保磁場を持つ。さらに、８インチウェハー上のＣＭＯＳ ＢＥＯＬ互換プロセス技術に直接集積することができる。また、ＡｌＳｃＮ膜は高性能強誘電体メモリー装置の最も有望な候補の１つであり、膜厚１０ｎｍ未満まで拡張可能であることも示されている。前記ＡｌＳｃＮ膜は電気的に特性評価され、２－４．５ＭＶ／ｃｍの大きな保磁場（ＥＣ）を示した。これは、より薄い強誘電体層へのスケーリングにとって重要であり、同時に、大きなメモリーウィンドウ、高いオン／オフ比、および良好な保持を維持する。測定された高い残留分極（Ｐｒは８０～１５０μＣ／ｃｍ２）と組み合わせると、強いトンネル障壁変調に基づく顕著なトンネル電気抵抗効果につながり、高いオン／オフ比が得られる。膜蒸着、特性評価、および装置作製の詳細については、方法と補足情報を参照されたい。図１２Ｂ（ａ）は、Ａｌ／ＡｌＳｃＮ／Ｓｉ基板上に蒸着したＡｌＳｃＮ膜とＡｌ上部電極からなるＭｌＭ ＦｅＤ素子の代表的な断面透過電子顕微鏡（ＴＥＭ）像である。前記ＡｌＳｃＮ膜の原子分解能ＴＥＭ像を図１２Ｂ（ｂ１）に示す。図１２Ｂ（ｂ２）は、ＡｌＳｃＮ／下部Ａｌ界面の厚さ～２ｎｍの界面層を示す。
図１２Ａは、フィールドプログラム可能な強誘電体ダイオードの再構成可能なＣＩＭを示している。ａ）強誘電体ＡｌＳｃＮを上下分極したクロスバー構造のＦｅＤ素子の模式図。これらの装置の電界プログラム可能性、不揮発性、非線形性は、ｂ－ｄに示すように、追加のトランジスタを必要とせずに、ストレージ、検索、ニューラルネットワークなどの複数の原始的なデータ操作に活用できる。ｂ）２端子ＦｅＤ素子は、１０２を超えるオン／オフ比と１０４サイクルを超える耐久性と同時に、１０６を超える非直線性を持つダイオードのような自己整流動作を示し、ＦｅＤ素子をストレージ用のメモリー階層にうまく配置している。さらに、高い非直線性により、アクセストランジスタやセレクタを追加することなく、スニーク電流を抑制することができる。ｃ）これは、ビッグデータアプリケーションにおける並列検索のためのインメモリー・コンピューティングのハードウェア実装におけるビルディングブロックとして機能する。ｄ）ニューラルネットワーク場合、ＦｅＤ素子は、電気パルスの数に関して高い直線性を持つ複数の導電状態を区別するプログラム可能性を提供できる。これにより、ニューラルネットワーク計算の重要なカーネルである行列乗算演算を、入力ベクトルをアナログ電圧振幅に、行列要素をＦｅＤ素子のアレイのコンダクタンスに符号化することにより、ＦｅＤ素子の各ビットラインにおける累積電流の読み取りにマッピングすることができる。
４５ｎｍのＡｌＳｃＮ薄膜の強誘電応答は、半径２５μｍの円形の金属／強誘電体／金属コンデンサー上で、２μｓの遅延と４００ｎｓのパルス幅の矩形波を用いたポジティブ・アップ、ネガティブ・ダウン（ＰＵＮＤ）測定によって特徴づけられた（図２５参照）。４５ｎｍのＡｌＳｃＮのＰ－Ｅループは分極に依存したリークを示し、材料を金属極状態に切り替える正電界印加時の分極飽和の観測を妨げるため、ＰＵＮＤ試験は分極－電界ヒステリシスループ（前記Ｐ－Ｅループ）測定よりも好ましい。前記ＰＵＮＤの結果は、図１２Ｂｃに示すように残留分極～１５０μＣ／ｃｍ２を示しており、事前の観測結果と一致している。前記強誘電体スイッチングをさらに検証するために、ダイナミック電流応答を行ったところ、強誘電体スイッチングに対応するピークが観察された。図２６参照。前記メモリー効果と信頼性をさらに評価するため、図１２Ｂｄに示すように、正極性状態と負極性状態の間で耐久試験を実施した。図１２Ｂｄは、２０，０００ＰＵＮＤサイクルから抽出した残留正負分極を示している。同じＡｌＳｃＮ ＦｅＤ素子の繰り返しセット／リセット動作から、正極性および負極性の分極状態はいずれも安定であり、かなりのサイクル数にわたって書き換え可能であることがわかる。図１２Ｂｅに示すように、前記下部電極を接地した状態で前記上部電極に負／正電圧を印加することにより、前記ＦｅＤ素子を低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）の間でセット／リセットを繰り返し、擬似ＤＣ電圧掃引を用いて１００サイクル行った。前記ＦｅＤ素子は、超低動作電流を示し、９Ｖから０Ｖの間で非直線性が１０６を超える自己整流動作を示すため、アクセストランジスタやセレクタを追加することなく、漏洩電流を抑制することができる。ＬＲＳとＨＲＳの抵抗値の分布を図１２Ｂｆにまとめたが、前記ＬＲＳとＨＲＳの比のサイクル間変動に厳密な分布が見られる。
図１２Ｂ．室温におけるＡｌＳｃＮ／ＭｏＳ２ ＦＥ－ＦＴの電気的特性。ａ）ＡｌＳｃＮ ＦｅＤ素子の３次元概略図とＡｌＳｃＮ ＦｅＤの断面ＴＥＭ像（強誘電体スイッチング層として４５ｎｍのＡｌＳｃＮを示す）。ｂ）（ａ）の（１）と（２）の領域から得られた前記高分解能位相コントラストＴＥＭ像。ｃ）パルス幅４００ｎｓ、パルス間遅延２μｓの４５ｎｍＡｌＳｃＮ薄膜のＰＵＮＤ結果。前記ＰＵＮＤ試験では、飽和残留分極は１５０μＣ／ｃｍ２。ｄ）パルス幅１．５μｓ、振幅２６Ｖを用いたＡｌＳｃＮ膜の耐久試験におけるＰＵＮＤ測定から抽出された残留分極。ｅ）４５ｎｍのＡｌＳｃＮに基づくＦｅＤで１００サイクルのプログラムと消去を測定。ｆ）プログラム時と消去時のＨＲＳとｅにおけるＬＲＳの抵抗分布。
検索用２－ＦｅＤ ＴＣＡＭセル
次に、不揮発性メモリーとして機能する上記のＦｅＤを有するＣＩＭ回路アーキテクチャとコンピュータアプリケーションに焦点を当てる。まず、我々のＦｅＤを用いたＴＣＡＭの実装を実証する。ＴＣＡＭは、ビッグデータアプリケーションにおける高速かつエネルギー効率に優れた並列検索を実現するＣＩＭのハードウェア実装における重要な構成要素である。ＴＣＡＭは、前記入力データと前記メモリーアレイに前記格納されたデータを並列に比較し、一致が検出された場合にデータアドレスを返すことで検索機能を実行する。このような並列検索により、ＴＣＡＭは１クロックサイクルでルックアップテーブル機能を実行できる。「０」か「１」のいずれかのビット値を格納するバイナリコンテンツアドレス可能メモリーセルとは異なり、ＴＣＡＭセルはさらに「Ｘ」（「ｄｏｎ'ｔ ｃａｒｅ」）ビットを格納することができ、これは入力検索データに関係なく一致状態となり、検索アプリケーションにおいてＴＣＡＭをより強力にする。しかし、従来のＳｉ ＣＭＯＳアーキテクチャでは、スタティックＲＡＭ（ＳＲＡＭ）で１つのＴＣＡＭセルを構成するために、複数のトランジスタ（～１６個）が必要である（図１３ａ）。この構成では、設置面積が大きくなり、前記トランジスタの充放電や配線の寄生容量による消費電力が大きくなる。このため、高速、大規模、電力制約のあるシステムでは、この構成の使用が制限される。不揮発性メモリー（ＮＶＭ）は、面積効率とエネルギー効率が高いため、ＴＣＡＭを実装するための有望な選択肢である。これは、よりコンパクトなアーキテクチャで単一のＴＣＡＭセルを形成し、電力が供給されなくても保存された情報を保持するためである。抵抗ＲＡＭ（ＰＲＡＭ）、磁気トンネル接合（ＭＴＪ）ＲＡＭ、フローティングゲートトランジスタメモリー（ＦＬＡＳＨ）、相変化メモリー（ＰＣＭ）に基づくＴＣＡＭはすでに実証されている。しかし、これらのアーキテクチャはいずれもフロントエンド・オブ・ライン・トランジスタの上に構築されており、完全なＢＥＯＬ互換性を持つものはない。
本研究では、前記ＦｅＤの非線形性が大きいためトランジスタを組み込む必要がなく、ＦｅＤを２つだけ使用することで、ＴＣＡＭの前記セル構造を大幅に簡略化することができる（図１３ａ）。前記シングルＦｅＤ ＴＣＡＭセルの動作を図１３ｂに示す。このセル構造から、補足図１７に示すように、陽極と陰極に接続する信号線がビットサーチで並列になっているＦｅＤクロスバーメモリーアレイをＴＣＡＭのデモンストレーションに利用するのが自然である。まず、前記ＦｅＤに基づくＴＣＡＭがどのように「０」か「１」ビットを記憶・検索するかを説明する（図１３ｂ）。前記セル動作中、まず相補的な状態が前記２つのＦｅＤに書き込まれ、検索線（ＳＬとＳＬ）に偏った前記検索データが記憶された情報と一致すれば、一致線（ＭＬ）は高いままであり、そうでなければ前記ＭＬはプルダウンされる。先に示したように、前記ＦｅＤ素子は自己整流性が高く、高いオン／オフ比を維持する。したがって、前記ＭＬへの放電は、前記ＦｅＤが低抵抗状態にプログラムされ、読み出し電圧が前記ＦｅＤのターンオン電圧より高い場合にのみ起こり得る。
図１３ｂに示すように、左／右のＦｅＤをそれぞれ低抵抗／高抵抗状態に設定することにより、前記ＦｅＤ ＴＣＡＭセルに論理「１」状態を書き込む。前記サーチ動作中、前記マッチラインは前記ＦｅＤのターンオン電圧よりも高い読み出し電圧ＶＳによってバイアスされる。次に、前記左／右のＦｅＤにそれぞれ前記高／低電圧を印加して論理「１」をサーチし、前記左／右のＦｅＤにそれぞれ前記高／低を印加して論理「０」を検索する。この文脈で「高電圧」とは、前記ＦｅＤの前記ターンオン電圧より高く、前記書き込み電圧より低い前記読み出し電圧ＶＳを指す。逆に「低電圧」とは、読み出し電圧がゼロに近く、前記ＦｅＤの前記ターンオン電圧よりもはるかに低いことを指す。前記左のＦｅＤは前記右のＦｅＤと並列であるため、セル内の両方の前記ＦｅＤがカットオフされた場合にのみ、一致状態が観察される（図１３ｂ、左パネル）。これらの書き込み・検索方式に基づき、記憶データと検索データが一致した場合（図１３ｂの左図に示すように、記憶ビットが論理「１」、検索ビットが論理「１」）、前記低抵抗状態の前記ＦｅＤは、その陽極と陰極間の電圧降下がゼロに近く、ターンオン電圧よりも低いため、ターンオフされる。さらに、前記高抵抗状態の前記ＦｅＤ通過する際の電流は自然に小さくなるため、前記高抵抗状態の前記ＦｅＤもカットオフされる。そのため、前記２つのチャンネルの前記放電電流はともに最小となり、前記ＭＬは高水準に保たれる。しかし、検索データが前記蓄積データと一致しない場合、前記高抵抗状態の前記右のＦｅＤはカットオフされたままでも、前記左のＦｅＤはカットオフされない。前記低抵抗状態の前記左のＦｅＤは、陽極と陰極間の前記電圧降下がＶＳであり、ターンオン電圧よりも高いため、ターンオンする。そのため、前記放電電流は大きく、前記ＭＬの揮発量は低い（図１３ｂ、中央パネル）。また、前記２つのＦｅＤに基づくＴＣＡＭにおいて、３元的な「ｄｏｎ'ｔ ｃａｒｅ」状態も示している。図１３ｂの右パネルに示すように、前記左右のＦｅＤ共に高抵抗状態にすることで、論理「ｄｏｎ'ｔ ｃａｒｅ」状態を前記ＦｅＤ ＴＣＡＭセルに書き込む。上記の書き込み方式と論理「１」および論理「０」と同じ検索方式により、前記２つのＦｅＤにどのような信号が到着しても、両前記ＦｅＤは前記高抵抗状態であるため、常に切断される。図１３ｃは、ＦｅＤに７Ｖの適度なサーチ電圧を印加し、前記サーチデータと記憶データビット「１」が一致した状態と不一致の状態の両方について、前記２つのＦｅＤに基づくＴＣＡＭセルの前記抵抗値を繰り返し擬似ＤＣ読み出ししたものである。図１３ｄは、クエリ・ビット「１」と「０」の両方を使用した、前記蓄積データビット「ｄｏｎ'ｔ ｃａｒｅ」に対する前記２つのＦｅＤ ＴＣＡＭセルの前記抵抗の擬似ＤＣ読み取りの繰り返しである。これは、どちらのクエリに対しても、前記２つのＦｅＤに基づくＴＣＡＭの前記ＭＬ抵抗は高いままであり、したがって前記２つのＦｅＤのいずれかを介して放電が発生しないことを示している。したがって、前記２つのＦｅＤを持つＴＣＡＭセルは、３つの状態すべてで完全に機能する。前記２つのＦｅＤに基づくＴＣＡＭセルの完全なルックアップテーブルを補足情報の表１にまとめた。
従来の２端子ＮＶＭ（メモリースタ）は、ＴＣＡＭセルを構成するために常にフロントエンド・トランジスタとペアになっている。これは、トランジスタが前記２端子ＮＶＭと直列に接続されているため、チャネルを遮断するためにトランジスタが必要となるためである。前記ＦｅＤに基づく設計は、いかなるトランジスタをも必要とせずに前記チャネルを遮断する高い自己整流比の恩恵を受けている。言い換えれば、前記ＦｅＤは前記トランジスタの機能をその自己整流動作に概念化している。トランジスタがないことで、設置面積と面積効率が小さくなり、前記ＦｅＤに基づくＴＣＡＭの検索速度が向上する。ＳＰＩＣＥシミュレーションを用いて、前記ＦｅＤに基づくＴＣＡＭの検索遅延が、２トランジスタ－２抵抗（２Ｔ－２Ｒ）に基づく先行するＴＣＡＭアーキテクチャと比較して短縮されることを検証した。様々なＴＣＡＭセルの横方向の設置面積と検索遅延のベンチマーク比較チャートを図１３ｅに示す。我々の２つのＦｅＤに基づくＴＣＡＭがＣＭＯＳ ＳＲＡＭや他のトランジスタ＋ＮＶＭ素子に基づくアーキテクチャよりも優れた性能を持つことは明らかである。
我々のＦｅＤに基づくＴＣＡＭの検出マージンは、前記自己整流比とオン／オフコンダクタンス（または電流）比の両方の関数である。我々の詳細なコンパクトモデル（補足注１参照）により、前記ＦｅＤのオン／オフ比は、前記強誘電体層の上に非強誘電体絶縁体を統合し、強誘電体層と非強誘電体絶縁体層の厚さ比と前記強誘電体層の前記保磁場の両方を設計することにより、さらに改善することができる。今後の研究では、これらの変数を設計することにより、前記検知マージンをさらに改善することに焦点を当てる。
図１３検索動作用の２－ＦｅＤ ＴＣＡＭセル、ａ）マッチライン（ＭＬ）、サーチライン（ＳＬ）、サーチライン（ＳＬバー）の電極を持つＴＣＡＭセルのボックス回路図（左）。ＣＭＯＳ電圧スタティックＲＡＭ（ＳＲＡＭ）技術に基づく単一１６トランジスタ（１６Ｔ）ＴＣＡＭセルと、ＰＣＭやＲＲＡＭなどの抵抗記憶素子に基づく２トランジスタ２抵抗（２Ｔ２Ｒ）ＴＣＡＭの回路図。(中央）。本研究で提案された前記２つのフェロダイオードを用いた前記ＴＣＡＭセル（右）は、並列であるが分極は反対に接続された２つのＦｅＤを使用することで前記ＴＣＡＭの設計を大幅に簡素化する。ｂ）2つのＦｅＤからなるTCAMセルの動作は「Ｍａｔｃｈ」、「Ｍｉｓｍａｔｃｈ」、「Ｄｏｎ'ｔ ｃａｒｅ」状態を有する。ｃ）前記２個のＦｅＤ ＴＣＡＭセルの前記抵抗を、前記検索データと前記保存データのビット「１」が一致した場合と不一致の場合の両方で、擬似DC読み出しを繰り返した結果、ＭＬ比１００倍以上の差を示した。ｄ）クエリビット「１」と「０」両方を使用して、保存データビット「Ｄｏｎ'ｔ ｃａｒｅ」に対する前記２つのフェロダイオードＴＣＡＭセルの抵抗の擬似DC読み取りを繰り返した結果、２つのクエリともに前記ＭＬ抵抗２つのＦｅＤ ＴＣＡＭが高く、したがって前記２つのＦｅＤのいずれかを介して放電しないことが判明した。ｅ）様々なメモリー技術におけるＴＣＡＭセルの横方向の設置面積と検索遅延のベンチマーク比較チャート。この見積では、０．００８１μｍ２の単一ＦｅＤ面積を想定している。
ニューラルネットワーク
次に、我々のＦｅＤ素子アレイを、行列の乗算／積算（ＭＭＡＣ）演算を繰り返す、ディープ・ニューラル・ネットワーク（ＤＮＮ）推論に応用することに焦点を当てる。ＭＭＡＣ演算とＤＮＮは通常、ソフトウェアレベルで実装される。しかし、ソフトウェアで実装するため、電力やリソースに制約のある装置や環境での導入は特に困難である。これもまた、前記従来のフォン・ノイマン・コンピュータ・ハードウェア・アプローチによるところが大きく、メモリー・アクセスが集中し、並列化が困難なためである。前記アナログ領域でＭＭＡＣ演算を行うことは、有望な代替手段を提供する。アナログコンデンサーを備えたメモリースタは、ＭＭＡＣ演算を行うための優れたハードウェア媒体であることが示されている。キルヒホッフ電流則（ＫＣＬ）の高い並列性を活用することで、前記ＭＭＡＣ演算を大幅に削減し、メモリースタの各ビット線における累積電流を１クロックで読み出すことができる。これは、入力ベクトルをアナログ電圧振幅に、行列要素をメムリスタアレイのコンダクタンスに符号化することで実現される。
ＭＭＡＣに適した理想的なメムリスティブ素子は、電気的プログラミングに渡ってコンダクタンス値が線形に配置され、電流の駆動電圧に対する依存性が線形であり、電流量を抑制する抵抗が高いものでなければならない。この領域における先行研究は、主にＰＲＡＭやＰＣＭのような、優れたオーム挙動と多数のコンダクタンス状態を示すメムリスティブ素子に焦点を当ててきた。ＤＮＮの推論精度の文脈では、入力データの歪みを最小化するために電流と電圧の間に線形関係が必要であり、多数のコンダクタンスが重み行列の精度損失を最小化し、これらは高精度の推論タスクを実行するために不可欠である。しかし、電力効率と面積効率の観点からは、優れたオーム挙動と多数のコンダクタンス状態は、電力効率と計算ごとの低レイテンシを実現するアーキテクチャの指標を損なうことになる。これにはいくつかの理由がある。第一に、優れたオーム挙動をするメムリスティブ素子は、素子のコンダクタンスが高いという代償を伴う。第２に、多数のコンダクタンスが相応に必要となるため、高精度のアナログ／デジタル変換器（ＡＤＣ）が必要となる。メムリスタアレイシステムでは、回路レベルで電力と面積のコストが前記ＡＤＣによって支配されることは、先行研究からすでに知られている。そのため、ＤＮＮ推論エンジンでは、コンダクタンス状態が多いほど、アーキテクチャレベルでの電力オーバーヘッドが大きくなる。したがって、前記ＤＮＮの推論精度と前記電力効率および面積効率との間には、明らかなトレードオフが存在する。ここでは、ＦｅＤメムリスタを用いることで、これらの指標間の最適なトレードオフを実現できることを示す。まず、前記素子のコンダクタンスに関するトレードオフを実現するためには、線形挙動を維持しながら、メモリースタ素子の動作コンダクタンスを低下させることが重要である。前者の条件は、前記ＦｅＤ固有の特性である自己整流性の高いデバイスでは容易に満たされる。後者の条件は、前記入力電圧振幅にエンコーダを適用して電流－電圧関係を線形化することで満たすことができる（補足注２参照）。第二に、前記コンダクタンス状態の数の前記トレードオフを緩和するために、少数ではあるが、まばらに線形に配置されたコンダクタンス状態が必要である。このアプローチは、多数のコンダクタンス状態を実装するアプローチと比較して、同等の推論精度を達成することができる。
図１４Ａは、段階的電圧パルス変調によるＦｅＤの逐次スイッチングを示している。前記ＦｅＤセルは、段階的電圧パルスを用いて１６種類の異なるコンダクタンス状態に逐次にプログラムされる。これらのコンダクタンス状態は、後述するようにプログラミングパルス数に対して高い直線性を示す。前記図（左）は、前記段階的電圧パルス（１６Ｖから１９Ｖの範囲）が前記ＦｅＤの上部電極に印加され、そのたびに消去動作が行われるプログラミング動作の系列を示している。コールアウト窓（右）は、代表的なサイクルの前記コンダクタンス対パルス数を示している。図４ｄは、前記ＦｅＤ素子が電圧パルスによるアナログ双極スイッチングが可能であることを示している（1１６Ｖから１９Ｖの範囲、左）。前記コールアウト窓（右）は、逐次プログラミングと逐次消去の１サイクルを示している。前記ＦｅＤ素子は、１６の異なるコンダクタンス状態に対して、双方向変調よりも優れた直線性（直線フィットのＲ２スコア０．９９９７）を示した。１６の異なるコンダクタンス状態に対するコンダクタンス保持を図１４ｃに示すが、明らかな劣化は見られない。図４ｄは、１６個のプログラムパルス（パルス幅２μｓ）をインターリーブ読み出し（８Ｖ）する同一の系列を受けた５個の別々のＦｅＤ素子のコンダクタンス状態分布を示す。この結果は、これらのＦｅＤ素子間で素子間のばらつきが無視できることを示している。これらの状態をプログラムするために使用されるＦｅＤ素子のコンダクタンスの範囲（～２５～２５０ｎＳ）は、ＴＣＡＭ動作に使用されるコンダクタンスの範囲（～２～２５０ｎＳ）に比べてはるかに小さいことに注意されたい。これは主に、より小さなコンダクタンス範囲で動作の直線性がよりよく達成されるためである。さらに、前記ＤＮＮ推論アプリケーションは、必ずしも高い範囲のコンダクタンス変調を必要としない。このようなＦｅＤ素子で構成されるアレイの性能を、学習済みの畳み込みニューラルネットワーク（ＣＮＮ）をコンピュータビジョンに使用する実用的なアプリケーションでシミュレーションした。ＣＮＮ（２つの畳み込み層と１つの完全接続層を含む）は、ＭＮＩＳＴデータセット（ＭＮＩＳＴ、修正された国立標準技術研究所のデータベース）で訓練され、それに続いて、前記事前に訓練された重みを前記ＦｅＤコンダクタンス範囲に転送する。ネットワークの図を図１４ｅに示す。非直線性の指標である変動係数Ａを加えて、低精度コンダクタンス値への重み移動による精度劣化を解析した。前記Ａ因子と前記非線形性の関係については、補足注３で詳述した。したがって、前記全精密に学習されたネットワークの重みは、コンダクタンス状態の数（１～９ビットまでさまざま）に量子化される。次に、前記ＭＮＩＳＴ試験データセットにおけるネットワークの精度を再評価する。図１４ｆに見られるように、畳み込みニューラルネットワークは、非線形性が低い（Ａ＞０．５）低精度重み移動に対して頑健であり、ここでは、低精度重み移動の変動に対して、単精度浮動小数点フォーマット（ＦＰ３２）での９７．５％全精度試験精度が、わずか３ビットの重み精度で回復する。高い非直線性（Ａ＞０．３５）の場合、ＦＰ３２上で全精度試験精度を回復するためには１または２ビットの重み精度が必要であり、これは、線形性に優れたコンダクタンス状態をまばらに、しかし線形に配置することで、大量のコンダクタンス状態を置き換えて同等の推論精度を実行できることを示している。さらに、同じ畳み込みニューラルネットワークを学習させ、各逆伝搬後の前記ＦｅＤの現実的なコンダクタンス状態に直接重み更新がマッピングされる、ＦｅＤアレイ上のｉｎ－ｓｉｔｕトレーニングのインメモリー実装をシミュレートした。図１４ｇに示すように、図１４ａで実証された前記ＦｅＤ素子１６の個別のコンダクタンス状態の場合、前記ｉｎ－ｓｉｔｕ学習の精度はＦＰ３２で学習した精度に比べて～２％低下する。しかし、より高度な低精度トレーニング技術とソフトウェア上のモデル圧縮技術を用いれば、この数値は大幅に低減でき、前記トレーニング段階でＦｅＤ素子に低精度重み移動を実行しても、精度劣化をほとんど生じさせないと考えられる。
したがって、ＡｌＳｃＮに基づくフェロダイオード素子は、トランジスタフリーアーキテクチャにおける多機能ＣＩＭのＢＥＯＬ互換プラットフォームである。検索機能の実験的実証は、横方向のセル設置面積と検索遅延を持つＴＣＡＭ回路によって実現され、既存および実験的なＮＶＭ技術を凌駕する。最後に、ソフトウエアに匹敵する推論精度を持つ畳み込みニューラルネットワークのハードウエア実装と組み合わせた、フェロダイオード素子による安定したパルスプログラム可能４ビットメモリーを実証する。したがって、我々の研究は、新しい強誘電体材料とそれを用いたダイオード素子を用いたアーキテクチャを可能にすることにより、ＣＩＭプラットフォームの新たな可能性を開くものである。
図１４ ＦｅＤに基づくニューラルネットワーク。ａ）段階的電圧変調パルスによるフェロダイオード（ＦｅＤ）の逐次スイッチング。前記ＦｅＤセルは、段階的電圧パルスを用いて、様々なコンダクタンス状態に逐次的にプログラムされる。左のパネルは、前記段階的電圧パルスが前記ＦｅＤの上部電極にバイアスされ、そのたびに消去動作が行われるプログラミング動作の系列を示している。コールアウト窓（右パネル）は、代表的なサイクルのコンダクタンス対パルス数を示している。ｂ）前記ＦｅＤは電圧パルスによるアナログ双極スイッチングが可能であることが実証されている（左）。コールアウト窓（右）は、逐次プログラミングと逐次消去の１サイクルを示している。前記ＦｅＤ素子は、１６の異なる状態にわたって優れた直線性を示している。ｃ）１６種類の抵抗状態に対する抵抗保持率。ｄ）１６のプログラムパルス（パルス幅２μｓ）をインターリーブ読み出し（８Ｖ）で配列した５個の別々のＦｅＤの抵抗状態分布。ｅ）前記ＭＮＩＳＴデータセットに対して学習されたＣＮＮの図。行列の乗算にフェロダイオードアレイを使用するニューラルネットワークのハードウェア実装は、周辺のアナログ・デジタル変換器なしで完全なアナログモードで動作することができる。ｆ）ｅ）におけるネットワークの推論効果のシミュレーション結果。このシミュレーションは、アナログ重み層を実装したＦｅＤ素子で構成され、ＦＰ３２計算を使用してＭＮＩＳＴで学習した前記ネットワークの不正確な重みマッピングを伴う。ｆ）における前記シミュレーションは、Ａ＜０．５の場合、重み精度が３ビットと低くても、ネットワークの推論精度の劣化は１％未満であることを示している。ｇ）ｅ）における前記ネットワークを、アナログ重み層を実装した前記ＦｅＤ素子でｉｎ－ｓｉｔｕトレーニングしたシミュレーション。前記ＦｅＤの逐次プログラミングにおける前記優れた線形性を活用し、１６の抵抗状態を持つ前記アナログ重み層は、前記ＦＰ３２計算ベースラインと同等の推論精度で動作することがシミュレーションされた。
素子の作製
ＦｅＤは、Ｓｉ／Ａｌ０．８Ｓｃ０．２Ｎ（８５ｎｍ）基板の上に、Ａｌ（８０ｎｍ）／Ａｌ０．６８Ｓｃ０．３２（４５ｎｍ）Ｎ／Ａｌ（３０ｎｍ）の積層膜で構成されている。この積層を作製するには、まず６インチＳｉ＜１００＞ウェーハの上部に、厚さ８５ｎｍのＡｌ０．８０Ｓｃ０．２０Ｎテンプレート層をスパッタ体積する。前記Ａｌ０．８Ｓｃ０．２Ｎは、単一合金Ａｌ０．８Ｓｃ０．２ＮターゲットのパルスＤＣ反応性スパッタ堆積を用い、ターゲットパワー５ｋｗ、圧力７．４７ｘ１０－３ｍｂａｒ、析出温度摂氏３７５６度、Ｎ２雰囲気で成膜した。８５ｎｍのＡｌ０．８Ｓｃ０．２Ｎの第１の層は、それに続く厚さ８０ｎｍのＡｌ層を｛１１１｝方位に配向させる役割を果たす。このＡｌ（厚さ８０ｎｍ）層は、この素子で使用されている前記強誘電体層であるＡｌ０．６８Ｓｃ０．３２Ｎ（厚さ４５ｎｍ）の第２の層の下部電極として機能する。前記厚さ４５ｎｍの強誘電体Ａｌ０．６８Ｓｃ０．３２Ｎ膜は、Ｅｃａｔｅｃ ＣＬＵＳＴＥＲＬＩＮＥ（登録商標）２００ ２パルスＤＣ物理体積システムで、別々の４インチＡｌターゲットとＳｃターゲットから共スパッタされた。前記ＡｌターゲットとＳｃターゲットは、それぞれ１２５０Ｗと６９５Ｗで、チャック温度摂氏３５０度、Ａｒガスフロー１０ＳｃｃｍとＮ２ガスフロー２５ｓｃｃｍで運転した。チャンバー圧力は～１．４５ｘ１０－３ｍｂａｒに保たれた。このスパッタ条件では、体積速度は０．３ｎｍ／ｓｅｃであった。高配向の｛１１１｝Ａｌ層は、その［０００１］軸方向が前記基板に垂直なＡｌＳｃＮの成長を促進し、その結果、高テクスチャーのＦＥ膜が得られた。次に、真空を破ることなく、３０ｎｍのＡｌ層を上部電極として、また強誘電体Ａｌ０．６８Ｓｃ０．３２Ｎの酸化を防ぐためのキャッピング層としてスパッタした。
素子特性評価
電流－電圧測定は、Ｋｅｉｔｈｌｅｙ ４２００Ａ半導体特性評価システムを使用して、大気中、周囲温度で実施した。強誘電体ＡｌＳｃＮのＰ－ＥヒステリシスループとＰＵＮＤ測定は、Ｋｅｉｔｈｌｅｙ ４２００Ａ半導体特性評価システムとＲａｄｉａｎｔ Ｐｒｅｃｉｓｉｏｎ Ｐｒｅｍｉｅｒ２テストプラットフォームを使用して実施した。ＴＥＭ断面試料は、ＦＥＩ Ｈｅｌｉｏｓ Ｎａｎｏｌａｂ ６００0集束イオンビーム（ＦＩＢ）システムでｉｎ－ｓｉｔｕリフトアウト法を用いて作製した。試料は、Ｓｈａｒｐｉｅ（登録商標）マーカーで前記表面に線を書くことにより、薄い炭素質保護層でコーティングした。その後の電子ビームとイオンビームによる白金保護層の堆積は、ＦＩＢミリング中の帯電と加熱の影響を防ぐために行われた。最終洗浄段階では、低エネルギーのＧａ＋イオンビーム（５ｋｅＶ）を使用して、ＦＩＢによる損傷を低減した。ＴＥＭによる特性評価と画像取得は、加速電圧２００ｋＶで動作するＪＥＯＬ Ｆ２００を用いて行った。前記試料は、［００１］ゾーンの軸に配向させて撮影した。前記撮影したＴＥＭ画像はすべて、Ｄｉｇｉｔａｌ Ｍｉｃｒｏｇｒａｐｈソフトウェアを使用して収集した。
強誘電体ダイオードのオン／オフ比評価用コンパクトモデル
一般的なオン／オフ比評価方法
前記強誘電体ダイオード（ＦｅＤ）のオン／オフ比を評価し、前記４特性を把握するためには、前記強誘電体ダイオード内の電子輸送を解明する必要がある。前記強誘電体内の電子輸送には、直接トンネル、ファウラー・ノルドハイムトンネリング、熱電子放出の３つの主な方法があり、それぞれの効果を示すバンド図を図１５に示す。ウェンツェル・クラマーズ・ブリルアン（ＷＫＢ）近似を用いれば、３つの方法すべてを１つの式で包含することができる。この近似式では、トンネル確率は次式で与えられる。
Figure 2024516516000002
ここで、ｍ＊は電子の有効質量、Ｅｃは強誘電体の保磁場、Ｖ（ｘ）は強誘電体を横切る電圧、Ｅは印加磁場である。状態密度の積分は次のようになる。
Figure 2024516516000003
ここで、ＫＢＴはボルツマン定数に温度を掛けたもの、Ｅｆ，１とＥｆ，２は強誘電体の左右のフェルミ準位である。これらの式を用いて、電流密度Ｊを次のように定義できる。
Figure 2024516516000004
この電流密度に前記強誘電体膜の面積を掛けたものが、前記素子を流れる前記トンネル電流となる。このモデルは、強誘電体ダイオードの前記Ｉ－Ｖ特性を効果的に捉えているが、効率には欠ける。
図１５は、ポテンシャル障壁を介した電子輸送の３つの方法を示している。（ａ）直接トンネリング（ｂ）ファウラー・ノルトハイム・トンネリング（ｃ）熱電子放出。
電圧シフトモデルとその検証
電圧シフトモデル
解析では、前記ＦｅＤの前記Ｉ－Ｖ特性を記述する新しいコンパクトシフトモデルを提案した。前記ＦｅＤでは、低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）への前記ダイオードの前記Ｉ－Ｖ曲線の変化を、ＬＲＳからＨＲＳへの変換に伴い、前記Ｉ－Ｖ曲線がΔＶの分だけ左から右にシフトするものとして扱うことができる。言い換えれば、ＬＲＳでの前記電流と同じ電流を生成するために、ＨＲＳでのΔＶの電圧を相殺するために、より多くの電圧が必要となる。前記シフトされた電圧ΔＶは次のように導出できる。
Figure 2024516516000005
ここで、ｔは前記強誘電体層の厚さ、Ｅｄｐは前記強誘電体の脱分極磁場であり、脱分極磁場を次のように表すことができることがわかった。
Figure 2024516516000006
ここで、ＥＣは前記強誘電体層の保磁場、Ｐｒは残留分極、εは強誘電体の誘電率、βは酸化物キャパシタンスＣｏｘと前記強誘電体キャパシタンスＣｆｅに関係するパラメータである。
Figure 2024516516000007
電圧シフトモデルとＷＫＢ近似の比較
電圧シフトモデルは、図１６に示すＷＫＢ近似でモデル化した前記強誘電体ダイオードの前記Ｉ－Ｖ特性と比較的一致した結果を示すことを検証した。さらに、前記電圧シフトモデルは、前記ＷＫＢ近似のような数値積分ではなく、解析方程式を利用するため、より効率的である。さらに、新しいモデルの双曲線関数は、脱分極電界Ｅｄｐが前記モデル内の前記保磁電界ＥＣを超えないため、前記Ｉ－Ｖ曲線の読み出し電圧領域に焦点を当てるのに役立つ。
図１６。任意の強誘電体について、前記ＷＫＢ近似（緑）と強誘電体ダイオードの新しい電圧シフトモデル（青）を用いた前記４曲線の比較。紫色の曲線は、前記ＷＫＢ近似でモデル化した高抵抗状態での前記ベース曲線を示す。
前記電圧シフトモデルに関連するＩ－Ｖ曲線とオン／オフ比
このコンパクトなモデルの検証後、このモデルを用いて前記強誘電体ダイオードの前記オン／オフ比と酸化キャパシタンス、残留分極、保磁場などのパラメータとの関係の全体的な傾向を求めた。
酸化膜容量によるＩ－Ｖ曲線とオン／オフ比の変化
まず、異なる絶縁体キャパシタンス下での前記ＦｅＤシフトのＩ－Ｖ曲線をプロットした。βは０から１の間で変化する。残留分極と保磁力の適切な値を選択することで、ＨＲＳシフトの前記シミュレーションＩ－Ｖ曲線を図１７（ａ）)に示す。また、βを変化させたときのオン／オフ比を図１７（ｂ）に示す。
図１７は、プリコード酸化膜容量βの変化に対するＨＲＳのＩ－Ｖ曲線シフトのプロットを（ａ）に示したもので、前記Ｉ－Ｖ曲線シフトの傾向をより良く見るために、βを０．０１から０．５４まで指数関数的に変化させた。（ｂ）はオン／オフ比対βで、オン／オフ比は（ａ）の７Ｖの電圧におけるＬＲＳと対応するシフト曲線間の電流比である。
残留分極によって変化するＩ－Ｖ曲線とオン／オフ比
次に、適切な絶縁体キャパシタンスＣｏｘと保磁場ＥＣを用いて、前記残留分極Ｐｒを１～１３５μＣ／ｃｍ２の範囲で変化させ、前記得られたＩ－Ｖ特性を図１８（ａ）に示す。図１８（ｂ）に、異なる残留分極下でのオン／オフ比を示す。
図１８は、前記残留分極Ｐｒの変化によるＨＲＳのＩ－Ｖ曲線のシフトをプロットしたもので、前記Ｉ－Ｖ曲線のシフト傾向をよりよく見るために、Ｐｒを１～１３５μＣ／ｃｍ２まで指数関数的に変化させている。（ｂ）は前記オン／オフ比対Ｐｒであり、前記オン／オフ比は電流である。
保磁場によるＩ－Ｖ曲線とオン／オフ比の変化
最後に、０．１２～３．１２ＭＶ／ｃｍの保磁線ＥＣに対する前記Ｉ－Ｖ曲線シフトプロットを図１９（ａ）に示す。図１９（ｂ）に、異なる保磁場下での前記ＦｅＤの前記オン／オフ比の対応プロットを示す。
図１９。前記保磁場ＥＣの変化によるＨＲＳのＩ－Ｖ曲線シフトのプロットを（ａ）に示す。前記Ｉ－Ｖ曲線のシフト傾向を得るために、ＥＣを０．１２～３．１２ＭＶ／ｃｍで直線的に変化させた。（ｂ）は前記オン／オフ比対ＥＣであり、前記オン／オフ比は（ａ）の７Ｖの電圧におけるＬＲＳと対応するシフトした曲線との電流比である。
図１７～１９における前記Ｉ－Ｖ曲線は、符号化絶縁体キャパンシタンスβ、残留分極Ｐｒ、または保磁場ＥＣが大きくなると、前記ＨＲＳ曲線がさらにシフトすることを示している。そして、式５と図１７～１９の両方から、式５の双曲線関数が、前記残留分極Ｐｒと前記酸化キャパシタンスによる前記Ｉ－Ｖ曲線のシフトへの影響を制限していることがわかる。一方、前記保磁場ＥＣが大きくなると前記オン／オフ比が急激に大きくなり、前記双曲線関数では制限されないことがわかる。
強誘電体ダイオードの電流電圧関係の線形化
図２０に示すデバイスの前記ｌｏｇＩ－Ｖ特性では、前記ｌｏｇＩは前記印加電圧に対して優れた直線性を持ち、前記素子の１６種類の状態における前記プロットの傾きはフィッティングにおいて一貫している。
図２０。Ｌｏｇ（Ｉ）対Ｖ．直流電圧を１６種類の状態に掃引印加して測定した電流Ｉ。
強誘電体ダイオードの前記Ｉ－Ｖ特性を線形化するには、次のようになる。
Figure 2024516516000008
ここで、Ｇｉはダイオードの前記コンダクタンスに関係するパラメータである。
一定の傾きαは、前記強誘電体ダイオード素子の１６種類の異なるｌｏｇＩ－Ｖ特性に対する線形回帰法によって推定することができる。
図２１。１６種類の状態における電流Ｉ対ｅｘｐ（αＶ）。図２１から、１６種類の状態における強誘電体ダイオードのＩ－ｅｘｐ（αＶ）特性は、優れた直線性を示し、原点で交差していることがわかるが、これはオーミック抵抗のＩ－Ｖ特性と同じである。全１６種類の状態の異なる傾きは、前記１６状態のコンダクタンスに比例し、これも直線的に振る舞う。
電流Ｉと前記電圧の関数ｆ（Ｖ）＝ｅｘｐ（αＶ）の間の線形特性により、入力をｆ（Ｖ）に線形に対応付けることができる。例えば、０～１までの入力があるとすると、前記入力１を最大（ｅｘｐ（αＶ））に、入力０を最小（ｅｘｐ（αＶ）に対応付けることができるとして、０と１の間の入力をｍｉｎ（ｅｘｐ（αＶ））とｍａｘ（ｅｘｐ（αＶ））の間に均等に配分する。したがって、各入力を対応するｆ（Ｖ）に対応付け、ｆ（Ｖ）を復号して対応する電圧Ｖを求めるには、次のようにすればよい。
Figure 2024516516000009
図２２。（ａ）ＭＮＩＳＴデータセットから入力された数字「５」の画像。（ｂ）入力信号を現実的な電圧Ｖにマッピングして符号化した後のプロット。前記入力信号を前記素子に印加される前記電圧に変換した後に前記機能が残る。
図２２（ｂ）は、図２２（ａ）に示した前記ＭＮＩＳＴから与えられた入力を、強度を入力信号として、前記素子に印加された電圧振幅を符号化したものに変換したものである。この方法により、前記入力Ｖを関数ｆ（Ｖ）に単純に符号化することによって、ニューラルネットワーク計算において前記ＡｌＳｃＮ強誘電体ダイオードを単純な抵抗器として使用することができ、次に示すように、出力として測定された電流Ｉを得ることができる。
Figure 2024516516000010
現実的な素子で前記符号化方式を検証するために、［０，１］の範囲の一連の入力を読み取り電圧範囲［４Ｖ，８Ｖ］に符号化する。次に、前記符号化された電圧を前記強誘電体ダイオード素子に直接印加し、元の入力に応答する電流を出力として測定する。
図２３。前記元の入力に応答している前記強誘電体ダイオード素子に前記符号化された電圧を印加したときの前記出力電流の測定値である。
図２３に示すように、前記出力電流は、前記入力に対して優れた線形性を示し、線形フィットのＲ２スコアは０．９９９８であった。これは、この線形化符号化法を用いるだけで、前記ＡｌＳｃＮ強誘電体ダイオードをニューラルネットワーク計算の単純な抵抗器として使用できることを検証している。
強誘電体ダイオードの非線形重み更新
事前に訓練した重みをメモリースタにマッピングする際、一般的に線形量子化系列を使用するため、理想的には、重みの増加量と減少量は書き込みパルス数に線形に比例するはずである。しかし、文献で報告されている現実的な素子は、このような理想的な軌跡をたどらず、コンダクタンスは通常、初期に急激に変化し、その後徐々に飽和する。これは、高精度のハードウェア行列乗算を阻害する主な理由の一つである。現実的な素子のこのような非線形重み更新は、係数Ａで評価することができる。
Figure 2024516516000011
ここで、ＧｍｉｎとＧｍａｘは素子で測定されたコンダクタンスの最小値と最大値、Ｎは適用したパルス数、Ｎ０は適用する最大数である。上記の等式から、Ａが小さくなるにつれて、前記素子は非線形重み更新をより悪化させると結論づけることができる。
図２４。（ａ）係数Ａを変えた非線形重み更新による正規化コンダクタンス。（ｂ）前記現実的なＦｅＤ素子で測定された前記正規化コンダクタンス。
図２４（ｂ）に示すように、我々の実証したＦｅＤ素子で測定された前記正規化コンダクタンスは、理想的な値に対して１０以上のＡと０．９９９７のＲ２スコアを示し、ほぼ理想的な重み更新を示している。
付録の表１は、前記実証されたＴＣＡＭのさまざまな値の記憶状態、検索電圧、検索結果に対する電圧モードと符号化テーブルを示している。
図２５。ａ）前記分極への前記強誘電体と非強誘電体の寄与を区別するための前記ＰＵＮＤ測定の信号系列の概略図。ｂ）電圧スイッチングパルス開始から４００ｎｓ以内に強誘電体のスイッチングを示すＰＵＮＤ電流密度。
図２６。４５ｎｍのＡｌＳｃＮにおけるダイナミック電流応答。ａ）前記強誘電体スイッチング誘起電流応答を観察するためのダイナミック電流応答測定用信号系列の概略図。ｂ）ａ）に示した信号系列に対応する厚さ４５ｎｍのＡｌＳｃＮの電流－電圧ヒステリシスループ。上記のプロットは、＋４．６２ＭＶ／ｃｍの正の保磁力場と－３．７９ＭＶ／ｃｍの負の保磁力場を示している。前記強誘電体膜のリーク最適化は現在進行中の課題である。
図２７。ＴＣＡＭのセル構造は、陽極と陰極に接続する信号線が並列である前記ＦｅＤクロスバーメモリーアレイを、前記ＴＣＡＭデモのビットサーチに利用するのが自然である。
実施例：ＣＭＯＳ互換アルミニウム・スカンジウム・ナイトライドに基づく強誘電体ダイオードメモリー素子
ＣＭＯＳバック・エンド・オブ・ライン（ＢＥＯＬ）、相補型金属酸化膜半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ－Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）互換のＡｌ０．６４Ｓｃ０．３６Ｎに基づく強誘電体ダイオードは、そのリーク電流に分極依存性のヒステリシスを示す。我々の素子は、４インチシリコンウェハー上に成長したＢＥＯＬ温度（摂氏３５０度以下）に適合する金属／絶縁体／強誘電体／金属構造（白金／ネイティブ酸化物／Ａｌ０．６４Ｓｃ０．３６Ｎ／白金）で構成されている。この素子は、整流比１０５以上のダイオードとして自己選択的な振る舞いを示す（５Ｖの場合）。アクセストランジスタやセレクタを追加することなく、漏洩電流を抑制することができる。さらに、前記分極に依存する漏洩電流を考慮すると、前記ダイオードの電流－電圧掃引は、低抵抗状態と高抵抗状態の間のオン／オフ比が～５０，０００のメモリースタに類似している。我々の素子はまた、ＤＣサイクル中に安定したプログラム抵抗状態を示し、３００Ｋで１，０００秒より長い保持時間を持つ。これらの結果は、このシステムが将来の高性能ポストＣＭＯＳ互換不揮発性メモリー技術として大きな可能性を秘めていることを示している。
モノのインターネット（ＩｏＴ）装置、非ボンノイマンコンピューティングアーキテクチャ、人工知能（ＡＩ）計算アルゴリズムなどの新しい素子アプリケーションは、低消費電力で高密度の不揮発性メモリー（ＮＶＭ）ソリューションに対する強い需要を生み出している。様々な新しいＮＶＭ技術の中でも、強誘電体ランダムアクセスメモリー（ＦｅＲＡＭ）は、その高速アクセス、高耐久性、極めて低い書き込みエネルギーと電流、良好なリテンションにより魅力的である。しかし、商用スケールの半導体アプリケーションへのＦｅＲＡＭの組み込みは、１３０ｎｍノードで停滞している。強誘電体（ＦＥ）メモリーの急速な発展を妨げ、古典的な電荷に基づくメモリーや他のＮＶＭ技術への挑戦を阻んできた主な課題は３つある。１）従来の１トランジスタ１強誘電体キャパシタ（１Ｔ１Ｃ）構造は、破壊的読み出しを受け、設置面積が大きい。２）従来の強誘電体は、標準的なＢＥＯＬ、ＣＭＯＳプロセスと互換性がない。３）チタン酸ジルコン酸鉛（ＰＺＴ）やチタン酸バリウム（ＢＴＯ）のようなペロブスカイトＦＥ材料は、より薄い層に微細化されるにつれて、強誘電特性が劣化する。
これらの問題に対処するため、過去１０年間に様々な新技術が開発されてきた。前記強誘電体ダイオードや強誘電体トンネル接合（ＦＴＪ）のような２端子素子は、分極に依存する漏洩電流またはトンネル電流と整流を利用して抵抗性スイッチングを行うものであり（メモリースタに類似）、１Ｔ１Ｃセルの代替品として有望である。これは、非破壊読み出しを用いるコンパクトな２端子形状の素子であるという利点があるからである。近年、ドープしたＨｆＯ２に基づくＦＴＪメモリースタは、コンパクトな不揮発性メモリー用途として大きな注目を集めている。しかし、多くの報告では、ドープＨｆＯ２が強誘電性を獲得するのに必要な高いアニール温度（摂氏４００度以上）のために、ＣＭＯＳ ＢＥＯＬプロセスの集積化には不向きである。高いオン／オフ比は、低消費電力のインメモリーコンピューティングを可能にするだけでなく、ニューロモーフィックコンピューティング用のマルチビットメモリー素子のような新しいアプリケーションで使用される場合、ノイズやばらつきに対する強い耐性を維持するためにも不可欠である。
最近発見された強誘電体としてのＳｃドープＡＩＮは、実用的な２端子強誘電体不揮発性メモリー素子の実現に有望な道を提示している。Ｓｃを合金化したＡＩＮは、２－４．５ＭＶ／ｃｍの大きな保磁場Ｅｃを示し、大きなメモリー窓を維持しながら、より薄い強誘電体層へのスケーリングを可能にする。８０－１１５μＣ／ｃｍ２の高い残留分極Ｐｒと組み合わせると、これは強いトンネル障壁変調による大きな抵抗性スイッチングにつながり、したがって高いオン／オフ比を実現する。最近報告された、２０ｎｍ以下のＳｃドープＡＩＮにおける低析出温度(摂氏３５０度以下)での強誘電体スイッチングにより、これらの素子をＣＭＯＳ、ＢＥＯＬ互換プロセスに直接集積することが可能になった。
ここでは、４インチＳｉウェハ上の完全ＢＥＯＬ、ＣＭＯＳ互換プロセスで作製されたＡｌ０．６４Ｓｃ０．３６Ｎに基づく強誘電体ダイオードを実証する。厚さ２０ｎｍのＡｌ０．６４Ｓｃ０．３６Ｎを強誘電体層として用い、薄いネイティブ酸化物バリア層を設けた強誘電体キャパシタは、分極に依存した漏洩電流のヒステリシスを示し、１０５を超える大きな自己整流比、５０，０００を超える高いオン／オフ比、ＤＣサイクルで安定したプログラム状態、３００Ｋで１，０００秒を超える保持時間を実現した。これらの結果は、将来の高性能ＣＭＯＳ ＢＥＯＬ互換ＮＶＭとして有望である。
図２８（ａ）は、Ｐｔ／ネイティブ酸化物／Ａｌ０．６４Ｓｃ０．３６Ｎ／Ｐｔ素子の模式図である。Ｓｉ基板上にＰｔ（１００ｎｍ）の下部電極（ＢＥ）をスパッタリング成膜した。次に、２０ｎｍのＡｌ０．６４Ｓｃ０．３６Ｎ膜を、Ｅｖａｔｅｃ ＣＬＵＳＴＥＲＬＩＮＥ（登録商標）２００ ２パルスＤＣ物理蒸着システムで、２つの別々の４インチＡｌ（１０００Ｗ）とＳｃ（６５５Ｗ）ターゲットから共スパッタリングした。上記析出は摂氏３５０度、Ｎ２ガスフロー２０ｓｃｃｍで行った。その後、図２８（ｃ）に示すように、標準的なフォトリソグラフィーを用いて上部電極（ＴＥ）領域をパターニングし、続いてＰｔ（１００ｎｍ）金属上部電極の蒸着とリフトオフプロセスを行った。図２８（ｂ）はＰｔＢＥ上のＡｌ０．６４Ｓｃ０．３６Ｎ膜の断面透過電子顕微鏡（ＴＥＭ）である。図２８（ｂ）の挿入図では、赤枠で囲んだ領域の高分解能ＴＥＭ像度が、Ａｌ０．６４Ｓｃ０．３６Ｎ膜のテクスチャー状エピタキシャル成長と、大気への曝露による強誘電体表面の～４ｎｍのネイティブ酸化膜を示している。前記素子断面のエネルギー分散型Ｘ線分光法（ＥＤＳ）分析マップは、酸化物が窒化物と同様のＡｌとＳｃ濃度を持つことを示唆している。この素子の最も基本的で特徴的な特性である分極依存性漏洩を実証するためには、酸化物の存在は必要ないことに留意されたい。Ａｌ０．６４Ｓｃ０．３６ＮとＰｔの間のショットキー障壁は、前記素子構造に非対称性をもたらす。強誘電体分極スイッチングによるこのショットキー障壁の変調は、前記素子の整流機能（ダイオードに類似）と組み合わされた掃引間の漏洩電流の大きな差をもたらし、それゆえ強誘電体ダイオードと呼ばれる。他の強誘電体材料に基づく文献には、同じ素子コンセプト、機能を示し、同じ名前で呼ばれている他の例がいくつかある。ここでは、このコンセプトをＡｌＳｃＮに基づく強誘電体材料で実証する。
この素子の漏洩は分極に依存し、かつ非対称であるため、一般的な分極－電界（Ｐ－Ｅ）ループ測定では、スイッチング時の前記強誘電分極が漏洩によって畳み込まれる。この問題を克服するために、漏洩を抑制し、Ａｌ０．６４Ｓｃ０．３６ＮのＦＥ特性を明らかにするために、低温（１２０Ｋ）と比較的高い周波数（１０ｋＨｚ）でポジティブアップ、ネガティブダウン（ＰＵＮＤ）測定を行った。室温でのＰ－Ｅヒステリシス測定の詳細については、我々の過去の研究成果を参照されたい。図２８（ｃ）は、前記ＰＵＮＤ測定から抽出したＡｌ０．６４Ｓｃ０．３６Ｎ素子の典型的なＰ－Ｅヒステリシスループを示している。前記ＰＵＮＤ測定のパルス回路図は、我々の先行研究と同様、補足情報図３２に記載されている。前記測定結果は、６．５ＭＶ／ｃｍの保磁場と２５μＣ／ｃｍ２の残留分極を示している。前記保磁場は、我々のＤＣ測定で観測された値よりもわずかに大きいことが観測された。これは、前記保磁場は温度が下がるにつれて、また測定周波数が高くなるにつれて大幅に増加することが報告されているためであると推測される。残留分極が比較的低いのは、低温での前記ＰＵＮＤ測定中に前記部分的な強誘電体スイッチングが起こるためと考えられる。さらに、室温で１ＭＨｚで測定した素子のＣ－Ｖ曲線（図２８（ｄ））は、強誘電分極スイッチングを示す、印加電圧の増加とともにキャパシタンスが減少する非線形キャパシタを示唆するバタフライ型のループを示している。同様のＣ－Ｖ曲線は、他のＦＥ材料に基づくＦＴＪまたは強誘電体ダイオード素子について報告されている。加えて、最初のＣ－Ｖ掃引中に明確な強誘電体スイッチング誘起ピークが観測され、これはＣ－Ｖ測定掃引を繰り返すと消失する（補足情報図３３参照）ことから、スイッチングの強誘電体的性質をさらに示唆している。
図２９に、前記Ａｌ０．６４Ｓｃ０．３６Ｎ強誘電体ダイオードの前記Ｉ－Ｖ特性を半対数スケールと線形スケールで示す。青色のプロットは、負のプログラム電圧を印加した後に分極がＴＥを指す非線形ダイオード的なＩ－Ｖ曲線を示し、オレンジ色のプロットは、正のプログラム電圧を印加した後に分極がＢＥを指すＩ－Ｖ曲線を示す。正電圧でプログラムされた後、前記抵抗値はハイからローに変化し、前記メモリースタの極性は負の順方向ダイオード（青線）から正の順方向ダイオード（オレンジ線）に変化する。同様に、負電圧の掃引では、前記メモリースタの極性が、正の順方向ダイオードから負の順方向ダイオードに変化することが観察できる。前記Ａｌ０．６４Ｓｃ０．３６Ｎと前記金属電極（Ｐｔ）の間にショットキー障壁が存在するため、前記素子は５Ｖで２０５を超える整流比を持つダイオードとして自己選択的な振る舞いを示し、クロスバーアレイで使用する場合、アクセストランジスタやセレクタを追加することなく漏洩電流を抑制できると考えられる。読み出しバイアス電圧～２．５Ｖにおいて、順方向電圧掃引と逆方向電圧掃引の間で５０，０００という大きなオン／オフ電流比が得られており、これはハフニアに基づくＦＴＪや強誘電体ダイオードでこれまでに報告されているオン／オフ比を超えるものである。文献から強誘電体メモリースティブ素子の重要な特性の要約を、前記ＣＭＯＳ互換性、オン／オフ比、および強誘電体層の厚さに焦点を当てて、補足情報の表２に示す。我々が報告したＡｌ０．６４Ｓｃ０．３６Ｎに基づく強誘電体ダイオードは、ＣＭＯＳ ＢＥＯＬプロセスに適合しながら、同時に高いオン／オフ比を示す２つの実証例のうちの１つであることは注目に値する。大きなオン／オフ電流比を得るためには、表面酸化物の存在が重要かもしれないが、我々の素子で強誘電体効果を示すためには、酸化物層は必要でなく重要でもないことに注意されたい。このことは、Ａｌ（３０ｎｍ）／Ａｌ０．６８Ｓｃ０．３２Ｎ（４５ｎｍ）／Ａｌ（８５ｎｍ）のｉｎ－ｓｉｔｕ堆積ＭＩＭフェロダイオードがオン／オフ比～１００で同様の効果を示したことからも明らかである（補足情報Ｓ３参照）。
さらに、これらのＡｌ０．６４Ｓｃ０．３６Ｎ ＦＴＪのバンド図と電子輸送に対する分極の効果を調べた。我々のＡｌ０．６４Ｓｃ０．３６Ｎ薄膜はスパッタ蒸着であり、多数の点欠陥と線欠陥を含むことから、バンドギャップ内に複数のトラップ状態を持つことになる。したがって、２０ｎｍ厚の強誘電体絶縁体を持つＭＩＭ強誘電体ダイオード素子を介した電流伝導は、順方向バイアス下での測定で観測されたμＡレベルの電流を説明する手段として、何らかのトラップ補助輸送／伝導メカニズムを説明しなければならない。そこで、前記ダイオードを流れる前記順方向電流を、よく知られたトラップ補助伝導・漏洩電流モデル、すなわちＰｏｏｌｅ－Ｆｒｅｎｋｅｉ（Ｐ－Ｆ）トンネルモデルで、印加電圧に対してフィッティングした。さらに、変調された三角障壁を通過する電子のファウラー・ノルトハイムまたは直接的な波動メカニズムトンネリングを比較しようとした。前記強誘電体の分極電荷効果は、前記電子バンド図の非対称変調を引き起こす。図３０に示すように、Ｐが反転すると、Ｐの方向が印加電界と同一か逆かによって、前記電子バンド図の急峻さが変化する。図３０に示すように、前記ＴＥに正電圧を印加した場合、前記障壁の高さは、平均して、Ｐが前記ＴＥを指すときの方が、Ｐが前記ＢＥを指すときよりも高くなる。正バイアスにおける前記強誘電体ダイオードの高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）の電子バンド図を図３０（ａ）と（ｂ）に示す。前記強誘電体絶縁体層の厚さが前記~２０ｎｍであることから、直接波動メカニズムトンネリングは、トンネル確率が障壁の幅とともに指数関数的に減衰するために、無視できると予想される。したがって、図３０（ｃ）に示すように、電流－電圧データは前記Ｐ－Ｆトンネリングモデルに最もよく適合する。前記Ｐ－Ｆモデルから抽出された前記強誘電体層の誘電率～１６は、独立した静電容量の測定値１４～１５に近い。我々の素子では、前記印加された電界によって前記強誘電体の分極スイッチングが起こり、この分極スイッチングによって前記電界プロファイルが変化し、厚さ２０ｎｍの強誘電体層を通る漏洩が変化することに注意されたい。この漏洩メカニズムを説明するために、トラップ補助Ｐｏｏｌｅ－Ｆｒｅｎｋｅｌトンネリングを用いている。同様のメカニズムが、前記強誘電体層の厚さがはるかに小さいＦＴＪ素子を介した伝導を記述するためにも使用されていることも注目に値する。前記ＬＲＳの場合、前記印加される電界は、前記強誘電体の分極方向に従う。前記注入された電子は、高占有トラップから空トラップへとホップし、その結果、前記電流は大きくなる。逆に、前記印加電界が前記強誘電分極方向と逆方向の場合、占有電子が少なくなるため、前記電子ホッピング率は著しく低下する。このため、空のトラップが生じ、伝導経路の総数が壊れ、前記ダイオードを流れる電流が小さくなる。この素子の完全でコンパクトなＩ－Ｖモデルは重要であり、現在進行中の研究課題であるが、今回の原稿の範囲を超えており、今後の研究で報告する予定である。最後に、ＭＩＭ素子の面積依存電流密度スケーリングに基づき、導電性ブリッジ形成が当素子の抵抗性スイッチングとして除外できることも指摘しておきたい。ＭＩＭ素子の面積に対するオン電流の線形スケーリングにより、前記抵抗性スイッチングの前記強誘電体的性質をさらに検証した（補足情報Ｓ４参照）。
強誘電体ダイオードの予備信頼性試験も実施した。図３１（ａ）は、１０回手動で行ったＤＣサイクルのデータである。同じ素子からのサイクルＩ－Ｖ曲線は、前記電流－電圧特性が安定で再現性があることを示している。さらに、前記強誘電体の前記２つの異なる分極状態、ひいては前記メモリースタの抵抗（電流）状態は、２つの不揮発性メモリー状態としてプログラムできる。さまざまな遅延時間での読み出しを行い、リテンションを決定した（図３１（ｂ））。前記低および高電流／抵抗状態は、室温で少なくとも１，０００秒間、明らかな劣化なしに保持できる。我々の強誘電体ダイオードのスイッチングが純粋に電子的なメカニズムであることを考えると、他のすべての強誘電体メモリー素子と同様に、前記電圧－時間のジレンマにさらされる。しかし、この電圧－時間のジレンマは、強誘電体層を薄くし、ＡｌＳｃＮ材料が持つ特性である高い保磁場と同時に理想に近い（正方形状の）ヒステリシスループを持つことで最小化することができる。
このＡｌ０．６４Ｓｃ０．３６Ｎに基づく強誘電体ダイオードは、強誘電分極の関数として漏洩電流に大きな差を示し、その結果、メモリースタに類似したヒステリシス電流電圧ループを生じる。我々の素子は、４インチＳｉウェハー上の完全ＢＥＯＬ、ＣＭＯＳ互換プロセスで製造されている。強誘電体層として厚さ２０ｎｍのＡｌ０．６４Ｓｃ０．３６Ｎを用いた結果、得られた強誘電体ダイオードは、１０５を超える大きな自己整流比、５０，０００を超える高いオン／オフ比、ＤＣサイクルでの安定したプログラム状態、３００Ｋで１，０００秒を超える保持時間という高性能を示した。これらの結果は、このシステムが、将来の高性能ＣＭＯＳ ＢＥＯＬ互換不揮発性メモリー技術として大きな可能性を持つことを示している。
図２８。（ａ）金属／酸化物／Ａｌ０．６４Ｓｃ０．３６Ｎ／金属メモリースター素子の概略図。（ｂ）前記Ｓｉウェハー基板上に成長したＰｔ下部電極と前記Ａｌ０．６４Ｓｃ０．３６Ｎ強誘電体を示す前記素子の断面透過電子顕微鏡写真。挿入図は、赤枠で囲んだ領域の高分解能ＴＥＭ像とＥＤＳによる元素マッピング。（ｃ）１２０Ｋで測定したＡｌ０．６４Ｓｃ０．３６Ｎ ＰＵＮＤの測定結果。（ｄ）室温、１ＭＨｚで測定した素子の代表的なＣ－Ｖ曲線で、典型的なバタフライループを示す。
図２９。（ａ）前記強誘電体メモリースタの半対数および線形電流－電圧特性。青色のプロットは、負のプログラム電圧を印加した後の非線形Ｉ－Ｖ曲線を示し、オレンジ色のプロットは、抵抗状態が正の電圧によってプログラムされたＩ－Ｖスイープを示している。
図３０。（ａ）ＭＩＭ素子のＨＲＳとＬＲＳの電子バンド図。線の傾きはＥ場の指標であり、トラップ準位はミッドギャップにあると仮定されていることに注意。（ｃ）Ｐｏｏｌｅ－Ｆｒｅｎｋｅｌトンネルモデルへの実験電流－電圧データのフィッティング。絶縁体の誘電率～１６を抽出し、独立したキャパシタンス測定と一致する良好なフィッティングを示している。
図３１。（ａ）ＦＴＪの安定性と再現性を示す、手動ＤＣスイッチングサイクルにわたるサイクリック４曲線。（ｂ）５Ｖでの読み出しによる前記低・高電流／抵抗状態の保持～１，０００秒。
図３２。ＰＵＮＤ測定のためのパルス系列の概略図。ＡｌＳｃＮ薄膜の前記強誘電応答は、２つのパルス間に１ｍｓの遅延を設けた５つの単極性三角信号を用いたＰＵＮＤ測定によって特徴付けられた。
図３３。（ａ）強誘電体（ＦＥ）ＡｌＳｃＮ金属－絶縁体－金属素子の模式的断面図。容量電圧（Ｃ－Ｖ）測定の電圧掃引の初期状態と最終状態の分極方向を矢印で示す。前記電圧掃引の番号は矢印で示されている。（ｂ）（ａ）で示した各スイープ番号のＣ－Ｖデータ。最初の掃引は、～７．５Ｖまでの静電容量の明確な上昇を示し、その後、強誘電体の分極スイッチングに特徴的な急激な下降が続く。残りの掃引は静電容量の上昇を示さないことから、印加する電圧の符号と大きさの範囲が同じであれば、分極は保持され、スイッチングされないことがわかる。
図３４。本稿に示した厚さ２０ｎｍのＡｌ０．６８Ｓｃ０．３２Ｎ素子と定性的に同様のＩ－Ｖ特性を示すＩｎ－ｓｉｔｕ成膜したＭＩＭ Ａｌ（３０ｎｍ）／Ａｌ０．６８Ｓｃ０．３２Ｎ（４５ｎｍ）／Ａｌ（８５ｎｍ）フェロダイオード素子のＩ－Ｖ特性。上記の素子は真空を破ることなくｉｎ－ｓｉｔｕで成膜されたため、この素子には酸化膜がなく、オン／オフ比が～１００のフェロダイオードのスイッチング動作を示している。
図３５。上部電極の直径を変えた３つの円形Ｐｔ／ネイティブ酸化物／Ａｌ０．６４Ｓｃ０．３６Ｎ／Ｐｔ ＭＩＭ素子の電流密度対電圧のオン状態スイープ。オン状態の電流密度（断面積で規格化した電流）は、３つの素子すべてで重複しており、コンダクタンスまたは電流が断面積に比例して直線的に増加することが示唆される。もしこの素子が導電性ブリッジを形成していれば、電流密度曲線は重ならないはずである。したがって、スイッチングメカニズムとして導電性ブリッジ形成は除外される。
補足情報
Figure 2024516516000012
Figure 2024516516000013

Claims (25)

  1. 強誘電体ダイオードのアレイを有するメモリーセルであって、
    前記強誘電体ダイオードはドープされた窒化アルミニウム（ＡＩＮ）を有し、前記強誘電体ダイオードは不揮発性であり、パルス数に依存するアナログ状態へのパルス化を介してフィールドプログラム可能である、メモリーセル。
  2. 請求項１記載のメモリーセルにおいて、前記強誘電体ダイオードは、スカンジウムをドープした窒化アルミニウム（ＡｌＳｃＮ）、イットリウムをドープした窒化アルミニウム（ＡｌＹＮ）、マグネシウムとハフニウムをドープした窒化アルミニウム（ＡｌＭｇＨｆＮ）、マグネシウムとジルコニウムをドープした窒化アルミニウム（ＡｌＭｇＺｒＮ）、マグネシウムとチタンをドープした窒化アルミニウム（ＡｌＭｇＴｉＮ）、ホウ素をドープした窒化アルミニウム（ＡｌＢＮ）、またはイッテルビウムをドープした窒化アルミニウム（ＡｌＹｂＮ）を有する、メモリーセル。
  3. 請求項１もしくは請求項２のいずれかに記載のメモリーセルにおいて、前記強誘電体ダイオードが、２、５、１０、２５、５０、７５、１００、５００、１，０００、５，０００、または１０，０００より大きいオン／オフ比を有する、メモリーセル。
  4. 請求項１もしくは請求項２のいずれかに記載のメモリーセルにおいて、前記強誘電体ダイオードが、２５、５０、７５、１００、２００、５００、１，０００、１０，０００、５０，０００、または１００，０００より大きい自己整流比を有する、メモリーセル。
  5. 請求項１もしくは請求項２のいずれかに記載のメモリーセルにおいて、前記セルはＣＭＯＳバック・エンド・オブ・ライン（ＢＥＯＬ）処理と互換性がある、メモリーセル。
  6. 請求項２に記載のメモリーセルにおいて、前記ドープされた窒化アルミニウムの析出温度は摂氏４００度未満である、メモリーセル。
  7. 請求項１もしくは請求項２のいずれかに記載のメモリーセルにおいて、前記強誘電体ダイオードは、双極パルスプログラム可能である、メモリーセル。
  8. 請求項６に記載のメモリーセルにおいて、前記強誘電体ダイオードは、４ビットの状態分解能でパルスプログラム可能である、メモリーセル。
  9. 請求項１もしくは請求項２のいずれかに記載のメモリーセルにおいて、前記前記強誘電体ダイオードは、約１００ｎｍ未満、約７５ｎｍ未満、約５０ｎｍ未満、または約２５ｎｍ未満の厚さを有する前記ドープされた窒化アルミニウム層を有する、メモリーセル。
  10. 請求項１～９のいずれか１つに記載の前記メモリーセルの複数のインスタンスを有するメモリーセルのアレイであって、当該アレイは、前記強誘電体ダイオードを読み出し、プログラムするために使用されるＶ／２方式用に配置されている、メモリーセルのアレイ。
  11. 請求項１～９のいずれか１つに記載のメモリーセルを有する、３値コンテンツ・アドレッサブル・メモリー（ＴＣＡＭ）である。
  12. 請求項１１記載のＴＣＡＭにおいて、当該ＴＣＡＭのサーチ遅延は約１μｓ以下、約５００ｎｓ以下、あるいは約１００ｎｓ、５０ｎｓ、１０ｎｓ、１ｎｓ、１００ｐｓ以下である、ＴＣＡＭ。
  13. 請求項１１～１２記載のいずれか１つに記載のＴＣＡＭにおいて、各メモリーセルは、逆極性の２つのダイオードを有する、ＴＣＡＭ。
  14. 強誘電体ダイオードのアレイを有する３値コンテンツ・アドレッサブル・メモリー（ＴＣＡＭ）であって、前記強誘電体ダイオードは、酸化ハフニウムジルコニウム（ＨｆＺｒＯ２）を有し、前記強誘電体ダイオードは、パルス数に依存するアナログ状態へのパルス化を介して不揮発性かつフィールドプログラム可能である、３値コンテンツ・アドレッサブル・メモリー（ＴＣＡＭ）。
  15. 請求項１４記載のＴＣＡＭにおいて、当該ＴＣＡＭのサーチ遅延は約１μｓ以下、約５００ｎｓ以下、あるいは約１００ｎｓ、５０ｎｓ、１０ｎｓ、１ｎｓ、１００ｐｓ以下である、ＴＣＡＭ。
  16. 請求項１４～１５のうちのいずれか１つに記載のＴＣＡＭにおいて、各メモリーセルは、逆極性の２つのダイオード有する、ＴＣＡＭ。
  17. マルチビットダイオードシンナプスのアレイを有するニューラルネットワークであって、各ダイオードシンナプスは、ドープされた窒化アルミニウム（ＡＩＮ）を有する強誘電体ダイオードを有し、各強誘電体ダイオードは、パルス数に依存するアナログ状態へのパルス化を介して不揮発性かつフィールドプログラム可能である、ニューラルネットワーク。
  18. 請求項１７記載のニューラルネットワークにおいて、各強誘電体ダイオードは、スカンジウムをドープした窒化アルミニウム（ＡＩＮ）（ＡｌＳｃＮ）、イットリウムをドープした窒化アルミニウム（ＡｌＹＮ）、マグネシウムとハフニウムをドープした窒化アルミニウム（ＡｌＭｇＨｆＮ）、マグネシウムとジルコニウムをドープした窒化アルミニウム（ＡｌＭｇＺｒＮ）、マグネシウムとチタンをドープした窒化アルミニウム（ＡｌＭｇＴＩＮ）、ホウ素をドープした窒化アルミニウム（ＡｌＢＮ）、またはイッテルビウムをドープした窒化アルミニウム（ＡｌＹｂＮ）を有する、ニューラルネットワーク。
  19. 請求項１７または１８のいずれかに記載のニューラルネットワークにおいて、前記マルチビットダイオードシナプスは、ＰｙＴｏｒｃｈフレームワークのＬｅＮｅｔ－５アーキテクチャに配置されている、ニューラルネットワーク。
  20. 請求項１７～１９のいずれかに記載のニューラルネットワークにおいて、当該ニューラルネットワークは、ＭＮＩＳＴデータセット上で少なくとも約９０％、少なくとも約９５％、少なくとも約９７％の推論精度を示すものである、ニューラルネットワーク。
  21. 半導体ウェハの上面に強誘電体ダイオードのアレイと前記ウェハの前記上面に回路接触部のアレイを形成する方法であって、
    下部導体層を前記ウェハの上部に堆積させる工程と、
    前記下部金属層の上に、強誘電体材料層を堆積させる工程と、
    前記強誘電体材料層と前記下部金属層の余分な部分を除去する工程と、
    強磁性材料層の上に酸化物を形成する工程であって、前記余分な部分は前記回路接触部と重ならない、形成する工程と、
    前記ウェハの上部に上部導体層を堆積させる工程と、
    前記上部導体層をパターニングする工程と
    を有する、方法。
  22. 請求項２１記載の方法において、前記強誘電体材料層は、スカンジウム（ＡｌＳｃＮ）、イットリウム（ＡｌＹＮ）、マグネシウムとハフニウム（ＡｌＭｇＨｆＮ）、マグネシウムとジルコニウム（ＡｌＭｇＺｒＮ）、マグネシウムとチタン（ＡｌＭｇＴＩＮ）、ホウ素（ＡｌＢＮ）、またはイッテルビウム（ＡｌＹｂＮ）がドープされた窒化アルミニウム（ＡＩＮ）を有する、方法。
  23. 請求項２１～２２のいずれか１つに記載の方法において、さらに、
    強磁性体を空気にさらすことによって酸化物を形成する工程を有するものである、方法。
  24. 半導体ウェハの上面に強誘電体ダイオードのアレイと前記ウェハの前記上面に回路接触部のアレイを形成する方法であって、
    前記ウェハ上面に、下部導体層を堆積させる工程と、
    前記下部導体層の上に、酸化物層を形成する工程と、
    前記酸化物層の上に、強誘電体材料層を堆積させる工程と、
    前記回路接触部から離して、前記強誘電体材料層と前記下部金属層の余分な部分を除去する工程と、
    前記ウェハの上部に、上部導体層を堆積させる工程と、
    前記上部導体層をパターニングする工程と
    を有する、方法。
  25. 請求項２４記載の方法において、前記強誘電体材料層は、スカンジウム（ＡｌＳｃＮ）、イットリウム（ＡｌＹＮ）、マグネシウムとハフニウム（ＡｌＭｇＨｆＮ）、マグネシウムとジルコニウム（ＡｌＭｇＺｒＮ）、マグネシウムとチタン（ＡｌＭｇＴＩＮ）、ホウ素（ＡｌＢＮ）、またはイッテルビウム（ＡｌＹｂＮ）がドープされた窒化アルミニウム（ＡＩＮ）を有する、方法。
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