DE112021005864T5 - Nichtflüchtige analoge widerstands-speicherzellen zum verwenden von ferroelektrischen auswahltransistoren - Google Patents

Nichtflüchtige analoge widerstands-speicherzellen zum verwenden von ferroelektrischen auswahltransistoren Download PDF

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Abstract

Eine Einheit enthält eine nichtflüchtige analoge Widerstands-Speicherzelle. Die nichtflüchtige analoge Widerstands-Speichereinheit enthält eine Widerstands-Speichereinheit und einen Auswahltransistor. Die Widerstands-Speichereinheit enthält einen ersten Kontakt und einen zweiten Kontakt. Die Widerstands-Speichereinheit hat eine abstimmbare Leitfähigkeit. Bei dem Auswahltransistor handelt es sich um eine ferroelektrische Feldeffekttransistor- (FeFET-) Einheit, die einen Gate-Kontakt, einen Source-Kontakt und einen Drain-Kontakt enthält. Der Gate-Kontakt der FeFET-Einheit ist mit einer Wortleitung verbunden. Der Source-Kontakt der FeFET-Einheit ist mit einer Source-Leitung verbunden. Der Drain-Kontakt der FeFET-Einheit ist mit dem ersten Kontakt der Widerstands-Speichereinheit verbunden. Der zweite Kontakt der Widerstands-Speichereinheit ist mit einer Bitleitung verbunden.

Description

  • HINTERGRUND DER ERFINDUNG
  • Diese Offenbarung betrifft allgemein nichtflüchtige analoge Widerstands-Speicherzellen für neuromorphe Datenverarbeitung und Techniken zum Abstimmen der Leitfähigkeit von Widerstands-Speichereinheiten nichtflüchtiger analoger Widerstands-Speicherzellen. Datenverarbeitungssysteme wie neuromorphe Datenverarbeitungssysteme und KNN-Systeme (künstliche neuronale Netzwerke) werden in verschiedenen Anwendungen wie zum maschinellen Lernen und zum deduktiven Verarbeiten für kognitives Erkennen und kognitive Datenverarbeitung genutzt. Bei solchen Systemen handelt es sich um Systeme auf der Grundlage von Hardware, die im Allgemeinen eine große Anzahl stark vernetzter Datenverarbeitungselemente (als „künstliche Neuronen“ bezeichnet) enthalten, die zum Ausführen verschiedener Arten von Berechnungen parallel arbeiten. Die künstlichen Neuronen (z.B. präsynaptische Neuronen und postsynaptische Neuronen) sind unter Verwendung künstlicher synaptischer Einheiten miteinander verbunden, die synaptische Gewichte zum Darstellen von Verbindungsstärken zwischen den künstlichen Neuronen bereitstellen. Die synaptischen Gewichte können unter Verwendung analoger Speicherelemente dargestellt werden, beispielsweise durch abstimmbare Widerstands-Speichereinheiten, die Eigenschaften von nichtflüchtigen Speichern und Mehrniveau-Speichern aufweisen. Speicherelemente
  • KURZDARSTELLUNG
  • Ausführungsformen der Offenbarung betreffen nichtflüchtige analoge Widerstands-Speicherzellen, die ferroelektrische Auswahltransistoren und Widerstands-Speichereinheiten aufweisen, Verfahren zum Programmieren und Lesen nichtflüchtiger analoger Widerstands-Speicherzellen, die ferroelektrische Auswahltransistoren und Widerstands-Speichereinheiten aufweisen, und Datenverarbeitungssysteme, die Arrays von nichtflüchtigen analogen Widerstands-Speicherzellen enthalten, die ferroelektrische Auswahltransistoren und Widerstands-Speichereinheiten aufweisen.
  • Gemäß einer beispielhaften Ausführungsform weist eine Einheit eine nichtflüchtige analoge Widerstands-Speicherzelle auf. Die nichtflüchtige analoge Widerstands-Speicherzelle weist eine Widerstands-Speichereinheit und einen Auswahltransistor auf. Die Widerstands-Speichereinheit weist einen ersten Kontakt und einen zweiten Kontakt auf. Die Widerstands-Speichereinheit weist eine abstimmbare Leitfähigkeit auf. Der Auswahltransistor weist eine ferroelektrische Feldeffekttransistor-(FeFET-) Einheit auf, die einen Gate-Kontakt, einen Source-Kontakt und einen Drain-Kontakt aufweist. Der Gate-Kontakt der FeFET-Einheit ist mit einer Wortleitung verbunden. Der Drain-Kontakt der FeFET-Einheit ist mit dem ersten Kontakt der Widerstands-Speichereinheit verbunden. Der zweite Kontakt der Widerstands-Speichereinheit ist mit einer Bitleitung verbunden.
  • Eine andere beispielhafte Ausführungsform betrifft ein Verfahren, das Anlegen von Programmierimpulsen auf eine Wortleitung umfasst, um eine mit der Wortleitung verbundene nichtflüchtige analoge Widerstands-Speicherzelle zu programmieren. Die nichtflüchtige analoge Widerstands-Speicherzelle weist einen Auswahltransistor, der eine mit der Wortleitung verbundene FeFET-Einheit aufweist, und eine mit der FeFET-Einheit verbundene Widerstands-Speichereinheit auf. Durch das Anlegen der Programmierimpulse wird bewirkt: Modulieren eines Polarisationszustands der FeFET-Einheit als Reaktion auf die von der Wortleitung an die FeFET-Einheit angelegten Programmierimpulse, wobei das Modulieren des Polarisationszustands der FeFET-Einheit ein Modulieren eines Programmierstroms zum Abstimmen einer Leitfähigkeit der Widerstands-Speichereinheit bewirkt; und Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit durch schrittweises Ändern der Leitfähigkeit der Widerstands-Speichereinheit durch den modulierten Programmierstrom, der nach einem Aktivieren der FeFET-Einheit als Reaktion auf jeden an die FeFET-Einheit angelegten Programmierimpuls erzeugt wird.
  • Weitere Ausführungsformen werden in der folgenden detaillierten Beschreibung beispielhafter Ausführungsformen in Verbindung mit den beiliegenden Figuren beschrieben.
  • Figurenliste
    • 1 veranschaulicht schematisch ein Datenverarbeitungssystem gemäß einer beispielhaften Ausführungsform der Offenbarung, das ein Array von nichtflüchtigen analogen Widerstands-Speicherzellen aufweist, die ferroelektrische Auswahltransistoren und Widerstands-Speichereinheiten bilden können.
    • 2A veranschaulicht schematisch eine Vorwärtsdurchlauf-Operation eines Fehlerrückführprozesses, der unter Verwendung des Datenverarbeitungssystems von 1 ausgeführt werden kann.
    • 2B veranschaulicht schematisch eine Rückwärtsdurchlauf-Operation eines Fehlerrückführungsprozesses, die unter Verwendung des Datenverarbeitungssystems von 1 ausgeführt werden kann.
    • 2C veranschaulicht schematisch eine Gewichtsaktualisierungsoperation eines Fehlerrückführungsprozesses, die unter Verwendung des Datenverarbeitungssystems von 1 ausgeführt werden kann.
    • 3 veranschaulicht schematisch eine nichtflüchtige analoge Widerstands-Speicherzelle zum Verwenden eines ferroelektrischen Auswahltransistors und einer Widerstands-Speichereinheit gemäß einer beispielhaften Ausführungsform der Offenbarung.
    • 4 veranschaulicht schematisch eine Widerstands-Speichereinheit, die in einer nichtflüchtigen analogen Widerstands-Speicherzelle gemäß einer beispielhaften Ausführungsform der Offenbarung eingesetzt werden kann.
    • 5 veranschaulicht schematisch eine Widerstands-Speichereinheit, die in einer nichtflüchtigen analogen Widerstands-Speicherzelle gemäß einer anderen beispielhaften Ausführungsform der Offenbarung eingesetzt werden kann.
    • 6 ist eine schematische Ansicht einer FeFET-Einheit, die als Auswahltransistor in einer nichtflüchtigen analogen Widerstands-Speicherzelle gemäß einer beispielhaften Ausführungsform der Offenbarung eingesetzt werden kann.
    • Die 7A, 7B und 7C veranschaulichen schematisch Verfahren zum Schalten in einer ferroelektrischen Schicht einer FeFET-Einheit unter Verwendung der partiellen Mehrdomänen-Polarisation zum Modulieren der Leitfähigkeit eines Kanals der FeFET-Einheit gemäß einer beispielhaften Ausführungsform der Offenbarung, wobei:
    • 7A veranschaulicht grafisch eine Kanalleitfähigkeit einer FeFET-Einheit als Funktion der Impulsanzahl für eine Mehrzahl identischer Programmierimpulse, die gemäß einer beispielhaften Ausführungsform der Offenbarung an eine Gate-Elektrode der FeFET-Einheit angelegt werden;
    • 7B veranschaulicht schematisch verschiedene Polarisationszustände einer ferroelektrischen Schicht eines FeFET, die sich aus dem Umschalten der partiellen Polarisation als Reaktion auf eine zunehmende Anzahl der in 7A gezeigten Verstärkungsimpulse gemäß einer beispielhaften Ausführungsform der Offenbarung ergeben.
    • 7C veranschaulicht schematisch verschiedene Polarisationszustände einer ferroelektrischen Schicht eines FeFET gemäß einer anderen beispielhaften Ausführungsform der Offenbarung, die sich aus dem Umschalten der partiellen Polarisation als Reaktion auf eine zunehmende Anzahl von Verstärkungsimpulsen ergeben, die eine den in 7A gezeigten Verstärkungsimpulsen entgegengesetzte Polarität haben.
    • 8A ist ein Ablaufschaubild, das Verfahren zum Programmieren einer nichtflüchtigen analogen Widerstands-Speicherzelle zum Verwenden eines ferroelektrischen Auswahltransistors und einer Widerstands-Speichereinheit gemäß einer beispielhaften Ausführungsform der Offenbarung veranschaulicht.
    • 8B ist ein Ablaufschaubild, das ein Verfahren zum Lesen eines Zustands einer nichtflüchtigen analogen Widerstands-Speicherzelle zum Verwenden eines ferroelektrischen Auswahltransistors und einer Widerstands-Speichereinheit gemäß einer beispielhaften Ausführungsform der Offenbarung veranschaulicht.
    • 9 veranschaulicht schematisch eine nichtflüchtige analoge Widerstands-Speicherzelle zum Verwenden eines ferroelektrischen Auswahltransistors und einer Widerstands-Speichereinheit gemäß einer anderen beispielhaften Ausführungsform der Offenbarung.
    • 10 veranschaulicht schematisch eine nichtflüchtige analoge Widerstands-Speicherzelle zum Verwenden eines ferroelektrischen Auswahltransistors und einer Widerstands-Speichereinheit gemäß einer anderen beispielhaften Ausführungsform der Offenbarung.
    • 11A ist ein Ablaufschaubild, das ein Verfahren zum Programmieren der nichtflüchtigen analogen Widerstands-Speicherzelle von 10 unter Verwendung einer Folge von Verstärkungsimpulsen zum Erhöhen der Leitfähigkeit einer Widerstands-Speichereinheit gemäß einer beispielhaften Ausführungsform der Offenbarung veranschaulicht.
    • 11B ist ein Ablaufschaubild, das ein Verfahren zum Programmieren der nichtflüchtigen analogen Widerstands-Speicherzelle von 10 unter Verwendung einer Folge von Abschwächungsimpulsen zum Verringern einer Leitfähigkeit einer Widerstands-Speichereinheit gemäß einer beispielhaften Ausführungsform der Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden werden Ausführungsformen der Erfindung in Bezug auf nichtflüchtige analoge Widerstands-Speicherzellen ausführlich beschrieben, die ferroelektrische Auswahltransistoren und Widerstands-Speichereinheiten, Verfahren zum Programmieren und Lesen von nichtflüchtigen analogen Widerstands-Speicherzellen, die ferroelektrische Auswahltransistoren und Widerstands-Speichereinheiten aufweisen, und Datenverarbeitungssysteme aufweisen, die Arrays von nichtflüchtigen analogen Widerstands-Speicherzellen mit ferroelektrischen Auswahltransistoren und Widerstands-Speichereinheiten aufweisen. Im Folgenden wird näher erläutert, dass ein ferroelektrischer Auswahltransistor (der hierin alternativ als FeFET-Auswahltransistor bezeichnet wird) zum Verbessern der Linearität beim Abstimmen der Leitfähigkeit von analogen Widerstands-Speichereinheiten unter Verwendung eines Programmierimpulssystems konfiguriert ist, das identische Programmierimpulse aufweist (z.B. identische Amplitude und Impulsbreite).
  • Es sollte klar sein, dass es sich bei den verschiedenen in den beiliegenden Zeichnungen gezeigten Merkmalen um schematische Darstellungen handelt, die nicht maßstabsgerecht sind. Zur einfacheren Darstellung und Erläuterung sind außerdem eine oder mehrere Schichten, Strukturen, Bereiche, Merkmale usw. einer üblicherweise zum Verwenden von FeFET-Einheiten, Widerstands-Speichereinheiten und anderen in den Zeichnungen schematisch gezeigten Einheiten oder Strukturen und Systemkomponenten verwendeten Art in einer bestimmten Zeichnung unter Umständen nicht ausdrücklich gezeigt. Daraus sollte jedoch nicht geschlussfolgert werden, dass nicht ausdrücklich gezeigte Schichten, Strukturen, Bereiche, Merkmale usw. in den realen Einheiten oder Strukturen weggelassen sind. Darüber hinaus werden in allen Zeichnungen dieselben oder ähnliche Bezugsnummern zum Bezeichnen derselben oder ähnlicher Merkmale, Elemente oder Strukturen verwendet, sodass eine detaillierte Erläuterung derselben oder ähnlicher Merkmale, Elemente oder Strukturen nicht für jede der Zeichnungen wiederholt wird. Weiterhin bedeutet der hierin verwendete Begriff „beispielhaft“ „als Beispiel, Fall oder Veranschaulichung“. Keine hierin als „beispielhaft“ beschriebene Ausführungsform oder Design sollte als gegenüber anderen Ausführungsformen oder Designs bevorzugt oder vorteilhaft angesehen werden. Das hierin zum Beschreiben der Ausrichtung eines bestimmten Merkmals gegenüber einem anderen Merkmal verwendete Wort „über“ bedeutet, dass das bestimmte Merkmal „direkt auf“ (d.h., in direktem Kontakt mit) dem anderen Merkmal angeordnet oder gebildet sein kann oder dass das bestimmte Merkmal mit einem oder mehreren zwischen dem bestimmten Merkmal und dem anderen Merkmal angeordneten Merkmalen „indirekt auf“ dem anderen Merkmal angeordnet oder gebildet sein kann.
  • Beispielhafte Ausführungsformen der Offenbarung enthalten Datenverarbeitungs-Speichersysteme, die ein Array nichtflüchtiger analoger Speicherzellen umfassen, deren zweifacher Zweck darin besteht, dass sie zum Speichern von Daten und zum Verarbeiten der Daten verwendet werden, um bestimmte Datenverarbeitungsaufgaben auszuführen. Die nichtflüchtigen analogen Speicherzellen (z.B. Widerstands-Verarbeitungseinheiten (resistive processing units, RPUs)) bilden Widerstands-Speichereinheiten wie Widerstands-Direktzugriffsspeicher- (resistive random-access memory, ReRAM) Einheiten, Phasenwechselspeicher- (phase-change memory, PCM) Einheiten usw., die eine abstimmbare Leitfähigkeit (G) mit variablen Leitfähigkeitszuständen in einem Bereich von einer Mindest-Leitfähigkeit (Gmin) bis zu einer Höchst-Leitfähigkeit (Gmax) haben. Oben wurde erwähnt, dass neuromorphe Datenverarbeitungssysteme und KNN-Systeme Arten von speicherinternen Datenverarbeitungssystemen darstellen, in denen künstliche Neuronen unter Verwendung künstlicher synaptischer Einheiten miteinander verbunden sind, um synaptische Gewichte bereitzustellen, die die Verbindungsstärke zwischen zwei künstlichen Neuronen darstellen. Die synaptischen Gewichte können unter Verwendung abstimmbarer Widerstands-Speichereinheiten dargestellt werden, wobei die variablen Leitfähigkeitszustände dazu verwendet werden, die synaptischen Gewichte darzustellen und Berechnungen auszuführen (z.B. Vektormatrix-Multiplikationen). Die Leitfähigkeitszustände der analogen Widerstands-Speichereinheiten sind durch die synaptischen Gewichte codiert oder anderweitig auf diese abgebildet.
  • Verschiedene Arten von künstlichen neuronalen Netzwerken wie tiefe neuronale Netzwerke (deep neural networks, DNNs) und faltende neuronale Netzwerke (convolutional neural networks, CNNs) setzen neuromorphe Datenverarbeitungsarchitekturen für Anwendungen des maschinellen Lernens wie Bilderkennung, Objekterkennung, Spracherkennung usw. ein. Die mit solchen neuronalen Netzwerken verbundenen speicherinternen Berechnungen umfassen z.B. Trainings-Berechnungen, in denen die synaptischen Gewichte der Widerstands-Speicherzellen durch Verarbeiten eines Trainings-Datensatzes optimiert werden, und Weiterleiten von deduktiven Berechnungen, in denen die trainierten neuronalen Netzwerke zum Verarbeiten von Eingabedaten z.B. zum Klassifizieren der Eingabedaten, zum Vorhersagen auf den Eingabedaten beruhender Ereignisse usw. verwendet werden.
  • Das Trainieren von DNNs beruht im Allgemeinen auf einem Fehlerrückführungs-Algorithmus, der drei sich wiederholende Zyklen enthält: Vorwärts-, Rückwärts- und Gewichtsaktualisierungs-Zyklus, die viele Male wiederholt werden, bis ein Konvergenzkriterium erfüllt ist. Die Vorwärts- und die Rückwärts-Zyklen erfordern hauptsächlich Vektor-Matrix-Multiplikationen in Vorwärts- und in Rückwärts-Richtung. Diese Operation kann an einem 2D-Array analoger Widerstands-Speicherzellen ausgeführt werden, In einem Vorwärts-Zyklus bilden gespeicherte Leitfähigkeitswerte der Widerstands-Speichereinheiten in dem 2D-Array eine Matrix, und ein Eingabevektor wird in Form von Spannungsimpulsen durch jede Eingabezeile des 2D-Arrays gesendet. In einem Rückwärts-Zyklus werden Spannungsimpulse von Spalten als Eingabe zugeführt, und an der Transponierten einer Matrix wird ein Vektor-Matrix-Produkt berechnet. Die Gewichtsaktualisierung erfordert Berechnen eines äußeren Vektorprodukts, wofür in jeder Widerstands-Speicherzelle innerhalb des 2D-Array lokal eine Multiplikationsoperation und eine schrittweise Gewichtsaktualisierung ausgeführt werden muss.
  • Ein stochastisch trainiertes DNN mit Arrays von RPU-Zellen kann synaptische Gewichte haben, die unter Verwendung abstimmbarer Widerstands-Speichereinheiten eingestellt wurden. Zum ordnungsgemäßen Trainieren eines DNN und zum Erreichen einer hohen Genauigkeit sollten die Kenndaten der abstimmbaren Widerstandseinheiten einen strikten Satz von Kenndaten zulässiger Parameter der RPU-Einheit einhalten, die ein bestimmter DNN-Algorithmus ohne schwerwiegende Fehlersanktionen tolerieren kann. Zu solchen Kenndaten zählen zum Beispiel Variationen der Schalteigenschaften der Widerstands-Speichereinheit wie geringstmögliche schrittweise Leitfähigkeitsänderungen (+Δgmin) aufgrund eines einzelnen Verstärkungsimpulses, der Symmetrie der Erhöhungen und Verringerungen der Leitfähigkeit, des Abstimmbereichs der Leitfähigkeitswerte usw.
  • Ein wichtiger Kennwert zum Trainieren eines DNN besteht insbesondere darin, dass die RPU-Zellen eine abstimmbare Leitfähigkeit mit einer Auflösung (oder einem Dynamikbereich) von mindestens 1.000 Leitfähigkeitsniveaus (oder Leitfähigkeitsschritten) haben sollten, wobei die Leitfähigkeitsniveaus (mittels 1-ns-Impulsen) auf analoge und symmetrisch schrittweise Weise (mit mindestens einer Größenordnung der Leitfähigkeitsdifferenz zwischen einem höchsten und einem niedrigsten Leitfähigkeitszustand (Ein-/Aus-Verhältnis)) vom niedrigsten Leitfähigkeitszustand zum höchsten Leitfähigkeitszustand geschaltet werden können. Zum Erreichen der Symmetrie der Aufwärts-/Abwärts-Änderungen eines kleinstmöglichen Gewichts-Einheitswertes (±Δwmin) in einer RPU-Zelle sollte jede schrittweise Erhöhung (Aufwärtsschritt, Δ g m i n +
    Figure DE112021005864T5_0001
    ) und jede schrittweise Verringerung (Abwärtsschritt, Δ g m i n −
    Figure DE112021005864T5_0002
    ) in dem Leitfähigkeitsniveau der RPU-Zelle innerhalb einer Fehlergrenze von 5% von derselben oder einer ähnlichen Größenordnung sein. Mit anderen Worten, abstimmbare Widerstands-RPU-Einheiten, die im Grunde analog sind, sollten bei Erhöhungen und Verringerungen der Leitfähigkeit symmetrisch reagieren, wenn die Anregung durch denselben Impuls, jedoch mit entgegengesetzter Polarität erfolgt. Die Aufwärts-/Abwärts-Symmetrie, Δ g m i n + Δ g m i n −
    Figure DE112021005864T5_0003
    sollte insbesondere gleich 1,0 ± 0,05 sein. Es ist zu beachten, dass der Parameter Δ g m i n +
    Figure DE112021005864T5_0004
    wegen eines durch den peripheren Schaltkreis definierten Verstärkungsfaktors dem Parameter Δ w m i n ±
    Figure DE112021005864T5_0005
    proportional ist. Abstimmbare Widerstandseinheiten wie memristive Einheiten (oder Memristoren) weisen jedoch üblicherweise eine Variabilität der Abstimm-/Programmiereigenschaften auf, durch die es erschwert wird, über einen Bereich (min-max) von Leitfähigkeitsniveaus hinweg symmetrische Gewichtsaktualisierungen zu erreichen.
  • Trotz dieser Anforderungen können abstimmbare Widerstandseinheiten einen begrenzten Dynamikbereich und eine entsprechende Auflösung sowie Variabilität der Abstimm-/Programmiereigenschaften haben, wodurch es erschwert wird, symmetrische Gewichtsaktualisierungen über den Bereich (min-max) der Leitfähigkeitsniveaus hinweg zu erreichen. Demgemäß ist das Umsetzen der RPU-Architektur in Hardware anspruchsvoll. Genauer gesagt, die meisten Widerstands-Speichereinheiten zeigen in Wirklichkeit kein symmetrisches Schaltverhalten, sondern eher ein äußerst nichtlineares Verhalten der Leitfähigkeit als Funktion der Anzahl nacheinander angelegter Impulse. Dies führt zu beträchtlichen Fehlern bei den Gewichtsaktualisierungen. Die Linearität der Widerstandsänderung hingegen, die das identische schrittweise Abstimmen synaptischer Gewichte bei Wiederholung der Eingabeimpulse darstellt, ist für schnelles Lernen mittels einfacher neuronaler Schaltungen überaus erwünscht, bei denen die synaptische Gewichtsänderung unter Verwendung lediglich einer Impulsanzahl ermittelt wird. Das symmetrische Abstimmen des synaptischen Gewichts zur synaptischen Verstärkung und Abschwächung ist auch bevorzugt, da es der neuronalen Schaltung ermöglicht, Spannungsimpulse mit derselben Amplitude und Dauer (z.B. als System mit identischen Programmierimpulsen bezeichnet), jedoch entgegengesetzten Polaritäten zur Verstärkung und Abschwächung zu erzeugen.
  • Allgemein ist bekannt, dass Widerstands-Speichereinheiten ein nichtlineares Abstimmverhalten der Leitfähigkeit zeigen, wenn Verstärkungs-/Abschwächungs-Programmiersysteme mit identischen Programmierimpulsen verwendet werden. Zum Erreichen der Linearität beim Abstimmen der Leitfähigkeit solcher Widerstands-Speichereinheiten werden demgemäß in Verstärkungs-/Abschwächungsimpuls-Systemen üblicherweise Systeme mit nichtidentischen Impulsen eingesetzt, bei denen entweder die Amplitude oder die Impulsbreite der Verstärkungs-/Abschwächungsimpulse moduliert wird. Beim Modulieren der Impulsamplitude wird zum Beispiel die Amplitude des Impulses (mit einer festen Impulsbreite) für jeden nacheinander an die Widerstands-Speichereinheit angelegten Programmierimpuls erhöht, um die Leitfähigkeit der Widerstands-Speichereinheit in identischen Abstimmungsschritten schrittweise linear zu erhöhen (Verstärkung) oder zu verringern (Abschwächung). Beim Modulieren der Impulsbreite hingegen wird die Impulsbreite des Impulses (mit einer festen Amplitude) für jeden nacheinander an die Widerstands-Speichereinheit angelegten Programmierimpuls erhöht, um die Leitfähigkeit der Widerstands-Speichereinheit in identischen Abstimmungsschritten schrittweise linear zu erhöhen (Verstärkung) oder zu verringern (Abschwächung). Diese Systeme mit nichtidentischen Impulsen sind mit zusätzlichem Aufwand für periphere Schaltkreise und Verarbeitungsleistung zum Durchführen der Amplituden- und/oder Impulsbreitenmodulation verbunden. Außerdem führt die Impulsbreitenmodulation bei den Programmieroperationen zu erhöhter Latenz.
  • Im Folgenden wird näher erläutert, dass beispielhafte Ausführungsformen der Offenbarung die Dynamik des spannungsgesteuerten Schaltens der partiellen Polarisation in einer ferroelektrischen Schicht eines FeFET nutzen, der als Auswahltransistor in einer nichtflüchtigen analogen Widerstands-Speicherzelle verwendet wird, um eine Kanalleitfähigkeit der FeFET-Einheit während einer Programmieroperation zu modulieren, bei der ein System mit identischen Verstärkungsimpulsen oder ein System mit identischen Abschwächungsimpulsen angewendet wird, um die Leitfähigkeit von Widerstands-Speichereinheiten (z.B. zum Aktualisieren von synaptischen Gewichten) abzustimmen. Das Modulieren der Kanalleitfähigkeit der FeFET-Einheit während der Programmieroperation dient dazu, die Linearität beim Abstimmen der Leitfähigkeit einer Widerstands-Speichereinheit unter Verwendung eines Programmiersystems mit identischen Impulsen zu verbessern.
  • 1 veranschaulicht schematisch ein Datenverarbeitungssystem 100, das ein Array von analogen Widerstands-Speicherzellen zum Verwenden von ferroelektrischen Auswahltransistoren und Widerstands-Speichereinheiten gemäß einer Ausführungsform der Offenbarung aufweist. Insbesondere veranschaulicht 1 schematisch ein neuromorphes Datenverarbeitungssystem unter Verwendung eines Kreuzschienen-Array von Widerstands-Verarbeitungseinheiten. Das Datenverarbeitungssystem 100 weist ein zweidimensionales (2D) Kreuzschienen-Array von RPU-Zellen 110 auf, die in einer Mehrzahl Zeilen R1, R2, R3, ..., Rm und einer Mehrzahl Spalten C1, C2, C3, ..., Cn angeordnet sind. Die RPU-Zellen 110 in jeder Zeile R1, R2, R3, ..., Rm sind für gewöhnlich mit entsprechenden Zeilensteuerleitungen RL1, RL2, RL3, ..., RLm verbunden (die gemeinsam als Zeilensteuerleitungen RL bezeichnet werden). Die RPU-Zellen 110 in jeder Spalte C1, C2, C3, ..., Cn sind für gewöhnlich mit entsprechenden Spaltensteuerleitungen CL1, CL2, CL3, ..., CLn verbunden (die gemeinsam als Spaltensteuerleitungen CL bezeichnet werden). Jede RPU-Zelle 110 ist mit (und zwischen) einem Kreuzungspunkt (oder Schnittpunkt) einer entsprechenden Zeilenleitung und Spaltenleitung verbunden. Gemäß einer beispielhaften Ausführungsform weist das RPU-System 100 eine 4.096 × 4.096-Array von RPU-Zellen 110 auf.
  • Das Datenverarbeitungssystem 100 weist ferner periphere Schaltkreise 120, die mit den Zeilensteuerleitungen RL1, RL2, RL3, ..., RLm verbunden sind, sowie periphere Schaltkreise 130 auf, die mit den Spaltensteuerleitungen CL1, CL2, CL3, ..., CLn verbunden sind. Ferner ist der periphere Schaltkreis 120 mit einem Dateneingabe-/Datenausgabe-(E-/A-) Schnittstellenblock 125 verbunden, und der periphere Schaltkreis 130 ist mit einem Daten-E-/A-Schnittstellenblock 135 verbunden. Das Datenverarbeitungssystem 100 weist ferner einen Steuersignal-Schaltkreis 140 auf, der verschiedene Arten von Schaltkreisblöcken wie Stromversorgungs-, Takt-, Vorspannungs- und Ablaufsteuerungs-Schaltkreise aufweist, um Stromversorgung, Steuersignale und Taktsignale zum Betreiben des Datenverarbeitungssystems 100 bereitzustellen.
  • Gemäß einigen Ausführungsformen weist jede RPU-Zelle 110 in dem Datenverarbeitungssystem 100 eine nichtflüchtige analoge Widerstands-Speicherzelle auf, die einen ferroelektrischen Auswahltransistor und eine Widerstands-Speichereinheit verwendet. Gemäß einigen Ausführungsformen werden die RPU-Zellen 110 unter Verwendung einer der beispielhaften Ausführungsformen von in den 3, 4, 5, 6, 7A bis 7C, 9 und 10 veranschaulichten Systemen von nichtflüchtigen analogen Widerstands-Speicherzellen gebildet, die im Folgenden näher erläutert werden. Gemäß einigen Ausführungsformen stellt jede RPU-Zelle 110 eine Widerstands-Speichereinheit wie eine ReRAM-Einheit, eine PCM-Einheit usw. mit einem abstimmbaren Leitfähigkeitswert dar, der ein Matrixelement oder Gewicht der RPU-Zelle 110 darstellt.
  • In einer neuromorphen Anwendung weisen die RPU-Zellen 110 künstliche Synapsen auf, die gewichtete Verbindungen zwischen Präneutonen und Postneuronen bereitstellen. Mehrere Präneuronen und Postneuronen sind durch das 2D-Kreuzschienen-Array von RPU-Zellen 110 miteinander verbunden, das auf natürliche Weise ein vollständig verbundenes neuronales Netzwerk darstellt. Gemäß einigen Ausführungsformen ist das Datenverarbeitungssystem 100 so konfiguriert, dass es DNN- oder CNN-Berechnungen ausführen kann, wobei eine Leitfähigkeit jeder RPU-Zelle 110 ein Matrixelement oder Gewicht wij darstellt, das durch Operationen der peripheren Schaltkreise 120 und 130 aktualisiert werden oder auf das zugegriffen werden kann (wobei mit wij ein Gewichtswert für die ite Zeile und die jte Spalte in dem Array von RPU-Zellen 110 bezeichnet wird). Oben wurde darauf hingewiesen, dass ein DNN-Training im Allgemeinen auf einem Fehlerrückführungsprozess beruht, der drei sich wiederholende Zyklen aufweist: einen Vorwärts-Zyklus, einen Rückwärts-Zyklus und einen Gewichtsaktualisierungs-Zyklus. Das Datenverarbeitungssystem 100 kann so konfiguriert werden, dass es alle drei Zyklen des Fehlerrückführungsprozesses parallel ausführen kann und somit eine beträchtliche Beschleunigung des DNN-Trainings mit geringerem Stromverbrauch und verringerten Datenverarbeitungsressourcen bereitstellt. Das Datenverarbeitungssystem 100 kann so konfiguriert werden, dass es Vektor-Matrix-Multiplikationsoperationen in der analogen Domäne parallel ausführen kann.
  • Zwar sind die Zeilensteuerleitungen RL und die Spaltensteuerleitungen CL in 1 zur einfacheren Veranschaulichung jeweils als einzelne Leitung dargestellt, jedoch sollte klar sein, dass jede Zeilen- und Spaltensteuerleitung je nach Ausführung und spezieller Architektur der RPU-Zellen 110 zwei oder mehrere mit den RPU-Zellen 110 verbundene Steuerleitungen in den entsprechenden Zeilen und Spalten enthalten kann Gemäß einigen Ausführungsformen kann jede Zeilensteuerleitung RL zum Beispiel ein komplementäres Paar von Wortleitungen für eine bestimmte RPU-Zelle 110 enthalten. Außerdem kann jede Spaltensteuerleitung CL mehrere Steuerleitungen aufweisen, die z.B. eine oder mehrere Source-Leitungen (SL) und eine oder mehrere Bitleitungen (BL) enthalten.
  • Die peripheren Schaltkreise 120 und 130 weisen verschiedene Schaltkreisblöcke auf, die mit den entsprechenden Zeilen und Spalten in dem 2D-Array der RPU-Zellen 110 verbunden sind und die so konfiguriert sind, dass sie Vektor-Matrix-Multiplikationsfunktionen, Matrix-Vektor-Multiplikationsfunktionen, Kreuzprodukt-Aktualisierungsoperationen zum Realisieren der Vorwärts-, Rückwärts- und Gewichtsaktualisierungsoperationen eines Fehlerrückführungsprozesses (zum Trainieren von neuronalen Netzwerken) sowie deduktive Verarbeitungsoperationen unter Verwendung eines trainierten neuronalen Netzwerks ausführen können. Gemäß einigen Ausführungsformen weist der periphere Schaltkreis 1120 und 130 zum Beispiel zum Unterstützen von Zellenlese-/Messoperationen (z.B. zum Lesen eines Gewichtswertes einer bestimmten RPU-Zelle 110) einen Impulsbreitenmodulations- (pulse-width modulation, PVM-) Schaltkreis und einen Leseimpuls-Treiberschaltkreis zum Erzeugen und Anlegen von PWM-Leseimpulsen an die RPU-Zellen 110 als Reaktion auf Eingabevektorwerte (Leseeingabewerte) auf, die während Vorwärts-/Rückwärts-Zyklen empfangen wurden.
  • Genauer gesagt, gemäß einigen Ausführungsformen weisen die peripheren Schaltkreise 120 und 130 einen Digital-Analog- (D/A-) Umsetzerschaltkreis auf, der zum Empfangen von digitalen Eingabevektoren (die an Zeilen und Spalten angelegt werden) und zum Umsetzen des digitalen Eingabevektors in analoge Eingabevektorwerte konfiguriert ist, die durch Eingangsspannungen mit variierenden Impulsbreite dargestellt sind. Gemäß einigen Ausführungsformen wird ein Zeitcodierungsschema verwendet, wenn Eingabevektoren durch Impulse mit fester Amplitude Vin = 1 V mit einer abstimmbaren Dauer dargestellt werden (z.B. beträgt die Impulsdauer ein Vielfaches von 1 ns und ist dem Wert des Eingabevektors proportional). Die an die Zeilen (oder Spalten) angelegten Eingangsspannungen erzeugen Ausgabevektorwerte, die durch Ausgabeströme dargestellt werden, wobei die Gewichte der RPU-Zellen 110 durch Messen der Ausgabeströme gelesen werden.
  • Weiterhin weisen die peripheren Schaltkreise 120 und 130 einen Stromintegratorschaltkreis und einen Ananlog-Digital- (A/D-) Umsetzerschaltkreis zum Integrieren der Leseströme (IREAD), die von den verbundenen RPU-Zellen 110 ausgegeben und gesammelt werden, und zum Umsetzen der integrierten Ströme in digitale Werte (Leseausgabewerte) zur nachfolgenden Berechnung auf. Insbesondere werden die durch die RPU-Zellen 110 erzeugten Ströme über die Spalten (oder Zeilen) hinweg summiert, und dieser Gesamtstrom wird im Verlauf einer Messzeit, tmeas, durch die Stromleseschaltung der peripheren Schaltkreise 120 und 130 integriert. Die Stromleseschaltung weist Stromintegratoren und Analog-Digital- (A/D-) Umsetzer auf. Gemäß einigen Ausführungsformen weist jeder Stromintegrator einen Operationsverstärker, der die Stromausgabe von einer bestimmten Spalte (oder Zeile) (oder Differenzströme von RPU-Zellen-Paaren, die negative und positive Gewichte darstellen) in einem Kondensator integriert, und einen Analog-Digital- (A/D-) Umsetzer auf, der den integrierten Strom (z.B. einen analogen Wert) in einen digitalen Wert umsetzt.
  • Weiterhin weisen die peripheren Schaltkreise 120 und 130 Spannungserzeugungs- und Treiberschaltkreise auf, die so konfiguriert sind, dass sie Programmierspannungen erzeugen, die während Programmieroperationen zum Aktualisieren der Leitfähigkeitswerte der in den RPU-Zellen eingesetzten Widerstands-Speichereinheiten verwendet werden. Gemäß einigen Ausführungsformen führen die peripheren Schaltkreise 120 und 130 die im Folgenden unter Bezugnahme auf die 7A, 7B, 7C und 8A ausführlich erörterten Programmieroperationen aus.
  • Die Daten-E/A-Schnittstellen 125 und 135 sind so konfiguriert, dass sie eine Verbindung zu einem digitalen Verarbeitungskern herstellen können, wobei der digitale Verarbeitungskern so konfiguriert ist, dass er Eingaben/Ausgaben in das Datenverarbeitungssystem 100 (neuronaler Kern) verarbeitet und Daten zwischen verschiedenen RPU-Arrays weiterleitet. Die Daten-E/A-Schnittstellen 125 und 135 sind so konfiguriert, dass sie (i) externe Steuersignale und Daten von einem digitalen Verarbeitungskern empfangen und die empfangenen Steuersignale und Daten der peripheren Schaltkreise 120 und 130 bereitstellen, und (ii) digitale Lese-Ausgabewerte von den peripheren Schaltkreisen 120 und 130 empfangen und die digitalen Lese-Ausgabewerte zum Verarbeiten an einen digitalen Verarbeitungskern senden können. Gemäß einigen Ausführungsformen setzt der digitale Verarbeitungskern einen nichtlinearen Funktionsschaltkreis zum Berechnen von Aktivierungsfunktionen (z.B. einer neuronalen Sigmoidfunktion, Softmax usw.) und zum Ausführen anderer arithmetischer Operationen mit Daten ein, die einer nächsten oder vorhergehenden Schicht eines neuronalen Netzwerks bereitgestellt werden sollen.
  • In der Technik ist bekannt, dass vollständig verbundene DNNs Stapel vollständig verbundener Schichten aufweisen, sodass sich ein Signal von einer Eingabeschicht zu einer Ausgabeschicht ausbreitet, indem es eine Folge linearer und nichtlinearer Transformationen durchläuft. Das gesamte DNN drückt eine einzige differenzierbare Fehlerfunktion aus, die die Eingabedaten Klassenbewertungen in der Ausgabeschicht zuordnet. Üblicherweise wird ein DNN unter Verwendung eines einfachen stochastischen Gradientenabstiegssystems (stochastic gradient descent, SGD) trainiert, bei dem unter Verwendung des Fehlerrückführungs-Algorithmus ein Fehlergradient in Bezug auf jeden Parameter berechnet wird. Der Fehlerrückführungs-Algorithmus besteht aus drei Zyklen, dem Vorwärtszyklus, dem Rückwärtszyklus und dem Gewichtsaktualisierungszyklus, die mehrere Male wiederholt werden, bis ein Konvergenzkriterium erfüllt ist. Am Vorwärts- und am Rückwärtszyklus sind hauptsächlich Vektor-Matrix-Multiplikationsoperationen in Vorwärts- und in Rückwärtsrichtung unter Verwendung eines 2D-Kreuzschienen-Array von RPU-Zellen 110 des in 1 gezeigten Datenverarbeitungssystems beteiligt.
  • In dem Datenverarbeitungssystem 100 von 1 bilden die Leitfähigkeitswerte gij in dem 2D-Kreuzschienen-Array von RPU-Zellen eine Matrix W von Gewichtswerten wij. In einem Vorwärtszyklus (2A), wird ein Eingabevektor (in Form von Spannungsimpulsen) durch jede der Eingabezeilen in dem 2D-Kreuzschienen-Array übertragen, um eine Vektor-Matrix-Multiplikation in den RPU-Zellen 110 auszuführen. In einem Rückwärtszyklus (2B) werden Spannungsimpulse von den Spalten in die RPU-Zellen 110 eingegeben und mit den Werten der Transponierten der Gewichtsmatrix W ein Vektor-Matrix-Produkt berechnet. Im Gegensatz zum Vorwärtszyklus und zum Rückwärtszyklus erfordert die Gewichtsaktualisierung eines 2D-Kreuzschienen-Array von Widerstandseinheiten Berechnen eines Kreuzprodukts, das aus einer Multiplikationsoperation und einer schrittweisen Gewichtsaktualisierung besteht, die lokal in jeder Schnittpunkt-RPU-Einheit in dem Array ausgeführt werden muss. Die 2A, 2B und 2C veranschaulichen schematisch entsprechende Vorwärts-, Rückwärts- und Gewichtsaktualisierungsoperationen eines Fehlerrückführungs-Algorithmus, die unter Verwendung des Datenverarbeitungssystems 100 von 1 ausgeführt werden können.
  • Für eine vollständig verbundene Schicht, bei der N Eingabeneuronen mit M Ausgabeneuronen (oder verborgenen) Neuronen verbunden sind, umfasst der Vorwärtsschritt (2A) Berechnen einer Vektor-Matrix-Multiplikation y = Wx, wobei der Vektor x der Länge N die Aktivitäten der Eingabeneuronen darstellt und in der Matrix W der Größe M × N die Gewichtswerte zwischen jedem Paar Eingabe- und Ausgabeneuronen gespeichert sind. Der resultierende Vektor y der Länge M wird durch Ausführen einer nichtlinearen Aktivierung jedes der Elemente weiterverarbeitet und dann an die nächste Schicht weitergeleitet. Nachdem die Information die letzte Ausgabeschicht erreicht hat, wird ein Fehlersignal berechnet und durch das Netzwerk zurückgeführt. Im Vorwärtszyklus bilden die in dem Kreuzschienen-Array von RPU-Zellen 110 gespeicherten Leitfähigkeitswerte eine Matrix, wobei der Eingabevektor in Form von Spannungsimpulsen durch jede der Eingabezeilen R1, R2, R3, ..., Rm übertragen wird.
  • Der Rückwärtszyklus (2B) auf einer einzelnen Schicht umfasst auch eine Vektor-Matrix-Multiplikation mit der Transponierten einer Gewichtsmatrix, z = WTδ, wobei mit W die Gewichtsmatrix bezeichnet wird, wobei der Vektor δ der Länge M den durch die Ausgabeneuronen berechneten Fehler darstellt und wobei der Vektor z der Länge N unter Verwendung der Ableitung der Nichtlinearität des Neurons weiterverarbeitet und dann in die vorhergehenden Schichten zurückgeführt wird. In einem Rückwärtszyklus werden den RPU-Zellen 110 von den Spalten CL1, CL2, CL3, ..., CLn Spannungsimpulse als Eingabe zugeführt, und das Vektor-Matrix-Produkt wird mit der Transponierten der Gewichtsmatrix W berechnet.
  • Abschließend wird die Gewichtsmatrix in einem Aktualisierungszyklus (2C) aktualisiert, indem ein Kreuzprodukt der beiden Vektoren berechnet wird, die im Vorwärtszyklus und im Rückwärtszyklus verwendet werden. Insbesondere erfordert die Gewichtsaktualisierung eines 2D-Kreuzschienen-Array von Widerstandseinheiten, lokal und vollständig parallel unabhängig von der Größe des Array, Berechnen eines Kreuzprodukts, das aus einer Multiplikationsoperation und einer schrittweisen Gewichtsaktualisierung besteht, die lokal an jedem Schnittpunkt (RPU-Zelle 110) in dem Datenverarbeitungssystem von 1 ausgeführt werden muss. In 2C ist schematisch veranschaulicht, dass der Gewichtsaktualisierungsprozess durch wij ← wij + ηxi × δj berechnet wird, wobei wij den Gewichtswert für die ite Zeile und die jte Spalte (der Schichtindex ist der Einfachheit halber weggelassen) darstellt, wobei xi die Aktivität des Eingabeneurons und δj der durch das Ausgabeneuron berechnete Fehler ist und wobei mit η eine globale Lernrate bezeichnet wird.
  • Insgesamt können alle Operationen an der Gewichtsmatrix W unter Verwendung des 2D-Kreuzschienen-Array einer RPU-Einheit mit zwei Kontakten mit M Zeilen und N Spalten ausgeführt werden, wobei die gespeicherten Leitfähigkeitswerte in dem Kreuzschienen-Array die Matrix W bilden. Im Vorwärtszyklus wird der Eingabevektor x in Form von Spannungsimpulsen durch jede der Zeilen geleitet, und der resultierende Vektor y kann in Form von Stromsignalen von den Spalten gelesen werden. Wenn im Rückwärtszyklus Spannungsimpulse von den Spalten als Eingabe zugeführt werden, wird gleichermaßen ein Vektor-Matrix-Produkt mit der Transponierten der Gewichtsmatrix WT berechnet. Abschließend werden im Aktualisierungszyklus Spannungsimpulse, die die Vektoren x und δ darstellen, gleichzeitig den Zeilen und Spalten zugeführt. Im Aktualisierungszyklus führt jede RPU-Zelle 110 eine lokale Multiplikations- und Summierungsoperation durch, indem die von der Spalte und der Zeile kommenden Spannungsimpulse verarbeitet werden und auf diese Weise eine schrittweise Gewichtsaktualisierung erreicht wird.
  • Zum Ermitteln des Produkts der Vektoren xi und δj für den Gewichtsaktualisierungszyklus wird der stochastische Umsetzungsschaltkreis in den peripheren Schaltkreisen 120 und 130 zum Erzeugen stochastischer Bitströme verwendet, die die Eingabevektoren xi und δj darstellen. Die stochastischen Bitströme für die Vektoren xi und δj werden durch Zeilen und Spalten in dem 2D-Kreuzschienen-Array von RPU-Zellen zugeführt, wobei sich die Leitfähigkeit einer bestimmten RPU-Zelle in Abhängigkeit von der Koinzidenz der stochastischen Impulsströme der Vektoren xi und δj ändert, die in die betreffende RPU-Zelle eingegeben wurden. Die Kreuzproduktoperationen für die Gewichtsaktualisierungsoperation beruhen auf dem bekannten Konzept, dass eine detektierte Koinzidenz (unter Verwendung einer AND-Operation des Logik-Gatters) von stochastischen Strömen, die reale Zahlen darstellen, einer Multiplikationsoperation gleichwertig ist. Alle drei oben beschriebenen Verfahrensweisen ermöglichen es den RPU-Zellen, das neuronale Netzwerk so zu bilden, dass es in allen drei Zyklen aktiv ist und somit einer sehr wirksamen Ausführung des Fehlerrückführungs-Algorithmus zu ermöglichen, während eines DNN-Trainingsprozesses aktualisierte Gewichtswerte der RPU-Zellen zu berechnen.
  • 3 veranschaulicht schematisch eine analoge Widerstands-Speicherzelle, die einen ferroelektrischen Auswahltransistor und eine Widerstands-Speichereinheit gemäß einer beispielhaften Ausführungsform der Offenbarung verwendet. Insbesondere veranschaulicht 3 schematisch eine nichtflüchtige analoge Widerstands-Speicherzelle 300, die eine FeFET-Einheit 310 und eine Widerstands-Speichereinheit 320 aufweist. Die Speicherzelle 300 weist eine 1T-1R-Architektur (alternativ eine 1F-1R-Architektur) auf, wobei die FeFET-Einheit 310 als Auswahltransistor für die Speicherzelle 300 dient und die Widerstands-Speichereinheit 320 als Speicherelement für die Speicherzelle 300 dient. Insbesondere handelt es sich bei der Widerstands-Speichereinheit 320 um eine programmierbare Widerstands-Speichereinheit, die als variabler Widerstand dargestellt ist. 3 zeigt, dass die FeFET-Einheit 310 (hierin alternativ als FeFET-Auswahltransistor 310 oder als ferroelektrischer Auswahltransistor 310 bezeichnet) einen Gate-Kontakt G, einen Drain-Kontakt D und einen Source-Kontakt S aufweist. Der Gate-Kontakt G ist mit einer Wortleitung WL verbunden, der Source-Kontakt S ist mit einer Source-Leitung SL verbunden, und der Drain-Kontakt D ist mit einem Kontakt der Widerstands-Speichereinheit 320 verbunden. Die Widerstands-Speichereinheit 320 ist zwischen den Drain-Kontakt D und eine Bitleitung BL geschaltet.
  • Die Speicherzelle 300 kann z.B. als RPU-Zelle des Datenverarbeitungssystems 100 (1) eingesetzt werden, um ein künstliches neuronales Netzwerk oder ein neuromorphes Datenverarbeitungssystem usw. zu bilden. Die Widerstands-Speichereinheit 320 kann unter Verwendung einer beliebigen geeigneten Art von Widerstands-Speichereinheit (z.B. Widerstands-Schalteinheit (Grenzflächen- oder Filament-Schalten), ReRAM, Memristor, PCM usw.) realisiert werden, die durch Programmieren innerhalb eines Bereichs verschiedener Leitfähigkeitsniveaus angepasst werden kann, um das Gewicht der nichtflüchtigen analogen Widerstands-Speicherzelle 300 abzustimmen. Im Folgenden wird näher erläutert, dass die FeFET-Einheit 310 die lineare Antwort der Leitfähigkeitsanpassung der Widerstands-Speichereinheit 320 während Programmieroperationen verstärkt (z.B. während der Gewichtsaktualisierungsphase des SGD-Trainingsprozesses), die zum Anpassen des Gewichts der nichtflüchtigen analogen Widerstands-Speicherzelle 300 ausgeführt werden.
  • 4 veranschaulicht schematisch eine Widerstands-Speichereinheit, die als Speicherelement in einer nichtflüchtigen analogen Widerstands-Speicherzelle eingesetzt werden kann, die einen ferroelektrischen Auswahltransistor gemäß einer beispielhaften Ausführungsform der Offenbarung verwendet. Insbesondere veranschaulicht 4 schematisch eine Widerstands-Speichereinheit 400 (z.B. eine Widerstands-Direktzugriffsspeicher- (ReRAM-) Einheit), die eine zwischen einer ersten Elektrode 420 und einer zweiten Elektrode 430 angeordnete isolierende Schicht 410 aufweist. Gemäß einigen Ausführungsformen weist die isolierende Schicht 410 eine Oxidschicht (isolierende Schicht) auf, die aus einem Übergangsmetalloxid-Material oder einem Siliciumdioxid-Material (z.B. SiON) gebildet ist. Die isolierende Schicht 410 dient als programmierbares Element (Widerstands-Schaltschicht), die eine variable Leitfähigkeit (oder verschiedene Widerstandszustände) aufweist, wobei eine Änderung der Leitfähigkeit durch Ändern einer Konfiguration (z.B. Bilden, Zerstören, Auflösen usw.) eines leitenden Filaments (CF) 412 innerhalb der isolierenden Schicht 410 zwischen der ersten und der zweiten Elektrode 420 bzw. 430 bewirkt wird. Je nach struktureller Konfiguration kann es sich bei der Widerstands-Speichereinheit 400 um eine Einniveau-Widerstandseinheit oder eine Mehrniveau-Widerstandseinheit handeln.
  • Genauer gesagt, mit der Widerstands-Speichereinheit 400 wird üblicherweise ein „galvanischer“ Prozess (Elektroforming) durchgeführt, um zunächst ein oder mehrere leitende Filamente zu erzeugen, bevor die Widerstands-Speichereinheit 400 zum wiederholten Schalten zwischen verschiedenen Widerständen verwendet wird. Je nach Konfiguration weist die Widerstands-Speichereinheit 400 ein Schaltverhalten auf, bei dem die Einheit 400 zwischen einem niederohmigen Zustand (low-resistance state, LRS) (oder einem starkleitenden Zustand), einem hochohmigen Zustand (high-resistance state, HRS) (oder einem schwachleitenden Zustand) und einer Mehrzahl Widerstands-Zwischenzustände (intermediate-resistance states, IRS) schalten kann, indem sie eine Stärke und/oder eine Dauer eines Schreib-Spannungssignals steuert, das an die erste und die zweite Elektrode 420 bzw. 430 angelegt wird. Das Umschalten zwischen dem HRS und dem LRS wird durch eine RESET- (Rücksetz-) Spannung (z.B. ein negativer Impuls mit einem bestimmten Betrag (z.B. -1,8 V) und einer bestimmten Dauer (z.B. 100 Nanosekunden)), und eine SET- (Einstell-) Spannung (z.B. ein positiver Impuls mit einem bestimmten Betrag (z.B. +1,7 V) und einer bestimmten Dauer (z.B. 100 Nanosekunden)) gesteuert.
  • Während einer SET-Operation führt das Anlegen der SET-Spannung an die Elektroden 420 und 430 der Widerstands-Speichereinheit 400 zum Bilden eines oder mehrerer lokaler leitender Filamente 412 in der isolierenden Schicht, was wiederum zum Umschalten (SET) der Widerstands-Speichereinheit 400 in den LRS oder „Zustand EIN“ mit erhöhter Leitfähigkeit führt. Zum Übergehen in einen anderen Zustand wird eine RESET-Operation durch Anlegen einer RESET-Spannung an die Elektroden 420 und 430 der Widerstands-Speichereinheit 400 ausgeführt, um ein Auflösen/Unterbrechen/Zerreißen des einen oder mehrerer leitender Filamente 412 zu bewirken und die Widerstands-Speichereinheit 400 in den HRS oder „Zustand AUS“ zu versetzen. Die Widerstands-Speichereinheit 400 kann abwechselnd zwischen allen Widerstandszuständen umschalten, darunter (i) direktes Umschalten SET vom Zustand HRS zu einem Zustand IRS oder zum Zustand LRS, (ii) direktes Schalten RESET vom Zustand LRS zum Zustand IRS oder zum Zustand IRS und (iii) Umschalten SET/RESET vom Zustand IRS zum Zustand LRS oder zum Zustand HRS durch Steuern der Stärke des angelegten Schreib-Spannungssignals. Die Dicke des leitenden Filaments 412 kann auf unterschiedliche Weise gesteuert (z.B. galvanisch gebildet, aufgelöst, zerrissen) werden, sodass die Widerstands-Speichereinheit 400 kontinuierlich variable Leitfähigkeitswerte haben kann.
  • 4 veranschaulicht schematisch eine beispielhafte Ausführungsform einer Filament-Widerstands-Schalteinheit. Gemäß anderen Ausführungsformen kann eine Grenzflächen-Widerstands-Schalteinheit als Speicherelement in einer nichtflüchtigen analogen Widerstands-Speicherzelle gebildet werden, die einen ferroelektrischen Auswahltransistor gemäß hierin beschriebenen beispielhaften Ausführungsformen verwendet. Allgemein weist eine Grenzflächen-Widerstands-Schalteinheit eine oder mehrere Schichten aus isolierendem Material auf, die zwischen einer ersten und einer zweiten Elektrode angeordnet sind, wobei eine Stärke des durch die eine oder mehrere isolierende Schichten fließenden Stroms auf der Höhe einer Barriere an einer Grenzfläche zwischen der einen oder mehreren isolierenden Schichten und einer Elektrode (d.h. an einem Metall-Isolator-Übergang) beruht. Die Höhe der Grenzflächenbarriere kann durch Steuerimpulse verändert werden, was zu binären oder multiplen Widerstands-Zuständen der Grenzflächen-Widerstands-Schalteinheit führt und dem Fachmann bekannt ist.
  • 5 veranschaulicht schematisch eine Widerstands-Speichereinheit, die als Speicherelement in einer nichtflüchtigen analogen Widerstands-Speicherzelle eingesetzt werden kann, die einen ferroelektrischen Auswahltransistor gemäß einer anderen beispielhaften Ausführungsform der Offenbarung verwendet. Insbesondere veranschaulicht 5 schematisch eine Phasenwechselspeicher- (PCM-) Einheit 500, die eine erste (untere) Elektrode 510, eine isolierende Schicht 520, eine Heizelektrode 530, eine Schicht aus Phasenwechselmaterial 540 und eine zweite (obere) Elektrode 550 aufweist. Die Schicht aus Phasenwechselmaterial 540 weist einen ersten Bereich 542 aus Material in einem amorphen Zustand (alternativ: amorpher Bereich 542) und einen zweiten Bereich 544 aus Material in einem kristallinen Zustand (alternativ: kristalliner Bereich 544) auf. Der amorphe Bereich 542 hat in der Regel einen hohen elektrischen Widerstand, während sich der kristalline Bereich 544 durch einen geringen Widerstand auszeichnet (z.B. um mehrere Größenordnungen geringerer Widerstand). Mittels der PCM-Einheit 550 werden Daten auf der Grundlage einer Differenz des elektrischen Widerstands zwischen dem schwachleitenden amorphen Bereich 542 und dem hochleitenden kristallinen Bereich 544 der Schicht aus Phasenwechselmaterial 540 gespeichert. Aufgrund der großen Differenz zwischen den Widerständen ist die Änderung des Lesestroms relativ groß, sodass die PCM-Einheit 500 zum Bereitstellen mehrerer analoger Niveaus für den MLC-Betrieb eingesetzt werden kann.
  • Das Phasenwechselmaterial 540 kann von einem hochleitenden zu einem schwachleitenden Zustand und umgekehrt umgeschaltet werden, indem an die PCM-Einheit 500 elektrische Stromimpulse angelegt werden, die schrittweise die Größe des Materials des ersten Bereichs 542 im amorphen Zustand verändern. Zum Beispiel kann eine erste Impulsart (z.B. ein Impuls SET oder Kristallisierungsimpuls) mit einer ersten Stärke und einer ersten Dauer an die PCM-Einheit 500 angelegt werden, um die Größe des ersten Bereichs 542 schrittweise zu verkleinern und somit den Widerstand der PCM-Einheit 500 schrittweise zu verringern (oder deren Leitfähigkeit zu erhöhen). Andererseits kann eine zweite Impulsart (z.B. ein Impuls RESET oder Amorphisierungsimpuls) mit einer zweiten Stärke und einer zweiten Dauer an die PCM-Einheit 500 angelegt werden, um die Größe des ersten Bereichs 542 schrittweise zu erhöhen und somit den Widerstand der PCM-Einheit 500 schrittweise zu erhöhen (oder deren Leitfähigkeit zu verringern). Die Widerstandsänderung der PCM-Einheit 500 beruht auf einer Jouleschen Erwärmung, die aufgrund der erhöhten Stromdichte in der schmaleren Heizelektrode 530 eintritt, wenn Stromimpulse an die Elektrode 550 sowie 510 angelegt werden. Bei dieser Jouleschen Erwärmung wird der Bereich (z.B. der erste Bereich 542) des Phasenwechselmaterials 540 nahe der Heizelektrode 530 durch ein Erhöhen der Innentemperatur erwärmt, wodurch das Phasenwechselmaterial bei einer Temperatur unterhalb des Schmelzpunkts des Phasenwechselmaterials auskristallisiert. Demgemäß wird beim Programmieren der PCM-Einheit 500 durch Anlegen einer Spannung elektrische Energie zugeführt, was zu Änderungen der Innentemperatur führt, bei denen ein Volumen des amorphen Materials entweder geschmolzen und dann rasch abgekühlt wird oder das Volumen zum Rekristallisieren (SET) eine ausreichende Zeit lang bei einer geringfügig niedrigeren Temperatur gehalten wird. Zum Lesen des Widerstands der Einheit (READ) wird eine niedrige Spannung verwendet, damit der Zustand der Einheit nicht zerstört wird. Aufgrund der stochastischen Natur der Kristallisation des Phasenwechselmaterials 540 sind die Gewichtsaktualisierungen mit einer großen Unsicherheit behaftet.
  • 6 ist eine schematische Ansicht einer FeFET-Einheit 600, die als Auswahltransistor in einer nichtflüchtigen analogen Widerstands-Speicherzelle gemäß einer beispielhaften Ausführungsform der Offenbarung eingesetzt werden kann. Die FeFET-Einheit 600 weist ein Halbleiter-Substrat 610, einen ersten Source-/Drain-Bereich 612, einen zweiten Source-/Drain-Bereich 614 und eine Gate-Struktur 620 auf. Die Gate-Struktur 620 weist eine Grenzflächenschicht 630, eine ferroelektrische Schicht 640 und eine Gate-Elektrode 650 auf. Das Substrat 610 weist einen unterhalb der Gate-Struktur 620 zwischen dem ersten und dem zweiten Source-/Drain-Bereich 612 bzw. 614 angeordneten „Kanalbereich“ auf. Die FeFET-Einheit 600 hat eine Struktur, die der einer Metalloxid-Halbleiter-Feldeffekt-Transistor- (MOSFET-) Einheit mit der Ausnahme ähnlich ist, dass die Gate-Struktur 620 der FeFET-Einheit 600 die zwischen der Gate-Elektrodenschicht 650 und der oberen Fläche des Halbleiter-Substrats 610 angeordnete ferroelektrische Schicht 640 aufweist.
  • Die ferroelektrische Schicht 640 weist ein ferroelektrisches Material mit der Fähigkeit auf, in Anwesenheit eines (als Koerzitivfeld bezeichneten) elektrischen Feldes spontan polarisiert zu werden und ohne Haltespannung eine Restpolarisation beizubehalten. Die Restpolarisation betrifft die Polarisationsladung, die nach dem Entfernen einer externen Haltespannung positiv oder negativ innerhalb des ferroelektrischen Materials zurückbleibt. Die ferroelektrische Schicht 640 im Zustand der Restpolarisation beeinflusst die Kanal-Leitfähigkeit der FeFET-Einheit 600, wobei eine Änderung des Polarisationszustands der ferroelektrischen Schicht 640 (z.B. eine Änderung der Stärke und/oder Polarität) eine Änderung der Kanal-Leitfähigkeit der FeFET-Einheit 600 bewirkt. Im Folgenden wird näher erläutert, dass beispielhafte Ausführungsformen der Offenbarung diesen Zusammenhang zwischen Leitfähigkeit und Polarisation der FeFET-Einheit 600 dazu nutzen, die FeFET-Einheit 600 als Auswahltransistor in einer nichtflüchtigen analogen Widerstands-Speicherzelle durch Verwenden der FeFET-Einheit 600 als Auswahltransistor in einer analogen nichtflüchtigen Widerstands-Speicherzelle zum Verbessern der Linearität beim Abstimmen der Leitfähigkeit einer Widerstands-Speicherzelle z.B. während des Gewichtsaktualisierungsprozesses zu verwenden.
  • Das Substrat 610 ist aus einem Halbleitermaterial wie Silicium oder andere geeignete Halbleitermaterialien gebildet. Bei dem Substrat 610 kann es sich um ein massives Substrat oder einen dotierten Quantentopf handeln, der in einem massiven Substrat gebildet ist. Das Substrat 610 kann so dotiert sein, dass es einen ersten Leitfähigkeitstyp (z.B. N-Typ) oder einen zweiten Leitfähigkeitstyp (z.B. P-Typ) hat. Bei dem ersten und dem zweiten Source-/Drain-Bereich 612 bzw. 614 handelt es sich um dotierte Bereiche innerhalb des Substrats 610, die einen Leitfähigkeitstyp haben, der dem Leitfähigkeitstyp des Substrats 610 entgegengesetzt ist. Bei einer FeFET-Einheit vom N-Typ weist das Substrat 610 zum Beispiel eine Leitfähigkeit von P-Typ auf, und der erste und der zweite Source-/Drain-Bereich 612 bzw. 614 weisen eine Leitfähigkeit vom N-Typ (z.B. N+-Dotierung) auf. Bei einer FeFET-Einheit vom P-Typ weist das Substrat 610 eine Leitfähigkeit vom N-Typ auf, und der erste und der zweite Source-/Drain-Bereich 612 bzw. 614 weisen eine Leitfähigkeit vom P-Typ (z.B. P+-Dotierung) auf. Es sollte klar sein, dass unter dem hierin verwendeten Begriff „Source-/Drain-Bereich“ zu verstehen ist, dass es sich je nach Anwendung oder Schaltkreiskonfiguration bei einem bestimmten Source-/Drain-Bereich entweder um einen Source-Bereich oder um einen Drain-Bereich handeln kann. Zur Veranschaulichung ist der erste Source-/Drain-Bereich 612 als Source-Bereich und der zweite Source-/Drain-Bereich 614 als Drain-Bereich gekennzeichnet.
  • Gemäß einigen Ausführungsformen weist das Substrat 610 (d.h. der Grundkörper) einen separaten „Grundkörperkontakt“ auf, über den geeignete Vorspannungen (z.B. Masse) während Programmieroperationen und Leseoperationen an das Substrat 610 angelegt werden. Gemäß einigen Ausführungsformen ist der Grundkörperkontakt zum Beispiel mit dem Source-Bereich 612 verbunden, um sicherzustellen, dass am Source-/Substrat-Anschluss eine Spannung null anliegt, um den „Grundkörpereffekt“ zu vermeiden, durch den sich die Schwellenspannung (VT) infolge einer Spannungsdifferenz zwischen Source und Grundkörper der FeFET-Einheit 600 verändern kann.
  • Gemäß einigen Ausführungsformen weist die Grenzflächenschicht 630 eine dünne Schicht aus isolierendem Material auf, unter anderem, ohne auf diese beschränkt zu sein, ein Siliciumoxidmaterial (z.B. Siliciumdioxid), ein Siliciumnitridmaterial (z.B. SiN, SiON) oder andere geeignete Arten von isolierenden Materialien. Die ferroelektrische Schicht 640 weist ein ferroelektrisches Material auf, unter anderem, ohne auf diese beschränkt zu sein, eine polykristalline legierte Schicht aus Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Hafnium-Zirkoniumoxid (HfZrO2) und andere Arten von Materialien mit hoher Dielektrizitätskonstante (z.B. mit Aluminium, Silicium oder Yttrium dotierte Hafniumoxide), die mit einer kristallinen Mikrostruktur mit ferroelektrischen Eigenschaften (z.B. orthorhombische ferroelektrische Phase) gebildet werden können. Bei der Grenzflächenschicht 630 handelt es sich um eine fakultative Schicht, die zu verschiedenen Zwecken genutzt wird, z.B. zum Bereitstellen einer Pufferschicht zum Verbessern der Qualität der Grenzfläche zwischen der Oberfläche des Substrats 610 und der ferroelektrischen Schicht 640, zum Verringern der Anzahl Ladungsfallen und zum Verhindern einer Reaktion zwischen den verschiedenen Materialien der ferroelektrischen Schicht 640 und des Substrats 610 usw. Gemäß einigen nicht als Einschränkung zu verstehenden Ausführungsformen hat die ferroelektrische Schicht 640 eine Dicke in einem Bereich von ungefähr zwei Nanometer (nm) bis ungefähr 20 nm. Gemäß einigen Ausführungsformen wird die ferroelektrische Schicht 640 direkt auf der Oberfläche des Silicium-Substrats 610 (z.B. eines hochdotierten Si-Substrats) gebildet.
  • Die Gate-Elektrode 650 weist ein leitendes Material auf, unter anderem, ohne auf diese beschränkt zu sein, Titan (Ti), Titannitrid (TiN), Titansilicid (TiSi), Tantalnitrid (TaN), Wolfram (W), Wolframsilicid (WSi), Ruthenium (Ru), Rhenium (Re), Nickel (Ni), Platin (Pt), Iridium (Ir) und andere Arten von leitfähigen Materialien, die für die jeweilige Anwendung geeignet sind. Gemäß einigen Ausführungsformen wird das Material für die Gate-Elektrode 650 so gewählt, dass eine bestimmte Austrittsarbeit erreicht wird, die die Koerzitivspannung der ferroelektrischen Schicht 640 in einer Weise beeinflusst, dass die Leistung der FeFET-Einheit 600 zum Beispiel bei Verwendung als Auswahl- (oder Zugriffs-) Transistor einer nichtflüchtigen analogen Widerstands-Speicherzelle erhöht wird.
  • Es sollte klar sein, dass es sich bei 6 um eine schematische Übersichtsdarstellung einer FeFET-Einheit handelt, die zum Veranschaulichen und Erörtern vorgelegt wird. Die FeFET-Einheit 600 kann auch andere Elemente wie z.B. eine oder mehrere isolierende Schichten (z.B. Gate-Seitenwand-Abstandsschichten, Gate-Abdeckschichten, dielektrische Vormetallisierungs- (pre-metal dielectric, PMD-) Schichten usw.) zum Kapseln der Gate-Struktur 620, einen in Kontakt mit der oberen Fläche der Gate-Elektrode 650 gebildeten Gate-Kontakt, in Kontakt mit dem ersten und dem zweiten Source-/Drain-Bereich 612 bzw. 614 gebildete Source-Drain-Kontakte, einen in Kontakt mit dem Grundkörperbereich gebildeten Grundkörperkontakt usw. enthalten. Außerdem kann die Gate-Elektrode 650 eine Mehrschichtstruktur aufweisen, die eine erste auf der ferroelektrischen Schicht 630 gebildete Gate-Elektrodenschicht (z.B. eine Metallschicht mit geringer Austrittsarbeit) und eine zweite auf der ersten Gate-Elektrodenschicht gebildete Gate-Elektrodenschicht (z.B. eine niederohmige Metallschicht) aufweist.
  • Gemäß einigen Ausführungsformen ist die ferroelektrische Schicht 640 mit einer polykristallinen Mikrostruktur gebildet, sodass die ferroelektrische Schicht 640 mehrere ferroelektrische Domänen hat. Eine polykristalline Mikrostruktur weist ein Mosaik aus kleinen Kristalliten (oder Körnern) verschiedener Größe auf, die ohne bevorzugte Ausrichtung (d.h. zufällige Textur und ohne Kornrichtung) zufällig verteilt sind. Gemäß einigen Ausführungsformen können verschiedene Bedingungen und Parameter des Fertigungsprozesses für die ferroelektrische Schicht 640 so gewählt werden, dass die Körner (oder Kristallite) der ferroelektrischen Schicht 640 mit einer Zielausrichtung kristallisiert werden, die zu einer Kornstruktur führt. Die ferroelektrischen Domänen innerhalb der ferroelektrischen Schicht 640 können mit verschiedenen Körnern oder Gruppen von Körnern innerhalb der polykristallinen Struktur der ferroelektrischen Schicht 640 übereinstimmen.
  • In Verbindung mit den hierin beschriebenen beispielhaften Ausführungsformen bezieht sich der Begriff „ferroelektrische Domäne“ auf einen Bereich der ferroelektrischen Schicht 640, innerhalb dessen durch Anlegen eines elektrischen Koerzitivfeldes (z.B. einer Koerzitivspannung) eine permanente gerichtete spontane Polarisation erzeugt werden kann. Demgemäß kann eine bestimmte ferroelektrische Domäne in der ferroelektrischen Schicht 640 in Anwesenheit eines elektrischen Koerzitivfeldes spontan polarisiert werden. Die permanente spontane Polarisation weist eine Restpolarisation (oder Restpolarisationsladungen) auf, die nach dem Entfernen des elektrischen Koerzitivfeldes entweder positiv oder negativ innerhalb des einen oder mehrerer betroffener Bereiche des ferroelektrischen Materials zurückbleiben. Mit dem elektrischen Koerzitivfeld wird eine Stärke eines elektrischen Feldes bezeichnet, das beim Einwirken auf das ferroelektrische Material ausreicht, einen Schaltvorgang von einer positiven Polarisationsladung zu einer negativen Polarisationsladung und umgekehrt zu bewirken. Allgemein ist eine Koerzitivspannung eine Funktion der Dicke der ferroelektrischen Schicht, multipliziert mit dem Wert des Koerzitivfeldes.
  • Oben wurde erwähnt, dass der Zustand der Restpolarisation der ferroelektrischen Schicht 640 die Kanalleitfähigkeit der FeFET-Einheit 600 beeinflusst, wobei eine Änderung des Polarisationszustands der ferroelektrischen Schicht 640 (z.B. eine Änderung der Stärke und/oder der Polarität) eine Änderung der Kanalleitfähigkeit der FeFET-Einheit 600 bewirkt. Beispielhafte Ausführungsformen der Offenbarung nutzen die Dynamik der spannungsgesteuerten Schaltvorgänge der partiellen Polarisation in der ferroelektrischen Schicht 640 der FeFET-Einheit 600, die als Auswahltransistor in einer analogen nichtflüchtigen Widerstands-Speicherzelle verwendet wird, um eine Kanalleitfähigkeit der FeFET-Einheit 640 während einer Programmieroperation in einer Weise zu modulieren, dass die Linearität der Leitfähigkeitsabstimmung einer Widerstands-Speichereinheit während der Programmieroperation (z.B. beim Gewichtsaktualisierungsprozess der Synapsen) verbessert wird. Die 7A und 7B veranschaulichen zum Beispiel einen Prozess gemäß einer beispielhaften Ausführungsform der Offenbarung zum Verwenden der Mehrdomänen-Schaltvorgänge der partiellen Polarisation in der ferroelektrischen Schicht 640 der FeFET-Einheit 600, um eine Schwellenspannung (VT) der FeFET-Einheit 600 und demzufolge eine Drain-/Source- (Kanal-) Leitfähigkeit zu modulieren, indem eine Folge von Spannungsimpulsen gleicher Amplitude und Impulsbreite an die Gate-Elektrode 650 angelegt wird. Die beispielhaften Ausführungsformen der 7A und 7B setzen voraus, dass es sich bei der FeFET-Einheit 600 um eine FeFET-Einheit vom N-Typ handelt.,
  • Genauer gesagt, 7A veranschaulicht eine Kanalleitfähigkeit GDS (in Mikrosiemens (µS)) einer FeFET-Einheit als Funktion der Impulsanzahl für eine Mehrzahl Programmierimpulse, die gemäß einer beispielhaften Ausführungsform der Offenbarung an eine Gate-Elektrode der FeFET-Einheit angelegt werden. 7A veranschaulicht insbesondere eine Kurve 700, die einen Anstieg der Kanalleitfähigkeit GDS der FeFET-Einheit 600 als Funktion der Impulsanzahl für ein Impulsmuster zeigt, das während einer Verstärkungsperiode 710 angelegte Verstärkungsimpulse und während einer Abschwächungsperiode 720 angelegte Abschwächungsimpulse aufweist. Während der Verstärkungsperiode 710 wird eine Folge von Verstärkungsimpulsen mit identischer Amplitude +VP (z.B. +3,7 V) und identischer Impulsbreite W (z.B. 75 ns) an die Gate-Elektrode 650 der FeFET-Einheit 600 und während der Abschwächungsperiode eine Folge von Abschwächungsimpulsen mit identischer Amplitude -VD (z.B. -3,2 V) und identischer Impulsbreite W (z.B. 75 ns) an die Gate-Elektrode 650 der FeFET-Einheit 600 angelegt.
  • 7A zeigt, dass die Verstärkungsimpulse zu einem asymmetrischen Verhalten der Kanalleitfähigkeit führen, während ein erster Teil 710-1 der Verstärkungsperiode 710 einen plötzlichen Anstieg der Kanalleitfähigkeit GDS für eine geringe Anzahl erster Verstärkungsimpulse zeigt und wobei ein zweiter Teil 710-2 der Verstärkungsperiode 710 einen nahezu linearen Anstieg der Kanalleitfähigkeit GDS über eine große Anzahl aufeinanderfolgender Verstärkungsimpulse hinweg zeigt. Außerdem gibt es im zweiten Teil 710-2 der Verstärkungsperiode 710 einen relativ geringen linearen Anstieg der Kanalleitfähigkeit GDS, z.B. von ungefähr 30 µS bis auf weniger als 40 µS, was im zweiten Teil 710-2 der Verstärkungsperiode 710 zu einem Gmax/Gmin-Verhältnis von ungefähr 40/30 = 1,3 führt.
  • Weiterhin ist in 7A gezeigt, dass das Anlegen der Abschwächungsimpulse (im Folgenden die Abschwächungsperiode 710) zu einer asymmetrischen Antwort der Kanalleitfähigkeit führt, wobei ein erster Teil 720-1 der Abschwächungsperiode 720 eine abrupte Erhöhung der Kanalleitfähigkeit GDS für eine kleine Anzahl erster Abschwächungsimpulse zeigt und wobei ein zweiter Teil 720-2 der Abschwächungsperiode 720 eine nahezu lineare Verringerung der Kanalleitfähigkeit GDS über eine große Anzahl aufeinanderfolgender Abschwächungsimpulse hinweg zeigt. Außerdem gibt es im zweiten Teil 720-2 der Abschwächungsperiode 720 eine relativ geringe lineare Verringerung der Kanalleitfähigkeit GDS.
  • Die in 7A gezeigte Veränderung der Kanalleitfähigkeit GDS ist auf das Modulieren der Schwellenspannung VT (und somit der Kanalleitfähigkeit GDS) der FeFET-Einheit 600 auf der Grundlage des Umschaltens der partiellen Polarisation ferroelektrischer Domänen in der ferroelektrischen Schicht 640 der FeFET-Einheit 600 zurückzuführen. 7B veranschaulicht zum Beispiel verschiedene Polarisationszustände der ferroelektrischen Schicht 640 der FeFET-Einheit 600, die auf das Umschalten der partiellen Polarisation als Reaktion auf eine steigende Anzahl der in 7A gezeigten Verstärkungsimpulse (mit identischer Amplitude +VP und identischer Impulsbreite W) während der Verstärkungsperiode gemäß einer beispielhaften Ausführungsform der Offenbarung zurückzuführen sind. 7B veranschaulicht schematisch verschiedene Polarisationszustände 700-1, 700-2 und 700-3 der FeFET-Einheit 600, wobei jeder Polarisationszustand einer anderen Schwellenspannung VT der FeFET-Einheit 600 entspricht.
  • Genauer gesagt, 7B veranschaulicht schematisch einen anfänglichen Polarisationszustand 700-1 der FeFET-Einheit 600, in dem die ferroelektrischen Domänen der ferroelektrischen Schicht 640 eine Restpolarisation mit einer „ersten Polarität“ (z.B. einer negativen ferroelektrischen Polarisation) haben, bei der die elektrischen Dipole in der gesamten ferroelektrischen Schicht 640 so ausgerichtet sind, dass die positiven Pole auf die Gate-Elektrode 650 und die negativen Pole auf den Kanalbereich des Substrats 610 der FeFET-Einheit 600 ausgerichtet sind. Der Polarisationszustand 700-1 stellt eine insgesamt negative Ladung im gesamten Kanalbereich in der oberen Fläche des Substrats 610 dar, wodurch positive (Majoritäts-) Ladungsträger aus dem Substrat 610 veranlasst werden, sich an der Oberfläche des Substrats 610 im Kanalbereich anzusammeln. Die Gesamtwirkung des Polarisationszustands 700-1 besteht in einer Erhöhung der Schwellenspannung der FeFET-Einheit 600 derart, dass die FeFET-Einheit 600 eine erste Schwellenspannung VT1 hat.
  • Weiterhin veranschaulicht 7B einen Polarisationszustand 700-2 der FeFET-Einheit 600, der sich aus dem Anlegen eines oder mehrerer anfänglicher Verstärkungsimpulse an die Gate-Elektrode 650 ergibt, die zu einem Umschalten der Restpolarisation eines Teils der ferroelektrischen Domänen in der ferroelektrischen Schicht 640 von der ersten Polarität zu einer zweiten Polarität (z.B. zu einer positiven ferroelektrischen Polarisation) führen, wobei die elektrischen Dipole in den ferroelektrischen Domänen mit den negativen Polen auf die Gate-Elektrode 650 und die positiven Pole auf den Kanalbereich des Substrats 610 ausgerichtet sind. Im Vergleich zum anfänglichen Polarisationszustand 700-1 stellt der Polarisationszustand 700-2 eine stärker negative Ladung (eine insgesamt weniger positive Ladung) an der oberen Fläche des Substrats 610 im Kanalbereich dar, was zu einer Verringerung der Schwellenspannung der FeFET-Einheit 600 und somit zu einer Erhöhung der Kanalleitfähigkeit im Vergleich zu dem anfänglichen Polarisationszustand 700-1 führt.
  • Außerdem veranschaulicht 7B schematisch einen Polarisationszustand 700-3 der FeFET-Einheit 600, der vom Anlegen eines oder mehrerer zusätzlicher Verstärkungsimpulse an die Gate-Elektrode 650 herrührt, die ein weiteres Umschalten der Restpolarisation eines Teil der ferroelektrischen Domänen in der ferroelektrischen Schicht 640 von der ersten Polarität zu einer zweiten Polarität bewirken, wobei eine größere Anzahl elektrischer Dipole der ferroelektrischen Domänen mit den negativen Polen auf die Gate-Elektrode 650 und die positiven Pole auf den Kanalbereich des Substrats 610 ausgerichtet sind. Im Vergleich zum Polarisationszustand 700-2 stellt der Polarisationszustand 700-3 eine stärker negative Ladung an der oberen Fläche des Substrats 610 im Kanalbereich dar, was zu einer weiteren Verringerung der Schwellenspannung der FeFET-Einheit 600 und somit zu einer weiteren Erhöhung der Kanalleitfähigkeit im Vergleich zum vorigen Polarisationszustand 700-2 führt.
  • 7B veranschaulicht, dass ein Erhöhen der Anzahl der an die Gate-Elektrode 650 der FeFET-Einheit 600 angelegten Verstärkungsimpulse (Erhöhung der Impulsanzahl) mit derselben Amplitude +Vp und derselben Impulsbreite W zu einer Zunahme der umgeschalteten partiellen Polarisationen der ferroelektrischen Domänen von der ersten Polarität zur zweiten Polarität führt. Das Umschalten der partiellen Polarisationen führt zu einer graduellen Verringerung der Schwellenspannung Vt der FeFET-Einheit 600 und somit zu einer Erhöhung der Kanalleitfähigkeit GDS der FeFET-Einheit 600. Beispielhafte Ausführungsformen der Offenbarung nutzen diese Leitfähigkeits-Polarisations-Beziehung der FeFET-Einheit 600 durch Verwenden der FeFET-Einheit 6700 als Auswahltransistor in einer analogen nichtflüchtigen Widerstands-Speicherzelle, um die Linearität der Leitfähigkeitsabstimmung einer Widerstands-Speichereinheit während einer Programmieroperation (z.B. beim Aktualisierungsprozess der synaptischen Gewichte) zu verbessern, bei der das Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit unter Verwendung einer Folge identischer Programmierimpulse erfolgt.
  • Die beispielhaften Ausführungsformen der 7A und 7B gehen wie oben erwähnt davon aus, dass es sich bei der FeFET-Einheit um eine FeFET-Einheit vom N-Typ handelt. Es sollte klar sein, dass dieselben oder ähnliche Grundgedanken für eine FeFET-Einheit vom P-Typ gelten. 7C veranschaulicht zum Beispiel schematisch einen anfänglichen Polarisationszustand 701-1 der FeFET-Einheit 600, wobei als FeFET-Einheit 600 eine FeFET-Einheit vom P-Typ angenommen wird und wobei die ferroelektrischen Domänen der ferroelektrischen Schicht 640 eine Restpolarisation mit der „zweiten Polarität“ (z.B. mit einer positiven ferroelektrischen Polarisation) haben, bei der die elektrischen Dipole in der gesamten ferroelektrischen Schicht 640 mit den negativen Polen auf die Gate-Elektrode 650 und die positiven Pole auf den Kanalbereich des Substrats 610 der FeFET-Einheit 600 ausgerichtet sind. Der Polarisationszustand 701-1 stellt eine insgesamt positive Ladung im gesamten Kanalbereich in der oberen Fläche des Substrats 610 dar und veranlasst dadurch negative (Majoritäts-) Ladungsträger vom Substrat 610, sich an der Oberfläche des Substrats 610 im Kanalbereich anzusammeln. Die Gesamtwirkung des Polarisationszustands 701-1 besteht in einer Erhöhung der negativen Schwellenspannung der FeFET-Einheit 600 derart, dass die FeFET-Einheit 600 eine erste Schwellenspannung -VT1 hat.
  • Weiterhin veranschaulicht 7C Polarisationszustände 701-2 und 701-3 der FeFET-Einheit 600 vom P-Typ, die vom Anlegen von Verstärkungsimpulsen mit negativer Polarität an die Gate-Elektrode 650 herrühren, was ein zunehmendes partielles Umschalten der Restpolarisation von Teilen der ferroelektrischen Domänen in der ferroelektrischen Schicht 640 von der zweiten Polarität zur ersten Polarität bewirkt, wobei die elektrischen Dipole in den ferroelektrischen Domänen mit den positiven Polen auf die Gate-Elektrode 650 und mit den negativen Polen auf den Kanalbereich des Substrats 610 ausgerichtet sind. 7C veranschaulicht, dass eine Zunahme der Anzahl an die Gate-Elektrode 650 der FeFET-Einheit 600 vom P-Typ angelegter negativer Verstärkungsimpulse (Zunahme der Impulsanzahl) mit identischer Amplitude -Vp und identischer Impulsbreite W eine Zunahme des Umschaltens der partiellen Polarisation von ferroelektrischen Domänen von der zweiten Polarität zur ersten Polarität bewirkt. Das Umschalten der partiellen Polarisation führt zu einer graduellen Verringerung der negativen Schwellenspannung Vt der FeFET-Einheit 600 und somit zu einer Erhöhung der Kanalleitfähigkeit GDS der FeFET-Einheit 600. Um die FeFET-Einheit 600 vom P-Typ wieder in ihren anfänglichen Polarisationszustand 700-1 zurück zu versetzen, werden ein oder mehrere positive Abschwächungsimpulse (mit einer zu den in 7A gezeigten Abschwächungsimpulsen entgegengesetzten Polarität) an die Gate-Elektrode 650 der FeFET-Einheit 600 angelegt.
  • Es ist allgemein bekannt, dass Widerstands-Speichereinheiten wie die Widerstands-Speichereinheit 400 von 4 und die PCM-Einheit von 5 ein nichtlineares Abstimmverhalten der Leitfähigkeit zeigen, wenn Verstärkungs-/Abschwächungs-Programmiersysteme mit identischen Programmierimpulsen verwendet werden. Zum Erreichen der Linearität beim Abstimmen der Leitfähigkeit solcher Widerstands-Speichereinheiten verwenden Verstärkungs-/Abschwächungs-Programmiersysteme demgemäß üblicherweise Systeme mit nichtidentischen Impulsen, bei denen entweder die Amplitude oder die Impulsbreite der Verstärkungs-/Abschwächungs-Impulse moduliert wird. Zum Modulieren der Impulsamplitude wird zum Beispiel die Amplitude der Impulse (mit einer festen Impulsbreite) für jeden an die Widerstands-Speichereinheit angelegten aufeinanderfolgenden Programmierimpuls erhöht, um die Leitfähigkeit der Widerstands-Speichereinheit in identischen Abstimmschritten stufenweise linear zu erhöhen (Verstärkung) oder zu verringern (Abschwächung). Zum Modulieren der Impulsbreite hingegen wird die Impulsbreite der Impulse (mit einer festen Amplitude) für jeden der an die Widerstands-Speichereinheit angelegten aufeinanderfolgenden Programmierimpulse erhöht, um die Leitfähigkeit der Widerstands-Speichereinheit in identischen Abstimmschritten schrittweise linear zu erhöhen (Verstärkung) oder zu verringern (Abschwächung). Diese Systeme mit nichtidentischen Impulsen sind mit zusätzlichem Aufwand in Bezug auf die peripheren Schaltkreise und Verarbeitung verbunden, die zum Durchführen der Amplituden- und/oder Impulsbreiten-Modulation erforderlich ist. Außerdem führt die Impulsbreiten-Modulation zu erhöhter Latenz der Programmieroperationen.
  • Bei den 8A und 8B handelt es sich um Ablaufschaubilder, die Verfahren zum Programmieren und Lesen einer nichtflüchtigen analogen Widerstands-Speicherzelle veranschaulichen, die einen ferroelektrischen Auswahltransistor gemäß einer beispielhaften Ausführungsform der Offenbarung verwendet. Der Anschaulichkeit halber werden die 8A und 8B im Zusammenhang mit der nichtflüchtigen analogen Widerstands-Speicherzelle 300 von 3 erörtert. 8A veranschaulicht Verfahren 800 zum Programmieren der Widerstands-Speicherzelle 300, um die Leitfähigkeit der Widerstands-Speichereinheit 320 unter Verwendung eines Impulssystems mit identischen Impulsen abzustimmen. 8A veranschaulicht insbesondere eine Folge von Programmierimpulsen 802, die während einer Vorzyklus-Periode 800-1 und einer Leitfähigkeitsabstimm-Periode 800-2 an die Wortleitung und somit an die Gate-Elektrode G des FeFET-Auswahltransistors 310 angelegt werden. 8A veranschaulicht weiterhin eine Verstärkungs-Steuerspannung 804 (oder erste Leitfähigkeitsabstimm-Steuerspannung), die zum Erhöhen der Leitfähigkeit der Widerstands-Speichereinheit 320 an die Bitleitung BL angelegt wird, oder alternativ eine Abschwächungs-Steuerspannung 806 (oder zweite Leitfähigkeitsabstimm-Steuerspannung), die zum Verringern der Leitfähigkeit der Widerstands-Speichereinheit 320 an die Bitleitung BL angelegt wird.
  • In der Vorzyklus-Periode 800-1 liegen sowohl die Bitleitung BL als auch die Source-Leitung SL auf Masse (GND, z.B. V=0), während eine relativ kleine Anzahl Programmierimpulse 802 (z.B. ein bis fünf Impulse) zum Abstimmen (z.B. zum Erhöhen) der Leitfähigkeit des FeFET-Auswahltransistors 310 auf einen gewünschten Wert an die Wortleitung WL angelegt wird. Die Programmierimpulse 802 haben eine ausreichende Stärke und Dauer, um das Umschalten der partiellen Polarisation der ferroelektrischen Domänen innerhalb der ferroelektrischen Schicht des FeFET-Auswahltransistors 310 zu bewirken. Im Zusammenhang mit den oben in Verbindung mit den 7A und 7B erörterten beispielhaften Ausführungsformen wird die Vorzyklus-Periode 800-1 zum Beispiel ausgeführt, um den Polarisationszustand des FeFET-Auswahltransistors 310 vom anfänglichen Zustand (z.B. vom Zustand 700-1 in 7B) in einen Ziel-Polarisationszustand (z.B. den Zustand 700-3) zu ändern, in dem der FeFET-Auswahltransistor 310 eine verringerte Schwellenspannung hat und wobei das Verhalten der Kanalleitfähigkeit GDS des FeFET-Auswahltransistors 310 in den zweiten Teil 710-2 der Verstärkungsperiode 710 (7A) fallen würde. Auf diese Weise würde sich der FeFET-Auswahltransistor 310 in einem Zustand befinden, in dem die Kanalleitfähigkeit GDS des FeFET-Auswahltransistors 310 eine relativ geringe schrittweise lineare Erhöhung zeigt, wenn während der Leitfähigkeits-Abstimmperiode 800-2 weitere Programmierimpulse +VP von der Wortleitung WL an die Gate-Elektrode angelegt werden.
  • Während der Leitfähigkeits-Abstimmperiode 800-2 kann ein Verstärkungsprozess durch Anlegen des Verstärkungs-Steuersignals 803 an die Bitleitung BL gestartet werden. Das Verstärkungs-Steuersignal 804 hat eine Stärke +VBP und eine Dauer (Impulsbreite), die zum schrittweisen Erhöhen der Leitfähigkeit der Widerstands-Speichereinheit 320 als Reaktion auf jeden während der Leitfähigkeits-Abstimmperiode 800-2 an die Wortleitung WL angelegten Programmierimpuls 802 ausreichen. Durch die Bestätigung jedes Programmierimpulses auf der Wortleitung WL während der Leitfähigkeits-Abstimmperiode 800-1 wird der FeFET-Auswahltransistor 310 veranlasst, einen Programmierstrom zu aktivieren und von der Bitleitung BL durch die Widerstands-Speichereinheit 320 zur Source-Leitung SL fließen zu lassen, um die Leitfähigkeit der Widerstands-Speichereinheit 320 schrittweise zu erhöhen.
  • Andererseits kann in der Leitfähigkeits-Abstimmperiode 800-2 ein Abschwächungsprozess ausgelöst werden, indem das Abschwächungs-Steuersignal 806 an die Bitleitung BL angelegt wird. Das Abschwächungs-Steuersignal 806 hat eine Stärke -VBP und eine Dauer (Impulsbreite), die ausreichen, die Leitfähigkeit der Widerstands-Speichereinheit 320 als Reaktion auf jeden während der Leitfähigkeits-Abstimmperiode 800-2 an die Wortleitung WL angelegten Programmierimpuls 802 schrittweise zu verringern. Durch die Bestätigung jedes Programmierimpulses auf der Wortleitung WL während der Leitfähigkeits-Abstimmperiode 800-1 wird der FeFET-Auswahltransistor 310 veranlasst, einen Programmierstrom zu aktivieren und von der Source-Leitung SL durch die Widerstands-Speichereinheit 320 zur Bitleitung BL fließen zu lassen, um die Leitfähigkeit der Widerstands-Speichereinheit 320 schrittweise zu verringern.
  • Der FeFET-Auswahltransistor 310 dient zum Verbessern der Linearität der Antwort durch schrittweises Ändern der Leitfähigkeit der Widerstands-Speichereinheit 320, während ein Programmierimpulssystem verwendet wird, bei dem die Programmierimpulse 802 identische Amplitude und Impulsbreite haben. Die an die Gate-Elektrode des FeFET-Auswahltransistors 310 angelegten identischen Programmierimpulse dienen zum Modulieren der Polarisation (und der Schwellenspannung VT) des FeFET-Auswahltransistors 310 derart, dass der während der Leitfähigkeits-Abstimmperiode 800-1 erzeugte Programmierstrom moduliert und gesteuert wird, um die Leitfähigkeit der Widerstands-Speichereinheit 320 auf eine stärker lineare Weise schrittweise zu ändern.
  • Genauer gesagt, wie oben erwähnt wird die Polarisation (und die Schwellenspannung VT) des FeFET-Auswahltransistors 310 während der Vorzyklus-Periode 800-1 durch Anlegen einer relativ kleinen Anzahl von Programmierimpulsen 802 moduliert, um den FeFET-Auswahltransistor 310 in einen Betriebszustand zu versetzen, in dem die Polarisation/VT/Kanalleitfähigkeit der FeFET-Einheit relativ eben bleibt, aber gleichzeitig eine relativ geringe schrittweise Erhöhung der Kanalleitfähigkeit und eine relativ geringe schrittweise Verringerung der Schwellenspannung VT als Reaktion auf ein weiteres Umschalten der partiellen Polarisation aufweist, zu dem es als Reaktion auf Programmierimpulse kommt, die während der Leitfähigkeits-Abstimmperiode 800-2 an die Gate-Elektrode des FeFET-Auswahltransistors 310 angelegt werden. Mit anderen Worten, die Vorzyklus-Periode 800-1 wird ausgeführt, um sicherzustellen, dass es während der Leitfähigkeits-Abstimmperiode 800-2 nicht zu abrupten Änderungen der Kanalleitfähigkeit GDS und der Schwellenspannung VT des FeFET-Auswahltransistors 310 kommt.
  • Während des Anlegens von Programmierimpulsen auf der Wortleitung WL während der Leitfähigkeits-Abstimmperiode 800-1 zum Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit 320 bewirkt das Anlegen jedes Programmierimpulses an die Gate-Elektrode des FeFET-Auswahltransistors 310 außerdem eine geringfügige Änderung des Polarisationszustands der ferroelektrischen Schicht 640, was zu einer geringfügigen Verringerung der Schwellenspannung VT des FeFET-Auswahltransistors 310 führt. Dies wiederum führt zu einer geringfügigen Erhöhung der Kanalleitfähigkeit GDS des FeFET-Auswahltransistors 310 z.B. infolge einer Vergrößerung der Differenz VGS-VT (oder +VP - VT), wodurch wiederum eine Erhöhung des Kanalstroms (IDS) des FeFET-Auswahltransistors 310 bewirkt wird.
  • Auf diese Weise dient die Erhöhung der Kanalleitfähigkeit (und somit einer Erhöhung des Kanalstroms IDS) des FeFET-Auswahltransistors 310 für jeden aufeinanderfolgenden Programmierimpuls während der Leitfähigkeits-Abstimmperiode 800-2 zu einer schrittweisen Erhöhung der Stärke des Programmierstroms zum Programmieren für das Abstimmen der Widerstands-Speichereinheit 320. Demgemäß dient das Modulieren der Kanalleitfähigkeit GDS und der Schwellenspannung VT des FeFET-Auswahltransistors 310 während der Leitfähigkeits-Abstimmperiode 800-2 zum Verbessern der linearen Reaktion beim Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit 320, während ein Programmierimpulssystem verwendet wird, bei dem die Programmierimpulse 802 identische Amplitude und Impulsbreite haben. Mit anderen Worten, beim Anwenden des FeFET-Auswahltransistors 310 und beim schrittweisen Modulieren der Kanalleitfähigkeit GDS und der Schwellenspannung VT des FeFET-Auswahltransistors 310 in Verbindung mit einem System identischer Programmierimpulse wird im Grunde ein Programmiersystem nachgebildet, bei dem der Programmierstrom durch Verwenden eines Systems mit nichtidentischen Impulsen moduliert wird, die zum Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit an die Widerstands-Speicherzelle angelegt werden.
  • Es sollte klar sein, dass die in 8A veranschaulichten Programmierimpulse 802 (sowie die in den 11A und 11B gezeigten beispielhaften Programmierimpulse) zum Veranschaulichen der Grundsätze der Arbeitsweise beim Programmieren analoger Widerstands-Speichereinheiten unter Verwendung von FeFET-Einheiten als Auswahltransistoren dargelegt werden. Die Programmierimpulse 802 in 8A (sowie die in den 11A und 11B gezeigten Programmierimpulse 1102 und 1112) können unter Verwendung einer beliebigen geeigneten Technik zum Ausführen von Gewichtsaktualisierungsoperationen oder Speicherprogrammieroperationen z.B. in RPU-Kreuzschienen-Arrays, nichtflüchtigen analogen Widerstandsspeichern, neuromorphen Datenverarbeitungssystemen usw. erzeugt werden. Zum Beispiel kann in RPU-Kreuzschienen-Array-Systemen zum Unterstützen einer Gewichtsaktualisierungsoperation von RPU-Zellen (z.B. zum Aktualisieren des Leitfähigkeitswertes einer Widerstands-Speichereinheit einer bestimmten RPU-Zelle 110, 1) ein stochastischer Gewichtsaktualisierungsprozess durchgeführt werden, bei dem die Programmierimpulse in der Leitfähigkeits-Abstimmperiode 800-2 von 8A (und in den Leitfähigkeits-Abstimmperioden 1100-2 und 1110-2 der 11A und 11B) als Reaktion auf ein Detektieren einer Koinzidenz zwischen stochastischen Bitströmen erzeugt werden, die die Eingabevektoren xi und δj (siehe z.B. 2C) darstellen, wobei sich die Leitfähigkeit einer bestimmten RPU-Zelle als Reaktion auf eine Koinzidenz der einer bestimmten RPU-Zelle zugehörigen stochastischen Impulsströme schrittweise ändert (erhöht oder verringert), wobei die einschlägigen Details hierzu dem Fachmann allgemein bekannt sind. Außerdem werden die für die Vorzyklusperiode 800-1 in 8A (und die Vorzyklusperioden 1100-1 und 1110-1 der 11A und 11B) erzeugten Programmierimpulse durch einen Impulserzeugungsschaltkreis in den peripheren Schaltkreisen erzeugt, wobei gemäß einigen Ausführungsformen eine vorgegebene Anzahl Programmierimpulse (mit einer bestimmten Stärke und Impulsbreite) an die Zeilenleitungen angelegt werden, um die FeFET-Auswahltransistoren auf Ziel-Polarisationszustände „vorzubereiten“.
  • 8B veranschaulicht ein Verfahren 810 zum Lesen eines Zustands der Widerstands-Speicherzelle 300. 8B veranschaulicht insbesondere Lesesteuerimpulse 812, die während einer Initialisierungsperiode 810-1 und einer Gewichtsleseperiode 810-2 an die Wortleitung WL und somit an die Gate-Elektrode G des FeFET-Auswahltransistors 310 angelegt werden. Weiterhin veranschaulicht 8B ein Lesespannungssignal 814, das an die Bitleitung BL zum Erzeugen eines Lesestroms (z.B. IREAD) angelegt wird, der zum Ermitteln eines Leitfähigkeitszustands oder eines Widerstandszustands (z.B. eines synaptischen Gewichts) der Widerstands-Speichereinheit 320 angelegt wird. Während der Initialisierungsperiode 810-1 liegen sowohl die Bitleitung BL als auch die Source-Leitung SL auf Masse (GND, z.B. V=0), während ein Polarisationsinitialisierungsimpuls -VINIT (oder Rücksetzimpuls) an die Wortleitung WL angelegt wird, um die Polarisation des FeFET-Auswahltransistors 310 in einen anfänglichen Polarisationszustand zu schalten. Gemäß einigen Ausführungsformen wird der FeFET-Auswahltransistor 310 zum Beispiel für den in 7B gezeigten anfänglichen Polarisationszustand 700-1 programmiert, in dem der FeFET-Auswahltransistor 310 eine erhöhte Schwellenspannung und eine geringe Kanalleitfähigkeit haben dürfte.
  • Gemäß einigen Ausführungsformen wird davon ausgegangen, dass es sich bei dem FeFET-Auswahltransistor 310 um eine Einheit vom N-Typ handelt und der an die Gate-Elektrode des FeFET-Auswahltransistors 310 angelegte Polarisationsinitialisierungsimpuls - VINIT einen negativen Wert und eine Dauer (Impulsbreite) hat, die ausreicht, die Gesamtpolarisation der ferroelektrischen Schicht des FeFET-Auswahltransistors 310 abrupt von der zweiten Polarisation zur ersten Polarisation umzuschalten und dadurch den Kanal in einen Zustand geringer Leitfähigkeit (oder Zustand mit hoher VT) zu versetzen. In 7A ist zum Beispiel gezeigt, dass das Anlegen eines negativen Abschwächungsimpulses an die Gate-Elektrode einer FeFET-Einheit während der Anfangsperiode 720-1 zu einer abrupten Verringerung der Kanalleitfähigkeit GDS (und somit zu einer abrupten Erhöhung der Schwellenspannung VT) der FeFET-Einheit führt. Auf diese Weise wird der FeFET-Auswahltransistor 310 durch die Initialisierungsphase 810-1 in einen geeigneten Betriebsmodus (erhöhte Schwellenspannung und geringe Kanalleitfähigkeit) zum Lesen des Zustands der Speicherzellen durch Anlegen einer schwachen Lesespannung an die Bitleitung BL versetzt, und der FeFET-Auswahltransistor 310 wird in den anfänglichen Polarisationszustand versetzt, um ein Programmieren der Speicherzelle 300 in einer nächsten Vorzyklusperiode 800-1 und Leitfähigkeits-Abstimmperiode 800-2 zu ermöglichen.
  • Weiterhin veranschaulicht 8B, dass die Gewichtsleseperiode 810-1 durch Bestätigen des Lesespannungssignals 814 mit der Stärke +VBR auf der Bitleitung BL nach der Initialisierungsperiode 810-1 gestartet wird. Nach dem Bestätigen des Lesespannungssignals 814 wird während der Gewichtsleseperiode 810-1 ein Lesesteuerimpuls 812 der Stärke +VR an die Wortleitung WL angelegt. Der Lesesteuerimpuls +VR hat eine Stärke und Dauer (Impulsbreite), die ausreichen, dass der FeFET-Auswahltransistor 310 eingeschaltet wird und ein Lesestrom IREAD von der Bitleitung BL durch die Widerstands-Speichereinheit 320 zur Source-Leitung SL fließen kann. In diesem Prozess wird die Stärke +VBR des Lesespannungssignals 814 so gewählt, dass seine Stärke kleiner als der Wert +VBP des Verstärkungs-Steuersignals 804 ist, sodass das Lesespannungssignal 814 den Zustand der Widerstands-Speichereinheit 320 nicht stört (d.h., keine Leitfähigkeitsänderung hervorruft). Während des Leseprozesses führt der hochohmige Zustand des FeFET-Auswahltransistors 310 zusammen mit dem kleinen Wert +VBR des Lesespannungssignals 814 zum Erzeugen eines relativ schwachen Lesestroms IREAD, der zum Lesen des Zustands der Speicherelement 300 ausreicht, ohne den Zustand der Widerstands-Speichereinheit 320 zu verändern.
  • Gemäß einigen Ausführungsformen werden die Programmier- und Leseoperationen in den 8A und 8B mit dem FeFET-Auswahltransistor 310 ausgeführt, während sich dieser in einem „Sättigungsmodus“ befindet, in dem VGS > VT und VDS > (VGS - VT) ist. Im Sättigungsmodus bleibt der Drain-Strom ID unabhängig von der Spannung VDS für eine bestimmte Spannung VGS und VT im Wesentlichen konstant. Auf diese Weise ist es durch den Betrieb des FeFET-Auswahltransistors 310 in einem Sättigungsmodus, z.B. während einer Programmieroperation, möglich, außerdem den Programmierstrom zu steuern, den der FeFET-Auswahltransistor 310 zum Programmiergesamtstrom beiträgt, der zum Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit 320 verwendet wird.
  • Es wird darauf hingewiesen, dass die oben in Verbindung mit den 7A, 7B und 7C erörterten Eigenschaften und Verhaltensweisen zur Veranschaulichung vorgelegt werden, um die Grundgedanken von FeFET-Transistoren und die Verwendung solcher FeFET-Einheiten als Auswahltransistoren in nichtflüchtigen Widerstands-Speicherzellen zum Verbessern der Linearität beim Abstimmen der Leitfähigkeit von analogen Widerstands-Speichereinheiten zu erläutern, deren Schalteigenschaften der Leitfähigkeit von Natur aus nichtlinear sind. Demgemäß sind die z.B. in den 7A, 7B und 7C gezeigten beispielhaften Ausführungsformen in keiner Weise als Einschränkung zu verstehen. Zum Beispiel dient die in 7A gezeigte Leitfähigkeitskurve lediglich als anschauliches Beispiel, und die Leitfähigkeitseigenschaften einer FeFET-Einheit können z.B. je nach den strukturellen und elektrischen Eigenschaften der FeFET-Einheit, der Stärke und Impulsbreite usw. der zum Modulieren der Polarisation der FeFET-Einheit verwendeten Impulse vielfältig variieren.
  • Außerdem sollte klar sein, dass die Stärken, Polaritäten, Impulsbreiten usw. der verschiedenen in den 8A und 8B (und in den 11A und 11B) gezeigten Steuersignale in Abhängigkeit von verschiedenen Faktoren variieren, darunter, ohne auf diese beschränkt zu sein, die strukturellen und elektrischen Eigenschaften (i) der (als Auswahltransistoren verwendeten) FeFET-Einheiten und (ii) der als Speicherelemente in den nichtflüchtigen analogen Widerstands-Speicherzellen verwendeten Widerstands-Speichereinheiten, der Dynamikbereich (z.B. die Anzahl) der Leitfähigkeitszustände der abstimmbaren Widerstands-Speichereinheiten usw. Zum Beispiel können die Stärke und die Impulsbreiten der Programmierimpulse zum Modulieren des Polarisationszustands der (als Auswahltransistoren verwendeten) FeFET-Einheiten und zum Modulieren der Abstimmung der Leitfähigkeit der Widerstands-Speichereinheiten optimiert werden, um ein gewünschtes Verhalten beim Abstimmen der Leitfähigkeit zu erreichen, das für eine bestimmte Anwendung erforderlich ist. Mit anderen Worten, die Stärke und die Dauer der Programmierimpulse (für ein identisches Impulssystem) können so gewählt werden, dass eine Zielreaktion der FeFET-Einheit in Bezug auf das Umschalten der partiellen Polarisation der FE-Domänen der ferroelektrischen Schicht und somit ein gewünschtes Verhalten/Reaktion beim Modulieren der Schwellenspannung und der Leitfähigkeit der FeFET-Einheit erhalten wird, wodurch sich die FeFET-Einheit für den Einsatz als Auswahltransistor eignet, um die Linearität beim Abstimmen der Leitfähigkeit einer Widerstands-Speichereinheit auf der Grundlage der hierin erörterten Grundgedanken zu verbessern.
  • Weiterhin veranschaulicht 3 zwar anschaulich eine beispielhafte Ausführungsform einer nichtflüchtigen analogen Widerstands-Speicherzelle 300 mit einer 1T-1R-Architektur, jedoch sollte klar sein, dass dieselben oder ähnliche hierin erörterte Techniken für den Einsatz ferroelektrischer Auswahltransistoren zum Verbessern der Linearität analoger Speicherelemente auch mit anderen Architekturen analoger Widerstands-Speicherzellen umgesetzt werden können. 9 veranschaulicht zum Beispiel schematisch eine nichtflüchtige analoge Widerstands-Speicherzelle, die einen ferroelektrischen Auswahltransistor gemäß einer anderen Ausführungsform der Offenbarung bildet. 9 veranschaulicht schematisch insbesondere eine nichtflüchtige analoge Widerstands-Speicherzelle 900, die eine erste und eine zweite 1T-2R-Speicherzelle 900-1 bzw. 900-2 (zwei Einheitszellen) zu einer 2T-2R-Architektur (alternativ 2F-2R-Architektur) mit zwei ferroelektrischen Auswahltransistoren und zwei Widerstands-Speichereinheiten zusammenführt
  • 9 zeigt insbesondere, dass die erste Widerstands-Speicherzelle 900-1 einen ersten FeFET-Auswahltransistor 910-1 und eine erste Widerstands-Speichereinheit 920-1 aufweist. Der erste FeFET-Auswahltransistor 910-1 weist einen mit einer Wortleitung WL verbundenen Gatekontakt G, einen mit einer ersten Source-Leitung SL1 verbundenen Source-Kontakt S und einen Drain-Kontakt D auf, der mit einem Kontakt der ersten Widerstands-Speichereinheit 920-1 verbunden ist. Die erste Widerstands-Speichereinheit 920-1 ist zwischen den Drain-Kontakt D und eine erste Bitleitung BLI geschaltet. Die zweite Widerstands-Speicherzelle 900-2 weist einen zweiten FeFET-Auswahltransistor 910-2 und eine zweite Widerstands-Speichereinheit 920-2 auf. Der zweite FeFET-Auswahltransistor 910-2 weist einen mit der Wortleitung WL verbundenen Gate-Kontakt G, einen mit einer zweiten Source-Leitung SL2 verbundenen Source-Kontakt S und einen Drain-Kontakt D auf, der mit einem Kontakt der zweiten Widerstands-Speichereinheit 920-2 verbunden ist. Die zweite Widerstands-Speichereinheit 920-2 ist zwischen den Drain-Kontakt D und eine zweite Bitleitung BL2 geschaltet.
  • 9 stellt eine beispielhafte Ausführungsform bereit, bei der die nichtflüchtige analoge Widerstands-Speicherzelle 900 ein Paar identischer Widerstands-Speicherzellen 900-1 und 900-2 bereitstellt, in denen ein Leitfähigkeitswert auf der Grundlage einer Differenz zwischen einem ersten Leitfähigkeitswert G+ und einem zweiten Leitfähigkeitswert G- gespeichert ist. 9 zeigt insbesondere, dass die erste Widerstands-Speicherzelle 900-1 den ersten Leitfähigkeitswert G+ und die zweite Speicherzelle 900-2 einen zweiten Leitfähigkeitswert G- codiert, wobei der Gesamtwert der Leitfähigkeit der analogen 2F-2R-Widerstands-Speicherzelle 900 der Differenz zwischen dem ersten und dem zweiten Leitfähigkeitswert, d.h. G+- G-, proportional ist.
  • Gemäß einigen Ausführungsformen handelt es sich bei der ersten und der zweiten Speicherzelle 900-1 bzw. 900-2 um benachbarte Zellen in einer bestimmten Zeile eines 2D-Array analoger Widerstands-Speicherzellen (z.B. benachbarte RPU-Zellen 110 in dem RPU-Array 100 in 1). In solchen Ausführungsformen sind die Gate-Kontakte des ersten und des zweiten FeFET-Auswahltransistors 910-1 bzw. 910-2 mit derselben Wortleitung WL verbunden, während die Source-Kontakte S des ersten und des zweiten FeFET-Auswahltransistors 910-1 bzw. 910-2 mit separaten (benachbarten) Source-Leitungen SL1 beziehungsweise SI2 und die erste und die zweite Widerstands-Speichereinheit 920-1 bzw. 920-2 mit separaten (benachbarten) Bitleitungen BL1 beziehungsweise BL2 verbunden sind. Gemäß anderen Ausführungsformen sind die erste und die zweite Widerstands-Speicherzelle 900-1 beziehungsweise 900-2 an identischen Positionen in einem Paar separater und identischer 2D-Array analoger Widerstands-Speicherzellen (z.B. zwei separate und identische RPU-Arrays) angeordnet, wobei in einem ersten 2D-Array die positiven Gewichtswerte und in dem zweiten 2D-Array die negativen Gewichtswerte codiert sind. Das erste und das zweite Paar 2D-Array können in einer fertigen Struktur übereinandergestapelt sein.
  • Die beispielhafte Ausführungsform von 9 kann in Fällen eingesetzt werden, in denen die zum Bilden der analogen Widerstands-Speicherzellen verwendete Widerstandsspeicher-Technologie eine bidirektionale Modulation nicht ohne Weiteres unterstützt. PCM-Einheiten sind üblicherweise so konfiguriert, dass sie ein Abstimmen der Leitfähigkeit in einer Richtung (z.B. Verstärkung) unterstützen, indem sie viele Zwischenzustände der Leitfähigkeit zum Unterstützen des MLC-Betriebs bereitstellen, während das Abstimmen der Leitfähigkeit in der entgegengesetzten Richtung (z.B. Abschwächung) abrupt erfolgt und nach einem oder mehreren Impulsen zu einem extremen Leitfähigkeitszustand zurückführt und somit keine Zwischenzustände der Leitfähigkeit bereitstellt. Da die Leitfähigkeitswerte in den Widerstands-Speichereinheiten nicht negativ sein können, kann die beispielhafte Ausführungsform von 9 in Fällen eingesetzt werden, in denen die jeweilige Anwendung (z.B. SGD für tiefes Lernen in neuronalen Netzwerken) mit Vorzeichen versehene Gewichte erfordert.
  • Die erste und die zweite 1F-1R-Speicherzelle 900-1 beziehungsweise 900-2 der nichtflüchtigen analogen 2F-2R-Widerstands-Speicherzelle 900 arbeiten in derselben oder einer ähnlichen oben in Verbindung mit den 7A, 7B, 8A und 8B erörterten Weise. Die erste Speicherzelle 900-1 unterstützt ein Abstimmen in Verstärkungsrichtung durch Anlegen eines Verstärkungs-Steuersignals (z.B. des Signals 804 +VBP in 8A) an die erste Bitleitung BL1, um die Leitfähigkeit der ersten Widerstands-Speichereinheit 920-1 abzustimmen, während die zweite Speicherzelle 900-2 ein Abstimmen in Verstärkungsrichtung durch Anlegen eines Verstärkungs-Steuersignals 806 (8A) an die zweite Bitleitung BL2 unterstützt, um die Leitfähigkeit der zweiten Widerstands-Speichereinheit 920-2 abzustimmen. Der Gesamtwert G der Leitfähigkeit der nichtflüchtigen analogen 2F-2R-Widerstands-Speicherzelle 900 entspricht der Differenz G+- G-, wobei das Vorzeichen negativ sein soll, wenn G+- G-< 0 ist, was dem Fachmann bekannt ist. Die Leitfähigkeitszustände der Widerstands-Speichereinheiten 920-1 und 920-2 können bei Bedarf wieder in einen anfänglichen Leitfähigkeitszustand „zurückversetzt“ werden (z.B. durch Anlegen eines Rücksetz- (Amorphisierungs-) Impulses an eine PCM-Einheit zum Initialisieren der PCM-Einheit in einen HRS). Außerdem werden der erste und der zweite FeFET-Auswahltransistor 910-1 beziehungsweise 920-2 periodisch erneuert (in einen Ziel-Polarisationszustand initialisiert), indem die Source-Leitungen SL1 und SL2 und die erste und die zweite Bitleitung BL1 beziehungsweise BL2 mit der Bezugsspannung Masse GND (z.B. V=0V) verbunden und an die Wortleitung WL negative Initialisierungsimpulse angelegt werden (z.B. ein Impuls -VINT, 8B).
  • 10 veranschaulicht schematisch eine nichtflüchtige analoge Widerstands-Speicherzelle, die einen ferroelektrischen Auswahltransistor gemäß einer anderen beispielhaften Ausführungsform der Offenbarung bildet. Insbesondere veranschaulicht 10 schematisch eine nichtflüchtige analoge Widerstands-Speicherzelle 1000, die einen ersten FeFET-Auswahltransistor 1010-1, einen zweiten FeFET-Auswahltransistor 1010-2 und eine Widerstands-Speichereinheit 1020 aufweist. Der erste FeFET-Auswahltransistor 1010-1 ist eine FeFET-Einheit vom N-Typ und der zweite FeFET-Auswahltransistor 1010-2 eine FeFET-Einheit vom P-Typ. Der erste FeFET-Auswahltransistor 101-1 weist einen mit einer ersten Wortleitung WL1 verbundenen Gate-Kontakt G auf, und der zweite FeFET-Auswahltransistor 1010-2 weist einen mit einer zweiten Wortleitung WL2 verbundenen Gate-Kontakt G auf, wobei die erste und die zweite Wortleitung WL1 beziehungsweise WL2 in Bezug auf die nichtflüchtige analoge Widerstands-Speicherzelle 1000 komplementäre Wortleitungen aufweisen. Der erste und der zweite FeFET-Auswahltransistor 1010-1 bzw. 1010-2 haben Source-Kontakte S, die mit einer entsprechenden ersten und zweiten Source-Leitung SL1 beziehungsweise SL2 verbunden sind, und Drain-Kontakte D, die mit einem Kontakt der Widerstands-Speichereinheit 1020 verbunden sind. Die Widerstands-Speichereinheit 1020 ist zwischen die Drain-Kontakte D und eine Bitleitung BL geschaltet.
  • Bei der beispielhaften Ausführungsform von 10 wird davon ausgegangen, dass die Widerstands-Speichereinheit 1020 bidirektional abstimmbare Eigenschaften der Leitfähigkeit aufweist. Gemäß einigen Ausführungsformen weist die Widerstands-Speichereinheit 1020 zum Beispiel eine in 4 gezeigte Widerstands-Schalteinheit wie eine Grenzflächen-Widerstands-Schalteinheit oder eine Filament-Widerstands-Schalteinheit auf. Beim bidirektionalen Abstimmen der Leitfähigkeit wird der Widerstand der Widerstands-Speichereinheit 1020 auf der Grundlage der Polarität der an die Wortleitungen WL1 und WL2 und die Bitleitung BL angelegten Programmierimpulse und -spannungen erhöht oder verringert, sodass die Leitfähigkeit der Widerstands-Speichereinheit 1020 durch Verstärken erhöht oder durch Abschwächen verringert werden kann. Der erste FeFET-Auswahltransistor 1010-1 wird zum Verstärken und der zweite FeFET-Auswahltransistor 1010-2 zum Abschwächen verwendet. Zwar kann das bidirektionale Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit 1020 unter Umständen nichtlinear sein, wenn ein identischer Impulsstrom zum Verstärken oder ein identischer Impulsstrom zum Abschwächen an die Widerstands-Speichereinheit 1020 angelegt wird, jedoch dienen der erste und der zweite FeFET-Auswahltransistor 1010-1 beziehungsweise 1010-2 zum Verbessern der Linearität des bidirektionalen Abstimmens der Leitfähigkeit der Widerstands-Speichereinheit 1020 auf der Grundlage der hierin erörterten Grundsätze.
  • 11A ist zum Beispiel ein Ablaufschaubild, das ein Verfahren zum Programmieren der nichtflüchtigen analogen Widerstands-Speicherzelle 1000 von 10 unter Verwendung eines Verstärkungs-Impulsstroms zum Erhöhen einer Leitfähigkeit der Widerstands-Speichereinheit 1020 gemäß einer beispielhaften Ausführungsform der Offenbarung veranschaulicht. Genauer gesagt, 11A veranschaulicht eine beispielhafte Programmieroperation 1100, bei der der erste FeFET-Auswahltransistor 1010-1 (N-Typ) zum Erhöhen der Leitfähigkeit der Widerstands-Speichereinheit 1020 verwendet wird. Die Programmieroperation 1100 umfasst eine Vorzyklus-Periode 1100-1 und eine Leitfähigkeitsabstimmungs- (Verstärkungs-) Periode 1100-2. 11A veranschaulicht eine beispielhafte Folge von Programmierimpulsen 1102, die an die erste Wortleitung WL1 angelegt werden, und eine Verstärkungs-Steuerspannung 1104, die während der Programmieroperation 1100 an die Bitleitung BL angelegt wird. Während der gesamten Programmieroperation 1100 bleiben die zweite Wortleitung WL2 und die erste und die zweite Source-Leitung SL1 beziehungsweise SL2 auf der Bezugsspannung Masse GND (z.B. V=0). Auf diese Weise bleibt der zweite FeFET-Auswahltransistor 1010-2 während der Programmieroperation 1100 in einem „ausgeschalteten“ Zustand.
  • Die Programmieroperation 110 beginnt mit der Vorzyklus-Periode 1100-1, in der der Polarisationszustand des ersten FeFET-Auswahltransistors 1010-1 (N-Typ) unter Verwendung eines oder mehrerer Programmierimpulse vor der Leitfähigkeitsabstimm- (Verstärkungs-) Periode der Leitfähigkeit 1100-2 moduliert wird. Zu Beginn der Vorzyklus-Periode 1100-1 wird davon ausgegangen, dass der erste FeFET-Auswahltransistor 1010-1 einen anfänglichen Polarisationszustand hat, z.B. den in 7B gezeigten anfänglichen Polarisationszustand 700-1. Auf der Grundlage der oben erörterten Arbeitsgrundsätze wird die Vorzyklus-Periode 1100-1 ausgeführt, um den ersten FeFET-Auswahltransistor 1010-1 in einen partiellen Polarisationszustand zu versetzen, in dem der erste FeFET-Auswahltransistor 1010-1 einen relativ geringen und linearen Anstieg seiner Kanalleitfähigkeit GDS als Reaktion auf nachfolgende Programmierimpulse zeigt, die während der Leitfähigkeitsabstimm-Periode 1100-2 an die erste Wortleitung WL angelegt werden. Während der Vorzyklus-Periode 1100-1 liegt die Verstärkungs-Steuerspannung 1104 auf der Bitleitung BL auf der Bezugsspannung Masse GND (z.B. V=0), während eine relativ geringe Anzahl Programmierimpulse 1102 (z.B. ein bis fünf Impulse) an die erste Wortleitung WL angelegt werden, um den Polarisationszustand des ersten FeFET-Auswahltransistors 1010-1 auf einen gewünschten Wert zu modulieren (z.B. die Schwellenspannung zu verringern und die Kanalleitfähigkeit zu erhöhen).
  • Nach der Vorzyklus-Periode 1100-1 beginnt die Leitfähigkeitsabstimm-(Verstärkungs-) Periode 1100-2 durch Erhöhen der Verstärkungs-Steuerspannung 1104 auf der Bitleitung BL von der Bezugsspannung Masse GND auf einen Ziel-Programmierspannungswert (z.B. +Vdd). Während der Leitfähigkeitsabstimm-Periode 1100-2 wird eine Folge von einem oder mehreren identischen Programmierimpulsen 1102 mit einer positiven Polarität (z.B. + Vdd) und einer bestimmten Impulsbreite W an die erste Wortleitung WL1 angelegt, um die Leitfähigkeit der Widerstands-Speichereinheit 1020 schrittweise als Reaktion auf jeden Programmierimpuls zu erhöhen, der während der Leitfähigkeitsabstimm- (Verstärkungs-) Periode 1100-2 an die erste Wortleitung WL1 angelegt wird. Durch die Bestätigung jedes Programmierimpulses auf der ersten Wortleitung WL1 während der Leitfähigkeitsabstimm-Periode 1100_2 wird der erste FeFET-Auswahltransistor 1010-1 veranlasst, sich einzuschalten und einen Programmierstrom von der Bitleitung BL durch die Widerstands-Speichereinheit 1020 zu der ersten Source-Leitung SL1 fließen zu lassen und dadurch die Leitfähigkeit der Widerstands-Speichereinheit 1020 schrittweise zu erhöhen. Außerdem wird durch die Bestätigung jedes Programmierimpulses auf der ersten Wortleitung WL1 während der Leitfähigkeitsabstimm-Periode 1100-2 auch die Polarisation des ersten FeFET-Auswahltransistors 1010-1 moduliert, was zu einem geringen Anstieg der Kanalleitfähigkeit des ersten FeFET-Auswahltransistors 1010-1 führt und dazu dient, die Linearität beim verstärkenden Abstimmen der Widerstands-Speichereinheit 1020 aus den oben erörterten Gründen zu verbessern.
  • Weiterhin ist 11B ein Ablaufschaubild, das ein Verfahren zum Programmieren der nichtflüchtigen analogen Widerstands-Speicherzelle 1000 von 10 unter Verwendung eines Abschwächungs-Impulsstroms zum Verringern einer Leitfähigkeit der Widerstands-Speichereinheit 1020 gemäß einer beispielhaften Ausführungsform der Offenbarung veranschaulicht. Genauer gesagt, 11B veranschaulicht eine beispielhafte Programmieroperation 1110, bei der der zweite FeFET-Auswahltransistor 1010-2 (P-Typ) zum Verringern der Leitfähigkeit der Widerstands-Speichereinheit 1020 verwendet wird. Die Programmieroperation 1110 umfasst eine Vorzyklus-Periode 1110-1 und eine Leitfähigkeitsabstimm- (Abschwächungs-) Periode 1110-2. 11B veranschaulicht eine beispielhafte Folge von Programmierimpulsen 1112, die während der Programmieroperation 1110 an die zweite Wortleitung WL2 angelegt werden, und eine Abschwächungs-Steuerspannung 1114, die an die zweite Source-Leitung SL2 angelegt wird. Während der gesamten Programmieroperation 1110 bleiben die erste Wortleitung WL1, die erste Source-Leitung SL1 und die Bitleitung BL auf Masse (GND, z.B. V=0). Auf diese Weise verbleibt der erste FeFET-Auswahltransistor 1010-1 während der Programmieroperation 1110 in einem „ausgeschalteten“ Zustand.
  • Die Programmieroperation 1110 beginnt mit der Vorzyklus-Periode 1110-1, in der der Polarisationszustand des zweiten FeFET-Auswahltransistors 1010-2 (P-Typ) unter Verwendung eines oder mehrerer Programmierimpulse vor der Leitfähigkeitsabstimm-(Abschwächungs-) Periode 1110-2 moduliert wird. Es wird davon ausgegangen, dass zu Beginn der Vorzyklus-Periode 1110-1 der zweite FeFET-Auswahltransistor 1010-2 einen anfänglichen Polarisationszustand hat, z.B. den in 7C gezeigten anfänglichen Polarisationszustand 701-1. Auf der Grundlage der oben erörterten Arbeitsgrundsätze wird die Vorzyklus-Periode 1110-1 ausgeführt, um den zweiten FeFET-Auswahltransistor 1010-2 in einen partiell polarisierten Zustand zu versetzen, in dem der zweite FeFET-Auswahltransistor 1010-2 einen relativ geringen und linearen Anstieg seiner Kanalleitfähigkeit als Reaktion auf nachfolgende Programmierimpulse zeigt, die während der Leitfähigkeitsabstimm-Periode 1010-2 auf der zweiten Wortleitung WL2 angelegt werden. Während der Vorzyklus-Periode 1110-1 bleibt die Abschwächungs-Steuerspannung 1114 auf der zweiten Source-Leitung SL2 auf einer Bezugsspannung Masse GND (z.B. V=0), während eine relativ geringe Anzahl von Programmierimpulsen 1112 (z.B. ein bis fünf Impulse) an die zweite Wortleitung WL2 angelegt wird, um den Polarisationszustand des zweiten FeFET-Auswahltransistors 1010-2 auf einen gewünschten Wert zu modulieren (z.B. die Schwellenspannung zu verringern und die Kanalleitfähigkeit zu erhöhen). In 11B ist gezeigt, dass die Programmierimpulse in der Vorzyklus-Periode 1110-1 eine Amplitude mit negativer Polarität (z.B. -Vdd) und eine bestimmte Impulsbreite W haben.
  • Nach der Vorzyklus-Periode 1110-1 beginnt die Leitfähigkeitsabstimm-(Abschwächungs-) Periode 1110-2 durch Erhöhen der Abschwächungs-Steuerspannung 1114 auf der zweiten Source-Leitung SL2 von der Bezugsspannung Masse GND auf einen Programmierspannungs-Zielwert (z.B. +Vdd). Während der Leitfähigkeitsabstimm-Periode 1110-2 wird eine Folge von einem oder mehreren identischen Programmierimpulsen 1102 auf der zweiten Wortleitung WL2 angelegt, um die Leitfähigkeit der Widerstands-Speichereinheit 1020 als Reaktion auf jeden Programmierimpuls schrittweise zu erhöhen, der während der Leitfähigkeitsabstimm- (Abschwächungs-) Periode 1110-2 an die zweite Wortleitung WL2 angelegt wird. Gemäß der beispielhaften Ausführungsform von 11B handelt es sich bei den Programmierimpulsen in der Leitfähigkeitsabstimm- (Abschwächungs-) Periode 1110-2 (im Gegensatz zu den Programmierimpulsen „aktiv high“ in der Leitfähigkeits- (Verstärkungs-) Periode 1100-2) um Impulse „aktiv low“, wobei die Programmierimpulse wie in 11B gezeigt eine Stärke der Bezugsspannung Masse GND (z.B. V=0) und eine bestimmte Breite W haben. Demgemäß wird durch die Bestätigung (z.B. durch den Übergang der Wortleitung WL2 auf die Bezugsspannung Masse GND) jedes Programmierimpulses auf der zweiten Wortleitung WL2 während der Leitfähigkeitsabstimm-Periode 1120-2 veranlasst, sich einzuschalten und einen Programmierstrom von der zweiten Source-Leitung SL2 durch die Widerstands-Speichereinheit 1020 zur Bitleitung fließen zu lassen und dadurch die Leitfähigkeit der Widerstands-Speichereinheit 1020 schrittweise zu verringern. Außerdem wird durch die Bestätigung jedes Programmierimpulses auf der zweiten Wortleitung WL2 während der Leitfähigkeitsabstimm-Periode 1110-2 weiterhin die Polarisation des zweiten FeFET-Auswahltransistors 1010-2 moduliert, was zu einer geringen Erhöhung der Kanalleitfähigkeit des zweiten FeFET-Auswahltransistors 1010-2 führt und dazu dient, die Linearität bei der abschwächenden Abstimmung der Widerstands-Speichereinheit 1020 zu verbessern.
  • Gemäß einigen Ausführungsformen ist ein Verfahren zum Lesen der nichtflüchtigen analogen Widerstands-Speicherzelle 1000 von 10 dem in 8B gezeigten Verfahren ähnlich. Gemäß einigen Ausführungsformen wird der Leitfähigkeitszustand der nichtflüchtigen analogen Widerstands-Speicherzelle 1000 von 10 unter Verwendung des ersten FeFET-Auswahltransistors 1010-1 (N-Typ) eingestellt, während der zweite FeFET-Auswahltransistor 1010-2 (P-Typ) während der Leseoperation in einem „ausgeschalteten“ Zustand verbleibt. Zum Beispiel wird der erste FeFET-Auswahltransistor 1010-1 vor dem Ausführen einer Leseoperation durch Initialisieren in einen anfänglichen Polarisationszustand (z.B. in den Zustand 700-1 von 7B) versetzt. Dieser Initialisierungsprozess erfolgt durch Verbinden der Bitleitung BL, der ersten beziehungsweise der zweiten Source-Leitung SL1 bzw. SL2 und der zweiten Wortleitung WL2 mit Masse (GND, z.B. V=0) und Anlegen eines Polarisations-Initialisierungsimpulses -VINIT (oder Rücksetzimpulses) (siehe z.B. 8B) an die erste Wortleitung WL1, um die Polarisation des ersten FeFET-Auswahltransistors 1010-1 in einen anfänglichen Polarisationszustand umzuschalten.
  • Nach dem Initialisieren wird eine Leseoperation durch Bestätigen eines LeseSpannungssignals (siehe z.B. 8B) mit einer Stärke +VBR auf der Bitleitung BL und anschließendes Anlegen eines Lese-Steuerimpulses an die erste Wortleitung WL1 gestartet. Der Lese-Steuerimpuls hat eine Stärke und Dauer (Impulsbreite), die ausreichen, den ersten FeFET-Auswahltransistor 1010-1 einzuschalten und einen Lesestrom IREAD von der Bitleitung BL durch die Widerstands-Speichereinheit 1020 zur ersten Source-Leitung SL1 fließen zu lassen. Während des Leseprozesses führt der Zustand geringer Leitfähigkeit des ersten FeFET-Auswahltransistors 1010-1 zusammen mit der geringen Stärke des LeseSpannungssignals auf der Bitleitung zum Entstehen eines relativ schwachen Lesestroms IREAK, der ausreicht, den Zustand der Speicherzelle 1000 von 10 zu lesen, ohne den Zustand der Widerstands-Speichereinheit 1020 zu ändern.
  • Es wird darauf hingewiesen, dass der zweite FeFET-Auswahltransistor 1010-2 (P-Typ) periodisch durch Initialisieren in einen anfänglichen Polarisationszustand (z.B. in den Zustand 701-1 in 7C) versetzt wird, sodass der zweite FeFET-Auswahltransistor 1010-2 für eine Vorzyklus-Operation (z.B. 1110-1 in 11B) bereit ist, die vor einer abschwächenden Leitfähigkeitsabstimm-Operation ausgeführt wird. Gemäß einigen Ausführungsformen wird der zweite FeFET-Auswahltransistor 1010-2 durch Initialisieren in einen anfänglichen Polarisationszustand versetzt, indem die Bitleitung BL, die zweite und die zweite Source-Leitung SL1 beziehungsweise SL2 und die erste Wortleitung WL1 mit Masse (GND, z.B. V=0) verbunden werden und ein Polarisations-Initialisierungsimpuls +VINIT (oder Rücksetzimpuls) an die zweite Wortleitung WL2 angelegt wird, um die Polarisation des zweiten FeFET-Auswahltransistors 1010-2 in den anfänglichen Polarisationszustand umzuschalten. Für den zweiten FeFET-Auswahltransistor 1010-2 (P-Typ) hat der an die Gate-Elektrode des zweiten FeFET-Auswahltransistors 1010-2 angelegte Initialisierungsimpuls +VINIT einen positiven Wert und eine Dauer (Impulsbreite), die ausreichen, die Gesamtpolarisation der ferroelektrischen Schicht des zweiten FeFET-Auswahltransistors 1010-2 in eine Polarität der Polarisation umzuschalten (siehe z.B. den Polarisationszustand 701-1 in 7C), bei der sich der zweite FeFET-Auswahltransistor 1010-2 in einem niederohmigen Zustand (oder einem Zustand hoher VT) befindet.
  • Es sollte klar sein, dass die hierin beschriebenen beispielhaften nichtflüchtigen analogen Widerstands-Speichereinheiten in verschiedenen Anwendungen, Hardware und/oder elektronischen Systemen verwendet werden können. Als geeignet Hardware und Systeme zum Umsetzen der hierin offenbarten beispielhaften Ausführungsformen können Personal Computer, Datenübertragungsnetzwerke, handelsübliche Elektroniksysteme, tragbare Datenübertragungseinheiten (z.B. Mobiltelefone), Halbleiter-Speichereinheiten, funktionelle Schaltkreise usw. infrage kommen, ohne auf diese beschränkt zu sein. Systeme und Hardware, die solche integrierten Schaltungen enthalten, werden als Teil der hierin beschriebenen Ausführungsformen angesehen.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Offenbarung sind zur Veranschaulichung vorgelegt worden, erheben jedoch nicht den Anspruch auf Vollständigkeit oder Beschränkung auf die offenbarten Ausführungsformen. Dem Fachmann dürften viele Modifikationen und Varianten offensichtlich sein, ohne vom Schutzumfang der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendeten Begriffe wurden gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber handelsüblichen Technologien bestmöglich zu erläutern oder anderen Fachleuten das Verständnis der hierin offenbarten Ausführungsformen zu ermöglichen.

Claims (26)

  1. Einheit, die aufweist: eine nichtflüchtige analoge Widerstands-Speicherzelle, die aufweist: eine Widerstands-Speichereinheit mit einem ersten Kontakt und einem zweiten Kontakt, wobei die Widerstands-Speichereinheit eine abstimmbare Leitfähigkeit aufweist; und einen Auswahltransistor, der eine ferroelektrische Feldeffekttransistor- (FeFET-) Einheit aufweist, die einen Gate-Kontakt, einen Source-Kontakt und einen Drain-Kontakt aufweist; wobei der Gate-Kontakt der FeFET-Einheit mit einer Wortleitung verbunden ist; wobei der Source-Kontakt der FeFET-Einheit mit einer Source-Leitung verbunden ist; wobei der Drain-Kontakt der FeFET-Einheit mit dem ersten Kontakt der Widerstands-Speichereinheit verbunden ist; und wobei der zweite Kontakt der Widerstands-Speichereinheit mit einer Bitleitung verbunden ist.
  2. Einheit nach Anspruch 1, wobei die Widerstands-Speichereinheit eine Widerstands-Schalteinheit aufweist.
  3. Einheit nach Anspruch 2, wobei die Widerstands-Schalteinheit eine bidirektional abstimmbare Leitfähigkeit aufweist.
  4. Einheit nach Anspruch 1, wobei die Widerstands-Speichereinheit eine Phasenwechsel-Speichereinheit aufweist.
  5. Einheit, die aufweist: eine nichtflüchtige analoge Widerstands-Speicherzelle, die aufweist: eine Widerstands-Speichereinheit, die einen ersten Kontakt und einen zweiten Kontakt aufweist; einen ersten Auswahltransistor, der eine erste ferroelektrische Feldeffekttransistor-(FeFET-) Einheit aufweist, die einen Gate-Kontakt, einen Source-Kontakt und einen Drain-Kontakt aufweist; einen zweiten Auswahltransistor, der eine zweite FeFET-Einheit aufweist, die einen Gate-Kontakt, einen Source-Kontakt und einen Drain-Kontakt aufweist; wobei der Gate-Kontakt der ersten FeFET-Einheit mit einer ersten Wortleitung verbunden ist und wobei der Gate-Kontakt der zweiten FeFET-Einheit mit einer zweiten Wortleitung verbunden ist; wobei der Source-Kontakt der ersten FeFET-Einheit mit einer ersten Source-Leitung verbunden ist und wobei der Source-Kontakt der zweiten FeFET-Einheit mit einer zweiten Source-Leitung verbunden ist; wobei die Drain-Kontakte der ersten und der zweiten FeFET-Einheit mit dem ersten Kontakt der Widerstands-Speichereinheit verbunden sind; und wobei der zweite Kontakt der Widerstands-Speichereinheit mit einer Bitleitung verbunden ist.
  6. Einheit nach Anspruch 5, wobei die erste FeFET-Einheit eine Einheit vom N-Typ aufweist, wobei die zweite FeFET-Einheit eine Einheit vom P-Typ aufweist und wobei die Widerstands-Speichereinheit eine Widerstands-Schalteinheit aufweist, die eine bidirektional abstimmbare Leitfähigkeit aufweist.
  7. System, das aufweist: ein Datenverarbeitungssystem, das einen nichtflüchtigen Widerstandsspeicher aufweist, der ein Array von nichtflüchtigen analogen Widerstands-Speicherzellen aufweist, wobei jede nichtflüchtige analoge Widerstands-Speicherzelle aufweist: eine Widerstands-Speichereinheit, die einen ersten Kontakt und einen zweiten Kontakt aufweist, wobei die Widerstands-Speichereinheit eine abstimmbare Leitfähigkeit aufweist; und mindestens einen ersten Auswahltransistor, der eine erste ferroelektrische Feldeffekttransistor- (FeFET-) Einheit aufweist, die einen Gate-Kontakt, einen Source-Kontakt und einen Drain-Kontakt aufweist; wobei der Gate-Kontakt der ersten FeFET-Einheit mit einer ersten Wortleitung verbunden ist; wobei der Source-Kontakt der ersten FeFET-Einheit mit einer ersten Source-Leitung verbunden ist; wobei der Drain-Kontakt der FeFET-Einheit mit dem ersten Kontakt der Widerstands-Speichereinheit verbunden ist; und wobei der zweite Kontakt der Widerstands-Speichereinheit mit einer Bitleitung verbunden ist.
  8. System nach Anspruch 7, wobei das Datenverarbeitungssystem ein neuromorphes Datenverarbeitungssystem aufweist, wobei die nichtflüchtigen analogen Widerstands-Speicherzellen künstliche synaptische Elemente aufweisen, die synaptische Gewichte speichern, die Verbindungsstärken zwischen künstlichen Neuronen des neuromorphen Datenverarbeitungssystems speichern, wobei die synaptischen Gewichte durch Leitfähigkeitswerte der Widerstands-Speichereinheiten der nichtflüchtigen analogen Widerstands-Speicherzellen codiert sind.
  9. System nach Anspruch 7, wobei jede nichtflüchtige analoge Widerstands-Speicherzelle aufweist: einen zweiten Auswahltransistor, der eine zweite FeFET-Einheit aufweist, die einen Gate-Kontakt, einen Source-Kontakt und einen Drain-Kontakt aufweist; wobei der Gate-Kontakt der zweiten FeFET-Einheit mit einer zweiten Wortleitung verbunden ist; wobei der Source-Kontakt der zweiten FeFET-Einheit mit einer zweiten Source-Leitung verbunden ist; und wobei der Drain-Kontakt der zweiten FeFET-Einheit mit dem ersten Kontakt der Widerstands-Speichereinheit verbunden ist.
  10. System nach Anspruch 9, wobei die erste FeFET-Einheit eine Einheit vom N-Typ aufweist, wobei die zweite FeFET-Einheit eine Einheit vom P-Typ aufweist und wobei die Widerstands-Speichereinheit eine Widerstands-Schalteinheit aufweist, die eine bidirektional abstimmbare Leitfähigkeit aufweist.
  11. Verfahren, das umfasst: Anlegen von Programmierimpulsen auf einer Wortleitung, um eine mit der Wortleitung verbundene nichtflüchtige analoge Widerstands-Speicherzelle zu programmieren, wobei die nichtflüchtige analoge Widerstands-Speicherzelle einen Auswahltransistor, der eine mit der Wortleitung verbundene ferroelektrische Feldeffekttransistor- (FeFET-) Einheit aufweist, und eine mit der FeFET-Einheit verbundene Widerstands-Speichereinheit aufweist; wobei durch das Anlegen der Programmierimpulse bewirkt wird: Modulieren eines Polarisationszustands der FeFET-Einheit als Reaktion auf die von der Wortleitung an die FeFET-Einheit angelegten Programmierimpulse, wobei durch das Modulieren des Polarisationszustands der FeFET-Einheit ein Modulieren eines Programmierstroms zum Abstimmen einer Leitfähigkeit der Widerstands-Speichereinheit bewirkt wird; und Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit durch schrittweises Ändern der Leitfähigkeit der Widerstands-Speichereinheit durch den modulierten Programmierstrom, der nach einem Aktivieren der FeFET-Einheit als Reaktion auf jeden an die FeFET-Einheit angelegten Programmierimpuls erzeugt wird.
  12. Verfahren nach Anspruch 11, wobei die Programmierimpulse eine Folge von Spannungsimpulsen mit einer identischen Amplitude und einer identischen Impulsbreite umfassen.
  13. Verfahren nach Anspruch 11, das ferner Durchführen eines Vorzyklusprozesses zum Modulieren des Polarisationszustands der FeFET-Einheit vor Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit umfasst, wobei der Vorzyklusprozess Anlegen eines oder mehrerer Impulse von der Wortleitung an die FeFET-Einheit umfasst, um den Polarisationszustand der FeFET-Einheit von einem anfänglichen Polarisationszustand in einen Ziel-Polarisationszustand zu modulieren, ohne die FeFET-Einheit während des Vorzyklusprozesses einzuschalten.
  14. Verfahren nach Anspruch 13, wobei der Ziel-Polarisationszustand einer Ziel-Schwellenspannung und einer zugehörigen Kanalleitfähigkeit der FeFET-Einheit entspricht, wobei die FeFET-Einheit ausgehend von dem Ziel-Polarisationszustand einen im Wesentlichen linearen Anstieg der Kanalleitfähigkeit der FeFET-Einheit als Reaktion auf die an die FeFET-Einheit angelegten Programmierimpulse zeigt, um die Polarisation der FeFET-Einheit weiter zu modulieren und dadurch den Programmierstrom zu modulieren, der zum Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit erzeugt wird.
  15. Verfahren nach Anspruch 11, das ferner Ausführen einer Leseoperation zum Ermitteln eines Leitfähigkeitszustands der nichtflüchtigen analogen Widerstands-Speicherzelle umfasst, wobei Ausführen der Leseoperation umfasst: Ausführen eines Initialisierungsprozesses, der Anlegen eines Initialisierungs-Steuerimpulses auf der Wortleitung umfasst, um einen Polarisationszustand der FeFET-Einheit in einen anfänglichen Polarisationszustand zu ändern, während die FeFET-Einheit in einem ausgeschalteten Zustand bleibt; und Ausführen eines Leseprozesses, wobei der Leseprozess Anlegen eines Leseimpulses auf der Wortleitung umfasst, um die FeFET-Einheit zu aktivieren und einen Lesestrom zu erzeugen, der den Leitfähigkeitszustand der Widerstands-Speichereinheit darstellt.
  16. Verfahren nach Anspruch 11, wobei Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit umfasst: Anlegen einer Verstärkungsabstimm-Steuerspannung an eine Bitleitung, wobei die Widerstands-Speichereinheit in Reihe zwischen die Bitleitung und die FeFET-Einheit geschaltet ist; und schrittweises Erhöhen der Leitfähigkeit der Widerstands-Speichereinheit als Reaktion auf jeden an die FeFET-Einheit angelegten Programmierimpuls.
  17. Verfahren nach Anspruch 11, wobei das Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit umfasst: Anlegen einer Abschwächungsabstimm-Steuerspannung an eine Bitleitung, wobei die Widerstands-Speichereinheit in Reihe zwischen die Bitleitung und die FeFET-Einheit geschaltet ist; und schrittweises Verringern der Leitfähigkeit der Widerstands-Speichereinheit als Reaktion auf jeden an die FeFET-Einheit angelegten Programmierimpuls.
  18. Verfahren nach Anspruch 11, wobei die Widerstands-Speichereinheit eine Widerstands-Schalteinheit aufweist.
  19. Verfahren nach Anspruch 11, wobei die Widerstands-Speichereinheit eine Phasenwechsel-Speichereinheit aufweist.
  20. Verfahren, das aufweist: Anlegen von Programmierimpulsen an eine erste Wortleitung oder eine zweite Wortleitung, um eine mit der ersten Wortleitung und der zweiten Wortleitung verbundene nichtflüchtige analoge Widerstands-Speicherzelle zu programmieren, wobei die nichtflüchtige analoge Widerstands-Speicherzelle einen ersten Auswahltransistor, der eine mit der ersten Wortleitung verbundene erste ferroelektrische Feldeffekttransistor- (FeFET-) Einheit aufweist, die mit der ersten Wortleitung verbunden ist, einen zweiten Auswahltransistor, der eine mit der zweiten Wortleitung verbundene zweite FeFET-Einheit aufweist, und eine mit der ersten und der zweiten FeFET-Einheit verbundene Widerstands-Speichereinheit aufweist; wobei durch das Anlegen der Programmierimpulse an die erste Wortleitung bewirkt wird: Modulieren eines Polarisationszustands der ersten FeFET-Einheit als Reaktion auf die von der Wortleitung an die erste FeFET-Einheit angelegten Programmierimpulse, wobei durch das Modulieren des Polarisationszustands der ersten FeFET-Einheit ein Modulieren eines Programmierstroms zum Abstimmen einer Leitfähigkeit der Widerstands-Speichereinheit bewirkt wird; und Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit durch schrittweises Erhöhen der Leitfähigkeit der Widerstands-Speichereinheit durch den modulierten Programmierstrom, der nach einem Aktivieren der ersten FeFET-Einheit als Reaktion auf jeden an die erste FeFET-Einheit angelegten Programmierimpuls erzeugt wird, während die zweite FeFET-Einheit in einem ausgeschalteten Zustand verbleibt; und wobei durch das Anlegen der Programmierimpulse auf der zweiten Wortleitung bewirkt wird: Modulieren eines Polarisationszustands der zweiten FeFET-Einheit als Reaktion auf die von der Wortleitung an die zweite FeFET-Einheit angelegten Programmierimpulse, wobei durch das Modulieren des Polarisationszustands der zweiten FeFET-Einheit ein Modulieren des Programmierstroms zum Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit bewirkt wird; und; Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit durch schrittweises Verringern der Leitfähigkeit der Widerstands-Speichereinheit durch den modulierten Programmierstrom, der nach einem Aktivieren der zweiten FeFET-Einheit als Reaktion auf jeden an die zweite FeFET-Einheit angelegten Programmierimpuls, während die erste FeFET-Einheit in einem abgeschalteten Zustand verbleibt.
  21. Verfahren nach Anspruch 20, wobei die Programmierimpulse eine Folge von Spannungsimpulsen umfassen, die eine gleiche Amplitude und eine gleiche Impulsbreite haben.
  22. Verfahren nach Anspruch 20, das ferner umfasst: Ausführen eines ersten Vorzyklusprozesses zum Modulieren des Polarisationszustands der ersten FeFET-Einheit vor Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit, wobei der erste Vorzyklusprozess Anlegen eines oder mehrerer Impulse von der ersten Wortleitung an die erste FeFET-Einheit umfasst, um den Polarisationszustand der ersten FeFET-Einheit von einem ersten anfänglichen Polarisationszustand in einen ersten Ziel-Polarisationszustand zu modulieren, ohne die erste und die zweite FeFET-Einheit während des ersten Vorzyklusprozesses einzuschalten; und Ausführen eines zweiten Vorzyklusprozesses zum Modulieren des Polarisationszustands der zweiten FeFET-Einheit vor Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit, wobei der zweite Vorzyklusprozess Anlegen eines oder mehrerer Impulse von der Wortleitung an die zweite FeFET-Einheit umfasst, um den Polarisationszustand der zweiten FeFET-Einheit von einem zweiten anfänglichen Polarisationszustand in einen zweiten Ziel-Polarisationszustand zu modulieren, ohne die erste und die zweite FeFET-Einheit während des zweiten Vorzyklusprozesses einzuschalten.
  23. Verfahren nach Anspruch 22, wobei: der erste Ziel-Polarisationszustand einer ersten Ziel-Schwellenspannung und einer zugehörigen Kanalleitfähigkeit der ersten FeFET-Einheit entspricht, wobei die erste FeFET-Einheit mit Beginn des ersten Ziel-Polarisationszustands einen im Wesentlichen linearen Anstieg der Kanalleitfähigkeit der ersten FeFET-Einheit als Reaktion auf Programmierimpulse zeigt, die von der ersten Wortleitung an die erste FeFET-Einheit angelegt werden, um die Polarisation der ersten FeFET-Einheit weiterhin zu modulieren und dadurch den Programmierstrom zu modulieren, der zum Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit erzeugt wird; und der zweite Ziel-Polarisationszustand einer zweiten Ziel-Schwellenspannung und einer zugehörigen Kanalleitfähigkeit der zweiten FeFET-Einheit entspricht, wobei die zweite FeFET-Einheit mit Beginn des zweiten Ziel-Polarisationszustands einen im Wesentlichen linearen Anstieg der Kanalleitfähigkeit der zweiten FeFET-Einheit als Reaktion auf die von der zweiten Wortleitung an die zweite FeFET-Einheit angelegten Programmierimpulse zeigt, um die zweite FeFET-Einheit weiterhin zu modulieren und dadurch den Programmierstrom zu modulieren, der zum Abstimmen der Leitfähigkeit der Widerstands-Speichereinheit erzeugt wird.
  24. Verfahren nach Anspruch 20, das weiterhin Ausführen einer Leseoperation zum Ermitteln eines Leitfähigkeitszustands der nichtflüchtigen analogen Widerstands-Speicherzelle umfasst, wobei Ausführen der Leseoperation umfasst: Ausführen eines Initialisierungsprozesses, der Anlegen eines Initialisierungs-Steuerimpulses auf der ersten Wortleitung umfasst, um einen Polarisationszustand der ersten FeFET-Einheit in einen anfänglichen Polarisationszustand zu ändern, während die erste und die zweite FeFET-Einheit in einem ausgeschalteten Zustand verbleiben; und Ausführen eines Leseprozesses nach dem Initialisierungsprozess, wobei der Leseprozess Anlegen eines Leseimpulses auf der ersten Wortleitung umfasst, um die erste FeFET-Einheit zu aktivieren und einen Lesestrom zu erzeugen, der den Leitfähigkeitszustand der Widerstands-Speichereinheit darstellt, während die zweite FeFET-Einheit in einem ausgeschalteten Zustand verbleibt.
  25. Verfahren nach Anspruch 20, wobei die erste FeFET-Einheit eine Einheit vom N-Typ aufweist, wobei die zweite FeFET-Einheit eine Einheit vom P-Typ aufweist und wobei die Widerstands-Speichereinheit eine Widerstands-Schalteinheit aufweist, die eine bidirektional abstimmbare Leitfähigkeit aufweist.
  26. Computerprogramm, das einen Programmcode zum Ausführen von Schritten des Verfahrens nach einem der Ansprüche 11 bis 25 aufweist, wenn das Programm auf einem Computer ausgeführt wird.
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