CN109037222B - 包括二维材料的非易失性存储器件以及包括其的装置 - Google Patents

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Abstract

提供包括2维(2D)材料的非易失性存储器件和包括该非易失性存储器件的装置。非易失性存储器件可以包括在沟道元件与面对沟道元件的栅极电极之间的包括多个电荷存储层的存储堆叠。多个电荷存储层可以包括2D材料。层间势垒层可以进一步设置在多个电荷存储层之间。该非易失性存储器件可以由于所述多个电荷存储层而具有多位或多电平存储特性。

Description

包括二维材料的非易失性存储器件以及包括其的装置
技术领域
本公开涉及非易失性存储器件和包括该非易失性存储器件的装置。
背景技术
数据可以通过调整材料中的电荷、电阻或电子自旋态而在非易失性存储器件中被记录、改变或删除。相变随机存取存储器(PRAM)和电阻式RAM(RRAM)以及磁式RAM(MRAM)是两端子器件并且通过连接到外部晶体管而运行，其中电阻式RAM基于经由材料的状态改变或电流路径形成而引起的电阻变化而运行，磁式RAM基于磁自旋态而运行。闪存，其可以通过在浮置栅极中填充电荷或者从浮置栅极去除电荷而存储数据，是三端子器件。
一般而言，非易失性存储器件可以是包含具有两个状态之一(0或1)的数据存储层的单位存储器件。因为提高数据集成和存储密度在单位存储器件的情况下受限制，所以需要开发能够在一个存储单元中存储多个位的数据的多位存储器件。然而，在这种情况下，可能产生各种问题，诸如操作电压和功耗的增加、对于每个数据状态的区分的劣化、以及与器件操作原理相关的问题。因此，难以实现多位存储器件，具体地，可以更难实现具有3位或更多位的存储特性的器件。
发明内容
提供具有多位或多电平存储特性的非易失性存储器件。
提供对于多个数据段具有优良的区分的非易失性存储器件。
提供能够实现3位或更多位的数据存储特性的非易失性存储器件。
提供包括2维(2D)材料的多位非易失性存储器件。
提供包括非易失性存储器件的装置、电路和系统。
提供非易失性存储器件的操作方法。
额外的方面将在以下的描述中被部分地阐述，且部分将自该描述明显，或者可以通过所给出的实施方式的实践而了解。
根据一些示例实施方式，一种非易失性存储器件可以包括：沟道元件；源极和漏极，每个电连接到沟道元件并且彼此间隔开；面对沟道元件的栅极电极；以及在沟道元件和栅极电极之间的存储堆叠。存储堆叠可以包括彼此间隔开的多个电荷存储层。多个电荷存储层的每个可以包括2维(2D)材料。非易失性存储器件可以配置为由于所述多个电荷存储层而具有多位存储特性。
在一些示例实施方式中，2D材料可以包括石墨烯。
在一些示例实施方式中，所述多个电荷存储层的每个可以包括1至20层的石墨烯。
在一些示例实施方式中，非易失性存储器件还可以包括在沟道元件和存储堆叠之间的沟道势垒层以及在所述多个电荷存储层之间的层间势垒层。
在一些示例实施方式中，沟道势垒层的介电常数可以小于层间势垒层的介电常数。
在一些示例实施方式中，沟道势垒层可以具有6或更高的介电常数。
在一些示例实施方式中，沟道势垒层的厚度可以大于层间势垒层的厚度。
在一些示例实施方式中，存储堆叠还可以包括设置在所述多个电荷存储层之间的层间势垒层。层间势垒层可以包括具有能带隙的材料。
在一些示例实施方式中，层间势垒层可以包括半导体或绝缘体。
在一些示例实施方式中，层间势垒层可以包括2D半导体或2D绝缘体。
在一些示例实施方式中，存储堆叠可以包括在所述多个电荷存储层之间的多个层间势垒层。多个层间势垒层可以包括具有能带隙的材料。多个层间势垒层的厚度从沟道元件朝向栅极电极减小。
在一些示例实施方式中，多个电荷存储层中的至少两个可以具有不同的厚度。
在一些示例实施方式中，多个电荷存储层的厚度可以从沟道元件朝向栅极电极减小。
在一些示例实施方式中，多个电荷存储层的厚度可以从沟道元件朝向栅极电极增加。
在一些示例实施方式中，多个电荷存储层之间的间隔可以从沟道元件朝向栅极电极减小。
在一些示例实施方式中，非易失性存储器件还可以包括在存储堆叠和栅极电极之间的栅极绝缘层。
在一些示例实施方式中，非易失性存储器件的多位存储特性可以是3位或更多。
在一些示例实施方式中，非易失性存储器件可以具有6电平或更高的多电平存储特性。
在一些示例实施方式中，非易失性存储器件可以具有垂直NAND存储器结构。
根据一些示例实施方式，突触器件包括所述非易失性存储器件。
在一些示例实施方式中，突触器件可以包括突触前神经元电路和突触后神经元电路，非易失性存储器件的栅极电极可以连接到突触前神经元电路，并且非易失性存储器件的源极可以连接到突触后神经元电路。
在一些示例实施方式中，突触器件可以包括多个非易失性存储器件。所述多个非易失性存储器件可以布置成多个行和多个列。
在一些示例实施方式中，突触器件还可以包括多条第一布线以及交叉多条第一布线的多条第二布线。多个非易失性存储器件可以分别位于多条第一布线和多条第二布线的交叉点处。
在一些示例实施方式中，突触器件可以包括突触前神经元电路和突触后神经元电路，多条第一布线可以连接到突触前神经元电路，并且多条第二布线可以连接到突触后神经元电路。
根据一些示例实施方式，一种神经器件包括所述突触器件。
在一些示例实施方式中，该神经器件还可以包括连接到突触器件的互补金属-氧化物-半导体(CMOS)神经元电路。
根据一些示例实施方式，非易失性存储器件可以包括：沟道元件；栅极电极，连接到沟道元件并且面对沟道元件；源极和漏极，每个电连接到沟道元件并且彼此间隔开；以及在沟道元件和栅极电极之间的存储堆叠。存储堆叠可以包括使多个电荷存储层彼此分离的多个层间势垒层。多个电荷存储层的每个可以包括2维(2D)材料。多个电荷存储层可以与源极和漏极电绝缘。非易失性存储器件可以配置为由于多个电荷存储层而具有多位存储特性。
在一些示例实施方式中，非易失性存储器件还可以包括在存储堆叠和栅极电极之间的栅极绝缘层。
在一些示例实施方式中，2D材料可以是石墨烯。
在一些示例实施方式中，栅极电极的宽度可以不同于沟道元件的宽度。
在一些示例实施方式中，非易失性存储器件还可以包括在存储堆叠和沟道元件之间的沟道势垒层。
附图说明
通过结合附图对实施方式的以下描述，这些和/或其它方面将变得明显且更易于理解，在附图中：
图1是根据一实施方式的包括2维(2D)材料的非易失性存储器件的截面图；
图2A至图2F是用于描述根据一实施方式的非易失性存储器件的操作的能带图；
图3是根据一实施方式的根据非易失性存储器件的状态的阈值电压的曲线图；
图4是根据另一实施方式的包括2D材料的非易失性存储器件的截面图；
图5是根据另一实施方式的可应用到非易失性存储器件的存储堆叠的截面图；
图6是根据另一实施方式的可应用到非易失性存储器件的存储堆叠的截面图；
图7是根据另一实施方式的可应用到非易失性存储器件的存储堆叠的截面图；
图8是根据另一实施方式的包括2D材料的非易失性存储器件的截面图；
图9是根据另一实施方式的包括2D材料的非易失性存储器件的截面图；
图10是根据另一实施方式的包括2D材料的非易失性存储器件的截面图；
图11是根据一实施方式的非易失性存储器件的电路图；
图12是示出将根据一实施方式的非易失性存储器件(存储晶体管)应用到突触器件(synapse device)的情况的概念图；
图13是根据一实施方式的包括非易失性存储晶体管的突触器件的截面图；
图14是根据一实施方式的包括非易失性存储晶体管的突触阵列器件的电路图；
图15是根据一实施方式的包括突触器件的神经器件的透视图；以及
图16是示出图15的互补金属氧化物半导体(CMOS)神经元电路的示例结构的电路图。
具体实施方式
现在将参考附图更全面地描述各种示例实施方式，在附图中显示出一些示例实施方式。
将理解，当元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到所述另一元件，或者可以存在居间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在居间元件。在此使用时，术语“和/或”包括一个或更多个相关列举项目的任意和所有组合。
将理解，虽然术语“第一”、“第二”等可以在此使用以描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因而，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离示例实施方式的教导。
为了便于描述，可以在此使用空间关系术语，诸如“在……下面”、“以下”、“下”、“在……上”、“上”等来描述一个元件或特征与其它元件(们)或特征(们)如图中所示的关系。将理解，除了图中所描绘的取向之外，空间关系术语旨在还包含装置在使用或操作中的其它不同取向。例如，如果在图中的装置被翻转，则被描述为“在”其它元件或特征“下”或“下面”的元件可以取向为“在”所述其它元件或特征“上”。因而，术语“在……下”可以涵盖上和下两种取向。装置可以被另外地取向(旋转90度或其它取向)，并且在此使用的空间关系描述语被相应地解释。
在此使用的术语仅用于描述特定实施方式，而不意欲限制示例实施方式。在此使用时，单数形式“一”、“该”也旨在包括复数形式，除非上下文清晰地另外表示。还将理解，当在本说明书中使用时，术语“包含”和/或“包含……的”说明所述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。
在此参考截面图描述示例实施方式，其中截面图是示例实施方式的理想化实施方式(和中间结构)的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，示例实施方式不应被理解为限于此处示出的区域的具体形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区在其边缘典型地将具有圆化或弯曲的特征和/或注入浓度梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致在掩埋层与通过其发生注入的表面之间的区域中的一些注入。因而，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制示例实施方式的范围。
除非另外地定义，在此使用的所有术语(包括技术和科学术语)具有与示例实施方式所属领域中的普通技术人员通常理解的相同含义。还将理解，术语(诸如在通用字典中定义的那些)应被理解为具有与其在相关领域的背景中的含义一致的含义，将不被理解为理想化或过度正式的意义，除非在此清楚地如此定义。
现在将详细参考实施方式，其示例在附图中示出，其中相同的参考标记始终表示相同的元件。在这点上，本实施方式可具有不同的形式并且不应被理解为限于此处阐述的描述。因此，以下仅通过参考附图描述实施方式来说明本说明书的多个方面。
图1是根据一实施方式的包括2维(2D)材料的非易失性存储器件的截面图。
参考图1，非易失性存储器件可以包括沟道元件C10、源极S10和漏极D10。源极S10和漏极D10电连接到沟道元件C10。源极S10可以电连接到或可以电接触沟道元件C10的第一区域，漏极D10可以电连接到或可以电接触沟道元件C10的第二区域。沟道元件C10、源极S10和漏极D10可以提供在基板SUB10中。源极S10和漏极D10可以通过将杂质注入到基板SUB10的不同区域中而形成，并且基板SUB10的在源极S10和漏极D10之间的区域可以被定义为沟道元件(沟道区)C10。基板SUB10可以是例如硅(Si)基板，但是替代地，可以是包括Si以外的材料诸如锗(Ge)、SiGe或III-V族半导体的基板。基板SUB10的材料不限于此，而是可以变化。
栅极电极G10可以设置为面对沟道元件C10。栅极电极G10可以在源极S10和漏极D10之间，与沟道元件C10间隔开。存储堆叠SS10可以设置在沟道元件C10和栅极电极G10之间。存储堆叠SS10可以包括从沟道元件C10朝向栅极电极G10的彼此间隔开的多个电荷存储层L10。所述多个电荷存储层L10可以包括2D材料。多个电荷存储层L10可以是电浮置元件。根据一实施方式，所述多个电荷存储层L10可以不电连接到源极S10、漏极D10和栅极电极G10，而是处于浮置状态。多个电荷存储层L10可以是俘获电荷的元件。因此，多个电荷存储层L10可以是电荷俘获层。多个电荷存储层L10中的每层可以是一个存储层。多个电荷存储层L10中的每层可以基于电荷储存(俘获)而存储对应于1位或1电平的数据。因此，非易失性存储器件可以由于所述多个电荷存储层L10的使用而具有多位或多电平存储特性。
多个电荷存储层L10可以包括2D材料。2D材料是在其中原子形成特殊晶体结构的单层或半层固体。2D材料可以具有2D晶体结构。可以被包括在所述多个电荷存储层L10中的2D材料可以具有导电性并且还具有电荷存储(俘获)特性。根据一实施方式，2D材料可以是石墨烯。石墨烯是在其中碳原子形成六方结构的单层(单原子层)结构。多个电荷存储层L10中的每层可以包括单层或多层的石墨烯。根据一实施方式，多个电荷存储层L10中的每层可以包括1至20层石墨烯或1至15层石墨烯。因为诸如石墨烯的2D材料具有小的态密度(DOS)，所以功函数和费米能级可以通过仅存储少量电荷而被较大地改变。因此，通过在所述多个电荷存储层L10中的至少之一中存储电荷，非易失性存储器件的阈值电压可以较大地变化。结果，可以容易地实现具有优良性能的多电平(多位)存储器件。因此，可以实现具有关于多电平(多位)数据的优良识别特性且通过仅存储少量电荷就可操作的存储器件。此外，当所述多个电荷存储层L10包括2D材料时，存储堆叠SS10的总厚度可以相对较小，因此，非易失性存储器件可以在数据写入/擦除操作、操作电压、功耗等等方面是有利的。
存储堆叠SS10还可以包括设置在多个电荷存储层L10之间的层间势垒层B10。当存在三个或更多个电荷存储层L10时，可以使用多个层间势垒层B10。当存在两个电荷存储层L10时，可以使用一个层间势垒层B10。在图1中，示出了五个电荷存储层(例如，第一电荷存储层L10a至第五电荷存储层L10e)和四个层间势垒层(例如，第一层间势垒层B10a至第四层间势垒层B10d)，但是电荷存储层L10和层间势垒层B10的数目可以改变。可以使用两个或更多个电荷存储层L10以及一个或更多个层间势垒层B10。
层间势垒层B10可以包括具有能带隙的材料。根据一实施方式，层间势垒层B10的能带隙可以具有大于0eV的值。例如，层间势垒层B10的能带隙可以大于大约1.0eV(或2.0eV)。层间势垒层B10可以包括具有能带隙的半导体或绝缘体(电介质物质)。半导体可以是2D半导体或可以是2D材料(半导体)以外的普通半导体材料。绝缘体可以是2D绝缘体或可以是2D材料(绝缘体)以外的普通绝缘体材料。2D半导体可以包括例如金属硫属化物基材料。金属硫属化物基材料可以包括过渡金属二硫属化物(TMDC)材料。金属硫属化物基材料可以包括来自钼(Mo)、钨(W)、铌(Nb)、钒(V)、钽(Ta)、钛(Ti)、锆(Zr)、铪(Hf)、锝(Tc)、铼(Re)、铜(Cu)、镓(Ga)、铟(In)、锡(Sn)、锗(Ge)和铅(Pb)当中的金属元素，以及来自硫(S)、硒(Se)和碲(Te)当中的硫属元素。例如，金属硫属化物基材料可以是MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、ZrS2、ZrSe2、HfS2、HfSe2、NbSe2、ReSe2、GaS或GaSe。2D绝缘体可以包括例如六方硼氮化物(h-BN)。每个层间势垒层B10的厚度可以是大约15nm。然而，根据另一实施方式，每个层间势垒层B10的厚度可以大于15nm。当层间势垒层B10包括2D半导体或2D绝缘体时，存储堆叠SS10的总厚度可以相对较小，因此，非易失性存储器件可以在数据写入/擦除操作、操作电压、功耗等等方面是有利的。然而，层间势垒层B10的材料不限于此，而是可以变化。根据一实施方式，层间势垒层B10可以包括聚合物。以上描述的层间势垒层B10可以是隧穿势垒层。
非易失性存储器件还可以包括设置在沟道元件C10和存储堆叠SS10之间的沟道势垒层CB10。沟道势垒层CB10可以设置在沟道元件C10和第一电荷存储层L10a之间。沟道势垒层CB10的介电常数可以小于层间势垒层B10的介电常数。根据一实施方式，沟道势垒层CB10可以包括具有比层间势垒层B10小的介电常数的材料。在这种情况下，由沟道势垒层CB10形成的能量势垒的高度可以高于由第一层间势垒层B10a至第四层间势垒层B10d中的每个形成的能量势垒的高度。沟道势垒层CB10的介电常数可以等于层间势垒层B10的介电常数。在这种情况下，沟道势垒层CB10的厚度可以大于每个层间势垒层B10的厚度。因此，与经由沟道势垒层CB10的电荷转移相比，可以促进经由每个层间势垒层B10的电荷转移。此外，沟道势垒层CB10可以包括具有大约6或更大的介电常数的电介质材料(绝缘材料)。在这种情况下，非易失性存储器件的操作电压可以适当地降低。为了将操作电压降低至适当的电平，沟道势垒层CB10的介电常数可以被调节为大约6或更大。沟道势垒层CB10的厚度可以被确定为几十nm或更小(例如，70nm或更小，30nm或更小)。
栅极绝缘层GI10可以进一步设置在存储堆叠SS10和栅极电极G10之间。栅极绝缘层GI10可以限制和/或防止电荷(例如电子)从存储堆叠SS10逃脱到栅极电极G10。在这方面，栅极绝缘层GI10可以被称为阻挡绝缘层。栅极绝缘层GI10的厚度可以大于沟道势垒层CB10的厚度。根据一实施方式，栅极绝缘层GI10的厚度可以是几十nm或更大(例如，30nm或更大)。栅极绝缘层GI10可以覆盖存储堆叠SS10的顶表面和侧表面。
非易失性存储器件可以被称为‘非易失性存储晶体管’。非易失性存储器件可以是一个存储单元。将被存储在非易失性存储器件中的数据的电平的位数目可以基于非易失性存储器件中的电荷存储层L10的数目被确定。通过增加电荷存储层L10的数目，可以实现具有高阶(诸如2位、3位、4位或5位)的多位(多电平)存储特性的器件。多个电荷存储层L10可以包括2D材料(例如石墨烯)，并且在这种情况下，因为2D材料(例如石墨烯)的DOS较小，所以功函数和费米能级可以通过仅存储少量电荷就可以被较大地改变。因此，可以容易地实现具有优良性能的多位(多电平)存储器件。具体地，可以实现具有至少3位或至少5位的多位存储特性的器件或具有至少6电平的多电平存储特性的器件。此外，操作电压和功耗可以通过适当地控制层间势垒层B10的材料/厚度和沟道势垒层CB10的材料/厚度而被控制。
图2A是根据一实施方式的非易失性存储器件的初始状态(平衡状态)中的能带图。在这种情况下，使用两个电荷存储层(例如，第一电荷存储层L1和第二电荷存储层L2)和在其间的层间势垒层B1。附图标记C1表示沟道元件，附图标记CB1表示沟道势垒层，附图标记GI1表示栅极绝缘层，附图标记G1表示栅极电极。附图标记EV和EC分别表示价带最高能级和导带最低能级，附图标记EF表示费米能级，附图标记EVAC表示真空能级。在图2B至图2F中使用相同的附图标记。
参考图2A，在初始状态中，沟道元件C1、第一电荷存储层L1、第二电荷存储层L2和栅极电极G1的费米能级EF是相同的。在这时候，栅极电压VG和沟道电压VC可以相同。例如，当电压没有被施加到栅极电极G1和沟道元件C1时，初始状态可以对应于数据“00”。
图2B至2E是用于描述图2A的非易失性存储器件的操作方法的能带图。图2B显示编程数据“10”的方法，图2C显示在其中保持数据“10”的状态，图2D显示编程数据“11”的方法，图2E显示在其中保持数据“11”的状态。
在图2B中，当第一编程电压VPGM1被施加到非易失性存储器件时，电荷(电子)可以被存储(俘获)在第一电荷存储层L1中。这样的操作可以是记录数据“10”的操作。数据“10”可以如图2C所示地保持。例如，当栅极电压VG和沟道电压VC可以相同时，数据“10”可以被保持。
在图2D中，当第二编程电压VPGM2被施加到非易失性存储器件时，电荷(电子)可以被存储(俘获)在第二电荷存储层L2中。因此，电荷(电子)可以被存储(俘获)在第一电荷存储层L1和第二电荷存储层L2中。这样的操作可以是记录数据“11”的操作。数据“11”可以如图2E所示地保持。
图2F是用于描述擦除参考图2A至2E描述的非易失性存储器件的数据的方法的能带图。
参考图2F，当高电压被施加到沟道元件C1时，例如当沟道电压VC显著地高于栅极电压VG时，能带变化并且存储在第一电荷存储层L1和第二电荷存储层L2中的电荷(电子)可以逃到沟道元件C1。因而，第一电荷存储层L1的电荷可以移动到沟道元件C1，第二电荷存储层L2的电荷可以移动到第一电荷存储层L1，这个状态对应于数据“10”，然后，第一电荷存储层L1的电荷可以移动到沟道元件C1，这个状态对应于数据“00”。
使用两个电荷存储层(例如，第一电荷存储层L1和第二电荷存储层L2)的存储器件的操作方法参考图2A至2F被描述，但是本发明构思不限于此。电荷存储层的数目可以是3或更大，能带图可以各种各样地变化。
图3是根据一实施方式的根据非易失性存储器件的状态(编程)的阈值电压的曲线图。
参考图3，非易失性存储器件可以具有基于多个电荷存储层的电荷存储的多个状态S1至S4。非易失性存储器件可以在所述多个状态S1至S4中具有不同的阈值。换言之，阈值电压可以根据非易失性存储器件的状态而变化。因此，在某个读取电压Vread处被区别地区分开的多个电流I1至I4可以被检测。这里，四个状态被示出和描述，但是电荷存储层的数目可以增加以容易地实现五个或更多的状态。
当一个电荷存储层处于0或1状态(例如，处于两个状态之一)时，根据电荷存储层的数目可实现的数据段的数目可以如下。例如，当电荷存储层的数目是3时，可实现的数据段可以是4，例如000、100、110和111。这样的可实现的数据可以是4个电平的多电平数据。当电荷存储层的数目是5时，可实现的数据段可以是6，例如00000、10000、11000、11100、11110和11111。这样的可实现的数据可以是6个电平的多电平数据。当电荷存储层的数目是7时，可实现的数据段可以是8，例如0000000、1000000、1100000、1110000、1111000、1111100、1111110和1111111。这样的可实现的数据可以是8个电平的多电平数据。当电荷存储层的数目是9时，可实现的数据段可以是10，例如000000000、100000000、110000000、111000000、111100000、111110000、111111000、111111100、111111110和111111111。这样的可实现的数据可以是10个电平的多电平数据。通过增加电荷存储层的数目，可以实现16个电平或更高的多电平数据。
根据情况，一个电荷存储层可以基于存储在所述一个电荷存储层中的电荷的量而处于三个或更多个状态的其中之一。例如，一个电荷存储层可以处于三个状态(例如0、0.5和1的状态)之一，或处于多个状态(例如0、1、2和3的状态)之一。因而，当一个电荷存储层处于三个或更多状态之一时，经由多个电荷存储层的组合可实现的数据段可以大大增加。因此，可以容易地实现多电平或多位的存储器件。
图4是根据另一实施方式的包括2D材料的非易失性存储器件的截面图。在当前实施方式中，沟道势垒层CB11的厚度被调整。
参考图4，沟道势垒层CB11的厚度可以大于每个层间势垒层B10的厚度。这里，沟道势垒层CB11的介电常数可以等于或类似于层间势垒层B10的介电常数。第一层间势垒层B10a至第四层间势垒层B10d的厚度可以相同或实质上相同。当沟道势垒层CB11的厚度大时，与经过沟道势垒层CB11的电荷转移相比，经过每个层间势垒层B10的电荷转移可以相对更容易。
图5是根据另一实施方式的可应用到非易失性存储器件的存储堆叠SS11的截面图。
参考图5，存储堆叠SS11可以包括多个电荷存储层L11和设置在所述多个电荷存储层L11之间的层间势垒层B11。这里，所述多个电荷存储层L11包括第一电荷存储层L11a至第四电荷存储层L11d，层间势垒层B11包括第一层间势垒层B11a至第三层间势垒层B11c。第一电荷存储层L11a至第四电荷存储层L11d可以包括2D材料，例如石墨烯。第一层间势垒层B11a至第三层间势垒层B11c的厚度可以从沟道元件(未示出)朝向栅极电极Gate逐渐减小。第一层间势垒层B11a至第三层间势垒层B11c中的每个的厚度表示在两个相邻的电荷存储层(例如，第一电荷存储层L11a和第二电荷存储层L11b)之间的相应的层间势垒层(例如，第一层间势垒层B11a)的厚度(例如有效厚度)。因此，所述相应的层间势垒层(例如第一层间势垒层B11a)的厚度可以对应于所述两个相邻的电荷存储层(例如第一电荷存储层L11a和第二电荷存储层L11b)之间的‘间隔’。这同样应用于分别在图6和图7中显示的第一层间势垒层B12a至第三层间势垒层B12c的每个以及第一层间势垒层B13a至第三层间势垒层B13c的每个。
如在当前实施方式中，当第一层间势垒层B11a至第三层间势垒层B11c的厚度朝向栅极电极Gate减小时，可以容易地在所述多个电荷存储层L11上执行数据记录操作。在电荷被存储在第一电荷存储层L11a中之后，当电荷将被存储在第二电荷存储层L11b中时，这样的存储操作会受第一层间势垒层B11a的厚度影响。类似地，在电荷被存储在第二电荷存储层L11b中之后，当电荷将被存储在第三电荷存储层L11c中时，这样的存储操作会受第二层间势垒层B11b的厚度影响。因为第二层间势垒层B11b的厚度小于第一层间势垒层B11a的厚度，所以可以容易地执行在第三电荷存储层L11c中存储电荷的操作(例如记录数据的操作)。类似地，因为第三层间势垒层B11c的厚度小于第二层间势垒层B11b的厚度，所以可以容易地执行在第四电荷存储层L11d中存储电荷的操作(例如记录数据的操作)。
图6是根据另一实施方式的可应用到非易失性存储器件的存储堆叠SS12的截面图。
参考图6，存储堆叠SS12可以包括多个电荷存储层L12和设置在所述多个电荷存储层L12之间的层间势垒层B12。这里，第一层间势垒层B12a至第三层间势垒层B12c设置在第一电荷存储层L12a至第四电荷存储层L12d之间。第一电荷存储层L12a至第四电荷存储层L12d可以包括2D材料，诸如石墨烯。第一电荷存储层L12a至第四电荷存储层L12d的厚度可以从沟道元件(未示出)朝向栅极电极Gate逐渐减小。因此，在第一电荷存储层L12a至第四电荷存储层L12d中包括的石墨烯片(堆叠的石墨烯片)的数目可以朝向栅极电极Gate减小。
如在当前实施方式中，当第一电荷存储层L12a至第四电荷存储层L12d的厚度朝向栅极电极Gate减小时，可以容易地在多个电荷存储层L12上执行数据记录操作。在第一电荷存储层L12a中存储电荷之后，电荷可以被存储在第二电荷存储层12Lb中。这里，因为第二电荷存储层L12b的厚度小于第一电荷存储层L12a的厚度，所以可以容易地执行在第二电荷存储层L12b中存储电荷的操作(例如记录数据的操作)。类似地，因为第三电荷存储层L12c的厚度小于第二电荷存储层L12b的厚度，并且第四电荷存储层L12d的厚度小于第三电荷存储层L12c的厚度，所以可以容易地执行在第三电荷存储层L12c和第四电荷存储层L12d中顺序地存储电荷的操作(例如记录数据的操作)。
图7是根据另一实施方式的可应用到非易失性存储器件的存储堆叠SS13的截面图。
参考图7，存储堆叠SS13可以包括多个电荷存储层L13和设置在所述多个电荷存储层L13之间的层间势垒层B13。这里，第一电荷存储层L13a至第四电荷存储层L13d以及设置在其间的第一层间势垒层B13a至第三层间势垒层B13c被示出。第一电荷存储层L13a至第四电荷存储层L13d可以包括2D材料，诸如石墨烯。第一电荷存储层L13a至第四电荷存储层L13d的厚度可以从沟道元件(未示出)朝向栅极电极Gate逐渐增加。因此，在第一电荷存储层L13a至第四电荷存储层L13d中包括的石墨烯片(堆叠的石墨烯片)的数目可以朝向栅极电极Gate增加。
如在当前实施方式中，当第一电荷存储层L13a至第四电荷存储层L13d的厚度朝向栅极电极Gate增加时，可以更容易地在所述多个电荷存储层L13上执行数据擦除操作。例如，在电荷仅被存储在第一电荷存储层L13a中而没有被存储在第二电荷存储层L13b至第四电荷存储层L13d中时，在执行去除第一电荷存储层L13a的电荷的操作(例如数据擦除操作)时，因为第一电荷存储层L13a的厚度小，所以从第一电荷存储层L13a去除电荷的操作可以被容易地执行。类似地，在电荷被存储在第一电荷存储层L13a和第二电荷存储层L13b中而没有被存储在第三电荷存储层L13c和第四电荷存储层L13d中时，在执行去除第一电荷存储层L13a和第二电荷存储层L13b的电荷的操作(例如数据擦除操作)时，因为第一电荷存储层L13a和第二电荷存储层L13b的厚度小，所以可以容易地执行从第一电荷存储层L13a和第二电荷存储层L13b去除电荷的操作。此外，尽管没有在这里描述，但是当多个电荷存储层L13的厚度朝向栅极电极Gate增加时，可以实现各种效应。
参考图5描述的所述多个层间势垒层B11的厚度改变特性可以与分别在图6和图7的实施方式中的所述多个层间势垒层B12和所述多个层间势垒层B13的厚度改变特性相同。此外，与图5不同，所述多个层间势垒层B11的厚度可以朝向栅极电极Gate增加，并且这样的特征在图6和图7的实施方式中可以相同。基于器件的功能和目的的各种组合是可能的。此外，在图5至图7中，显示了四个电荷存储层和三个层间势垒层，但是其数量可以改变。
在图1中，沟道元件C10设置在基板SUB10中并且源极S10和漏极D10分别设置在沟道元件C10的两侧，但是根据另一实施方式，分离的沟道层(沟道元件)可以设置在基板上，如图8所示。
图8是根据另一实施方式的包括2D材料的非易失性存储器件的截面图。
参考图8，沟道层C14可以设置在基板SUB14上。沟道层C14可以包括2D材料，诸如石墨烯或过渡金属二硫属化物(TMDC)。当沟道层C14包括石墨烯时，沟道层C14可以包括片状或某个图案化的形状的石墨烯。或者，沟道层C14可以包括除2D材料以外的普通半导体材料。或者，沟道层C14可以包括碳基纳米材料诸如碳纳米管(CNT)，或有机半导体材料。
彼此电连接的源极电极S14和漏极电极D14可以设置在沟道层C14的不同区域中。源极电极S14可以设置在沟道层C14的第一端部分上，漏极电极D14可以设置在沟道层C14的第二端部分上。源极电极S14和漏极电极D14可以由导电材料诸如金属、金属化合物或导电聚合物形成。
存储堆叠SS14可以设置于沟道层C14的在源极电极S14和漏极电极D14之间的区域上。存储堆叠SS14可以与参考图1描述的存储堆叠SS10相同或类似。存储堆叠SS14可以包括多个电荷存储层L14和设置在其间的层间势垒层B14。例如，存储堆叠SS14可以包括多个电荷存储层L14a至L14e以及多个层间势垒层B14a至B14d。沟道势垒层CB14可以进一步设置在沟道层C14和存储堆叠SS14之间。栅极绝缘层GI14可以覆盖存储堆叠SS14，并且栅极电极G14可以设置在栅极绝缘层GI14上。沟道势垒层CB14、栅极绝缘层GI14和栅极电极G14可以与参考图1描述的那些相同或类似。
如在当前实施方式中，当沟道层C14、源极电极S14和漏极电极D14设置在基板SUB14上时，各种材料可以被施加到其上。此外，可应用到基板SUB14的材料可以变化。因此，可以容易地实现各种器件，诸如柔性器件和可折叠器件。
图9是根据另一实施方式的包括2D材料的非易失性存储器件的截面图。
参考图9，源极S15和漏极D15可以形成在基板SUB15的不同区域上，并且沟道元件(沟道区)C15可以设置在源极D15和漏极D15之间。多个电荷存储层L15可以顺序地设置在沟道元件C15上，并且层间势垒层B15可以设置在所述多个电荷存储层L15之间。例如，多个电荷存储层L15可以包括第一电荷存储层L15a至第五电荷存储层L15e，并且层间势垒层B15可以包括第一层间势垒层B15a至第四层间势垒层B15d。沟道势垒层CB15可以进一步设置在第一电荷存储层L15a和沟道元件C15之间。覆盖第五电荷存储层L15e的栅极绝缘层GI15可以设置在第四层间势垒层B15d上，并且栅极电极G15可以设置在栅极绝缘层GI15上。
在当前实施方式中，沟道势垒层CB15可以延伸以不仅覆盖沟道元件C15，而且覆盖源极S15和漏极D15。沟道势垒层CB15可以完全覆盖基板SUB15的顶表面。类似地，第一层间势垒层B15a至第四层间势垒层B15d也可以具有延伸的层结构。此外，栅极绝缘层GI15也可以具有延伸的层结构。当前的实施方式是图1的实施方式的变形。此外，在图9中，第一层间势垒层B15a至第四层间势垒层B15d中的至少两个层可以包括彼此不同的材料。换言之，例如，第一层间势垒层B15a至第四层间势垒层B15d中的一个层可以包括第一材料并且第一层间势垒层B15a至第四层间势垒层B15d中的另一层可以包括不同于第一材料的第二材料。
如图9所示，连接到源极S15的第一接触电极和连接到漏极D15的第二接触电极可以进一步设置在栅绝缘层GI15上，如图10所示。
图10是根据另一实施方式的包括2D材料的非易失性存储器件的截面图。
参考图10，连接到源极S15的第一接触电极E15和连接到漏极D15的第二接触电极E25可以进一步设置在栅极绝缘层GI15上。源极S15和第一接触电极E15可以经由第一导电插塞P15连接，并且漏极D15和第二接触电极E25可以经由第二导电插塞P25连接。第一导电插塞P15和第二导电插塞P25可以设置在穿过栅极绝缘层GI15、层间势垒层B15和沟道势垒层CB15形成的接触孔内部。第一接触电极E15和第二接触电极E25以及第一导电插塞P15和第二导电插塞P25可以由导电材料(例如，金属、金属合金)形成。
图11是根据一实施方式的非易失存储器件的电路图。在当前实施方式中，非易失性存储器件具有垂直NAND(V-NAND)存储结构。
参考图11，在垂直于基板(未示出)的方向上延伸的沟道元件CE1可以被设置，并且多个存储晶体管MT可以设置在沟道元件CE1处。所述多个存储晶体管MT可以具有参考图1至图10描述的器件结构。字线WL1至WLn可以分别连接到多个存储晶体管MT。
沟道元件CE1的一端可以连接到地GND，沟道元件CE1的另一端可以连接到位线BL1。位线BL1可以在垂直于沟道元件CE1的方向上延伸。位线选择晶体管BST可以进一步设置在沟道元件CE1和位线BL1之间。地选择晶体管GST可以进一步设置在沟道元件CE1和地GND之间。
当沟道元件CE1形成在垂直于基板的方向上并且多个存储晶体管MT设置在沟道元件CE1的一侧时，数据密度和集成度可以容易地提高。这里，一个沟道元件CE1被示出，但是在实际器件中，多个沟道元件的阵列可以被设置，并且多个存储晶体管可以设置在每个沟道元件处。
图11中显示的V-NAND存储结构仅是一示例，因此，可以变化。此外，非易失性存储器件在图11中具有V-NAND存储结构，但是替代地，可以具有其中多个存储晶体管设置在平行于基板的方向上的水平NAND存储结构。因为水平NAND存储结构类似于普通NAND结构，所以其细节没有在这里提供。
图12是示出将根据一实施方式的非易失性存储晶体管MT10应用到突触器件(synapse device)的情况的概念图。非易失性存储晶体管MT10可以具有例如图1的结构，但是不限于此，而是替代地，可以具有根据图4至图10中的非易失性存储器件之一的结构。
参考图12，当突触(其是前级神经元(pre-neuron)与后级神经元(post-neuron)之间的接合处)配置在电路中时，可以采用根据本实施方式的非易失性存储晶体管MT10。前级神经元可以输入前级尖峰信号(pre-spike signal)到突触。突触可以将某个突触分泌信号传送到后级神经元。后级神经元可以产生后级尖峰信号。类似于连接前级神经元和后级神经元的突触，非易失性存储晶体管MT10可以连接突触前神经元电路和突触后神经元电路。这样的构造可以以图13中的电路的形式示出。
参考图13，非易失性存储晶体管MT10的栅极电极G10可以连接到突触前神经元电路N1。非易失性存储晶体管MT10的源极S10可以连接到突触后神经元电路N2。前级尖峰信号可以从突触前神经元电路N1施加到栅极电极G10。突触后电流可以经由源极S10流向突触后神经元电路N2。突触后神经元电路N2可以产生后级尖峰信号(post-spike signal)。某个电压VDS可以被恒定地施加到非易失性存储晶体管MT10的漏极D10。换言之，该某个恒定电压VDS可以施加到漏极D10。
因为前级尖峰信号被重复地施加到栅极电极G10，所以非易失性存储晶体管MT10的阈值电压可以变化，并且当阈值电压的变化超过某个临界点时，非易失性存储晶体管MT10可以通过前级尖峰信号导通。在这时候，突触后电流可以经由源极S10流向突触后神经元电路N2。
图14是示出根据一实施方式的包括多个非易失性存储晶体管MT10的突触阵列器件的电路图。
参考图14，多个非易失性存储晶体管MT10可以布置成多个行和多个列。多条第一布线W1和多条第二布线W2可以布置成彼此交叉。非易失性存储晶体管MT10可以分别位于第一布线W1和第二布线W2的每个交叉点处。第一布线W1可以连接到非易失性存储晶体管MT10的栅极电极并且第二布线W2可以连接到非易失性存储晶体管MT10的源极。第一布线W1可以连接到突触前神经元电路N10并且第二布线W2可以连接到突触后神经元电路N20。该某个电压VDS可以被施加到非易失性存储晶体管MT10的漏极。
前级尖峰信号可以经由第一布线W1从突触前神经元电路N10施加到非易失性存储晶体管MT10的栅极电极。突触后电流可以经由非易失性存储晶体管MT10的源极流向突触后神经元电路N20。突触后神经元电路N20可以产生后级尖峰信号。
图15是示出根据一实施方式的包括突触器件的神经器件的透视图。
参考图15，神经器件可以包括互补金属-氧化物-半导体(CMOS)神经元电路100和连接到CMOS神经元电路100的突触器件200。CMOS神经元电路100可以设置在某个基板例如Si基板上。CMOS神经元电路100可以包括突触前神经元电路和突触后神经元电路。突触器件200可以具有根据一实施方式的阵列结构，例如图14的阵列结构。为了说明的方便，突触器件200被示意性地示出。图15的神经器件的结构是一示例并且其各种变形可以是可用的。
图15的CMOS神经元电路100可以具有例如如图16所示的电路结构。CMOS神经元电路100的结构是众所周知的，因此，其详细描述将在这里被省略。
根据示例实施方式的非易失性存储器件(晶体管)可以被应用于各种电子装置或逻辑器件。例如，如上所述，非易失性存储器件(晶体管)可以应用于突触器件并且突触器件可以应用于神经器件。此外，非易失性存储器件(晶体管)可以应用于以单个单元同时运行多电平的多值逻辑。在这种情况下，运行速度可以提高并且器件的尺寸可以减小。在需要多值的电路结构中，非易失性存储器件可以与混合式CMOS/多值电路一起用于执行模拟计算的器件。此外，根据示例实施方式的非易失性存储器件(晶体管)可以应用于具有人工智能功能的电路或芯片、作为神经网络运行的电路或芯片、用于克服现有的数字方法的信息处理限制的技术、能够执行像神经元一样的操作的电路或芯片、能够同时开关和存储的器件等等。根据示例实施方式的非易失性存储器件可以应用于使用现有的非易失性存储器件(晶体管)的所有应用领域。
应该理解，在这里描述的示例性实施方式仅应该以说明性含义被理解，而不是用于限制。例如，本发明构思所属的领域中的普通技术人员将理解，图1至图10的非易失性存储晶体管的结构可以以多种方式改变。详细地，石墨烯以外的材料可以应用于多个电荷存储层，并且至少7或至少10个电荷存储层可以被使用。此外，代替沟道势垒层，肖特基势垒可以用于沟道元件与第一电荷存储层之间。此外，除电荷存储层和阻挡层之外，材料层可以被进一步设置在沟道元件和栅极电极之间，并且沟道元件和源极/漏极的构造可以以多种方式改变。此外，参考图11描述的NAND存储结构以及参考图12至16描述的突触器件的结构和包括该突触器件的装置也可以被各种各样地改变。在每个实施方式内的特征或方面的描述通常应被认为可用于其它实施方式中的其它类似特征或方面。
本申请要求享有2017年6月12日在韩国知识产权局提交的第10-2017-0073287号韩国专利申请的权益，其公开通过全文引用结合于此。

Claims (15)

1.一种非易失性存储器件，包括：
沟道元件；
源极和漏极，每个电连接到所述沟道元件，所述源极和所述漏极彼此间隔开；
面对所述沟道元件的栅极电极；
在所述沟道元件和所述栅极电极之间的存储堆叠，所述存储堆叠包括彼此间隔开的多个电荷存储层；以及
在所述沟道元件和所述存储堆叠之间的沟道势垒层，
所述多个电荷存储层的每个包括2维(2D)材料，
其中所述非易失性存储器件配置为由于所述多个电荷存储层而具有多位存储特性，
其中所述存储堆叠还包括设置在所述多个电荷存储层之间的多个层间势垒层，所述多个电荷存储层和所述多个层间势垒层交替设置，所述层间势垒层包括具有能带隙的二维半导体或二维绝缘体，
其中所述2维材料包括石墨烯，
其中所述多个电荷存储层的厚度从所述沟道元件朝向所述栅极电极增加，所述多个层间势垒层的厚度从所述沟道元件朝向所述栅极电极减小。
2.根据权利要求1所述的非易失性存储器件，其中所述多个电荷存储层的每个包括1至20层的石墨烯。
3.根据权利要求1所述的非易失性存储器件，其中
所述栅极电极的宽度不同于所述沟道元件的宽度。
4.根据权利要求1所述的非易失性存储器件，其中所述沟道势垒层的介电常数小于所述层间势垒层的介电常数。
5.根据权利要求1所述的非易失性存储器件，其中所述沟道势垒层具有6或更高的介电常数。
6.根据权利要求1所述的非易失性存储器件，其中所述沟道势垒层的厚度大于所述层间势垒层的厚度。
7.根据权利要求1所述的非易失性存储器件，还包括：
在所述存储堆叠和所述栅极电极之间的栅极绝缘层。
8.根据权利要求1所述的非易失性存储器件，所述非易失性存储器件的所述多位存储特性是3位或更多。
9.根据权利要求1所述的非易失性存储器件，其中所述非易失性存储器件具有垂直NAND存储结构。
10.一种突触器件，包括：
根据权利要求1所述的非易失性存储器件。
11.根据权利要求10所述的突触器件，其中
所述突触器件包括突触前神经元电路和突触后神经元电路，
所述非易失性存储器件的所述栅极电极连接到所述突触前神经元电路，以及
所述非易失性存储器件的所述源极连接到所述突触后神经元电路。
12.根据权利要求10所述的突触器件，其中：
所述突触器件包括多个所述非易失性存储器件，其中
多个所述非易失性存储器件布置成多个行和多个列。
13.根据权利要求12所述的突触器件，还包括：
多条第一布线；以及
交叉所述多条第一布线的多条第二布线，
其中多个所述非易失性存储器件分别位于所述多条第一布线和所述多条第二布线的交叉点处。
14.根据权利要求13所述的突触器件，其中
所述突触器件包括突触前神经元电路和突触后神经元电路，
所述多条第一布线连接到所述突触前神经元电路，以及
所述多条第二布线连接到所述突触后神经元电路。
15.一种神经器件，包括：
根据权利要求10所述的突触器件。
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