JP2001067880A - 強誘電体メモリ装置およびその動作方法 - Google Patents
強誘電体メモリ装置およびその動作方法Info
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Abstract
(57)【要約】
【課題】 インプリントが防止された強誘電体メモリ装
置およびインプリントによる特性劣化を防止する強誘電
体メモリ装置の動作方法を提供する。 【解決手段】 強誘電体メモリ装置に備えられたセンス
アンプ部１１３において，第１，２トランジス１２１，
１２２は，センスアンプ制御信号ＳＡＲに従って第１サ
ブビット線対ＳＢＬ，／ＳＢＬを接地する。第３，４ト
ランジス１２３，１２４は，第１切換制御信号ＳＡＳＷ
１に従って，第１サブビット線ＳＢＬと第２サブビット
線／ＳＳＢＬを接続し，第１サブビット線／ＳＢＬと第
２サブビット線ＳＳＢＬを接続する。第５，６トランジ
ス１２５，１２６は，第２切換制御信号ＳＡＳＷ２に従
って，第１サブビット線ＳＢＬと第２サブビット線ＳＳ
ＢＬを接続し，第１サブビット線／ＳＢＬと第２サブビ
ット線／ＳＳＢＬを接続する。
置およびインプリントによる特性劣化を防止する強誘電
体メモリ装置の動作方法を提供する。 【解決手段】 強誘電体メモリ装置に備えられたセンス
アンプ部１１３において，第１，２トランジス１２１，
１２２は，センスアンプ制御信号ＳＡＲに従って第１サ
ブビット線対ＳＢＬ，／ＳＢＬを接地する。第３，４ト
ランジス１２３，１２４は，第１切換制御信号ＳＡＳＷ
１に従って，第１サブビット線ＳＢＬと第２サブビット
線／ＳＳＢＬを接続し，第１サブビット線／ＳＢＬと第
２サブビット線ＳＳＢＬを接続する。第５，６トランジ
ス１２５，１２６は，第２切換制御信号ＳＡＳＷ２に従
って，第１サブビット線ＳＢＬと第２サブビット線ＳＳ
ＢＬを接続し，第１サブビット線／ＳＢＬと第２サブビ
ット線／ＳＳＢＬを接続する。
Description
【０００１】
【発明の属する技術分野】本発明は，強誘電体メモリ装
置およびその動作方法に関するものである。
置およびその動作方法に関するものである。
【０００２】
【従来の技術】近年，強誘電体を用いたメモリへの関心
が非常に高まっている。強誘電体メモリ装置は，強誘電
体の自発分極を利用して情報を記憶するため，一旦強誘
電体に電圧を印加し分極の方向を一方向に揃えれば，電
源をオフした後にも分極が残留し（残留分極），不揮発
性メモリとして利用することが可能である。
が非常に高まっている。強誘電体メモリ装置は，強誘電
体の自発分極を利用して情報を記憶するため，一旦強誘
電体に電圧を印加し分極の方向を一方向に揃えれば，電
源をオフした後にも分極が残留し（残留分極），不揮発
性メモリとして利用することが可能である。
【０００３】さらに，一般的な不揮発性メモリは，デー
タの書き込みに１０Ｖ以上の高電圧が必要であり，書き
込み速度もマイクロ秒オーダであるのに対して，強誘電
体メモリ装置は，僅か数Ｖで分極反転が可能であり，反
転速度もナノ秒オーダである。したがって，強誘電体メ
モリ装置は，低電圧／高速動作が可能な次世代の不揮発
性メモリとして期待されている。
タの書き込みに１０Ｖ以上の高電圧が必要であり，書き
込み速度もマイクロ秒オーダであるのに対して，強誘電
体メモリ装置は，僅か数Ｖで分極反転が可能であり，反
転速度もナノ秒オーダである。したがって，強誘電体メ
モリ装置は，低電圧／高速動作が可能な次世代の不揮発
性メモリとして期待されている。
【０００４】強誘電体メモリ装置は，ＭＯＳトランジス
タと強誘電体キャパシタから成るメモリセルによって構
成されている。従来の強誘電体メモリ装置の構成および
その動作について説明する。
タと強誘電体キャパシタから成るメモリセルによって構
成されている。従来の強誘電体メモリ装置の構成および
その動作について説明する。
【０００５】図９は，従来の強誘電体メモリ装置の構成
を示している。ここでは，複数あるメモリセルの１つを
代表的に示している。
を示している。ここでは，複数あるメモリセルの１つを
代表的に示している。
【０００６】メモリセル１は，トランジスタ３と強誘電
体キャパシタ５から構成されている。トランジスタ３の
ゲートはワード線ＷＬに接続され，ソースはビット線Ｂ
Ｌに接続され，ドレインは強誘電体キャパシタ５の一方
の端子に接続されている。強誘電体キャパシタ５の他方
の端子はプレート線ＰＬに接続されている。また，ビッ
ト線ＢＬは，センスアンプ７に接続されている。
体キャパシタ５から構成されている。トランジスタ３の
ゲートはワード線ＷＬに接続され，ソースはビット線Ｂ
Ｌに接続され，ドレインは強誘電体キャパシタ５の一方
の端子に接続されている。強誘電体キャパシタ５の他方
の端子はプレート線ＰＬに接続されている。また，ビッ
ト線ＢＬは，センスアンプ７に接続されている。
【０００７】メモリセル１に対してデータを書き込む場
合，ワード線ＷＬによってトランジスタ３が選択され
る。そして，ビット線ＢＬに０Ｖを印加し，プレート線
ＰＬに正の電圧を印加することによって，強誘電体キャ
パシタ５の分極が↑方向に揃い，この結果メモリセル１
に対してデータ”０”が書き込まれる。これに対して，
ビット線ＢＬに正の電圧を印加し，プレート線ＰＬに０
Ｖを印加することによって，強誘電体キャパシタ５の分
極が↓方向に揃い，この結果メモリセル１に対してデー
タ”１”が書き込まれる。
合，ワード線ＷＬによってトランジスタ３が選択され
る。そして，ビット線ＢＬに０Ｖを印加し，プレート線
ＰＬに正の電圧を印加することによって，強誘電体キャ
パシタ５の分極が↑方向に揃い，この結果メモリセル１
に対してデータ”０”が書き込まれる。これに対して，
ビット線ＢＬに正の電圧を印加し，プレート線ＰＬに０
Ｖを印加することによって，強誘電体キャパシタ５の分
極が↓方向に揃い，この結果メモリセル１に対してデー
タ”１”が書き込まれる。
【０００８】メモリセル１に格納されているデータを読
み出す場合，ビット線ＢＬを例えば０Ｖにプリチャージ
し，プレート線ＰＬに正の電圧を印加する。このとき，
メモリセル１にデータ”１”が格納され，強誘電体キャ
パシタ５が↓方向に分極していれば，分極の方向は反転
する。逆に，メモリセル１にデータ”０”が格納され，
強誘電体キャパシタ５が↑方向に分極していれば，分極
の方向は変化しない。この分極の方向の変化は，ビット
線ＢＬの電位変化に反映される。したがって，，メモリ
セル１に格納されているデータが”０”あるいは”１”
であるかによってビット線ＢＬの電位が異なることにな
る。そして，ビット線ＢＬの電位変化はセンスアンプ７
によってセンスされ，データ”０”あるいは”１”が読
み出される。
み出す場合，ビット線ＢＬを例えば０Ｖにプリチャージ
し，プレート線ＰＬに正の電圧を印加する。このとき，
メモリセル１にデータ”１”が格納され，強誘電体キャ
パシタ５が↓方向に分極していれば，分極の方向は反転
する。逆に，メモリセル１にデータ”０”が格納され，
強誘電体キャパシタ５が↑方向に分極していれば，分極
の方向は変化しない。この分極の方向の変化は，ビット
線ＢＬの電位変化に反映される。したがって，，メモリ
セル１に格納されているデータが”０”あるいは”１”
であるかによってビット線ＢＬの電位が異なることにな
る。そして，ビット線ＢＬの電位変化はセンスアンプ７
によってセンスされ，データ”０”あるいは”１”が読
み出される。
【０００９】センスアンプ７において，メモリセル１か
ら読み出されたデータの”０／１”判定にはリファレン
ス電圧Ｖｒｅｆが必要となる。従来，リファレンス電圧
Ｖｒｅｆを得るために，読み出されるデータと逆のデー
タが格納されるダミーセルを用いる技術が提案されてい
る。この場合，１つの情報につき，相補のデータ”０／
１”を格納する２つのトランジスタおよび２つのキャパ
シタが必要となる。これを２トランジスタ２キャパシタ
（２Ｔ２Ｃ）タイプという。
ら読み出されたデータの”０／１”判定にはリファレン
ス電圧Ｖｒｅｆが必要となる。従来，リファレンス電圧
Ｖｒｅｆを得るために，読み出されるデータと逆のデー
タが格納されるダミーセルを用いる技術が提案されてい
る。この場合，１つの情報につき，相補のデータ”０／
１”を格納する２つのトランジスタおよび２つのキャパ
シタが必要となる。これを２トランジスタ２キャパシタ
（２Ｔ２Ｃ）タイプという。
【００１０】メモリセル１からデータが読み出されたと
きのビット線ＢＬの電位変化は，ビット線ＢＬのビット
線容量ＣＢＬに蓄えられた電荷量が変化することによっ
て生じる。ここで，従来の強誘電体メモリ装置の読み出
し動作について，図１０を用いて説明する。
きのビット線ＢＬの電位変化は，ビット線ＢＬのビット
線容量ＣＢＬに蓄えられた電荷量が変化することによっ
て生じる。ここで，従来の強誘電体メモリ装置の読み出
し動作について，図１０を用いて説明する。
【００１１】図１０は，図９に示した強誘電体キャパシ
タ５のヒステリシス特性図である。なお，ヒステリシス
曲線を斜めに切る直線の傾きがビット線容量ＣＢＬを表
す。
タ５のヒステリシス特性図である。なお，ヒステリシス
曲線を斜めに切る直線の傾きがビット線容量ＣＢＬを表
す。
【００１２】メモリセル１にデータ”１”が格納されて
いるとき，強誘電体キャパシタ５は状態Ａ０にある。こ
こで，プレート線ＰＬに所定の電圧を印加すると強誘電
体キャパシタ５は状態Ａ１に遷移し，ビット線ＢＬには
電位Ｖａが現れる。一方，メモリセル１にデータ”０”
が格納されているとき，強誘電体キャパシタ５は状態Ｂ
０にある。ここで，プレート線ＰＬに所定の電圧を印加
すると強誘電体キャパシタ５は状態Ｂ１に遷移し，ビッ
ト線ＢＬには電位Ｖｂが現れる。したがって，センスア
ンプ７がセンスしなければならない電位差ΔＶは，Ｖｂ
−Ｖａであり，メモリセル１から正確にデータを読み出
すためには，電位差ΔＶをできるだけ大きく，かつ，ば
らつきを小さくする必要がある。
いるとき，強誘電体キャパシタ５は状態Ａ０にある。こ
こで，プレート線ＰＬに所定の電圧を印加すると強誘電
体キャパシタ５は状態Ａ１に遷移し，ビット線ＢＬには
電位Ｖａが現れる。一方，メモリセル１にデータ”０”
が格納されているとき，強誘電体キャパシタ５は状態Ｂ
０にある。ここで，プレート線ＰＬに所定の電圧を印加
すると強誘電体キャパシタ５は状態Ｂ１に遷移し，ビッ
ト線ＢＬには電位Ｖｂが現れる。したがって，センスア
ンプ７がセンスしなければならない電位差ΔＶは，Ｖｂ
−Ｖａであり，メモリセル１から正確にデータを読み出
すためには，電位差ΔＶをできるだけ大きく，かつ，ば
らつきを小さくする必要がある。
【００１３】実用化が進んでいる２Ｔ２Ｃタイプの強誘
電体メモリ装置では，通常，図１０に示した読み出し動
作が行われている。
電体メモリ装置では，通常，図１０に示した読み出し動
作が行われている。
【００１４】
【発明が解決しようとする課題】動作速度，動作電圧に
関して従来にない優れた特性を示す強誘電体メモリ装置
ではあるが，回路の集積度については２Ｔ２Ｃタイプを
採用していることもあり，現在主流のＤＲＡＭのレベル
まで至っていない。したがって，コンパクトな回路規模
で構成される１Ｔ１Ｃタイプの強誘電体メモリ装置の実
用化が待たれていた。
関して従来にない優れた特性を示す強誘電体メモリ装置
ではあるが，回路の集積度については２Ｔ２Ｃタイプを
採用していることもあり，現在主流のＤＲＡＭのレベル
まで至っていない。したがって，コンパクトな回路規模
で構成される１Ｔ１Ｃタイプの強誘電体メモリ装置の実
用化が待たれていた。
【００１５】しかしながら，従来の１Ｔ１Ｃタイプの強
誘電体メモリ装置は，データの読み出し動作を繰り返す
と強誘電体キャパシタの特性が変化してしまい，特にリ
ファレンス電圧が固定されている場合には誤ったデータ
が読み出されるおそれがあった。強誘電体キャパシタの
特性変化について，次の２つが知られている。
誘電体メモリ装置は，データの読み出し動作を繰り返す
と強誘電体キャパシタの特性が変化してしまい，特にリ
ファレンス電圧が固定されている場合には誤ったデータ
が読み出されるおそれがあった。強誘電体キャパシタの
特性変化について，次の２つが知られている。
【００１６】（１）強誘電体キャパシタに対してバイポ
ーラ（双極）パルスを繰り返し印加すると，強誘電体の
分極量が小さくなってしまう現象（Ｆａｔｉｇｕｅ：疲
労）
ーラ（双極）パルスを繰り返し印加すると，強誘電体の
分極量が小さくなってしまう現象（Ｆａｔｉｇｕｅ：疲
労）
【００１７】（２）強誘電体キャパシタに対してユニポ
ーラ（単極）パルスを繰り返し印加する，または，直流
電圧を継続して印加すると，分極が反転し難くなる現象
（インプリント：擦り込み）
ーラ（単極）パルスを繰り返し印加する，または，直流
電圧を継続して印加すると，分極が反転し難くなる現象
（インプリント：擦り込み）
【００１８】現象（１）に関しては，近年，Ｆａｔｉｇ
ｕｅ現象がほとんど生じない強誘電体材料および電極材
料が研究開発され，問題が解消されつつある。
ｕｅ現象がほとんど生じない強誘電体材料および電極材
料が研究開発され，問題が解消されつつある。
【００１９】一方，現象（２）に関しては，未だ有効な
手段が見いだされていない。しかも，強誘電体メモリ装
置を例えばロジックＩＣに搭載するためには，８０℃程
度の動作保証が要求されるが，この温度下でインプリン
トが著しくなることが明らかになっている。
手段が見いだされていない。しかも，強誘電体メモリ装
置を例えばロジックＩＣに搭載するためには，８０℃程
度の動作保証が要求されるが，この温度下でインプリン
トが著しくなることが明らかになっている。
【００２０】以上のように，インプリントによる特性劣
化が１Ｔ１Ｃタイプの強誘電体メモリ装置の実用化を阻
害する大きな要因であった。
化が１Ｔ１Ｃタイプの強誘電体メモリ装置の実用化を阻
害する大きな要因であった。
【００２１】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，インプリントによる特
性劣化が防止された強誘電体メモリ装置，および，イン
プリントによる特性劣化を防止する強誘電体メモリ装置
の動作方法を提供することにある。
されたものであり，その目的は，インプリントによる特
性劣化が防止された強誘電体メモリ装置，および，イン
プリントによる特性劣化を防止する強誘電体メモリ装置
の動作方法を提供することにある。
【００２２】
【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，強誘電体キャパシタ
の分極によってデータを記憶する複数のメモリセルと，
各メモリセルが接続されたビット線と，ビット線の一端
に第１スイッチ部を介して接続され，プリチャージ電圧
をビット線に供給するプリチャージ回路と，ビット線の
他端に第２スイッチ部を介して接続された第１サブビッ
ト線と，各メモリセルに書き込まれるデータおよび各メ
モリセルから読み出されたデータが伝送されるデータ線
と，データ線と第３スイッチ部を介して接続された第２
サブビット線と，第１サブビット線および第２サブビッ
ト線が接続されたセンスアンプ部とを有する強誘電体メ
モリ装置が提供される。そして，このセンスアンプ部
は，請求項１に記載のように，第１サブビット線の電圧
を検出し検出結果に応じて第１サブビット線の電圧を所
定レベルにラッチするラッチ型センスアンプと，第１サ
ブビット線を接地することが可能な接地手段と，第１サ
ブビット線に対して，第２サブビット線の電圧論理レベ
ルを転送することが可能な第１転送手段と，第１サブビ
ット線に対して，第２サブビット線の電圧論理レベルと
逆の電圧論理レベルを転送することが可能な第２転送手
段とを備えたことを特徴としている。
に，本発明の第１の観点によれば，強誘電体キャパシタ
の分極によってデータを記憶する複数のメモリセルと，
各メモリセルが接続されたビット線と，ビット線の一端
に第１スイッチ部を介して接続され，プリチャージ電圧
をビット線に供給するプリチャージ回路と，ビット線の
他端に第２スイッチ部を介して接続された第１サブビッ
ト線と，各メモリセルに書き込まれるデータおよび各メ
モリセルから読み出されたデータが伝送されるデータ線
と，データ線と第３スイッチ部を介して接続された第２
サブビット線と，第１サブビット線および第２サブビッ
ト線が接続されたセンスアンプ部とを有する強誘電体メ
モリ装置が提供される。そして，このセンスアンプ部
は，請求項１に記載のように，第１サブビット線の電圧
を検出し検出結果に応じて第１サブビット線の電圧を所
定レベルにラッチするラッチ型センスアンプと，第１サ
ブビット線を接地することが可能な接地手段と，第１サ
ブビット線に対して，第２サブビット線の電圧論理レベ
ルを転送することが可能な第１転送手段と，第１サブビ
ット線に対して，第２サブビット線の電圧論理レベルと
逆の電圧論理レベルを転送することが可能な第２転送手
段とを備えたことを特徴としている。
【００２３】かかる構成によれば，センスアンプ部によ
って，第１サブビット線の電圧レベルを第２サブビット
線の電圧論理レベルまたはその逆の電圧論理レベルとす
ることが可能となる。例えば，第２サブビット線がＨレ
ベルである場合，第１サブビット線は，第１転送手段に
よってＨレベルとされ，第２転送手段によってＬレベル
とされる。そして，第１サブビット線は，第２スイッチ
部によってビット線に電気的に接続されるため，ビット
線の電圧レベルは，所定のタイミングでＨレベルまたは
Ｌレベルに調整される。したがって，メモリセルに対す
るデータの書き込み動作中およびメモリセルからのデー
タの読み出し動作中，強誘電体キャパシタの両端子に印
加する電圧の極性を適宜反転させることが可能となり，
結果的に強誘電体メモリ装置におけるインプリント現象
が防止されることになる。
って，第１サブビット線の電圧レベルを第２サブビット
線の電圧論理レベルまたはその逆の電圧論理レベルとす
ることが可能となる。例えば，第２サブビット線がＨレ
ベルである場合，第１サブビット線は，第１転送手段に
よってＨレベルとされ，第２転送手段によってＬレベル
とされる。そして，第１サブビット線は，第２スイッチ
部によってビット線に電気的に接続されるため，ビット
線の電圧レベルは，所定のタイミングでＨレベルまたは
Ｌレベルに調整される。したがって，メモリセルに対す
るデータの書き込み動作中およびメモリセルからのデー
タの読み出し動作中，強誘電体キャパシタの両端子に印
加する電圧の極性を適宜反転させることが可能となり，
結果的に強誘電体メモリ装置におけるインプリント現象
が防止されることになる。
【００２４】請求項２に記載のように，センスアンプ部
は，第２サブビット線と相補の関係にある補第２サブビ
ット線を有することが好ましい。そして，補第２サブビ
ット線の電圧論理レベルを第１サブビット線に転送する
ように第２転送手段を構成することが可能である。な
お，第２サブビット線と補第２サブビット線は相補の関
係にあるため，第２サブビット線の論理電圧レベルが例
えばＨレベルの場合，補第２サブビット線の論理電圧レ
ベルはＬレベルとなる。
は，第２サブビット線と相補の関係にある補第２サブビ
ット線を有することが好ましい。そして，補第２サブビ
ット線の電圧論理レベルを第１サブビット線に転送する
ように第２転送手段を構成することが可能である。な
お，第２サブビット線と補第２サブビット線は相補の関
係にあるため，第２サブビット線の論理電圧レベルが例
えばＨレベルの場合，補第２サブビット線の論理電圧レ
ベルはＬレベルとなる。
【００２５】請求項３に記載のように，プリチャージ回
路をプリチャージ電圧として論理的高レベルの電圧また
は論理的低レベルの電圧のいずれか一方を選択的に出力
するように構成すれば，メモリセルからのデータの読み
出し動作において，ビット線の電位反転動作が容易に実
現する。
路をプリチャージ電圧として論理的高レベルの電圧また
は論理的低レベルの電圧のいずれか一方を選択的に出力
するように構成すれば，メモリセルからのデータの読み
出し動作において，ビット線の電位反転動作が容易に実
現する。
【００２６】請求項４に記載のように，第２サブビット
線にキャパシタを接続することによって，第２サブビッ
ト線の静電容量を調整することが可能となる。
線にキャパシタを接続することによって，第２サブビッ
ト線の静電容量を調整することが可能となる。
【００２７】本発明の第２の観点によれば，強誘電体キ
ャパシタの分極によってデータを記憶する複数のメモリ
セルを備えた強誘電体メモリの動作方法が提供される。
そして，この動作方法は，請求項５に記載のように，各
メモリセルに対する一のデータの書き込み動作期間に，
各メモリセルに備えられた強誘電体キャパシタの一方の
端子に対して，他方の端子の電位よりも高い電位を印加
する第１工程と，強誘電体キャパシタの一方の端子に対
して，他方の端子の電位よりも低い電位を印加する第２
工程とをそれぞれ同数回実行することを特徴としてい
る。
ャパシタの分極によってデータを記憶する複数のメモリ
セルを備えた強誘電体メモリの動作方法が提供される。
そして，この動作方法は，請求項５に記載のように，各
メモリセルに対する一のデータの書き込み動作期間に，
各メモリセルに備えられた強誘電体キャパシタの一方の
端子に対して，他方の端子の電位よりも高い電位を印加
する第１工程と，強誘電体キャパシタの一方の端子に対
して，他方の端子の電位よりも低い電位を印加する第２
工程とをそれぞれ同数回実行することを特徴としてい
る。
【００２８】かかる動作方法によれば，従来，メモリセ
ルへのデータの書き込み動作中に生じていたインプリン
ト現象を防止することが可能となる。
ルへのデータの書き込み動作中に生じていたインプリン
ト現象を防止することが可能となる。
【００２９】請求項６に記載のように，第１工程に要す
る時間と第２工程に要する時間は，略同一であることが
好ましい。これによって，データ書き込み動作中，強誘
電体キャパシタに対してバランスよく正負の電圧がそれ
ぞれ印加されることになり，より効果的にインプリント
現象が防止される。
る時間と第２工程に要する時間は，略同一であることが
好ましい。これによって，データ書き込み動作中，強誘
電体キャパシタに対してバランスよく正負の電圧がそれ
ぞれ印加されることになり，より効果的にインプリント
現象が防止される。
【００３０】請求項７によれば，強誘電体キャパシタの
分極によってデータを記憶する複数のメモリセルを備え
た強誘電体メモリの動作方法において，各メモリセルに
格納されている一のデータの読み出し動作期間に，各メ
モリセルに備えられた強誘電体キャパシタの一方の端子
に対して，他方の端子の電位よりも高い電位を印加する
第３工程と，強誘電体キャパシタの一方の端子に対し
て，他方の端子の電位よりも低い電位を印加する第４工
程とをそれぞれ同数回実行することを特徴とする強誘電
体メモリの動作方法が提供される。
分極によってデータを記憶する複数のメモリセルを備え
た強誘電体メモリの動作方法において，各メモリセルに
格納されている一のデータの読み出し動作期間に，各メ
モリセルに備えられた強誘電体キャパシタの一方の端子
に対して，他方の端子の電位よりも高い電位を印加する
第３工程と，強誘電体キャパシタの一方の端子に対し
て，他方の端子の電位よりも低い電位を印加する第４工
程とをそれぞれ同数回実行することを特徴とする強誘電
体メモリの動作方法が提供される。
【００３１】かかる動作方法によれば，従来，メモリセ
ルからのデータの読み出し動作中に生じていたインプリ
ント現象を防止することが可能となる。
ルからのデータの読み出し動作中に生じていたインプリ
ント現象を防止することが可能となる。
【００３２】請求項８に記載のように，第３工程に要す
る時間と第４工程に要する時間は，略同一であることが
好ましい。これによって，データ読み出し動作中，強誘
電体キャパシタに対してバランスよく正負の電圧がそれ
ぞれ印加されることになり，より効果的にインプリント
現象が防止される。
る時間と第４工程に要する時間は，略同一であることが
好ましい。これによって，データ読み出し動作中，強誘
電体キャパシタに対してバランスよく正負の電圧がそれ
ぞれ印加されることになり，より効果的にインプリント
現象が防止される。
【００３３】
【発明の実施の形態】添付図面を参照しながら，本発明
にかかる強誘電体メモリ装置およびその動作方法の好適
な実施の形態について詳細に説明する。なお，以下の説
明および添付された図面において，略同一の機能および
構成を有する構成要素については，同一符号を付するこ
とによって重複説明を省略する。
にかかる強誘電体メモリ装置およびその動作方法の好適
な実施の形態について詳細に説明する。なお，以下の説
明および添付された図面において，略同一の機能および
構成を有する構成要素については，同一符号を付するこ
とによって重複説明を省略する。
【００３４】本発明の実施の形態にかかる強誘電体メモ
リ１００を図１に示す。強誘電体メモリ１００は，複数
のメモリセル，プリチャージ回路１１１，センスアンプ
部１１３，リファレンス電圧発生回路１１５，第１スイ
ッチ部ＳＷ１，第２スイッチ部ＳＷ２，ＳＷ２’，第３
スイッチ部ＳＷ３，ＳＷ３’，ワード線ＷＬ，プレート
線ＰＬ，ビット線対ＢＬ，／ＢＬ，第１サブビット線対
ＳＢＬ，／ＳＢＬ，第２サブビット線対ＳＳＢＬ，／Ｓ
ＳＢＬ，データ線対ＤＬ，／ＤＬ，およびキャパシタＣ
ｂ，Ｃｂ’を含む構成である。なお，図１には，複数あ
るメモリセルのうちメモリセル１０１を代表的に示して
いる。
リ１００を図１に示す。強誘電体メモリ１００は，複数
のメモリセル，プリチャージ回路１１１，センスアンプ
部１１３，リファレンス電圧発生回路１１５，第１スイ
ッチ部ＳＷ１，第２スイッチ部ＳＷ２，ＳＷ２’，第３
スイッチ部ＳＷ３，ＳＷ３’，ワード線ＷＬ，プレート
線ＰＬ，ビット線対ＢＬ，／ＢＬ，第１サブビット線対
ＳＢＬ，／ＳＢＬ，第２サブビット線対ＳＳＢＬ，／Ｓ
ＳＢＬ，データ線対ＤＬ，／ＤＬ，およびキャパシタＣ
ｂ，Ｃｂ’を含む構成である。なお，図１には，複数あ
るメモリセルのうちメモリセル１０１を代表的に示して
いる。
【００３５】メモリセル１０１は，トランジスタ１０３
および強誘電体キャパシタ１０５から構成されている。
トランジスタ１０３のゲートはワード線ＷＬに接続さ
れ，ソースはビット線ＢＬに接続され，ドレインは強誘
電体キャパシタ１０５の一方の端子に接続されている。
強誘電体キャパシタ１０５の他方の端子はプレート線Ｐ
Ｌに接続されている。
および強誘電体キャパシタ１０５から構成されている。
トランジスタ１０３のゲートはワード線ＷＬに接続さ
れ，ソースはビット線ＢＬに接続され，ドレインは強誘
電体キャパシタ１０５の一方の端子に接続されている。
強誘電体キャパシタ１０５の他方の端子はプレート線Ｐ
Ｌに接続されている。
【００３６】第１スイッチ部ＳＷ１は，第１トランスフ
ァゲートＴＧ１および第１インバータＩＶ１から構成さ
れている。第１トランスファゲートＴＧ１は，第１制御
信号Ｓおよび第１インバータＩＶ１で生成された第１制
御信号Ｓの論理反転信号によって，ビット線ＢＬの一端
とプリチャージ回路１１１を電気的に接続する。
ァゲートＴＧ１および第１インバータＩＶ１から構成さ
れている。第１トランスファゲートＴＧ１は，第１制御
信号Ｓおよび第１インバータＩＶ１で生成された第１制
御信号Ｓの論理反転信号によって，ビット線ＢＬの一端
とプリチャージ回路１１１を電気的に接続する。
【００３７】第２スイッチ部ＳＷ２は，第２トランスフ
ァゲートＴＧ２および第２インバータＩＶ２から構成さ
れている。第２トランスファゲートＴＧ２は，第２制御
信号／Ｓおよび第２インバータＩＶ２で生成された第２
制御信号／Ｓの論理反転信号によって，ビット線ＢＬの
他端と第１サブビット線ＳＢＬの一端を電気的に接続す
る。
ァゲートＴＧ２および第２インバータＩＶ２から構成さ
れている。第２トランスファゲートＴＧ２は，第２制御
信号／Ｓおよび第２インバータＩＶ２で生成された第２
制御信号／Ｓの論理反転信号によって，ビット線ＢＬの
他端と第１サブビット線ＳＢＬの一端を電気的に接続す
る。
【００３８】第２スイッチ部ＳＷ２’は，第２トランス
ファゲートＴＧ２’および第２インバータＩＶ２’から
構成されている。第２トランスファゲートＴＧ２’は，
第２制御信号／Ｓおよび第２インバータＩＶ２’で生成
された第２制御信号／Ｓの論理反転信号によって，一端
がリファレンス電圧発生回路１１５に接続されているビ
ット線／ＢＬと第１サブビット線／ＳＢＬの一端を電気
的に接続する。
ファゲートＴＧ２’および第２インバータＩＶ２’から
構成されている。第２トランスファゲートＴＧ２’は，
第２制御信号／Ｓおよび第２インバータＩＶ２’で生成
された第２制御信号／Ｓの論理反転信号によって，一端
がリファレンス電圧発生回路１１５に接続されているビ
ット線／ＢＬと第１サブビット線／ＳＢＬの一端を電気
的に接続する。
【００３９】第１サブビット線対ＳＢＬ，／ＳＢＬの各
他端は，センスアンプ部１１３に接続されている。ま
た，第１サブビット線ＳＢＬには容量を調節するため，
他端が接地されているキャパシタＣｂの一端が接続され
ている。同様に，第１サブビット線／ＳＢＬには，他端
が接地されているキャパシタＣｂ’の一端が接続されて
いる。
他端は，センスアンプ部１１３に接続されている。ま
た，第１サブビット線ＳＢＬには容量を調節するため，
他端が接地されているキャパシタＣｂの一端が接続され
ている。同様に，第１サブビット線／ＳＢＬには，他端
が接地されているキャパシタＣｂ’の一端が接続されて
いる。
【００４０】第３スイッチ部ＳＷ３は，第３トランスフ
ァゲートＴＧ３および第３インバータＩＶ３から構成さ
れている。第３トランスファゲートＴＧ３は，第３制御
信号ＳＳおよび第３インバータＩＶ３で生成された第３
制御信号ＳＳの論理反転信号によって，一端がセンスア
ンプ部１１３に接続されている第２サブビット線ＳＳＢ
Ｌの他端とデータ線ＤＬを電気的に接続する。
ァゲートＴＧ３および第３インバータＩＶ３から構成さ
れている。第３トランスファゲートＴＧ３は，第３制御
信号ＳＳおよび第３インバータＩＶ３で生成された第３
制御信号ＳＳの論理反転信号によって，一端がセンスア
ンプ部１１３に接続されている第２サブビット線ＳＳＢ
Ｌの他端とデータ線ＤＬを電気的に接続する。
【００４１】第３スイッチ部ＳＷ３’は，第３トランス
ファゲートＴＧ３’および第３インバータＩＶ３’から
構成されている。第３トランスファゲートＴＧ３’は，
第３制御信号ＳＳおよび第３インバータＩＶ３’で生成
された第３制御信号ＳＳの論理反転信号によって，一端
がセンスアンプ部１１３に接続されている第２サブビッ
ト線／ＳＳＢＬの他端とデータ線／ＤＬを電気的に接続
する。
ファゲートＴＧ３’および第３インバータＩＶ３’から
構成されている。第３トランスファゲートＴＧ３’は，
第３制御信号ＳＳおよび第３インバータＩＶ３’で生成
された第３制御信号ＳＳの論理反転信号によって，一端
がセンスアンプ部１１３に接続されている第２サブビッ
ト線／ＳＳＢＬの他端とデータ線／ＤＬを電気的に接続
する。
【００４２】次に，センスアンプ部１１３の回路構成を
図２を用いて説明する。このセンスアンプ部１１３は，
ラッチ型センスアンプ１２０，第１〜６トランジスタ１
２１，１２２，１２３，１２４，１２５，１２６，およ
びキャパシタＣｄ，Ｃｄ’を含む構成である。
図２を用いて説明する。このセンスアンプ部１１３は，
ラッチ型センスアンプ１２０，第１〜６トランジスタ１
２１，１２２，１２３，１２４，１２５，１２６，およ
びキャパシタＣｄ，Ｃｄ’を含む構成である。
【００４３】ラッチ型センスアンプ１２０は，センスア
ンプイネーブル信号ＳＡＥによって活性化されるもので
あって，第１サブビット線対ＳＢＬ，／ＳＢＬに接続さ
れている。
ンプイネーブル信号ＳＡＥによって活性化されるもので
あって，第１サブビット線対ＳＢＬ，／ＳＢＬに接続さ
れている。
【００４４】接地手段としての第１トランジス１２１お
よび第２トランジスタ１２２は，ゲートに入力されるセ
ンスアンプ制御信号ＳＡＲによってオン／オフ制御され
ように構成されている。そして，第１トランジスタ１２
１のドレインは，第１サブビット線ＳＢＬに接続されて
おり，第２トランジスタ１２２のドレインは，第１サブ
ビット線／ＳＢＬに接続されている。第１トランジスタ
１２１および第２トランジスタ１２２のソースは，とも
に接地されている。
よび第２トランジスタ１２２は，ゲートに入力されるセ
ンスアンプ制御信号ＳＡＲによってオン／オフ制御され
ように構成されている。そして，第１トランジスタ１２
１のドレインは，第１サブビット線ＳＢＬに接続されて
おり，第２トランジスタ１２２のドレインは，第１サブ
ビット線／ＳＢＬに接続されている。第１トランジスタ
１２１および第２トランジスタ１２２のソースは，とも
に接地されている。
【００４５】第２転送手段としての第３トランジス１２
３および第４トランジスタ１２４は，ゲートに入力され
る第１切換制御信号ＳＡＳＷ１によってオン／オフ制御
されように構成されている。そして，第３トランジスタ
１２３のドレインは，第１サブビット線ＳＢＬに接続さ
れており，第４トランジスタ１２４のドレインは，第１
サブビット線／ＳＢＬに接続されている。第３トランジ
スタ１２３のソースは，第２サブビット線／ＳＳＢＬに
接続されており，第４トランジスタ１２４ソースは，第
２サブビット線ＳＳＢＬに接続されている。
３および第４トランジスタ１２４は，ゲートに入力され
る第１切換制御信号ＳＡＳＷ１によってオン／オフ制御
されように構成されている。そして，第３トランジスタ
１２３のドレインは，第１サブビット線ＳＢＬに接続さ
れており，第４トランジスタ１２４のドレインは，第１
サブビット線／ＳＢＬに接続されている。第３トランジ
スタ１２３のソースは，第２サブビット線／ＳＳＢＬに
接続されており，第４トランジスタ１２４ソースは，第
２サブビット線ＳＳＢＬに接続されている。
【００４６】第１転送手段としての第５トランジス１２
５および第６トランジスタ１２６は，ゲートに入力され
る第２切換制御信号ＳＡＳＷ２によってオン／オフ制御
されように構成されている。そして，第５トランジスタ
１２５のドレインは，第１サブビット線ＳＢＬに接続さ
れており，第６トランジスタ１２６のドレインは，第１
サブビット線／ＳＢＬに接続されている。第５トランジ
スタ１２５のソースは，第２サブビット線ＳＳＢＬに接
続されており，第６トランジスタ１２６ソースは，第２
サブビット線／ＳＳＢＬに接続されている。
５および第６トランジスタ１２６は，ゲートに入力され
る第２切換制御信号ＳＡＳＷ２によってオン／オフ制御
されように構成されている。そして，第５トランジスタ
１２５のドレインは，第１サブビット線ＳＢＬに接続さ
れており，第６トランジスタ１２６のドレインは，第１
サブビット線／ＳＢＬに接続されている。第５トランジ
スタ１２５のソースは，第２サブビット線ＳＳＢＬに接
続されており，第６トランジスタ１２６ソースは，第２
サブビット線／ＳＳＢＬに接続されている。
【００４７】キャパシタＣｄの一端は第２サブビット線
ＳＳＢＬに接続され，キャパシタＣｄの他端は接地され
ている。キャパシタＣｄ’の一端は第２サブビット線／
ＳＳＢＬに接続されており，キャパシタＣｄ’の他端は
接地されている。
ＳＳＢＬに接続され，キャパシタＣｄの他端は接地され
ている。キャパシタＣｄ’の一端は第２サブビット線／
ＳＳＢＬに接続されており，キャパシタＣｄ’の他端は
接地されている。
【００４８】以上のように構成された本発明の実施の形
態にかかる強誘電体メモリ１００の動作について説明す
る。
態にかかる強誘電体メモリ１００の動作について説明す
る。
【００４９】まず，図３および図４を用いて強誘電体メ
モリ１００のデータ読み出し動作について説明する。デ
ータ読み出し動作に際し，ビット線ＢＬは，プリチャー
ジ回路１１１によってグランド電位にプリチャージされ
る。
モリ１００のデータ読み出し動作について説明する。デ
ータ読み出し動作に際し，ビット線ＢＬは，プリチャー
ジ回路１１１によってグランド電位にプリチャージされ
る。
【００５０】図３に示す時点ｔ０（初期状態）におい
て，メモリセル１０１にデータ”０”が格納されている
場合，強誘電体キャパシタ１０５は図４に示す状態０に
あり，メモリセル１０１にデータ”１”が格納されてい
る場合，強誘電体キャパシタ１０５は状態０’にある。
て，メモリセル１０１にデータ”０”が格納されている
場合，強誘電体キャパシタ１０５は図４に示す状態０に
あり，メモリセル１０１にデータ”１”が格納されてい
る場合，強誘電体キャパシタ１０５は状態０’にある。
【００５１】時点ｔ１において，第１制御信号Ｓを論理
的低レベル（以下，「Ｌレベル」という。）とし，第２
制御信号／Ｓを論理的高レベル（以下，「Ｈレベル」と
いう。）とする。これによって，第１スイッチ部ＳＷ１
はオフ状態となり，第２スイッチ部ＳＷ２はオン状態と
なる。したがって，ビット線ＢＬは，プリチャージ回路
１１１から電気的に切り離され，第１サブビット線ＳＢ
Ｌに電気的に接続される。
的低レベル（以下，「Ｌレベル」という。）とし，第２
制御信号／Ｓを論理的高レベル（以下，「Ｈレベル」と
いう。）とする。これによって，第１スイッチ部ＳＷ１
はオフ状態となり，第２スイッチ部ＳＷ２はオン状態と
なる。したがって，ビット線ＢＬは，プリチャージ回路
１１１から電気的に切り離され，第１サブビット線ＳＢ
Ｌに電気的に接続される。
【００５２】時点ｔ２において，ワード線ＷＬをＨレベ
ルとする。
ルとする。
【００５３】時点ｔ３において，プレート線ＰＬをＨレ
ベルとする。ここで，強誘電体キャパシタ１０５は，状
態０にある場合は状態Ａに遷移し，状態０’にある場合
は状態Ａ’に遷移する。
ベルとする。ここで，強誘電体キャパシタ１０５は，状
態０にある場合は状態Ａに遷移し，状態０’にある場合
は状態Ａ’に遷移する。
【００５４】時点ｔ４において，第１制御信号ＳをＨレ
ベルとし，第２制御信号／ＳをＬレベルとする。これに
よって，第１スイッチ部ＳＷ１はオン状態となり，第２
スイッチ部ＳＷ２はオフ状態となる。したがって，ビッ
ト線ＢＬは，第１サブビット線ＳＢＬから切り離され，
プリチャージ回路１１１に電気的に接続され，グランド
電位とされる。このとき，強誘電体キャパシタ１０５
は，状態Ａから状態Ｂに，あるいは，状態Ａ’から状態
Ｂ’に遷移する。
ベルとし，第２制御信号／ＳをＬレベルとする。これに
よって，第１スイッチ部ＳＷ１はオン状態となり，第２
スイッチ部ＳＷ２はオフ状態となる。したがって，ビッ
ト線ＢＬは，第１サブビット線ＳＢＬから切り離され，
プリチャージ回路１１１に電気的に接続され，グランド
電位とされる。このとき，強誘電体キャパシタ１０５
は，状態Ａから状態Ｂに，あるいは，状態Ａ’から状態
Ｂ’に遷移する。
【００５５】時点ｔ５において，センスアンプイネーブ
ル信号ＳＡＥをＨレベルとし，センスアンプ部１１３に
備えられたラッチ型センスアンプ１２０をイネーブル状
態とする。そして，センスアンプ部１１３は，第１サブ
ビット線ＳＢＬの電圧と，リファレンス電圧発生回路１
１５から出力され第１サブビット線／ＳＢＬに印加され
ているリファレンス電圧Ｖｒｅｆとを比較し，第１サブ
ビット線ＳＢＬの電圧の方が高ければ，第１サブビット
線ＳＢＬをＨレベルにラッチし，第１サブビット線ＳＢ
Ｌの電圧の方が低ければ，第１サブビット線ＳＢＬをＬ
レベルにラッチする。
ル信号ＳＡＥをＨレベルとし，センスアンプ部１１３に
備えられたラッチ型センスアンプ１２０をイネーブル状
態とする。そして，センスアンプ部１１３は，第１サブ
ビット線ＳＢＬの電圧と，リファレンス電圧発生回路１
１５から出力され第１サブビット線／ＳＢＬに印加され
ているリファレンス電圧Ｖｒｅｆとを比較し，第１サブ
ビット線ＳＢＬの電圧の方が高ければ，第１サブビット
線ＳＢＬをＨレベルにラッチし，第１サブビット線ＳＢ
Ｌの電圧の方が低ければ，第１サブビット線ＳＢＬをＬ
レベルにラッチする。
【００５６】時点ｔ６において，プリチャージ回路１１
１から出力されるプリチャージ電圧ｐｒｅｃｈをＨレベ
ルとする。このとき，強誘電体キャパシタ１０５が状態
Ｂにある場合は状態Ｃに遷移し，状態Ｂ’にある場合は
状態Ｃ’に遷移する。
１から出力されるプリチャージ電圧ｐｒｅｃｈをＨレベ
ルとする。このとき，強誘電体キャパシタ１０５が状態
Ｂにある場合は状態Ｃに遷移し，状態Ｂ’にある場合は
状態Ｃ’に遷移する。
【００５７】時点ｔ７において，プレート線ＰＬをＬレ
ベル（グランド電位）とする。このとき，強誘電体キャ
パシタ１０５が状態Ｃにある場合は状態Ｄに遷移し，状
態Ｃ’にある場合は状態Ｄ’に遷移する。
ベル（グランド電位）とする。このとき，強誘電体キャ
パシタ１０５が状態Ｃにある場合は状態Ｄに遷移し，状
態Ｃ’にある場合は状態Ｄ’に遷移する。
【００５８】時点ｔ８において，プリチャージ電圧ｐｒ
ｅｃｈをＬレベル（グランド電位）とする。このとき，
強誘電体キャパシタ１０５が状態Ｄにある場合は状態Ｅ
に遷移し，状態Ｄ’にある場合は状態Ｅ’に遷移する。
ｅｃｈをＬレベル（グランド電位）とする。このとき，
強誘電体キャパシタ１０５が状態Ｄにある場合は状態Ｅ
に遷移し，状態Ｄ’にある場合は状態Ｅ’に遷移する。
【００５９】時点ｔ９から時点ｔ１０の間に第１サブビ
ット線ＳＢＬのラッチ電圧を反転させる（反転動作ａ：
後述）。
ット線ＳＢＬのラッチ電圧を反転させる（反転動作ａ：
後述）。
【００６０】時点ｔ１１において，第２制御信号／Ｓを
Ｈレベルとする。これによって第２スイッチ部ＳＷ２が
オン状態となり，第１サブビット線ＳＢＬがビット線Ｂ
Ｌに電気的に接続され，第１サブビット線ＳＢＬのラッ
チ電圧がビット線ＢＬに転送される。このとき，強誘電
体キャパシタ１０５が状態Ｅにある場合は状態Ｆに遷移
し，状態Ｅ’にある場合は状態Ｆ’に遷移する。
Ｈレベルとする。これによって第２スイッチ部ＳＷ２が
オン状態となり，第１サブビット線ＳＢＬがビット線Ｂ
Ｌに電気的に接続され，第１サブビット線ＳＢＬのラッ
チ電圧がビット線ＢＬに転送される。このとき，強誘電
体キャパシタ１０５が状態Ｅにある場合は状態Ｆに遷移
し，状態Ｅ’にある場合は状態Ｆ’に遷移する。
【００６１】時点ｔ１２から時点ｔ１３まで一旦第２制
御信号／ＳをＬレベルとし，第１サブビット線ＳＢＬの
ラッチ電圧を反転させる（反転動作ｂ：後述）。
御信号／ＳをＬレベルとし，第１サブビット線ＳＢＬの
ラッチ電圧を反転させる（反転動作ｂ：後述）。
【００６２】時点ｔ１３において，第２制御信号／Ｓを
Ｈレベルに戻すとともに，プレート線ＰＬをＨレベルと
する。このとき，強誘電体キャパシタ１０５が状態Ｆに
ある場合は状態Ｇに遷移し，状態Ｆ’にある場合は状態
Ｇ’に遷移する。
Ｈレベルに戻すとともに，プレート線ＰＬをＨレベルと
する。このとき，強誘電体キャパシタ１０５が状態Ｆに
ある場合は状態Ｇに遷移し，状態Ｆ’にある場合は状態
Ｇ’に遷移する。
【００６３】時点ｔ１４において，ワード線ＷＬをＬレ
ベルとする。
ベルとする。
【００６４】時点ｔ１５において，第１制御信号ＳをＨ
レベルとし，第２制御信号／ＳをＬレベルとする。これ
によって，第１スイッチ部ＳＷ１はオン状態となり，第
２スイッチ部ＳＷ２はオフ状態となる。したがって，ビ
ット線ＢＬは，第１サブビット線ＳＢＬから電気的に切
り離され，プリチャージ回路１１１に電気的に接続され
る。さらに，センスアンプイネーブル信号ＳＡＥをＬレ
ベルとし，センスアンプ部１１３に備えられたラッチ型
センスアンプ１２０をディスエーブル状態とする。
レベルとし，第２制御信号／ＳをＬレベルとする。これ
によって，第１スイッチ部ＳＷ１はオン状態となり，第
２スイッチ部ＳＷ２はオフ状態となる。したがって，ビ
ット線ＢＬは，第１サブビット線ＳＢＬから電気的に切
り離され，プリチャージ回路１１１に電気的に接続され
る。さらに，センスアンプイネーブル信号ＳＡＥをＬレ
ベルとし，センスアンプ部１１３に備えられたラッチ型
センスアンプ１２０をディスエーブル状態とする。
【００６５】時点ｔ１６において，プレート線ＰＬをＬ
レベルとする。
レベルとする。
【００６６】以上のようにして，メモリセル１０１から
の一連のデータ読み出し動作が完了する。
の一連のデータ読み出し動作が完了する。
【００６７】ここで，図４に示した本発明の実施の形態
にかかる強誘電体メモリ１００の読み出し動作における
強誘電体キャパシタ１０５の状態遷移に注目する。
にかかる強誘電体メモリ１００の読み出し動作における
強誘電体キャパシタ１０５の状態遷移に注目する。
【００６８】まず，強誘電体キャパシタ１０５の初期状
態が０の場合，その後の状態遷移は， ０→Ａ→Ｂ→Ｃ→Ｄ→Ｅ→Ｆ→Ｇ である。この状態遷移は，１回のデータ読み出し動作の
期間，強誘電体キャパシタ１０５に対して，正パルスお
よび負パルスがそれぞれ１回ずつ印加されたことにな
る。すなわち，状態０から状態Ｃまでの遷移は，負パル
スが印加されたことによるものであり，状態Ｃから状態
Ｅ，Ｆ，Ｇまでの遷移は，正パルスが印加されたことに
よるものである。
態が０の場合，その後の状態遷移は， ０→Ａ→Ｂ→Ｃ→Ｄ→Ｅ→Ｆ→Ｇ である。この状態遷移は，１回のデータ読み出し動作の
期間，強誘電体キャパシタ１０５に対して，正パルスお
よび負パルスがそれぞれ１回ずつ印加されたことにな
る。すなわち，状態０から状態Ｃまでの遷移は，負パル
スが印加されたことによるものであり，状態Ｃから状態
Ｅ，Ｆ，Ｇまでの遷移は，正パルスが印加されたことに
よるものである。
【００６９】対して，強誘電体キャパシタ１０５の初期
状態が０’の場合，その後の状態遷移は， ０’→Ａ’→Ｂ’→Ｃ’→Ｄ’→Ｅ’→Ｆ’→Ｇ’ である。この状態遷移は，この状態遷移は，１回のデー
タ読み出し動作の期間，強誘電体キャパシタ１０５に対
して，正パルスおよび負パルスがそれぞれ２回ずつ印加
されたことになる。すなわち，状態０’から状態Ｃ’ま
での遷移は，１回目の負パルスが印加されたことによる
ものであり，状態Ｃ’から状態Ｅ’までの遷移は，１回
目の正パルスが印加されたことによるものであり，状態
Ｅ’から状態Ｆ’を経て状態Ｇ’までの遷移は，２回目
の正パルスおよび２回目の負パルスが印加されたことに
よるものである。
状態が０’の場合，その後の状態遷移は， ０’→Ａ’→Ｂ’→Ｃ’→Ｄ’→Ｅ’→Ｆ’→Ｇ’ である。この状態遷移は，この状態遷移は，１回のデー
タ読み出し動作の期間，強誘電体キャパシタ１０５に対
して，正パルスおよび負パルスがそれぞれ２回ずつ印加
されたことになる。すなわち，状態０’から状態Ｃ’ま
での遷移は，１回目の負パルスが印加されたことによる
ものであり，状態Ｃ’から状態Ｅ’までの遷移は，１回
目の正パルスが印加されたことによるものであり，状態
Ｅ’から状態Ｆ’を経て状態Ｇ’までの遷移は，２回目
の正パルスおよび２回目の負パルスが印加されたことに
よるものである。
【００７０】このように，本発明の実施の形態にかかる
強誘電体メモリ１００によれば，所定のメモリセルから
のデータ読み出し動作の際，このメモリセルに備えられ
た強誘電体キャパシタに対して，正負パルスが１回ずつ
または２回ずつバランスよく印加される。したがって，
従来，読み出し動作が繰り返されることによって発生し
ていたインプリント現象が完全に抑制される。
強誘電体メモリ１００によれば，所定のメモリセルから
のデータ読み出し動作の際，このメモリセルに備えられ
た強誘電体キャパシタに対して，正負パルスが１回ずつ
または２回ずつバランスよく印加される。したがって，
従来，読み出し動作が繰り返されることによって発生し
ていたインプリント現象が完全に抑制される。
【００７１】次に，図５および図６を用いて強誘電体メ
モリ１００のデータ書き込み動作について説明する。
モリ１００のデータ書き込み動作について説明する。
【００７２】時点ｔ１において，第１制御信号ＳをＬレ
ベルとし，第２制御信号／ＳをＨレベルとする。これに
よって，第１スイッチ部ＳＷ１はオフ状態となり，第２
スイッチ部ＳＷ２はオン状態となる。したがって，ビッ
ト線ＢＬは，プリチャージ回路１１１から電気的に切り
離され，第１サブビット線ＳＢＬに電気的に接続され
る。
ベルとし，第２制御信号／ＳをＨレベルとする。これに
よって，第１スイッチ部ＳＷ１はオフ状態となり，第２
スイッチ部ＳＷ２はオン状態となる。したがって，ビッ
ト線ＢＬは，プリチャージ回路１１１から電気的に切り
離され，第１サブビット線ＳＢＬに電気的に接続され
る。
【００７３】時点ｔ２において，第３制御信号ＳＳをＨ
レベルとする。これによって，第３スイッチ部ＳＷ３は
オン状態となる。この結果，第２サブビット線ＳＳＢＬ
は，データ線ＤＬと接続され，データ線ＤＬからのデー
タ待ち状態となる。また，第２サブビット線／ＳＳＢＬ
は，データ線／ＤＬと接続され，データ線／ＤＬからの
データ待ち状態となる。
レベルとする。これによって，第３スイッチ部ＳＷ３は
オン状態となる。この結果，第２サブビット線ＳＳＢＬ
は，データ線ＤＬと接続され，データ線ＤＬからのデー
タ待ち状態となる。また，第２サブビット線／ＳＳＢＬ
は，データ線／ＤＬと接続され，データ線／ＤＬからの
データ待ち状態となる。
【００７４】時点ｔ３において，データ線ＤＬに対して
書き込みデータに応じた電圧（ＨレベルまたはＬレベ
ル）を印加する。また，データ線／ＤＬには，データ線
ＤＬと相補の関係となる電圧を印加する。データ線対Ｄ
Ｌ，／ＤＬの電圧のレベル変化に応じて，ビット線対Ｂ
Ｌ，／ＢＬの電圧レベルが変化する。
書き込みデータに応じた電圧（ＨレベルまたはＬレベ
ル）を印加する。また，データ線／ＤＬには，データ線
ＤＬと相補の関係となる電圧を印加する。データ線対Ｄ
Ｌ，／ＤＬの電圧のレベル変化に応じて，ビット線対Ｂ
Ｌ，／ＢＬの電圧レベルが変化する。
【００７５】時点ｔ４において，第３制御信号ＳＳをＬ
レベルとし，データ線ＤＬをＬレベルとする。さらに，
センスアンプイネーブル信号ＳＡＥをＨレベルとし，ラ
ッチ型センスアンプ１２０をイネーブル状態とする。
レベルとし，データ線ＤＬをＬレベルとする。さらに，
センスアンプイネーブル信号ＳＡＥをＨレベルとし，ラ
ッチ型センスアンプ１２０をイネーブル状態とする。
【００７６】時点ｔ５において，第２制御信号／ＳをＬ
レベルとし，時点ｔ５から時点ｔ６まで第１サブビット
線ＳＢＬのラッチ電圧を反転させる（反転動作ａ：後
述）。
レベルとし，時点ｔ５から時点ｔ６まで第１サブビット
線ＳＢＬのラッチ電圧を反転させる（反転動作ａ：後
述）。
【００７７】時点ｔ６において，再び第２制御信号／Ｓ
をＨレベルとする。これによって第２スイッチ部ＳＷ２
がオン状態となり，第１サブビット線ＳＢＬがビット線
ＢＬに電気的に接続され，第１サブビット線ＳＢＬのラ
ッチ電圧がビット線ＢＬに転送される。ここで，ビット
線ＢＬがＨレベルであった場合は，ビット線ＢＬはＬレ
ベルにラッチされ，Ｌレベルであった場合は，Ｈレベル
にラッチされる。
をＨレベルとする。これによって第２スイッチ部ＳＷ２
がオン状態となり，第１サブビット線ＳＢＬがビット線
ＢＬに電気的に接続され，第１サブビット線ＳＢＬのラ
ッチ電圧がビット線ＢＬに転送される。ここで，ビット
線ＢＬがＨレベルであった場合は，ビット線ＢＬはＬレ
ベルにラッチされ，Ｌレベルであった場合は，Ｈレベル
にラッチされる。
【００７８】時点ｔ７において，ワード線ＷＬをＨレベ
ルとする。メモリセル１０１に対してデータ”０”を書
き込もうとしている場合には，強誘電体キャパシタ１０
５は，状態０から状態Ａに遷移する（分極の状態は，変
化なし）。メモリセル１０１に対してデータ”１”を書
き込もうとしている場合には，強誘電体キャパシタ１０
５は，状態０から状態Ａ’に遷移する。
ルとする。メモリセル１０１に対してデータ”０”を書
き込もうとしている場合には，強誘電体キャパシタ１０
５は，状態０から状態Ａに遷移する（分極の状態は，変
化なし）。メモリセル１０１に対してデータ”１”を書
き込もうとしている場合には，強誘電体キャパシタ１０
５は，状態０から状態Ａ’に遷移する。
【００７９】時点ｔ８において，プレート線ＰＬをＨレ
ベルとする。このとき，強誘電体キャパシタ１０５が状
態Ａにある場合は状態Ｂに遷移し，状態Ａ’にある場合
は状態Ｂ’に遷移する。
ベルとする。このとき，強誘電体キャパシタ１０５が状
態Ａにある場合は状態Ｂに遷移し，状態Ａ’にある場合
は状態Ｂ’に遷移する。
【００８０】時点ｔ９において，第２制御信号／ＳをＬ
レベルとし，時点ｔ９から時点ｔ１０まで第１サブビッ
ト線ＳＢＬのラッチ電圧を反転させる（反転動作ｂ：後
述）。
レベルとし，時点ｔ９から時点ｔ１０まで第１サブビッ
ト線ＳＢＬのラッチ電圧を反転させる（反転動作ｂ：後
述）。
【００８１】時点ｔ１０において，第２制御信号／Ｓを
Ｈレベルとする。これによって第２スイッチ部ＳＷ２が
オン状態となり，第１サブビット線ＳＢＬがビット線Ｂ
Ｌに電気的に接続され，第１サブビット線ＳＢＬのラッ
チ電圧がビット線ＢＬに転送される。このとき，強誘電
体キャパシタ１０５が状態Ｂにある場合は状態Ｃに遷移
し，状態Ｂ’にある場合は状態Ｃ’に遷移する。
Ｈレベルとする。これによって第２スイッチ部ＳＷ２が
オン状態となり，第１サブビット線ＳＢＬがビット線Ｂ
Ｌに電気的に接続され，第１サブビット線ＳＢＬのラッ
チ電圧がビット線ＢＬに転送される。このとき，強誘電
体キャパシタ１０５が状態Ｂにある場合は状態Ｃに遷移
し，状態Ｂ’にある場合は状態Ｃ’に遷移する。
【００８２】時点ｔ１１において，プレート線ＰＬをＬ
レベルとする。このとき，強誘電体キャパシタ１０５が
状態Ｃにある場合は状態Ｄに遷移し，状態Ｃ’にある場
合は状態Ｄ’に遷移する。
レベルとする。このとき，強誘電体キャパシタ１０５が
状態Ｃにある場合は状態Ｄに遷移し，状態Ｃ’にある場
合は状態Ｄ’に遷移する。
【００８３】時点ｔ１２において，センスアンプイネー
ブル信号ＳＡＥをＬレベルとする。このとき，強誘電体
キャパシタ１０５が状態Ｄにある場合は状態Ｅに遷移
し，状態Ｄ’にある場合は状態Ｅ’に遷移する。
ブル信号ＳＡＥをＬレベルとする。このとき，強誘電体
キャパシタ１０５が状態Ｄにある場合は状態Ｅに遷移
し，状態Ｄ’にある場合は状態Ｅ’に遷移する。
【００８４】時点ｔ１３において，ワード線ＷＬをＬレ
ベルとする。
ベルとする。
【００８５】時点ｔ１４において，第１制御信号ＳをＨ
レベルとし，第２制御信号／ＳをＬレベルとする。これ
によって，第１スイッチ部ＳＷ１はオン状態となり，第
２スイッチ部ＳＷ２はオフ状態となる。したがって，ビ
ット線ＢＬは，第１サブビット線ＳＢＬから電気的に切
り離され，プリチャージ回路１１１に電気的に接続され
る。
レベルとし，第２制御信号／ＳをＬレベルとする。これ
によって，第１スイッチ部ＳＷ１はオン状態となり，第
２スイッチ部ＳＷ２はオフ状態となる。したがって，ビ
ット線ＢＬは，第１サブビット線ＳＢＬから電気的に切
り離され，プリチャージ回路１１１に電気的に接続され
る。
【００８６】以上のようにして，メモリセル１０１に対
する一連のデータ書き込み動作が完了する。
する一連のデータ書き込み動作が完了する。
【００８７】ここで，図６に示した本発明の実施の形態
にかかる強誘電体メモリ１００の書き込み動作における
強誘電体キャパシタ１０５の状態遷移に注目する。
にかかる強誘電体メモリ１００の書き込み動作における
強誘電体キャパシタ１０５の状態遷移に注目する。
【００８８】まず，強誘電体キャパシタ１０５に対して
データ”０”を書き込む場合，その状態遷移は， ０→Ａ→Ｂ→Ｃ→Ｄ→Ｅ である。この状態遷移は，１回のデータ読み出し動作の
期間，強誘電体キャパシタ１０５に対して，正パルスお
よび負パルスがそれぞれ１回ずつ印加されたことにな
る。すなわち，状態０，Ａから状態Ｃまでの遷移は，負
パルスが印加されたことによるものであり，状態Ｃから
状態Ｅまでの遷移は，正パルスが印加されたことによる
ものである。
データ”０”を書き込む場合，その状態遷移は， ０→Ａ→Ｂ→Ｃ→Ｄ→Ｅ である。この状態遷移は，１回のデータ読み出し動作の
期間，強誘電体キャパシタ１０５に対して，正パルスお
よび負パルスがそれぞれ１回ずつ印加されたことにな
る。すなわち，状態０，Ａから状態Ｃまでの遷移は，負
パルスが印加されたことによるものであり，状態Ｃから
状態Ｅまでの遷移は，正パルスが印加されたことによる
ものである。
【００８９】対して，強誘電体キャパシタ１０５に対し
てデータ”１”を書き込む場合，その状態遷移は， ０→Ａ’→Ｂ’→Ｃ’→Ｄ’→Ｅ’ である。この状態遷移は，この状態遷移は，１回のデー
タ読み出し動作の期間，強誘電体キャパシタ１０５に対
して，正パルスおよび負パルスがそれぞれ１回ずつ印加
されたことになる。すなわち，状態０から状態Ｂ’まで
の遷移は，正パルスが印加されたことによるものであ
り，状態Ｂ’から状態Ｄ’，Ｅ’までの遷移は，負パル
スが印加されたことによるものである。
てデータ”１”を書き込む場合，その状態遷移は， ０→Ａ’→Ｂ’→Ｃ’→Ｄ’→Ｅ’ である。この状態遷移は，この状態遷移は，１回のデー
タ読み出し動作の期間，強誘電体キャパシタ１０５に対
して，正パルスおよび負パルスがそれぞれ１回ずつ印加
されたことになる。すなわち，状態０から状態Ｂ’まで
の遷移は，正パルスが印加されたことによるものであ
り，状態Ｂ’から状態Ｄ’，Ｅ’までの遷移は，負パル
スが印加されたことによるものである。
【００９０】このように，本発明の実施の形態にかかる
強誘電体メモリ１００によれば，所定のメモリセルへの
データ書き込み動作の際，このメモリセルに備えられた
強誘電体キャパシタに対して，正負パルスが１回ずつバ
ランスよく印加される。したがって，従来，書き込み動
作が繰り返されることによって発生していたインプリン
ト現象が完全に抑制される。
強誘電体メモリ１００によれば，所定のメモリセルへの
データ書き込み動作の際，このメモリセルに備えられた
強誘電体キャパシタに対して，正負パルスが１回ずつバ
ランスよく印加される。したがって，従来，書き込み動
作が繰り返されることによって発生していたインプリン
ト現象が完全に抑制される。
【００９１】次に，上述の反転動作ａ，ｂについて図７
を用いて説明する。なお，データ読み出し動作における
反転動作ａは，図３における時点ｔ５と時点ｔ６の間に
行われ，反転動作ｂは，図３における時点ｔ９と時点ｔ
１０の間に行われる。また，データ書き込み動作におけ
る反転動作ａは，図５における時点ｔ５と時点ｔ６の間
に行われ，反転動作ｂは，図５における時点ｔ９と時点
１０の間に行われる。
を用いて説明する。なお，データ読み出し動作における
反転動作ａは，図３における時点ｔ５と時点ｔ６の間に
行われ，反転動作ｂは，図３における時点ｔ９と時点ｔ
１０の間に行われる。また，データ書き込み動作におけ
る反転動作ａは，図５における時点ｔ５と時点ｔ６の間
に行われ，反転動作ｂは，図５における時点ｔ９と時点
１０の間に行われる。
【００９２】（反転動作ａ）まず，第２制御信号／Ｓを
Ｌレベルとする。また，第１切換制御信号ＳＡＳＷ１は
時点ｔｓ４までＬレベルであり，センスアンプ部１１３
に備えられた第３トランジスタ１２３および第４トラン
ジスタ１２４はオフ状態を維持する。
Ｌレベルとする。また，第１切換制御信号ＳＡＳＷ１は
時点ｔｓ４までＬレベルであり，センスアンプ部１１３
に備えられた第３トランジスタ１２３および第４トラン
ジスタ１２４はオフ状態を維持する。
【００９３】時点ｔｓ１において，第２切換制御信号Ｓ
ＡＳＷ２をＬレベルとする。これによって，第５トラン
ジスタ１２５および第６トランジスタ１２６がオフ状態
となる。したがって，第１サブビット線対ＳＢＬ，／Ｓ
ＢＬと第２サブビット線対ＳＳＢＬ，／ＳＳＢＬは電気
的に切断される。
ＡＳＷ２をＬレベルとする。これによって，第５トラン
ジスタ１２５および第６トランジスタ１２６がオフ状態
となる。したがって，第１サブビット線対ＳＢＬ，／Ｓ
ＢＬと第２サブビット線対ＳＳＢＬ，／ＳＳＢＬは電気
的に切断される。
【００９４】時点ｔｓ２において，センスアンプイネー
ブル信号ＳＡＥをＬレベルとし，ラッチ型センスアンプ
１２０をディスエーブル状態とする。また，時点ｔｓ２
から時点ｔｓ３まで，センスアンプ制御信号ＳＡＲをＨ
レベルとする。これによって，第１トランジスタ１２１
および第２トランジスタ１２２がオン状態となり，第１
サブビット線対ＳＢＬ，／ＳＢＬはＬレベルとなる。一
方，第２サブビット線対ＳＳＢＬ，／ＳＳＢＬには，そ
れ以前の電圧レベルが保持される。
ブル信号ＳＡＥをＬレベルとし，ラッチ型センスアンプ
１２０をディスエーブル状態とする。また，時点ｔｓ２
から時点ｔｓ３まで，センスアンプ制御信号ＳＡＲをＨ
レベルとする。これによって，第１トランジスタ１２１
および第２トランジスタ１２２がオン状態となり，第１
サブビット線対ＳＢＬ，／ＳＢＬはＬレベルとなる。一
方，第２サブビット線対ＳＳＢＬ，／ＳＳＢＬには，そ
れ以前の電圧レベルが保持される。
【００９５】時点ｔｓ４において，第１切換制御信号Ｓ
ＡＳＷ１をＨレベルとする。これによって，第３トラン
ジスタ１２３および第４トランジスタ１２４がオン状態
となる。そして，第１サブビット線ＳＢＬは，第２サブ
ビット線／ＳＳＢＬに電気的に接続され，第１サブビッ
ト線／ＳＢＬは，第２サブビット線ＳＳＢＬに電気的に
接続される。したがって，第２サブビット線ＳＳＢＬに
おける電圧（データ）は，第１サブビット線／ＳＢＬに
転送され，第２サブビット線／ＳＳＢＬにおける電圧
（データ）は，第１サブビット線ＳＢＬに転送される。
このとき，センスアンプイネーブル信号ＳＡＥをＨレベ
ルとし，ラッチ型センスアンプ１２０をイネーブル状態
とする。これによって，第１サブビット線対ＳＢＬ，／
ＳＢＬにはそれぞれ，反転動作ａの実行前と反対の電圧
（データ）がラッチされる。
ＡＳＷ１をＨレベルとする。これによって，第３トラン
ジスタ１２３および第４トランジスタ１２４がオン状態
となる。そして，第１サブビット線ＳＢＬは，第２サブ
ビット線／ＳＳＢＬに電気的に接続され，第１サブビッ
ト線／ＳＢＬは，第２サブビット線ＳＳＢＬに電気的に
接続される。したがって，第２サブビット線ＳＳＢＬに
おける電圧（データ）は，第１サブビット線／ＳＢＬに
転送され，第２サブビット線／ＳＳＢＬにおける電圧
（データ）は，第１サブビット線ＳＢＬに転送される。
このとき，センスアンプイネーブル信号ＳＡＥをＨレベ
ルとし，ラッチ型センスアンプ１２０をイネーブル状態
とする。これによって，第１サブビット線対ＳＢＬ，／
ＳＢＬにはそれぞれ，反転動作ａの実行前と反対の電圧
（データ）がラッチされる。
【００９６】（反転動作ｂ）まず，第２制御信号／Ｓを
Ｌレベルとする。また，第２切換制御信号ＳＡＳＷ２は
時点ｔｓ４までＬレベルであり，センスアンプ部１１３
に備えられた第５トランジスタ１２５および第６トラン
ジスタ１２６はオフ状態を維持する。
Ｌレベルとする。また，第２切換制御信号ＳＡＳＷ２は
時点ｔｓ４までＬレベルであり，センスアンプ部１１３
に備えられた第５トランジスタ１２５および第６トラン
ジスタ１２６はオフ状態を維持する。
【００９７】時点ｔｓ１において，第１切換制御信号Ｓ
ＡＳＷ１をＬレベルとする。これによって，第３トラン
ジスタ１２３および第４トランジスタ１２４がオフ状態
となる。したがって，第１サブビット線対ＳＢＬ，／Ｓ
ＢＬと第２サブビット線対ＳＳＢＬ，／ＳＳＢＬは電気
的に切断される。
ＡＳＷ１をＬレベルとする。これによって，第３トラン
ジスタ１２３および第４トランジスタ１２４がオフ状態
となる。したがって，第１サブビット線対ＳＢＬ，／Ｓ
ＢＬと第２サブビット線対ＳＳＢＬ，／ＳＳＢＬは電気
的に切断される。
【００９８】時点ｔｓ２において，センスアンプイネー
ブル信号ＳＡＥをＬレベルとし，ラッチ型センスアンプ
１２０をディスエーブル状態とする。また，時点ｔｓ２
から時点ｔｓ３まで，センスアンプ制御信号ＳＡＲをＨ
レベルとする。これによって，第１トランジスタ１２１
および第２トランジスタ１２２がオン状態となり，第１
サブビット線対ＳＢＬ，／ＳＢＬはＬレベルとなる。一
方，第２サブビット線対ＳＳＢＬ，／ＳＳＢＬには，そ
れ以前の電圧レベルが保持される。
ブル信号ＳＡＥをＬレベルとし，ラッチ型センスアンプ
１２０をディスエーブル状態とする。また，時点ｔｓ２
から時点ｔｓ３まで，センスアンプ制御信号ＳＡＲをＨ
レベルとする。これによって，第１トランジスタ１２１
および第２トランジスタ１２２がオン状態となり，第１
サブビット線対ＳＢＬ，／ＳＢＬはＬレベルとなる。一
方，第２サブビット線対ＳＳＢＬ，／ＳＳＢＬには，そ
れ以前の電圧レベルが保持される。
【００９９】時点ｔｓ４において，第２切換制御信号Ｓ
ＡＳＷ２をＨレベルとする。これによって，第５トラン
ジスタ１２５および第６トランジスタ１２６がオン状態
となる。そして，第１サブビット線ＳＢＬは，第２サブ
ビット線ＳＳＢＬに電気的に接続され，第１サブビット
線／ＳＢＬは，第２サブビット線／ＳＳＢＬに電気的に
接続される。したがって，第２サブビット線ＳＳＢＬに
おける電圧（データ）は，第１サブビット線ＳＢＬに転
送され，第２サブビット線／ＳＳＢＬにおける電圧（デ
ータ）は，第１サブビット線／ＳＢＬに転送される。こ
のとき，センスアンプイネーブル信号ＳＡＥをＨレベル
とし，ラッチ型センスアンプ１２０をイネーブル状態と
する。これによって，第１サブビット線対ＳＢＬ，／Ｓ
ＢＬにはそれぞれ，反転動作ｂの実行前と反対の電圧
（データ）がラッチされる。
ＡＳＷ２をＨレベルとする。これによって，第５トラン
ジスタ１２５および第６トランジスタ１２６がオン状態
となる。そして，第１サブビット線ＳＢＬは，第２サブ
ビット線ＳＳＢＬに電気的に接続され，第１サブビット
線／ＳＢＬは，第２サブビット線／ＳＳＢＬに電気的に
接続される。したがって，第２サブビット線ＳＳＢＬに
おける電圧（データ）は，第１サブビット線ＳＢＬに転
送され，第２サブビット線／ＳＳＢＬにおける電圧（デ
ータ）は，第１サブビット線／ＳＢＬに転送される。こ
のとき，センスアンプイネーブル信号ＳＡＥをＨレベル
とし，ラッチ型センスアンプ１２０をイネーブル状態と
する。これによって，第１サブビット線対ＳＢＬ，／Ｓ
ＢＬにはそれぞれ，反転動作ｂの実行前と反対の電圧
（データ）がラッチされる。
【０１００】以上，メモリセル１０１からのデータ読み
出し動作およびメモリセル１０１へのデータ書き込み動
作に分けて説明したが，本発明の実施の形態にかかる強
誘電体メモリ１００によれば，データ読み出し動作およ
びデータ書き込み動作いずれであってもインプリント現
象の発生が防止される。したがって，データの書き込み
／読み出しを繰り返しても安定してデータを格納し読み
出すことが可能な強誘電体メモリ装置，特に１Ｔ１Ｃタ
イプの強誘電体メモリ装置が実現可能となる。
出し動作およびメモリセル１０１へのデータ書き込み動
作に分けて説明したが，本発明の実施の形態にかかる強
誘電体メモリ１００によれば，データ読み出し動作およ
びデータ書き込み動作いずれであってもインプリント現
象の発生が防止される。したがって，データの書き込み
／読み出しを繰り返しても安定してデータを格納し読み
出すことが可能な強誘電体メモリ装置，特に１Ｔ１Ｃタ
イプの強誘電体メモリ装置が実現可能となる。
【０１０１】なお，添付図面を参照しながら本発明の好
適な実施の形態について説明したが，本発明はかかる実
施の形態に限定されない。当業者であれば，特許請求の
範囲に記載された技術的思想の範疇内において各種の変
更例または修正例に想到し得ることは明らかであり，そ
れらについても当然に本発明の技術的範囲に属するもの
と了解される。
適な実施の形態について説明したが，本発明はかかる実
施の形態に限定されない。当業者であれば，特許請求の
範囲に記載された技術的思想の範疇内において各種の変
更例または修正例に想到し得ることは明らかであり，そ
れらについても当然に本発明の技術的範囲に属するもの
と了解される。
【０１０２】例えば，本発明の実施の形態では，１Ｔ１
Ｃタイプの強誘電体メモリ１００を用いて説明したが，
本発明はこれに限定されるものではなく，図８に示すよ
うに２Ｔ２Ｃタイプの強誘電体メモリについても適用可
能である。その場合，ダミーセル１０１’が接続される
ビット線／ＢＬには，図１に示した第１スイッチ部ＳＷ
１と略同一の構成を有する第１スイッチ部ＳＷ１’を介
してプリチャージ回路１１１から出力されるプリチャー
ジ電圧ｐｒｅｃｈが印加される。
Ｃタイプの強誘電体メモリ１００を用いて説明したが，
本発明はこれに限定されるものではなく，図８に示すよ
うに２Ｔ２Ｃタイプの強誘電体メモリについても適用可
能である。その場合，ダミーセル１０１’が接続される
ビット線／ＢＬには，図１に示した第１スイッチ部ＳＷ
１と略同一の構成を有する第１スイッチ部ＳＷ１’を介
してプリチャージ回路１１１から出力されるプリチャー
ジ電圧ｐｒｅｃｈが印加される。
【０１０３】
【発明の効果】以上説明したように，本発明によれば，
インプリントによる強誘電体キャパシタの特性劣化が防
止される。したがって，回路規模の増大を最小限に抑え
つつ，データの誤書き込みおよび誤読み出しのない安定
した動作が実現する。
インプリントによる強誘電体キャパシタの特性劣化が防
止される。したがって，回路規模の増大を最小限に抑え
つつ，データの誤書き込みおよび誤読み出しのない安定
した動作が実現する。
【図１】本発明の実施の形態にかかる強誘電体メモリの
構成を示す回路図である。
構成を示す回路図である。
【図２】図１の強誘電体メモリに備えられたセンスアン
プ部の構成を示す回路図である。
プ部の構成を示す回路図である。
【図３】図１の強誘電体メモリのデータ読み出し動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】図１の強誘電体メモリのデータ読み出し動作に
おける強誘電体キャパシタのヒステリシス特性図であ
る。
おける強誘電体キャパシタのヒステリシス特性図であ
る。
【図５】図１の強誘電体メモリのデータ書き込み動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図６】図１の強誘電体メモリのデータ書き込み動作に
おける強誘電体キャパシタのヒステリシス特性図であ
る。
おける強誘電体キャパシタのヒステリシス特性図であ
る。
【図７】図１の強誘電体メモリのデータ読み出し動作お
よびデータ書き込み動作におけるサブビット線対の電圧
反転動作を示すタイミングチャートである。
よびデータ書き込み動作におけるサブビット線対の電圧
反転動作を示すタイミングチャートである。
【図８】本発明の実施の形態にかかる他の強誘電体メモ
リの構成を示す回路図である。
リの構成を示す回路図である。
【図９】一般的な強誘電体メモリの構成を示す回路図で
ある。
ある。
【図１０】従来の強誘電体メモリのデータ読み出し動作
における強誘電体キャパシタのヒステリシス特性図であ
る。
における強誘電体キャパシタのヒステリシス特性図であ
る。
１：メモリセル ３：トランジスタ ５：強誘電体キャパシタ ７：センスアンプ １００：強誘電体メモリ １０１：メモリセル １０３：トランジスタ １０５：強誘電体キャパシタ １１１：プリチャージ回路 １１３：センスアンプ部 １１５：リファレンス電圧発生回路 １２０：ラッチ型センスアンプ ＢＬ：ビット線 ＤＬ：データ線 ＰＬ：プレート線 Ｓ：第１制御信号 ＳＡＥ：センスアンプイネーブル信号 ＳＡＲ：センスアンプ制御信号 ＳＡＳＷ１：第１切換制御信号 ＳＡＳＷ２：第２切換制御信号 ＳＢＬ：第１サブビット線 ＳＳ：第３制御信号 ＳＳＢＬ：第２サブビット線 ＳＷ１：第１スイッチ部 ＳＷ２：第２スイッチ部 ＳＷ３：第３スイッチ部 Ｖｒｅｆ：リファレンス電圧 ＷＬ：ワード線 ／Ｓ：第２制御信号
Claims (8)
- 【請求項１】 強誘電体キャパシタの分極によってデー
タを記憶する複数のメモリセルと，前記各メモリセルが
接続されたビット線と，前記ビット線の一端に第１スイ
ッチ部を介して接続され，プリチャージ電圧を前記ビッ
ト線に供給するプリチャージ回路と，前記ビット線の他
端に第２スイッチ部を介して接続された第１サブビット
線と，前記各メモリセルに書き込まれるデータおよび前
記各メモリセルから読み出されたデータが伝送されるデ
ータ線と，前記データ線に第３スイッチ部を介して接続
された第２サブビット線と，前記第１サブビット線およ
び前記第２サブビット線が接続されたセンスアンプ部
と，を有する強誘電体メモリ装置であって，前記センス
アンプ部は，前記第１サブビット線の電圧を検出し検出
結果に応じて前記第１サブビット線の電圧を所定レベル
にラッチするラッチ型センスアンプと，前記第１サブビ
ット線を接地することが可能な接地手段と，前記第１サ
ブビット線に対して，前記第２サブビット線の電圧論理
レベルを転送することが可能な第１転送手段と，前記第
１サブビット線に対して，前記第２サブビット線の電圧
論理レベルと逆の電圧論理レベルを転送することが可能
な第２転送手段と，を備えたことを特徴とする，強誘電
体メモリ装置。 - 【請求項２】 前記センスアンプ部は，前記第２サブビ
ット線と相補の関係にある補第２サブビット線を有し，
前記第２転送手段は，前記補第２サブビット線の電圧論
理レベルを前記第１サブビット線に対して転送するよう
に構成されていることを特徴とする，請求項１に記載の
強誘電体メモリ装置。 - 【請求項３】 前記プリチャージ回路は，プリチャージ
電圧として論理的高レベルの電圧または論理的低レベル
の電圧のいずれか一方を選択的に出力することが可能で
あることを特徴とする，請求項１または２に記載の強誘
電体メモリ装置。 - 【請求項４】 前記第２サブビット線には，キャパシタ
が接続されていることを特徴とする，請求項１，２，ま
たは３に記載の強誘電体メモリ装置。 - 【請求項５】 強誘電体キャパシタの分極によってデー
タを記憶する複数のメモリセルを備えた強誘電体メモリ
の動作方法において，前記各メモリセルに対する一のデ
ータの書き込み動作期間に，前記各メモリセルに備えら
れた強誘電体キャパシタの一方の端子に対して，他方の
端子の電位よりも高い電位を印加する第１工程と，前記
強誘電体キャパシタの一方の端子に対して，他方の端子
の電位よりも低い電位を印加する第２工程と，をそれぞ
れ同数回実行することを特徴とする，強誘電体メモリの
動作方法。 - 【請求項６】 前記第１工程に要する時間と前記第２工
程に要する時間は，略同一であることを特徴とする，請
求項５に記載の強誘電体メモリの動作方法。 - 【請求項７】 強誘電体キャパシタの分極によってデー
タを記憶する複数のメモリセルを備えた強誘電体メモリ
の動作方法において，前記各メモリセルに格納されてい
る一のデータの読み出し動作期間に，前記各メモリセル
に備えられた強誘電体キャパシタの一方の端子に対し
て，他方の端子の電位よりも高い電位を印加する第３工
程と，前記強誘電体キャパシタの一方の端子に対して，
他方の端子の電位よりも低い電位を印加する第４工程
と，をそれぞれ同数回実行することを特徴とする，強誘
電体メモリの動作方法。 - 【請求項８】 前記第３工程に要する時間と前記第４工
程に要する時間は，略同一であることを特徴とする，請
求項７に記載の強誘電体メモリの動作方法。
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