JP2003132672A - 強誘電体メモリ装置およびその動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 参照セルを用いない１Ｔ１Ｃタイプの強誘電
体メモリ装置。 【解決手段】 強誘電体キャパシタ１４および選択トラ
ンジスタ１６を有する少なくとも１つのメモリセル１２
と、それぞれのメモリセルに接続されたワード線ＷＬ、
ビット線ＢＬおよびプレート線ＰＬと、０電圧、参照電
位を発生させるための第１電圧、およびこの第１電圧よ
り高い第２電圧のうちの各電圧をプレート線に選択的に
印加するためのプレート線ドライバ１８と、センスアン
プ２０と、０電圧および第１電圧のうちのいずれかの電
圧を選択的にビット線に印加するための第１プリチャー
ジ回路２２と、センスアンプに参照電位を発生させるた
めに第１電圧を発生する第２プリチャージ回路２４とを
具えており、メモリセルのデータを読み出すときに、プ
レート線に第１電圧、第２電圧、基準電圧および第１電
圧がこの順に印加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体メモリ
装置、特に強誘電体薄膜を用いた不揮発性メモリの回路
構成に関する。また、強誘電体メモリ装置の動作方法、
特に強誘電体メモリ装置からのデータ読み出し方法に関
する。

【０００２】

【従来の技術】従来、強誘電体メモリ装置は、２つのト
ランジスタと２つのキャパシタとを具えて１つのビット
を構成する２Ｔ２Ｃタイプと、１つのトランジスタと１
つのキャパシタとを具えて１つのビットを構成する１Ｔ
１Ｃタイプが知られている。

【０００３】一方、１Ｔ１Ｃタイプの強誘電体メモリ装
置の構造は、１つのビットを構成するメモリセルは１つ
で済むためにメモリの高密度化を図るには適した構造で
ある。

【０００４】この１Ｔ１Ｃタイプの装置は、通常、ビッ
ト線電位と比較するための参照電位を発生させる参照電
位発生用セル（参照セルと称する。）を用いて読み出し
動作を行う構成となっている。この参照セルを、強誘電
体キャパシタを用いて形成すると、読み出し回数の多さ
に起因して、参照セル中の強誘電体キャパシタの劣化が
他のメモリセル中のキャパシタよりも早く、装置の寿命
が、大幅に短くなってしまう。

【０００５】このため、参照セルを使用しないで読み出
し動作を行うことができる１Ｔ１Ｃタイプの強誘電体メ
モリ装置が、例えば文献１（文献１：特開平１１−２６
００６６号公報）に提案されている。

【０００６】

【発明が解決しようとする課題】文献１に開示された強
誘電体メモリ装置によれば、参照セルを用いず、書き込
みが行われていないビット線を基準に用いて検知（比
較）を行うように構成されている。そして、データの読
み出し動作は、駆動線に２つの反対極性のパルスを印加
する。第１のパルスは、選択されたビット線にデータ依
存信号を与える。第２のパルスは、ビット線のレベル
を、選択されないビット線のＤＣバイアス電圧が最適の
基準を与えるようなレベルに復帰させる。

【０００７】この発明の目的は、参照セルを用いない１
Ｔ１Ｃタイプの強誘電体メモリ装置であるが、文献１の
強誘電体メモリ装置よりも、低消費電力化が図れる強誘
電体メモリ装置およびその動作方法を提供することにあ
る。

【０００８】

【課題を解決するための手段】このため、この発明の強
誘電体メモリ装置は、強誘電体キャパシタおよび選択ト
ランジスタを有する少なくとも１つのメモリセルと、そ
れぞれのメモリセルに接続されたワード線、ビット線お
よびプレート線と、プレート線ドライバと、センスアン
プと、第１プリチャージ回路と、第２プリチャージ回路
とを具えている。

【０００９】選択トランジスタの制御電極は、ワード線
に接続されていて、選択トランジスタの主電流路の一端
は強誘電体キャパシタの一方の電極に接続され、主電流
路の他端はビット線に接続されている。また、強誘電体
キャパシタの他方の電極は、プレート線に接続されてい
る。プレート線は、プレート線ドライバに接続されてい
る。また、第１プリチャージ回路は、ビット線にスイッ
チを介して接続されており、このビット線はセンスアン
プの一方の端子に接続されている。そして、センスアン
プの他方の端子に第２プリチャージ回路の出力端子が接
続されている。

【００１０】上述のプレート線ドライバはプレート線に
電位を発生させるための電圧発生回路であり、接地電位
を発生させるための基準電圧、参照電位を発生させるた
めの第１電圧、およびこの第１電圧より高い第２電圧の
うちの各電圧を選択的にプレート線に印加することがで
きる。

【００１１】また、第１プリチャージ回路は、ビット線
に電位を発生させるための電圧発生回路であり、基準電
圧および上述の第１電圧のうちのいずれかの電圧を選択
的にビット線に印加することができる。

【００１２】また、第２プリチャージ回路は、センスア
ンプに参照電位を発生させるための第１電圧を発生させ
る電圧発生回路である。このセンスアンプは、ビット線
にも接続している。よって、このセンスアンプでは、メ
モリセルに書き込まれたデータを反映する、ビット線に
発生させた電位と、第２プリチャージ回路から発生した
参照電位とが比較される。

【００１３】このような強誘電体メモリ装置は、１Ｔ１
Ｃタイプであるため、メモリの高密度化が図れる。ま
た、ビット線電位と比較するための参照電位を発生させ
るのに、キャパシタを具えた参照セルは使用しない。そ
のかわりに、センスアンプに、参照電位を発生させるプ
リチャージ回路が直接接続されている。したがって、こ
のプリチャージ回路はビット線とは独立させて設計する
ことができるので、参照電位はビット線の容量に依存し
ない。したがって、従来よりも参照電位の発生に寄与す
る容量を小さくすることができるので、この装置の動作
の低消費電力化が図れる。

【００１４】また、上述したような強誘電体メモリ装置
からメモリセルに書き込まれたデータを読み出す動作
は、以下の〜の工程を含んで行われる。

【００１５】プレート線およびビット線に、それぞれ
第１電圧を印加しておく。

【００１６】スイッチをオフにして、第１プリチャー
ジ回路とビット線とを絶縁させることによりビット線を
電気的に浮遊させる。

【００１７】ワード線を能動にして選択トランジスタ
を導通状態にする。

【００１８】プレート線に、第２電圧、基準電圧およ
び第１電圧を、この順に印加する。

【００１９】センスアンプを活性化し、同時に、プレ
ート線ドライバからプレート線に第２電圧を印加する プレート線に、基準電圧を印加する。

【００２０】ワード線を非能動にする。

【００２１】センスアンプを不活性化し、同時にスイ
ッチをオンにする。

【００２２】まず、上記工程を経ることによって、ビ
ット線は第１電圧を印加したときの電位（第１の電位と
称する。）で浮遊する。また、同じ時点でプレート線も
第１の電位となっている。次に、工程で、ワード線を
能動にすることによって、選択トランジスタが導通状態
となる。その後、工程において、プレート線に第１電
圧よりも高い第２電圧を印加した後、基準電圧を印加す
る。その後、再び第１電圧を印加する。この動作によ
り、強誘電体キャパシタは部分分極する。強誘電体キャ
パシタに書き込まれたデータ、すなわち強誘電体の読み
出し動作前の分極方向に応じて、第２電圧を印加したと
きおよび基準電圧を印加したときの分極量が異なる。し
たがって、基準電圧を印加した後に第１電圧を印加する
と、ビット線に誘起される電位は、第１の電位よりも高
い電位あるいは低い電位のいずれかの電位となる。その
後、センスアンプを活性化して、ビット線の電位と、第
２プリチャージ回路から第１電圧が印加されて得られる
第１の電位とが比較される。センスアンプの活性化と同
時にプレート線に第２電圧を印加することによって、ビ
ット線の電位が第１の電位よりも高い電位である場合
は、ビット線の電位は高電位にラッチされる。一方、ビ
ット線の電位が第１の電位よりも低い電位である場合に
は、ビット線の電位は低電位（０Ｖ）にラッチされる。
その後、工程でプレート線に基準電圧を印加すること
によって、強誘電体キャパシタには、読み出し動作によ
って破壊されたデータが再書き込みされる。そして、
工程でワード線を非能動にし、工程でセンスアンプを
不活性にし、さらにスイッチをオンにすることによっ
て、一連の読み出し動作が終了する。

【００２３】したがって、この発明の強誘電体メモリ装
置の動作方法によれば、データが書き込まれたメモリセ
ルからそのデータを読み出すときに、プレート線の電位
を予め参照電位にしておいた後、このプレート線の電位
を参照電位より高い電位にし、次に接地電位にして、最
後に再び参照電位に戻すことによって、強誘電体キャパ
シタを部分分極させる。この部分分極によって、ビット
線には、書き込まれたデータに応じて、参照電位よりも
高い電位かあるいは低い電位が現れる。よって、センス
アンプでは、キャパシタを使わない参照電位発生回路
（第２プリチャージ回路）から発生させた参照電位と、
ビット線に現れた電位とを比較することによって読み出
し動作を行うことができる。

【００２４】

【発明の実施の形態】以下、図を参照してこの発明の実
施の形態につき説明する。なお、各図は発明を理解でき
る程度に各構成成分の形状、大きさおよび配置関係を概
略的に示してあるに過ぎず、したがってこの発明を図示
例に限定するものではない。

【００２５】＜第１の実施の形態＞図１〜図４を参照し
て、第１の実施の形態の強誘電体メモリ装置の構造およ
びデータ読み出し方法について説明する。図１は、この
実施の形態の強誘電体メモリ装置の構成を示す概略的な
回路図である。また、図２は、図１のプレート線ドライ
バ、第１プリチャージ回路および第２プリチャージ回路
の一構成例を示す回路図である。

【００２６】図１に示す構成例によれば、１つのメモリ
セル１２は、１つの強誘電体キャパシタ１４と、この強
誘電体キャパシタ１４の一方の電極１４ａに主電流路の
一端１６ａが接続された選択トランジスタ１６とを具え
ている。この選択トランジスタ１６を電界効果トランジ
スタ（ＦＥＴ）とするとき、その主電流路の一端１６ａ
は、第１主電極、例えばドレイン電極である。

【００２７】そして、この強誘電体メモリ装置（装置）
１０は、少なくとも１つのメモリセル１２と、ワード線
ＷＬと、ビット線ＢＬと、プレート線ＰＬと、プレート
線ドライバ１８と、センスアンプ２０と、第１プリチャ
ージ回路２２と、第２プリチャージ回路２４とを具えて
いる。

【００２８】また、これらの接続関係については、以下
の通りである。

【００２９】メモリセル１２中の選択トランジスタ１６
の制御電極（ゲート）１６ｃは、ワード線ＷＬに接続さ
れていて、主電流路の他端１６ｂはビット線ＢＬに接続
されている。この主電流路の他端１６ｂは、第２主電
極、例えばソース電極である。また、強誘電体キャパシ
タ１４の他方の電極１４ｂは、プレート線ＰＬに接続さ
れている。このプレート線ＰＬの一端は、プレート線ド
ライバ１８の出力端子に接続されている。また、第１プ
リチャージ回路２２の出力端子は、ビット線ＢＬに接続
されている。さらに詳細には、この出力端子はトランジ
スタ１６の第２主電極１６ｂにスイッチ２６を介して接
続されている。

【００３０】スイッチ２６は、インバータ２７とＣＭＯ
Ｓトランスファゲート２８とで構成されている。このス
イッチ２６の入力端２６ａが、トランスファゲート２８
のＰＭＯＳトランジスタのゲート電極２８ａと、インバ
ータ２７の入力２７ａとに接続されている。また、イン
バータ２７の出力２７ｂが、トランスファゲート２８の
ＮＭＯＳトランジスタのゲート電極２８ｂに接続されて
いる。スイッチ２６の入力端２６ａは、この入力端２６
ａに入力するハイレベルまたはローレベルの信号のタイ
ミングを制御する図示しない制御回路に接続されてい
る。

【００３１】また、ビット線ＢＬは、センスアンプ２０
の一方の端子２０ａに接続され、センスアンプ２０の他
方の端子２０ｂには、参照電位線ＲＬで第２プリチャー
ジ回路２４の出力端子が接続されている。

【００３２】ここで、プレート線ドライバ１８は、プレ
ート線ＰＬに所望の電位を発生すなわち確立させる電圧
発生回路である。この装置では、このドライバ１８を、
プレート線ＰＬを接地電位にする基準電圧、参照電位に
する第１電圧、およびこの第１電圧よりも高い第２電圧
を選択的に発生させる回路とする。

【００３３】また、第１プリチャージ回路２２は、ビッ
ト線ＢＬに電位を発生すなわち確立させる電圧発生回路
である。この装置では、この第１プリチャージ回路２２
を、これら基準電圧および第１電圧を選択的に発生させ
る回路とする。

【００３４】また、第２プリチャージ回路２４は、読み
出し動作時にセンスアンプ２０につながる参照電位線Ｒ
Ｌを参照電位にするための電圧発生回路である。この装
置では、この第２プリチャージ回路２４を、第１電圧を
発生させる回路とする。

【００３５】なお、これらプレート線ドライバ１８、第
１プリチャージ回路２２および第２プリチャージ回路２
４は、例えば、図２に示すような、同じ構成の回路とし
てもよい。

【００３６】センスアンプ２０を活性化させると、この
センスアンプ２０の一方の端子２０ａにメモリセル１２
に書き込まれたデータ、すなわち、強誘電体キャパシタ
１４の分極状態に応じてビット線ＢＬに確立された電位
が与えられる。また、他方の端子２０ｂには、第２プリ
チャージ回路２４から参照電位線ＲＬに確立させた参照
電位が与えられる。よって、このセンスアンプ２０で
は、一方の端子２０ａの電位および他方の端子２０ｂの
参照電位のいずれの電位が高いか、もしくは低いかを検
出する動作が行われる。

【００３７】参照電位を確立させるための第１電圧は、
基準電圧よりも高く電源電圧よりも低い電圧とする。プ
レート線ＰＬに印加する電圧は、基準電圧、第１電圧お
よび第２電圧である。第２電圧は第１電圧よりも高い電
圧である。よって、プレート線ドライバ１８の回路構成
を簡単にするために、第２電圧は、少なくとも電源電圧
以下の電圧とした方がよい。さらに、第２電圧を電源電
圧とすれば、プレート線ドライバ１８の回路構成はさら
に簡単になる。

【００３８】よって、この実施の形態では、第２電圧を
電源電圧（Ｖｃｃ）とし、第１電圧を電源電圧の半分の
電圧（１／２Ｖｃｃ）とし、基準電圧を０Ｖとする。

【００３９】これにより、図２（Ａ）に示す構成例にお
いて、プレート線ドライバ１８、第１プリチャージ回路
２２および第２プリチャージ回路２４は、０Ｖ、１／２
ＶｃｃおよびＶｃｃのうちのいずれかの電圧を選択的に
発生させることができる。

【００４０】図２（Ａ）の回路は、電源Ｖｃｃから接地
電位点まで接続されている配線２９と、この配線２９に
直列に接続された第１スイッチ（ＲＳＷ１）および第２
スイッチ（ＲＳＷ２）と、この配線２９の第１スイッチ
（ＲＳＷ１）と第２スイッチ（ＲＳＷ２）との間に設け
られた出力とで構成されている。第１スイッチ（ＲＳＷ
１）および第２スイッチ（ＲＳＷ２）は、いずれも同様
の構成のスイッチ回路である。このスイッチ回路は、イ
ンバータ（ＩＶ１，ＩＶ２）とＣＭＯＳトランスファゲ
ート（ＴＧ１，ＴＧ２）とで構成されている。そして、
スイッチ（ＲＳＷ１，ＲＳＷ２）の入力端Ｉｎ１および
Ｉｎ２側は、それぞれトランスファゲート（ＴＧ１，Ｔ
Ｇ２）のＮＭＯＳトランジスタのゲート電極（３１ａ，
３３ａ）と、インバータ（ＩＶ１，ＩＶ２）の入力側
（３５ａ，３７ａ）とに接続されている。また、インバ
ータ（ＩＶ１，ＩＶ２）の出力側（３５ｂ，３７ｂ）
は、トランスファゲート（ＴＧ１，ＴＧ２）のＰＭＯＳ
トランジスタのゲート電極（３１ｂ，３３ｂ）に接続さ
れている。

【００４１】このような回路において、第１スイッチ
（ＲＳＷ１）の入力端Ｉｎ１にハイレベルの信号を入力
し、かつ第２スイッチ（ＲＳＷ２）の入力端Ｉｎ２にロ
ーレベルの信号を入力すると、第１スイッチ（ＲＳＷ
１）はオンとなり、第２スイッチ（ＲＳＷ２）はオフと
なるので、この回路からの出力電圧Ｖ_outは０Ｖとな
る。また、第１スイッチ（ＲＳＷ１）の入力端Ｉｎ１に
ローレベルの信号を入力し、かつ第２スイッチ（ＲＳＷ
２）の入力端Ｉｎ２にハイレベルの信号を入力すると、
第１スイッチ（ＲＳＷ１）がオフとなり第２スイッチ
（ＲＳＷ２）がオンとなるので、回路からの出力電圧Ｖ
_outはＶｃｃとなる。また、第１スイッチ（ＲＳＷ１）
および第２スイッチ（ＲＳＷ２）のいずれの入力端にも
ハイレベルの信号を入力することによって、第１スイッ
チ（ＲＳＷ１）および第２スイッチ（ＲＳＷ２）はいず
れもオンとなる。よって、回路からの出力電圧Ｖ_outを
１／２Ｖｃｃにすることができる。これにより、第１ス
イッチ（ＲＳＷ１）および第２スイッチ（ＲＳＷ２）を
制御することによって、プレート線ドライバ１８から０
Ｖ、１／２ＶｃｃおよびＶｃｃのうちのいずれかの電圧
を選択的に発生させることができる。この回路は、第１
プリチャージ回路２２および第２プリチャージ回路２４
としても用いることができる。

【００４２】また、図２（Ａ）の回路を、第２プリチャ
ージ回路２４として使用する場合には、図２（Ｂ）に示
すように、第１スイッチ（ＲＳＷ１）および第２スイッ
チ（ＲＳＷ２）の入力端Ｉｎ１およびＩｎ２同士を短絡
した回路を用いることもできる。この短絡部分３９にハ
イレベルの信号を入力することによって、１／２Ｖｃｃ
の電圧を出力させることができる。

【００４３】次に、この装置１０のメモリセル１２に書
き込まれたデータの読み出し機構について、図３および
図４を参照して説明する。図３は、強誘電体キャパシタ
の分極状態を説明するための特性図であり、横軸に電位
（Ｖ）をとり縦軸に電荷量をとって示してある。図４
は、この実施の形態の強誘電体メモリ装置の読み出し動
作の説明に供するタイミングチャートであり、プレート
線ＰＬ、ワード線ＷＬ、ビット線ＢＬおよび参照電位線
ＲＬの各々の電位変化を時間軸上に示している。また、
スイッチをオンまたはオフにするタイミングおよびセン
スアンプを活性または不活性にするタイミングも、上記
時間軸に合わせて示してある。

【００４４】まず、時刻ｔ＝０ではプレート線ＰＬ、ビ
ット線ＢＬおよびワード線ＷＬの電位を同一電位にして
おく。同一電位として、ここでは接地電位（０Ｖ）とす
る。このとき、強誘電体キャパシタの分極状態は、書き
込まれたデータに応じて、図３の点Ａ１または点Ｂ１の
電荷量の状態となっている。

【００４５】次に、時刻ｔ＝１では、プレート線ＰＬお
よびビット線ＢＬに第１電圧（１／２Ｖｃｃ）を印加し
て、これらの線ＰＬおよびＢＬの電位を第１電位（１／
２Ｖｃｃ）にする。この実施の形態では、プレート線ド
ライバ１８からプレート線ＰＬに第１電圧を印加し、第
１プリチャージ回路２２からビット線ＢＬに第１電圧を
印加する。

【００４６】続いて、時刻ｔ＝２で、ビット線ＢＬを電
気的に浮遊（フローティング）にさせる。ここでは、ス
イッチ２６をオフにすることによって、ビット線ＢＬと
第１プリチャージ回路２２との電気的接続を切断する。
スイッチ２６は、スイッチの入力端にハイレベルの信号
を入力することによって、オフとなる。

【００４７】次に、時刻ｔ＝３で、ワード線ＷＬを能動
にして、選択トランジスタ１６をオンすなわち導通状態
にする。このとき、選択トランジスタ１６のソース１６
ｂ側に接続されているビット線ＢＬの電位と、選択トラ
ンジスタ１６のドレイン１６ａ側に強誘電体キャパシタ
１４を介して接続されているプレート線ＰＬの電位と
は、同じ電位（１／２Ｖｃｃ）であるため、強誘電体キ
ャパシタ１４からビット線ＢＬへの電荷の移動はない。

【００４８】次に、時刻ｔ＝４で、プレート線ＰＬに第
２電圧を印加する。ここでは、プレート線ドライバ１８
からプレート線ＰＬに第２電圧として電源電圧（Ｖｃ
ｃ）を印加する。これにより、強誘電体キャパシタ１４
の電荷量の状態は図３に示すように変化する。

【００４９】すなわち、強誘電体キャパシタが点Ａ１の
状態にあった場合に、プレート線ＰＬが電源電位（Ｖｃ
ｃ）となると、強誘電体キャパシタ１４の電荷量の状態
は点Ａ２に変化する。また、強誘電体キャパシタ１４が
点Ｂ１の状態にあった場合には、点Ｂ１から点Ｂ２に変
化する。よって、強誘電体キャパシタ１４の分極方向に
よって電荷の変化量は異なってる。なお、図３におい
て、プレート線電位を示す縦線と、点Ａ１および点Ｂ１
での電荷量を示す横線との交点から各点に向かう一点鎖
線は、ビット線容量を表している。

【００５０】時刻ｔ＝４において、強誘電体キャパシタ
１４の電荷量は、点Ａ１から点Ａ２に、または点Ｂ１か
ら点Ｂ２に、変化している。点Ａ１から点Ａ２への電荷
量の変化は、点Ｂ１から点Ｂ２への電荷量の変化よりも
小さい。したがって、ビット線に移動する電荷の量も点
Ｂ１から点Ｂ２への変化の場合の方が多い。よって、ビ
ット線電位は、点Ｂ１から点Ｂ２へ変化したときの方が
高くなる。図４において、時刻ｔ＝４では、図３の点Ａ
１から点Ａ２への変化に伴うビット線電位の変化を実線
で示し、点Ｂ１から点Ｂへの変化に伴うビット線電位の
変化を点線で示している。

【００５１】次に、時刻ｔ＝５で、プレート線ＰＬを接
地電位（０Ｖ）にする。このため、プレート線ドライバ
１８から０Ｖをプレート線ＰＬに印加する。これによ
り、強誘電体キャパシタ１４は、時刻ｔ＝４で点Ａ２の
状態にある場合には、点Ａ２から点Ａ３の状態に変化す
る。また、強誘電体キャパシタ１４が時刻ｔ＝４で、点
Ｂ２の状態にある場合には、点Ｂ２から点Ｂ３の状態に
変化する（図３）。これに応じて、ビット線電位はいず
れの場合も低下する（図４）。

【００５２】次に、時刻ｔ＝６で、プレート線ＰＬを再
び第１電位（１／２Ｖｃｃ）にする。このため、プレー
ト線ドライバからプレート線に第１電圧（１／２Ｖｃ
ｃ）を印加する。これにより、強誘電体キャパシタは、
点Ａ３の状態から点Ａ４の状態に変化する。あるいは、
点Ｂ３の状態から点Ｂ４の状態に変化する（図３）。こ
れに応じて、ビット線ＢＬに現れる電位は、もともとの
強誘電体キャパシタ１４の電荷量によって１／２Ｖｃｃ
よりも高くなるか、あるいは１／２Ｖｃｃよりも低くな
るかのいずれかの電位となる。

【００５３】この結果、プレート線ＰＬに第１電圧、第
２電圧、０電圧および第１電圧を、この順に印加するこ
とによって、強誘電体キャパシタ１４を部分分極させる
ことができる。

【００５４】図３において、読み出し動作前に、強誘電
体キャパシタ１４の電荷量が点Ａ１の状態である場合
は、プレート線ＰＬに電源電圧（Ｖｃｃ）、次に０Ｖ、
次に第１電圧（１／２Ｖｃｃ）をこの順に印加すること
によって、強誘電体キャパシタ１４の電荷量は、Ａ１→
Ａ２→Ａ３→Ａ４のように変化する。この結果、時間ｔ
＝６で、強誘電体キャパシタ１４の電荷量は、点Ａ１よ
りもΔＱだけ少ない電荷量となる。したがって、時刻ｔ
６でビット線ＢＬに現れる電位は、１／２Ｖｃｃ−ΔＱ
／Ｃｂ（Ｃｂ：ビット線容量）となる。よって、この電
位は、第１電位（１／２Ｖｃｃ）よりも低い電位となる
（図４）。

【００５５】また、読み出し動作前に、強誘電体キャパ
シタ１４の電荷量が点Ｂ１の状態である場合は、プレー
ト線ＰＬにＶｃｃ→０Ｖ→１／２Ｖｃｃという順に電圧
を印加することによって、強誘電体キャパシタ１４の電
荷量は、点Ｂ１→Ｂ２→Ｂ３→Ｂ４のように変化する。
この結果、時間ｔ＝６では、強誘電体キャパシタ１４の
電荷量は、点Ｂ１よりもΔｑだけ多い電荷量となる。し
たがって、時刻ｔ＝６でビット線ＢＬに現れる電位は１
／２Ｖｃｃ＋Δｑ／Ｃｂとなる。よって、この電位は、
第１電位（１／２Ｖｃｃ）よりも高い電位となる（図４
参照。）。

【００５６】その後、時刻ｔ＝７で、プレート線ＰＬに
第２電圧（Ｖｃｃ）を印加する。これと同時に、センス
アンプ２０を活性化し、さらに第２プリチャージ回路２
４から参照電位線ＲＬに第１電位（１／２Ｖｃｃ）を発
生させて、センスアンプ２０に提供する。これにより、
ビット線ＢＬの電位と第２プリチャージ回路２４からの
第１電位とがセンスアンプ２０で比較される。センスア
ンプ２０の活性化は、センスアンプ活性化信号をセンス
アンプに供給することによって行われる。この信号の発
生のタイミングを制御する制御回路は、図示していない
がセンスアンプ２０に接続されている。

【００５７】ビット線ＢＬの電位は、メモリセル１２に
書き込まれたデータ（図３では、点Ａ１または点Ｂ１）
に応じて、上述したように、必ず第１電位よりもΔｑ／
Ｃｂだけ高い電位か、あるいはΔＱ／Ｃｂだけ低い電位
となっている。

【００５８】したがって、ビット線ＢＬの電位が第１電
位よりも高い場合には、このビット線ＢＬの電位が、セ
ンスアンプ２０により増幅されて電源電位として検出さ
れる。また、ビット線ＢＬの電位が第１電位よりも低い
場合には、このビット線ＢＬの電位は、接地電位（０
Ｖ）として検出される。

【００５９】次に、時刻ｔ＝８で、プレート線ＰＬに０
Ｖの電圧を印加する。時刻ｔ＝７において、センスアン
プ２０からの出力をビット線ＢＬに戻し、さらに時刻ｔ
＝８で、プレート線ＰＬを０Ｖにすることによって、強
誘電体キャパシタ１４の分極方向を読み出し前の方向と
同じ方向にリストアすることができる。すなわちデータ
の再書き込みを行うことができる。

【００６０】以上により、この実施の形態の強誘電体メ
モリ装置１０によれば、参照セルを用いることなく１Ｔ
１Ｃタイプの装置を構成することができる。そして、こ
の装置では参照電位を、ビット線ＢＬに発生させるので
はなく、第２プリチャージ回路２４とセンスアンプ２０
との間の別の線（参照電位線ＲＬ）に発生させている。
よって、この参照電位はビット線ＢＬの容量に依存する
ことはない。したがって、参照電位に寄与する容量の低
減が図れる。そして、この容量の低減は、強誘電体メモ
リ装置１０の動作の低消費電力化につながる。

【００６１】また、この装置１０は、プレート線ＰＬの
電位が０Ｖ、０Ｖよりも高い第１電位、および第１電位
よりも高い第２電位のうちのいずれかの電位を発生させ
るプレート線ドライバ１８を具えている。これは、強誘
電体メモリ装置１０からのデータの読み出し動作時に、
プレート線ＰＬの電位を、第１電位→第２電位→０Ｖ→
第１電位の順に変化させて、強誘電体キャパシタ１４を
部分分極させるためである。この第１電位および第２電
位の設定を、例えば、第２電位を電源電位（Ｖｃｃ）と
して、第１電位を１／２Ｖｃｃとすれば、プレート線ド
ライバ１８の回路構成は非常に単純な構成となる。ま
た、これにより、ビット線ＢＬを第１電位にするための
第１プリチャージ回路２２の構成も単純な構成でよい。

【００６２】また、この装置１０において、参照電位は
第１電位とすればよいので、第１電位を１／２Ｖｃｃと
すれば、第２プリチャージ回路２４の構成も単純な構成
でよく、したがって、参照電位をより安定した状態で発
生させることができる。

【００６３】＜第２の実施の形態＞次に、図５〜図７を
参照して、第２の実施の形態の強誘電体メモリ装置の構
造およびデータ読み出し方法について説明する。図５
は、この実施の形態の強誘電体メモリ装置の構成を示す
概略的な回路図である。また、図６は、図５に示す装置
からのデータ読み出し動作の説明に供するタイミングチ
ャートである。図６には、プレート線、ワード線、第１
ビット線、第１相補ビット線、第２ビット線、第２相補
ビット線の各々の電位変化を時間軸上に示してある。ま
た、第１〜第６スイッチそれぞれのオン・オフのタイミ
ングおよびセンスアンプを活性または不活性にするタイ
ミングも、上記時間軸に合わせて示してある。

【００６４】図５に示す構成例によれば、第２の実施の
形態の強誘電体メモリ装置（装置）３０は、少なくとも
第１メモリセル３２と第２メモリセル３４とを具えてい
る。

【００６５】第１メモリセル３２は、第１強誘電体キャ
パシタ３６および第１選択トランジスタ３８、例えばＦ
ＥＴを有している。そして、この第１メモリセル３２
は、第１ビット線ＢＬ１、第１プレート線ＰＬ１および
第１ワード線ＷＬ１に接続されている。

【００６６】詳しくは、第１選択トランジスタ３８の主
電流路の一端３８ａ、すなわち第１主電極、例えばドレ
イン電極が、第１強誘電体キャパシタ３６の一方の電極
３６ａに接続されている。また、第１選択トランジスタ
３８の主電流路の他端３８ｂ、すなわち第２主電極、例
えばソース電極は、第１ビット線ＢＬ１に接続されてい
る。また、第１選択トランジスタ３８の制御電極（ゲー
ト）３８ｃは第１ワード線ＷＬ１に接続され、第１強誘
電体キャパシタ３６の他方の電極３６ｂは第１プレート
線ＰＬ１に接続されている。

【００６７】また、第２メモリセル３４は、第２強誘電
体キャパシタ４０および第２選択トランジスタ４２、例
えばＦＥＴを有している。そして、この第２メモリセル
３４には、第２ビット線ＢＬ２、第２プレート線ＰＬ２
および第２ワード線ＷＬ２が接続されている。

【００６８】第２メモリセル３４と各線との接続は、第
１メモリセル３２の場合と同様である。すなわち、第２
選択トランジスタ４２の主電流路の一端（第１主電極、
ドレイン電極）４２ａは、第２強誘電体キャパシタ４０
の一方の電極４０ａに接続されている。また、第２選択
トランジスタ４２の主電流路の他端（第２主電極、ソー
ス電極）４２ｂは第２ビット線ＢＬ２に接続されてい
る。また、第２選択トランジスタ４２の制御電極（ゲー
ト）４２ｃは第２ワード線ＷＬ２に接続され、第２強誘
電体キャパシタ４０の他方の電極４０ｂは、第２プレー
ト線ＰＬ２に接続されている。

【００６９】また、第１ビット線ＢＬ１には、第１スイ
ッチＳＷ１を介して第１相補ビット線／ＢＬ１の一端が
接続されている。また、第１ビット線ＢＬ１は、スイッ
チＳＷ２を介して第２相補ビット線／ＢＬ２とも接続し
ている。また、第２ビット線ＢＬ２には、第３スイッチ
ＳＷ３を介して第２相補ビット線／ＢＬ２の一端が接続
されている。また、第２ビット線ＢＬ２は、第４スイッ
チＳＷ４を介して第１相補ビット線／ＢＬ１とも接続し
ている。そして、第１相補ビット線／ ＢＬ１の他端と
第２相補ビット線／ＢＬ２の他端との間にセンスアンプ
４４が接続されている。

【００７０】また、この実施の形態の強誘電体メモリ装
置３０では、第１ビット線ＢＬ１の第１スイッチＳＷ１
とは反対の側に第５スイッチＳＷ５が設けられている。
この第５スイッチＳＷ５をオンにすることにより、第１
ビット線ＢＬ１に電圧が印加される。そして、第５スイ
ッチＳＷ５をオフにすることにより、第１ビット線ＢＬ
１をフローティングの状態にすることができる。また、
この装置３０においては、第２ビット線ＢＬ２の第３ス
イッチＳＷ３とは反対の側に第６スイッチＳＷ６が設け
られている。この第６スイッチＳＷ６をオンにすること
により、第２ビット線ＢＬ２に電圧が印加される。そし
て、第６スイッチＳＷ６をオフにすることにより、第２
ビット線ＢＬ２をフローティングの状態にすることがで
きる。

【００７１】第１スイッチＳＷ１は、インバータとＣＭ
ＯＳトランスファゲートとで構成されている。第１スイ
ッチＳＷ１の入力端がトランスファゲートのＰＭＯＳト
ランジスタのゲート電極とインバータの入力とに接続さ
れている。また、インバータの出力はトランスファゲー
トのＮＭＯＳトランジスタのゲート電極に接続してい
る。この第１スイッチＳＷ１と同様の構成のスイッチが
第３スイッチＳＷ３、第５スイッチＳＷ５および第６ス
イッチＳＷ６である。これらのスイッチは、入力端にハ
イレベルの信号を入力することによって、オフとなり、
入力端にローレベルの信号を入力することによってオン
となる。

【００７２】また、第２スイッチＳＷ２および第４スイ
ッチＳＷ４も、インバータとＣＭＯＳトランスファゲー
トとで構成されている。そして、入力端がトランスファ
ゲートのＮＭＯＳトランジスタのゲート電極およびイン
バータの入力に接続されている。また、インバータの出
力がトランスファゲートのＰＭＯＳトランジスタのゲー
ト電極に接続されている。よって、これらのスイッチＳ
Ｗ２およびＳＷ４においては、入力端にハイレベルの信
号を入力することによってオンとなり、入力端にローレ
ベルの信号を入力することによってオフになる。

【００７３】第１〜第６スイッチの、各入力端への信号
の入力のタイミングは、図示していない外部の制御回路
によって制御されている。

【００７４】この装置３０の第１メモリセル３２に書き
込まれたデータの読み出し機構について、図６を参照し
て説明する。

【００７５】まず、時刻ｔ＝０で、第１〜第６スイッチ
（ＳＷ１〜ＳＷ６）はオンにしてある。よって、第１ビ
ット線ＢＬ１、第２ビット線ＢＬ２、第１相補ビット線
／ＢＬ１および第２相補ビット線／ＢＬ２は全て電気的
に接続されている。また、これらの線には、０Ｖの電位
となるように電圧が印加される。

【００７６】次に、時刻ｔ＝１で、第５スイッチＳＷ５
および第６スイッチＳＷ６をオフにする。これにより、
第１ビット線ＢＬ１、第２ビット線ＢＬ２、第１相補ビ
ット線／ＢＬ１および第２相補ビット線／ＢＬ２は、０
Ｖの電位（接地電位）で電気的に浮遊となる。

【００７７】次に、時刻ｔ＝２で、第１ワード線ＷＬ１
を能動にして、第１選択トランジスタ３８を導通状態に
する。

【００７８】その後、時刻ｔ＝３で、第１プレート線Ｐ
Ｌ１を能動にする。これにより、第１強誘電体キャパシ
タ３６に電圧が印加され、第１ビット線ＢＬ１、第２ビ
ット線ＢＬ２、第１相補ビット線／ＢＬ１および第２相
補ビット線／ＢＬ２に、第１強誘電体キャパシタ３６の
分極状態に応じた電位が生じる。この電位を第１電位
（Ｖ_1BL）とする。また、第１強誘電体キャパシタの分
極状態は、予め第１強誘電体キャパシタに書き込まれた
データに対応している。よって、第１電位（Ｖ_{1B L}）は
２つの高さの電位をとりうる。ここでは、高い第１電位
（Ｖ_1BL）をＶ_1BLHとし、及び低い第１電位をＶ_1BLLと
する。図６では、点線で示された電位がＶ_{1B LH}であり、
実線で示された電位がＶ_1BLLである。

【００７９】次に、時刻ｔ＝４で、第１スイッチＳＷ１
をオフにする。これにより、第１ビット線ＢＬ１と第１
相補ビット線／ＢＬ１とは絶縁される。また、第１相補
ビット線／ＢＬ１は、第１電位（Ｖ_1BL：Ｖ_1BLHあるい
はＶ_1BLL）を保持した状態で電気的にフローティングの
状態となる。

【００８０】次に、時刻ｔ＝５で、第２スイッチＳＷ２
をオフにした後、第５および第６スイッチＳＷ５、ＳＷ
６をオンにする。これにより、第１ビット線ＢＬ１と第
２相補ビット線／ＢＬ２とは絶縁される。また、第１ビ
ット線ＢＬ１、第２ビット線ＢＬ２および第２相補ビッ
ト線／ＢＬ２の電位は０Ｖとなる。

【００８１】その後、時刻ｔ＝６で、第１プレート線Ｐ
Ｌ１を非能動にする。

【００８２】次に、時刻ｔ＝７で、第２スイッチＳＷ２
をオンにして、第３スイッチＳＷ３およびＳＷ５をオフ
にする。これにより、第２ビット線ＢＬ２と第２相補ビ
ット線／ＢＬ２とを絶縁し、第１ビット線ＢＬ１と第２
相補ビット線／ＢＬ２とを電気的に接続する。そして、
この第１ビット線ＢＬ１と第２相補ビット線／ＢＬ２
は、０Ｖの電位で電気的に浮遊する。

【００８３】次に、時刻ｔ＝８で、第１プレート線ＰＬ
１を再び能動にする。これにより、第１強誘電体キャパ
シタ３８には、時刻ｔ＝３の時点と同じ方向の電圧が印
加される。したがって、第１強誘電体キャパシタ３８は
非反転分極する。そして、これに伴う第２電位
（Ｖ_2BL）が、第１ビット線ＢＬ１および第２相補ビッ
ト線／ＢＬ２に発生する。図６では、第２電位
（Ｖ_2BL）を実線で示している。

【００８４】次に、時刻ｔ＝９で、第２スイッチＳＷ２
をオフにすることによって、第１ビット線ＢＬ１と第２
相補ビット線／ＢＬ２とを電気的に切断する。また、こ
の時刻ｔ＝９で、センスアンプ４４を活性化させる。こ
れにより、センスアンプ４４に接続されている第１相補
ビット線／ＢＬ１の電位（Ｖ_1BLHあるいはＶ_1BLL）と第
２相補ビット線／ＢＬ２の電位（Ｖ_2BL）とが比較され
る。この時点で、第１相補ビット線／ＢＬ１の電位は、
第１電位（Ｖ_1BL）がそのまま保持されている状態であ
る。また、第２相補ビット線／ＢＬ２は、時刻ｔ＝８で
発生した第２電位（Ｖ_2BL）を保持している。したがっ
て、センスアンプ４４ではこの第１電位（Ｖ_1BL）と第
２電位（Ｖ_2BL）とが比較される。

【００８５】この実施の形態では、第１メモリセル３２
に書き込まれたデータに応じて、第１電位（Ｖ_1BL）
は、必ず第２電位（Ｖ_2BL）よりも高い電位（Ｖ_1BLH）
か、あるいは低い電位（Ｖ_1BLL）となる。第１相補ビッ
ト線の第１電位（Ｖ_1BL）が第２相補ビット線の第２電
位（Ｖ_2BL）よりも高い電位（Ｖ_1BLH）のときには、時
刻ｔ＝９において、この第１電位（Ｖ_1BLH）がセンスア
ンプ４４によって増幅されて、図６に点線で示されてい
るように、電源電位（Ｖｃｃ）となって検出される。こ
れに対して、第２電位（Ｖ_2BL）は、時刻ｔ＝９におい
て点線で示されているように、接地電位（０Ｖ）として
検出される。また、第１電位（Ｖ_1BL）が第２電位（Ｖ
_2BL）よりも低い電位（Ｖ_1BLL）のときには、図６に実
線で示しているように、第２電位（Ｖ_2BL）が増幅され
て電源電位（Ｖｃｃ）となって検出され、第１電位（Ｖ
_1BLL）が接地電位（０Ｖ）として検出される。

【００８６】次に、時刻ｔ＝１０で、第１スイッチＳＷ
１をオンにする。これにより、第１ビット線ＢＬ１およ
び第１相補ビット線／ＢＬ１は電気的に接続されるの
で、第１ビット線ＢＬ１の電位は電源電位（Ｖｃｃ）あ
るいは接地電位（０Ｖ）となる。

【００８７】次に、時刻ｔ＝１１で、第１プレート線Ｐ
Ｌ１を非能動とする。

【００８８】その後、時刻ｔ＝１２で、センスアンプ４
４を不活性にする。これにより、第１強誘電体キャパシ
タ３６にはデータの書き込み時と同じ方向の電圧が印加
される。これにより、データの読み出しによって分極方
向が反転した強誘電体キャパシタ３６を書き込み時の分
極状態に戻すことができる。よって、データのリストア
を行うことができる。

【００８９】つぎに、時刻ｔ＝１３で、第５スイッチＳ
Ｗ５をオンにし、第３スイッチＳＷ３をオンにする。

【００９０】その後、時刻ｔ＝１４で、第１ワード線Ｗ
Ｌ１を非能動にして、第１選択トランジスタ３８を非導
通状態にする。これにより、一連の読み出し動作が終了
する。

【００９１】この実施の形態では、読み出すべき第１メ
モリセル３２に書き込まれたデータに由来する電位が、
時刻ｔ＝３で発生した第１電位（Ｖ_1BL）である。時刻
ｔ＝３の時点では、第１ビット線ＢＬ１、第２ビット線
ＢＬ２、第１相補ビット線／ＢＬ１および第２相補ビッ
ト線／ＢＬ２が全て電気的に接続されている。このた
め、発生する第１電位（Ｖ_1BL）に寄与するビット線容
量（Ｃ_BL）は、次式（１）で表される。なお、第１相補
ビット線／ＢＬ１の容量は、第１ビット線ＢＬ１の容量
の１／１００程度である。また、同様に第２相補ビット
線／ＢＬ２の容量は第２ビット線ＢＬ２の容量の１／１
００である。したがって、これら相補ビット線の容量は
無視して考えることができる。

【００９２】 Ｃ_BL＝Ｃ_BL1＋Ｃ_BL2＋Ｃ_/BL1＋Ｃ_/BL2≒Ｃ_BL1＋Ｃ_BL2＝２Ｃ_BL1・・・（１） よって、第１電位（Ｖ_1BL）は、次式（２）で表すこと
ができる。

【００９３】 Ｖ_1BL＝Ｑ／（２Ｃ_BL1＋Ｃｓ）・・・（２） ただし、Ｑは、強誘電体キャパシタから第１ビット線お
よび第１相補ビット線に移動した電荷量であり、Ｃｓ
は、蓄積容量とする。また、Ｑは、第１強誘電体キャパ
シタ３６に書き込まれたデータによって大きい値か、あ
るいは小さい値となる。

【００９４】一方、この第１電位（Ｖ_1BL）と比較され
る第２電位（Ｖ_2BL）は、時刻ｔ＝８で発生した電位で
ある。このときは、第１ビット線ＢＬ１および第２相補
ビット線／ＢＬ２のみが電気的に接続されており、第１
ビット線ＢＬ１と第１相補ビット線／ＢＬ１とは絶縁状
態である。また、第２ビット線ＢＬ２と第２相補ビット
線／ＢＬ２との間も絶縁状態である。さらに、第２ビッ
ト線ＢＬ２と第１相補ビット線／ＢＬ１との間も絶縁状
態である。よって、このときのビット線容量（Ｃ _BL）
は、次式（３）で表される。

【００９５】Ｃ_BL＝Ｃ_BL1＋Ｃ_/BL2≒Ｃ_BL1・・・（３） したがって、時刻ｔ＝３の時点と比較すると約半分のビ
ット線容量となる。

【００９６】よって、第２電位（Ｖ_2BL）は、次式
（４）で表すことができる。

【００９７】Ｖ_2BL＝ｑ／（Ｃ_BL1＋Ｃｓ）・・・（４） ただし、ｑは、強誘電体キャパシタから第１ビット線お
よび第２ビット線に移動した電荷量である。ここで、時
刻ｔ＝８で、第１プレート線ＰＬ１を能動にすると、第
１強誘電体キャパシタ３６は非反転動作となる。これ
は、時刻ｔ＝５で第１ビット線ＢＬ１を接地電位にした
ときに、第１強誘電体キャパシタ３６は特定の方向に分
極されており、時刻ｔ＝８では、これと同じ方向の電圧
が第１強誘電体キャパシタ３６に印加されることによ
る。非反転動作となるということは、すなわち移動する
電荷量が少ない動作であることを意味する。

【００９８】したがって、Ｖ_2BLが、Ｑの値が小さいと
きのＶ_1BLとＱの値が大きいときのＶ _1BLとの間の電位と
なるように、ビット線容量（Ｃ_BL）を設定することによ
って、第１電位（Ｖ_1BL）が、必ず第２電位（Ｖ_2BL）よ
りも高い電位（Ｖ_1BLH）か、あるいは低い電位
（Ｖ_1BLL）となるようにすることができる。

【００９９】ここで図７を参照する。

【０１００】図７は、この実施の形態の強誘電体メモリ
装置３０の一構成例の装置における、ビット線容量（Ｃ
_BL）に対するビット線電位（Ｖ_1BLまたはＶ_2BL）の変化
特性曲線図である。図７中、実線で示した曲線が第１強
誘電体キャパシタが反転動作するときの電位変化特性曲
線であり、また、点線で示した曲線が非反転動作すると
きの電位変化特性曲線である。

【０１０１】これらの曲線を得るための具体的な測定条
件は以下のとおりとする。

【０１０２】強誘電体キャパシタの強誘電体膜として、
例えば、厚さ１５０ｎｍのＳｒＢｉ ₂Ｔａ₂Ｏ₉膜を用い
る。そして、その残留分極値を７．０μＣ／ｃｍ²とす
る。また、キャパシタ面積を６．６７μｍ²とし、電源
電圧Ｖｃｃを６．０Ｖとする。

【０１０３】この図７の特性から、次のようなことがわ
かる。例えば、第１ビット線容量（Ｃ_BL1）および第２
ビット線容量（Ｃ_BL2）をそれぞれ、１．０×１０^-12Ｆ
にする。その場合、時刻ｔ＝３において、第１プレート
線ＰＬ１を能動にすると、第１相補ビット線／ＢＬ１の
電位（第１電位：Ｖ_1BL）は、第１強誘電体キャパシタ
３６の移動電荷量が多いとき、すなわち第１強誘電体キ
ャパシタ３６が反転動作するときは約１Ｖとなる（図７
の実線で示される曲線の上側の黒丸で示されてい
る。）。一方、第１強誘電体キャパシタ３６の移動電荷
量が少ないとき、すなわち第１強誘電体キャパシタ３６
が非反転動作をするときには、第１電位（Ｖ_{1B L}）は、
約０．４Ｖとなる（図７の実線で示される曲線の下側の
黒丸で示されている。）。また、時刻ｔ＝８において、
第１プレート線ＰＬ１を能動にすると、第２相補ビット
線／ＢＬ２の電位（第２電位：Ｖ_2BL）は、約０．７Ｖ
となる（図７の点線で示される曲線の白丸で示されてい
る。）。

【０１０４】したがって、この装置３０の第１メモリセ
ル３２に書き込まれたデータを読み出すときに、時刻ｔ
＝９で、センスアンプ４４を活性化して第１電位（Ｖ
_1BL）と第２電位（Ｖ_2BL）とを比較すると、第１電位
（Ｖ_1BL）が一方のデータを反映する値として約１Ｖで
ある場合は、第１電位（Ｖ_1BL）が第２電位（Ｖ_2BL：約
０．７Ｖ）よりも高い電位（Ｖ_1BLH）となる。また、第
１電位（Ｖ_1BL）が他方のデータを反映する値として約
０．４Ｖである場合には、第１電位（Ｖ_1BL）は第２電
位（Ｖ_2BL：約０．７Ｖ）よりも低い電位（Ｖ_1BLL）と
なる。

【０１０５】この事実により、第２電位（Ｖ_2BL）は、
第１電位（Ｖ_1BL）がとり得る２つの電位（Ｖ_1BLHおよ
びＶ_1BLL）の間の電位となる。よって、第１電位（Ｖ
_1BL）と第２電位（Ｖ_2BL）とを比較することによって、
正確な読み出し動作を行うことができる。

【０１０６】また、この実施の形態では、参照電位を発
生させるキャパシタは必要なく、さらに参照電位を発生
させる発生回路自体も必要ないので、１Ｔ１Ｃタイプの
強誘電体メモリ装置を極めて単純な回路構成で実現する
ことができる。

【０１０７】

【発明の効果】上述した説明から明らかなように、この
発明の強誘電体メモリ装置によれば、参照セルを必要と
しない１Ｔ１Ｃタイプの装置である。よって、メモリの
高密度化が図れる。また、センスアンプに直接接続され
たプリチャージ回路で参照電位を発生させる。よって、
このプリチャージ回路はビット線と独立させて設計する
ことができるので、参照電位はビット線の容量には依存
しない。したがって、従来よりも参照電位の発生に寄与
する容量の低減が図れる。そして、容量の低減は装置の
動作の低消費電力化につながる。

【０１０８】また、この装置からのデータの読み出し動
作では、予めビット線およびプレート線を０Ｖよりも高
い第１電位にしておく。そして、後に、プレート線の電
位を、第１電位→第１電位よりも高い第２電位→０Ｖ→
第１電位と、この順に変化させる工程がある。これによ
り、強誘電体キャパシタを部分分極させることができ
る。この部分分極によって、プレート線の電位が再び第
１電位になった時には、最初の第１電位の時に比べて、
強誘電体キャパシタの電荷量が変化している。この変化
は、書き込まれたデータに対応している。したがって、
ビット線に現れる電位も、変化した電荷量に応じて当初
の第１電位から変化する。したがって、第１電位を参照
電位として別に発生させておけば、この第１電位とビッ
ト線に発生した電位とを比較することによって、データ
を読み出すことができる。

【０１０９】また、第２電位を電源電位とし、第１電位
を電源電位の半分の電位とすれば、これらの電位を発生
させる回路の構成を単純にすることができる。よって、
参照電位を安定させて発生させることができるので、読
み出し動作の安定化も図れる。

【図面の簡単な説明】

【図１】第１の実施の形態の強誘電体メモリ装置の構成
を示す概略的な回路図である。

【図２】（Ａ）は、プレート線ドライバ、第１プリチャ
ージ回路および第２プリチャージ回路の構成図であり、
（Ｂ）は、第２プリチャージ回路の構成例を示す図であ
る。

【図３】強誘電体キャパシタの分極状態の説明図であ
る。

【図４】第１の実施の形態の強誘電体メモリ装置からの
読み出し動作の説明に供するタイミングチャートであ
る。

【図５】第２の実施の形態の強誘電体メモリ装置の構成
を示す概略的な回路図である。

【図６】第２の実施の形態の強誘電体メモリ装置からの
読み出し動作の説明に供するタイミングチャートであ
る。

【図７】第２の実施の形態の１構成例の強誘電体メモリ
装置のビット線容量に対するビット線電位の変化特性図
である。

【符号の説明】

１０，３０：強誘電体メモリ装置（装置） １２：メモリセル １４：強誘電体キャパシタ １４ａ，３６ａ，４０ａ：一方の電極 １４ｂ，３６ｂ，４０ｂ：他方の電極 １６：選択トランジスタ １６ａ，３８ａ，４２ａ：主電流路の一端（第１主電
極、ドレイン電極） １６ｂ，３８ｂ，４２ｂ：主電流路の他端（第２主電
極、ソース電極） １６ｃ，３８ｃ，４２ｃ：制御電極（ゲート） １８：プレート線ドライバ ２０，４４：センスアンプ ２０ａ：一方の端子 ２０ｂ：他方の端子 ２２：第１プリチャージ回路 ２４：第２プリチャージ回路 ２６：スイッチ ２６ａ：入力端 ２７：インバータ ２７ａ：入力 ２７ｂ：出力 ２８：ＣＭＯＳトランスファゲート ２８ａ，３１ｂ，３３ｂ：ＰＭＯＳトランジスタのゲー
ト電極 ２８ｂ，３１ａ，３３ａ：ＮＭＯＳトランジスタのゲー
ト電極 ２９：配線 ３２：第１メモリセル ３４：第２メモリセル ３５ａ，３７ａ：入力側 ３５ｂ，３７ｂ：出力側 ３６：第１強誘電体キャパシタ ３８：第１選択トランジスタ ３９：短絡部分 ４０：第２強誘電体キャパシタ ４２：第２選択トランジスタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１４年２月２０日（２００２．２．２
０）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項７

【補正方法】変更

【補正内容】

Claims (7)

【特許請求の範囲】
1. 【請求項１】 強誘電体キャパシタおよび選択トランジ
   スタを有する少なくとも１つのメモリセルと、ワード線
   と、ビット線と、プレート線と、プレート線ドライバ
   と、センスアンプと、第１プリチャージ回路と、第２プ
   リチャージ回路とを具え、 前記選択トランジスタの制御電極は、前記ワード線に接
   続され、 前記選択トランジスタの主電流路の一端は、前記強誘電
   体キャパシタの一方の電極に接続され、 前記選択トランジスタの主電流路の他端は、前記ビット
   線に接続され、 前記強誘電体キャパシタの他方の電極は、前記プレート
   線に接続され、 前記プレート線は、前記プレート線ドライバに接続さ
   れ、 前記第１プリチャージ回路は、前記ビット線に、スイッ
   チを介して接続され、 前記ビット線は、前記センスアンプの一方の端子に接続
   され、 前記第２プリチャージ回路の出力端子は、前記センスア
   ンプの他方の端子に接続されていて、 前記プレート線ドライバは、前記プレート線を、接地電
   位にする基準電圧、参照電位にする第１電圧、および該
   第１電圧よりも高い第２電圧を、選択的に発生させる電
   圧発生回路として構成してあり、 前記第１プリチャージ回路は、前記基準電圧および前記
   第１電圧を選択的に発生させる電圧発生回路として構成
   してあり、 前記第２プリチャージ回路は、前記第１電圧を発生させ
   る電圧発生回路として構成してあり、 前記メモリセルに書き込まれたデータを読み出す際に、
   前記プレート線ドライバは、前記プレート線に、前記第
   １電圧、第２電圧、基準電圧および第１電圧をこの順に
   印加することを特徴とする強誘電体メモリ装置。
2. 【請求項２】 請求項１に記載の強誘電体メモリ装置に
   おいて、 前記第１電圧は、基準電圧よりも高く、かつ電源電圧よ
   りも低い電圧であることを特徴とする強誘電体メモリ装
   置。
3. 【請求項３】 請求項１に記載の強誘電体メモリ装置に
   おいて、 前記第１電圧を、電源電圧の半分の電圧とし、 前記第２電圧を、電源電圧とすることを特徴とする強誘
   電体メモリ装置。
4. 【請求項４】 複数の強誘電体メモリセルの配列とアク
   セス回路とを含む強誘電体メモリ装置であって、 前記複数の強誘電体メモリセルの各々が、強誘電体キャ
   パシタと、それぞれのワード線に接続された制御電極
   と、前記強誘電体キャパシタと直列に、かつそれぞれの
   プレート線接続とビット線接続の間に接続された電流搬
   送端子をもった選択トランジスタと、を含み、 前記アクセス回路が、選択されたセルの前記選択トラン
   ジスタを導通させ、かつ自動的に前記選択されたセルの
   前記プレート線接続に、異なる電圧を印加するように接
   続されている強誘電体メモリ装置において、 前記ビット線に一方の端子が接続されたセンスアンプ
   と、 該センスアンプの他方の端子に、参照電位を発生させる
   プリチャージ回路が接続されていることを特徴とする強
   誘電体メモリ装置。
5. 【請求項５】 第１強誘電体キャパシタおよび第１選択
   トランジスタを有する第１メモリセルと、第１ビット線
   と、第１プレート線と、第１ワード線と、第２強誘電体
   キャパシタおよび第２選択トランジスタを有する第２メ
   モリセルと、第２ビット線と、第２プレート線と、第２
   ワード線と、第１相補ビット線と、第２相補ビット線
   と、第１スイッチと、第２スイッチと、第３スイッチ
   と、第４スイッチと、センスアンプとを具え、 前記第１選択トランジスタの主電流路の一端は、前記第
   １強誘電体キャパシタの一方の電極に接続され、 前記第１選択トランジスタの主電流路の他端は、前記第
   １ビット線に接続され、 前記第１選択トランジスタの制御電極は、前記第１ワー
   ド線に接続され、 前記第１強誘電体キャパシタの他方の電極は、前記第１
   プレート線に接続され、 前記第２選択トランジスタの主電流路の一端は、前記第
   ２強誘電体キャパシタの一方の電極に接続され、 前記第２選択トランジスタの主電流路の他端は、前記第
   ２ビット線に接続され、 前記第２選択トランジスタの制御電極は、前記第２ワー
   ド線に接続され、 前記第２強誘電体キャパシタの他方の電極は、前記第２
   プレート線に接続され、 前記第１スイッチは、前記第１ビット線と前記第１相補
   ビット線の一端との間に設けられ、 前記第２スイッチは、前記第１ビット線と前記第２相補
   ビット線との間に設けられ、 前記第３スイッチは、前記第２ビット線と前記第２相補
   ビット線の一端との間に設けられ、 前記第４スイッチは、前記第２ビット線と前記第１相補
   ビット線との間に設けられ、 前記第１相補ビット線の他端および前記第２相補ビット
   線の他端は、それぞれ前記センスアンプに接続されてい
   ることを特徴とする強誘電体メモリ装置。
6. 【請求項６】 請求項１〜３のいずれか一項に記載の強
   誘電体メモリ装置の前記メモリセルに書き込まれたデー
   タを読み出すにあたり、 前記プレート線および前記ビット線に、それぞれ前記第
   １電圧を印加しておく工程と、 前記スイッチをオフにして、前記第１プリチャージ回路
   と前記ビット線とを絶縁させることにより、前記ビット
   線を電気的に浮遊させる工程と、 前記ワード線を能動にして前記選択トランジスタを導通
   状態にする工程と、 前記プレート線に、前記第２電圧、基準電圧および第１
   電圧を、この順に印加する工程と、 前記センスアンプを活性化し、同時に、前記プレート線
   ドライバからプレート線に第２電圧を印加する工程と、 前記プレート線に、基準電圧を印加する工程と、 前記ワード線を非能動にする工程と、 前記センスアンプを不活性化し、同時に、前記スイッチ
   をオンにする工程とを含むことを特徴とする強誘電体メ
   モリ装置の動作方法。
7. 【請求項７】 請求項５に記載の強誘電体メモリ装置の
   第１メモリセルに書き込まれたデータを読み出すにあた
   り、 予め、前記第１〜第４スイッチを全てオンにしておくこ
   とにより、第１ビット線、第２ビット線、第１相補ビッ
   ト線および第２相補ビット線を電気的に接続させてお
   き、該第１ビット線、第２ビット線、第１相補ビット線
   および第２相補ビット線を接地電位にした後、これらの
   線を電気的に浮遊にさせる工程と、 前記第１ワード線を能動にして、前記第１選択トランジ
   スタを導通状態にした後、前記第１プレート線を能動に
   して、前記第１および第２ビット線ならびに第１および
   第２相補ビット線に、前記第１メモリセルに書き込まれ
   たデータに起因する第１電位を発生させる工程と、 前記第１スイッチをオフにして、前記第１ビット線およ
   び前記第１相補ビット線を絶縁状態にし、かつ前記第１
   相補ビット線を、前記第１電位の電位で保持して電気的
   に浮遊させる工程と、 前記第２スイッチをオフにして、前記第１ビット線およ
   び前記第２相補ビット線を絶縁状態にした後、前記第１
   ビット線と、前記第２ビット線および第２相補ビット線
   とを、それぞれ接地電位にする工程と、 前記第１プレート線を非能動にした後、前記第２スイッ
   チをオンにし、前記第３スイッチをオフにすることによ
   り、第１ビット線および第２相補ビット線を電気的に接
   続して、第２ビット線および第２相補ビット線を絶縁状
   態にし、さらに当該第１ビット線および第２相補ビット
   線を接地電位で電気的に浮遊させる工程と、 前記第１プレート線を再び能動にして、第１ビット線お
   よび第２相補ビット線に前記第１強誘電体キャパシタの
   非反転分極に起因する第２電位を発生させる工程と、 前記第２スイッチをオフにした後、前記センスアンプを
   活性化することによって、前記第１相補ビット線の第１
   電位と前記第２相補ビット線の第２電位とを比較する工
   程と、 前記第１スイッチをオンにして、前記第１ビット線およ
   び第１相補ビット線を電気的に接続する工程と、 前記第１プレート線を非能動にする工程と、 前記センスアンプを不活性化する工程とを含んでいるこ
   とを特徴とする強誘電体メモリの動作方法。