JPH11191295A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH11191295A JPH11191295A JP9360074A JP36007497A JPH11191295A JP H11191295 A JPH11191295 A JP H11191295A JP 9360074 A JP9360074 A JP 9360074A JP 36007497 A JP36007497 A JP 36007497A JP H11191295 A JPH11191295 A JP H11191295A
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- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 32
- 230000010287 polarization Effects 0.000 claims description 20
- 230000003071 parasitic effect Effects 0.000 claims description 3
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 abstract description 17
- 102100035793 CD83 antigen Human genes 0.000 abstract description 17
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 abstract description 17
- 210000004027 cell Anatomy 0.000 description 122
- 238000010586 diagram Methods 0.000 description 24
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000000126 substance Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 229920000835 poly(gamma-benzyl-L-glutamate) polymer Polymers 0.000 description 2
- 238000012216 screening Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 101150041156 CBL1 gene Proteins 0.000 description 1
- 102100035813 E3 ubiquitin-protein ligase CBL Human genes 0.000 description 1
- 101000715390 Homo sapiens E3 ubiquitin-protein ligase CBL Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 210000001151 cytotoxic T lymphocyte Anatomy 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】 信頼性が高く高速な読み出し回路を具備した
強誘電体メモリ装置を提供する。 【解決手段】 強誘電体膜を用いたキャパシタ１個とＭ
ＯＳトランジスタ１個とで構成されるメモリセルが複数
接続されたビット線ＢＬ１，ＢＬ２は、信号ＴＧ１，Ｔ
Ｇ２，ＴＧ３，ＴＧ４により制御されるＭＯＳトランジ
スタを介して差動型センスアンプＳＡ１に接続されてい
る。前記センスアンプの差動入力に接続されるビット線
ＢＬ２１は、ビット線ＢＬ１１よりもＬだけ長く、した
がってＢＬ２１の容量はＢＬ１１よりもＣＬだけ大き
い。データの読み出しの際、同一のメモリセルに対して
２回読み出し動作が行われる。１回目に読み出された電
荷はデータであり、制御信号によりＢＬ２１上で保持さ
れる。次に、同一のメモリセルにデータ“０”を書き込
んでから２回目の読み出しを行う。２回目の読み出され
た電荷はリファレンスであり、制御信号によりＢＬ１１
上で保持される。
強誘電体メモリ装置を提供する。 【解決手段】 強誘電体膜を用いたキャパシタ１個とＭ
ＯＳトランジスタ１個とで構成されるメモリセルが複数
接続されたビット線ＢＬ１，ＢＬ２は、信号ＴＧ１，Ｔ
Ｇ２，ＴＧ３，ＴＧ４により制御されるＭＯＳトランジ
スタを介して差動型センスアンプＳＡ１に接続されてい
る。前記センスアンプの差動入力に接続されるビット線
ＢＬ２１は、ビット線ＢＬ１１よりもＬだけ長く、した
がってＢＬ２１の容量はＢＬ１１よりもＣＬだけ大き
い。データの読み出しの際、同一のメモリセルに対して
２回読み出し動作が行われる。１回目に読み出された電
荷はデータであり、制御信号によりＢＬ２１上で保持さ
れる。次に、同一のメモリセルにデータ“０”を書き込
んでから２回目の読み出しを行う。２回目の読み出され
た電荷はリファレンスであり、制御信号によりＢＬ１１
上で保持される。
Description
【０００１】
【発明の属する技術】本発明は不揮発性半導体記憶装置
に関し、特に強誘電体材料を用いた強誘電体記憶装置に
関する。
に関し、特に強誘電体材料を用いた強誘電体記憶装置に
関する。
【０００２】
【従来の技術】１トランジスタ１キャパシタ型（１Ｔ１
Ｃ型）メモリセルを用いた強誘電体メモリ装置では、メ
モリセルから読み出されたデータの０／１を判定するた
めにリファレンス電圧を発生する必要がある。その一つ
として、ダミーセルを用いる技術がある。このようなダ
ミーセル構成の一つの方法として、例えば特開平７−１
９２４７６号、特開平７−９３９７８号に開示されてた
ものが挙げられる。すなわち、２つの強誘電体キャパシ
タにそれぞれデータ“１”と“０”を書き込んだダミー
セルを用意し、両ダミーセルからデータを読み出し、そ
れを平均することによりリファレンス電位を発生させる
方法である。
Ｃ型）メモリセルを用いた強誘電体メモリ装置では、メ
モリセルから読み出されたデータの０／１を判定するた
めにリファレンス電圧を発生する必要がある。その一つ
として、ダミーセルを用いる技術がある。このようなダ
ミーセル構成の一つの方法として、例えば特開平７−１
９２４７６号、特開平７−９３９７８号に開示されてた
ものが挙げられる。すなわち、２つの強誘電体キャパシ
タにそれぞれデータ“１”と“０”を書き込んだダミー
セルを用意し、両ダミーセルからデータを読み出し、そ
れを平均することによりリファレンス電位を発生させる
方法である。
【０００３】前記特開平７−９３９７８に開示された方
式について図２０を用いて説明する。図において、ダミ
ーセルＤＭＣａ１，ＤＭＣａ２ではデータ“１”，
“０”が書き込まれている。ダミーセルＤＭＣａ１，Ｄ
ＭＣａ２は、ビット線ＢＬａ１，ＢＬａ２プリチャージ
後、ワード線ＤＷＬａ１，ＤＷＬａ２により選択され、
ビット線ＢＬａ１，ＢＬａ２にそれぞれ“１”および
“０”に相当する信号電位を発生させる。次いで、ビッ
ト線短絡信号によりトランジスタＴＳＷ１を導通させる
ことでビット線上に“１”と“０”の中間に相当する電
圧を発生させることができる。ここで、トランジスタＴ
ＳＷ１を非導通とし、ビット線ＢＬａ１再プリチャージ
後、メモリセルＭＣａ１から読み出しを行えば、ビット
線ＢＬａ１はメモリセルＭＣａ１から読み出した“１”
もしくは“０”に相当する電位となり、ビット線ＢＬａ
２は“１”と“０”の中間に相当する電位となるため、
１トランジスタ１キャパシタ型の強誘電体メモリ装置を
構成することが可能となる。さらに、特開平７−１９２
４７６では、ダミーセルで生成した参照電位を電子記憶
部で記憶し、以後の参照電位生成はダミーセルで行わな
い構成としている。これにより、ダミーセルの膜疲労に
よる劣化を抑えることが可能となる。
式について図２０を用いて説明する。図において、ダミ
ーセルＤＭＣａ１，ＤＭＣａ２ではデータ“１”，
“０”が書き込まれている。ダミーセルＤＭＣａ１，Ｄ
ＭＣａ２は、ビット線ＢＬａ１，ＢＬａ２プリチャージ
後、ワード線ＤＷＬａ１，ＤＷＬａ２により選択され、
ビット線ＢＬａ１，ＢＬａ２にそれぞれ“１”および
“０”に相当する信号電位を発生させる。次いで、ビッ
ト線短絡信号によりトランジスタＴＳＷ１を導通させる
ことでビット線上に“１”と“０”の中間に相当する電
圧を発生させることができる。ここで、トランジスタＴ
ＳＷ１を非導通とし、ビット線ＢＬａ１再プリチャージ
後、メモリセルＭＣａ１から読み出しを行えば、ビット
線ＢＬａ１はメモリセルＭＣａ１から読み出した“１”
もしくは“０”に相当する電位となり、ビット線ＢＬａ
２は“１”と“０”の中間に相当する電位となるため、
１トランジスタ１キャパシタ型の強誘電体メモリ装置を
構成することが可能となる。さらに、特開平７−１９２
４７６では、ダミーセルで生成した参照電位を電子記憶
部で記憶し、以後の参照電位生成はダミーセルで行わな
い構成としている。これにより、ダミーセルの膜疲労に
よる劣化を抑えることが可能となる。
【０００４】また、ダミーセル構成の別方法としては、
例えば、特開平２−３０１０９３、あるいは米国特許第
４８７３６６４号に開示されたものが挙げられる。すな
わち、ダミーセルの強誘電体キャパシタのサイズをメモ
リセルのそれと異ならしめ、これを用いてリファレンス
電位を発生させる方式がある。
例えば、特開平２−３０１０９３、あるいは米国特許第
４８７３６６４号に開示されたものが挙げられる。すな
わち、ダミーセルの強誘電体キャパシタのサイズをメモ
リセルのそれと異ならしめ、これを用いてリファレンス
電位を発生させる方式がある。
【０００５】特開平２−３０１０９３に開示された方式
について図２１を用いて説明する。図において、メモリ
セルＭＣａ１のワード線ＷＬａ１により選択され、プレ
ート線ＰＬａ１が駆動されることによりビット線ＢＬａ
１に信号電位を発生させる。また、ダミーセルＤＭＣａ
１はワード線ＤＷＬａ１によって選択され、ブレード線
ＤＰＬａ１が駆動されることによりビット線ＢＬａ２に
リファレンス電位を発生させる。ここで、ダミーセルの
キャパシタサイズをメモリセルのそれよりも小さくし、
かつイファレンス電位を発生させるときは常に分極反転
が起こるようにその分極方向を設定しておく。また、Ｃ
Ｆａ１は、その分極非反転時の容量がＤＣＦａ１の分極
反転時の容量よりも小さいものを用いる。その結果、Ｄ
ＣＦａ１の容量はＣＦａ１の分極反転時の容量よりも小
さく、分極非反転時の容量よりも大きくなる。したがっ
て、ＢＬａ２にデータ“１”と“０”の中間に相当する
信号電位を発生させることができる。前記の手法ではＤ
ＣＦａ１の大きさをＣＦａ１のそれより小さいとした
が、米国特許第４８７３６６４号に開示されているよう
に、ＤＣＦａ１の大きさをＣＦａ１のそれよりも大き
く、かつリファレンス電位を発生させるときには常に分
極が反転しないように分極の方向を設定することによ
り、同様の効果を得ることが可能である。
について図２１を用いて説明する。図において、メモリ
セルＭＣａ１のワード線ＷＬａ１により選択され、プレ
ート線ＰＬａ１が駆動されることによりビット線ＢＬａ
１に信号電位を発生させる。また、ダミーセルＤＭＣａ
１はワード線ＤＷＬａ１によって選択され、ブレード線
ＤＰＬａ１が駆動されることによりビット線ＢＬａ２に
リファレンス電位を発生させる。ここで、ダミーセルの
キャパシタサイズをメモリセルのそれよりも小さくし、
かつイファレンス電位を発生させるときは常に分極反転
が起こるようにその分極方向を設定しておく。また、Ｃ
Ｆａ１は、その分極非反転時の容量がＤＣＦａ１の分極
反転時の容量よりも小さいものを用いる。その結果、Ｄ
ＣＦａ１の容量はＣＦａ１の分極反転時の容量よりも小
さく、分極非反転時の容量よりも大きくなる。したがっ
て、ＢＬａ２にデータ“１”と“０”の中間に相当する
信号電位を発生させることができる。前記の手法ではＤ
ＣＦａ１の大きさをＣＦａ１のそれより小さいとした
が、米国特許第４８７３６６４号に開示されているよう
に、ＤＣＦａ１の大きさをＣＦａ１のそれよりも大き
く、かつリファレンス電位を発生させるときには常に分
極が反転しないように分極の方向を設定することによ
り、同様の効果を得ることが可能である。
【０００６】さらに、ダミーセル構成の別の方法とし
て、特開平５−１１４７４１に開示されたものが挙げら
れる。すなわち、ダミーセルキャパシタを通常の常誘電
体膜を用いたキャパシタとし、ダミーセルキャパシタの
蓄積電荷を利用して、プリチャージ電位がデータ“１”
と“０”の中間に相当する電位になるように、読み出さ
れた信号電位を昇圧するものである。
て、特開平５−１１４７４１に開示されたものが挙げら
れる。すなわち、ダミーセルキャパシタを通常の常誘電
体膜を用いたキャパシタとし、ダミーセルキャパシタの
蓄積電荷を利用して、プリチャージ電位がデータ“１”
と“０”の中間に相当する電位になるように、読み出さ
れた信号電位を昇圧するものである。
【０００７】この方式について、図２２を用いて説明す
る。図において、メモリキャパシタＣＦａ１の一端には
ＶＣＣ／２が外部から供給されている。また、メモリセ
ルＭＣａ１は、ワード線ＷＬａ１によって選択され、ビ
ット線ＢＬａ１に信号電位を発生させる。また、ダミー
セルキャパシタＤＣａ１はダミーセルワード線ＤＷＬａ
１によって選択され、ビット線ＢＬａ１の電位を昇圧す
る。読み出し時には、まずビット線ＢＬａ１，ＢＬａ２
をＶＣＣにプリチャージしてから、ワード線ＷＬａ１を
選択してデータをビット線上に読み出し、次にダミーセ
ルワード線ＤＷＬａ１を選択してビット線電位を昇圧す
る。このときダミーセルの容量値は、昇圧したときのビ
ット線電位が、データ“１”のときプリチャージ電位よ
りも高く、かつデータ“０”のときはプリチャージ電位
より低くなるようなものを用いる。その結果、ＢＬａ２
のプリチャージ電位をリファレンス電位として、センス
アンプＳＡによってデータの検出が可能となる。
る。図において、メモリキャパシタＣＦａ１の一端には
ＶＣＣ／２が外部から供給されている。また、メモリセ
ルＭＣａ１は、ワード線ＷＬａ１によって選択され、ビ
ット線ＢＬａ１に信号電位を発生させる。また、ダミー
セルキャパシタＤＣａ１はダミーセルワード線ＤＷＬａ
１によって選択され、ビット線ＢＬａ１の電位を昇圧す
る。読み出し時には、まずビット線ＢＬａ１，ＢＬａ２
をＶＣＣにプリチャージしてから、ワード線ＷＬａ１を
選択してデータをビット線上に読み出し、次にダミーセ
ルワード線ＤＷＬａ１を選択してビット線電位を昇圧す
る。このときダミーセルの容量値は、昇圧したときのビ
ット線電位が、データ“１”のときプリチャージ電位よ
りも高く、かつデータ“０”のときはプリチャージ電位
より低くなるようなものを用いる。その結果、ＢＬａ２
のプリチャージ電位をリファレンス電位として、センス
アンプＳＡによってデータの検出が可能となる。
【０００８】また、リファレンス電圧を発生させるその
他の方法として、ダミーセルを用いずリファレンス電圧
をメモリセルにより自己発生させる技術がある。このよ
うなリファレンス電圧の自己発生方式の一つとして、例
えば米国特許第５０８６４１２に開示されたものが挙げ
られる。すなわち、同一のメモリセルから連続して２回
読み出しを行い、２回目に読み出した電荷をリファレン
スとする方式である。前記米国特許第５０８６４１２に
開示された方式を引用し、図２３、図２４および図２５
を用いて説明する。メモリセルＭＣａ１は、ビット線Ｂ
Ｌａ１をプリチャージ後、ワード線ＷＬａ１により選択
され、プレート線ＰＬａ１がパルス的に駆動（プレート
線を駆動後、初期状態に戻す）されると、データが
“１”のとき図２４の状態ＡからＢを経てＣに至ること
によりビット線ＢＬａ１には電荷ΔＱ１が読み出され
る。また、データが“０”のときは、状態ＣからＢへ移
り、またＣへ戻るためビット線ＢＬａ１にはΔＱ０＝０
が読み出される。読み出された電荷は、ＴＧ１を“Ｈ”
にすることによりサンプル＆ホールド回路により保持さ
れる。続いて、同一のセルに対して２回目の読み出し行
う。メモリセルＭＣａ１は破壊読み出しされるので、読
み出される電荷は必ずΔＱ０となる。したがって、２回
目の読み出し電荷はリファレンスとなる。ここで、ＴＧ
２を“Ｈ”として読み出された電荷をサンプル＆ホール
ド回路により保持し、その後ＴＧ３を“Ｈ”として差動
型センスアンプでデータを検出する。また、１回目と２
回目の読み出し電荷が共にΔＱ０＝０であった場合でも
正しい読み出し動作ができるように、差動型センスアン
プのリファレンス側ビット線ＢＬＲにバイアスキャパシ
タＣＢＩＡＳが付加される。このバイアスキャパシタＣ
ＢＩＡＳの付加は、ビット線のインピーダンスを変える
ことにより２つの差動センスアンプ入力間にオフセット
を付加する効果がある。したがって、ダミーセルを必要
としない１トランジスタ１キャパシタ型の強誘電体メモ
リ装置を構成することが可能となる。
他の方法として、ダミーセルを用いずリファレンス電圧
をメモリセルにより自己発生させる技術がある。このよ
うなリファレンス電圧の自己発生方式の一つとして、例
えば米国特許第５０８６４１２に開示されたものが挙げ
られる。すなわち、同一のメモリセルから連続して２回
読み出しを行い、２回目に読み出した電荷をリファレン
スとする方式である。前記米国特許第５０８６４１２に
開示された方式を引用し、図２３、図２４および図２５
を用いて説明する。メモリセルＭＣａ１は、ビット線Ｂ
Ｌａ１をプリチャージ後、ワード線ＷＬａ１により選択
され、プレート線ＰＬａ１がパルス的に駆動（プレート
線を駆動後、初期状態に戻す）されると、データが
“１”のとき図２４の状態ＡからＢを経てＣに至ること
によりビット線ＢＬａ１には電荷ΔＱ１が読み出され
る。また、データが“０”のときは、状態ＣからＢへ移
り、またＣへ戻るためビット線ＢＬａ１にはΔＱ０＝０
が読み出される。読み出された電荷は、ＴＧ１を“Ｈ”
にすることによりサンプル＆ホールド回路により保持さ
れる。続いて、同一のセルに対して２回目の読み出し行
う。メモリセルＭＣａ１は破壊読み出しされるので、読
み出される電荷は必ずΔＱ０となる。したがって、２回
目の読み出し電荷はリファレンスとなる。ここで、ＴＧ
２を“Ｈ”として読み出された電荷をサンプル＆ホール
ド回路により保持し、その後ＴＧ３を“Ｈ”として差動
型センスアンプでデータを検出する。また、１回目と２
回目の読み出し電荷が共にΔＱ０＝０であった場合でも
正しい読み出し動作ができるように、差動型センスアン
プのリファレンス側ビット線ＢＬＲにバイアスキャパシ
タＣＢＩＡＳが付加される。このバイアスキャパシタＣ
ＢＩＡＳの付加は、ビット線のインピーダンスを変える
ことにより２つの差動センスアンプ入力間にオフセット
を付加する効果がある。したがって、ダミーセルを必要
としない１トランジスタ１キャパシタ型の強誘電体メモ
リ装置を構成することが可能となる。
【０００９】
【発明が解決しようとする課題】図１５に示す強誘電体
ヒステリシス特性において、ヒステリシス特性はメモリ
セルへのアクセス回数に依存した強誘電体膜の疲労やデ
ータの保持時間の増加にしたがって劣化する。すなわ
ち、ヒステリシスループの反転が繰り返し行われたれた
メモリセルの強誘電体膜は疲労によりヒステリシスルー
プの減少が起こる。図１６は、この疲労現象によりアク
セス回数の増加が読み出しビット線電圧へ与える影響を
示したものである。すなわち、分極反転を伴う“１”読
み出しでは、読み出し動作回数の増加にしたがって読み
出し電圧は減少し、分極非反転動作の“０”読み出し
は、読み出し動作回数にあまり依存せず読み出し電圧は
一定となる。また、ヒステリシスの劣化がインプリン
ト、すなわち一方向のみの電圧が強誘電体に印加される
場合、“１”および“０”読み出しビット線電圧は、ア
クセス回数に対して図１７または図１８に示すような変
化が起こる。すなわち、ビット線容量ＣＢが大きいと
き、“１”および“０”読み出し電圧は、読み出し動作
回数の増加にしたがって減少する。また、ビット線容量
ＣＢが小さいとき、“１”読み出し電圧はアクセス回数
にしたがって増加し、“０”読み出し電圧はアクセス回
数にしたがって減少する。
ヒステリシス特性において、ヒステリシス特性はメモリ
セルへのアクセス回数に依存した強誘電体膜の疲労やデ
ータの保持時間の増加にしたがって劣化する。すなわ
ち、ヒステリシスループの反転が繰り返し行われたれた
メモリセルの強誘電体膜は疲労によりヒステリシスルー
プの減少が起こる。図１６は、この疲労現象によりアク
セス回数の増加が読み出しビット線電圧へ与える影響を
示したものである。すなわち、分極反転を伴う“１”読
み出しでは、読み出し動作回数の増加にしたがって読み
出し電圧は減少し、分極非反転動作の“０”読み出し
は、読み出し動作回数にあまり依存せず読み出し電圧は
一定となる。また、ヒステリシスの劣化がインプリン
ト、すなわち一方向のみの電圧が強誘電体に印加される
場合、“１”および“０”読み出しビット線電圧は、ア
クセス回数に対して図１７または図１８に示すような変
化が起こる。すなわち、ビット線容量ＣＢが大きいと
き、“１”および“０”読み出し電圧は、読み出し動作
回数の増加にしたがって減少する。また、ビット線容量
ＣＢが小さいとき、“１”読み出し電圧はアクセス回数
にしたがって増加し、“０”読み出し電圧はアクセス回
数にしたがって減少する。
【００１０】さらに、データの保持時間の増加に対して
図１９に示すような読み出しビット線電圧の変化が起こ
る。すなわち、分極反転を伴う“１”読み出しは保持時
間に対して読み出し電圧が減少し、“０”読み出し時は
保持時間に依存せず読み出し電圧は一定となる。
図１９に示すような読み出しビット線電圧の変化が起こ
る。すなわち、分極反転を伴う“１”読み出しは保持時
間に対して読み出し電圧が減少し、“０”読み出し時は
保持時間に依存せず読み出し電圧は一定となる。
【００１１】したがって、ダミーセルを用いてリファレ
ンスを発生させる方法における第１の方法、すなわち図
２０に示したような、それぞれ“１”と“０”を書き込
んだ２つのダミーセルからデータを読み出し、それを平
均することによりリファレンス電圧を発生させる方法に
関しては、多数回使用するうちにメモリセルとダミーセ
ルのアクセス頻度の違いにより、正確なリファレンス電
圧が発生できなくなるという問題があった。この問題は
特開平７−１９２４７６においても同じである。また、
第２のダミーセル方法、すなわち、図２１に示したよう
な、ダミーセルキャパシタのサイズをメモリセルキャパ
シタのそれと異ならしめ、これを用いてリファレンス電
圧を発生させる方法においても同様の問題がある。さら
に、第３のダミーセル方式、すなわち、図２２に示した
ようなダミーセルキャパシタに通常の常誘電体膜を用い
た場合でもこの問題は回避できない。
ンスを発生させる方法における第１の方法、すなわち図
２０に示したような、それぞれ“１”と“０”を書き込
んだ２つのダミーセルからデータを読み出し、それを平
均することによりリファレンス電圧を発生させる方法に
関しては、多数回使用するうちにメモリセルとダミーセ
ルのアクセス頻度の違いにより、正確なリファレンス電
圧が発生できなくなるという問題があった。この問題は
特開平７−１９２４７６においても同じである。また、
第２のダミーセル方法、すなわち、図２１に示したよう
な、ダミーセルキャパシタのサイズをメモリセルキャパ
シタのそれと異ならしめ、これを用いてリファレンス電
圧を発生させる方法においても同様の問題がある。さら
に、第３のダミーセル方式、すなわち、図２２に示した
ようなダミーセルキャパシタに通常の常誘電体膜を用い
た場合でもこの問題は回避できない。
【００１２】また、第２のダミーセル方式（図２１）に
おける他の問題として、ダミーセルキャパシタサイズの
設計が難しいことも挙げられる。これは、ダミーセルキ
ャパシタサイズが、メモリセルキャパシタの容量値を予
め見積もった上で、ダミーセルキャパシタの分極反転時
と分極非反転時の容量値を見積もって決められるためで
ある。これは、第３のダミーセル方法、すなわち、図２
２に示したようなダミーセルキャパシタに通常の常誘電
体膜を用いた場合においても同様である。
おける他の問題として、ダミーセルキャパシタサイズの
設計が難しいことも挙げられる。これは、ダミーセルキ
ャパシタサイズが、メモリセルキャパシタの容量値を予
め見積もった上で、ダミーセルキャパシタの分極反転時
と分極非反転時の容量値を見積もって決められるためで
ある。これは、第３のダミーセル方法、すなわち、図２
２に示したようなダミーセルキャパシタに通常の常誘電
体膜を用いた場合においても同様である。
【００１３】また、ダミーセルを用いずにセル自体でリ
ファレンス電圧を発生する図２３の方法においては、他
の新たな問題として、的確なリファレンス電圧が発生で
きず、データ“１”の読み出しマージンが狭くなる問題
があった。具体的には、図２４においてデータ“１”に
対する実際の読み出し電荷はΔＱ１よりも小さく、リフ
ァレンス電圧に寄与する電荷はΔＱ０よりも大きくなる
ため、従来例のままではデータ“１”の読み出しマージ
ンが狭くなる問題がある。これは、図２４を用いた従来
例の読み出しの原理にビット線容量の影響が考慮されて
いないことが原因である。図２６を用いて正しくビット
線容量を考慮した場合の従来の読み出し動作を改めて説
明する。図中の直線はビット線容量に起因する負荷線で
ある。データ“１”を読み出すときは、ヒステリシス上
を状態ＡからＢを経て実際はＣに至るため、ΔＱ１が読
み出される電荷となる。したがって、図２４に示される
ΔＱ１よりも小さな値となる。また、データ“１”を読
み出した後の時点では、従来例で説明されるごとく状態
がＥに移動するのではなくＣの状態であり、これに引き
続くリファレンス読み出しでは、リファレンスはΔＱ０
よりも大きな値であるΔＱｒｅｆ１となる。したがっ
て、場合によっては、ΔＱ≒ΔＱｒｅｆ１、すなわち
“１”読み出しとリファレンス読み出しの電荷はほとん
ど同じになり読み出しマージンは狭くなる。また、従来
の方法では、データ“０”を正しく読み出すためにバイ
アスキャパシタを設けて、ΔＱ０とΔＱｒｅｆ０にオフ
セットを付けている。しかしながら、ΔＱ１≒ΔＱｒｅ
ｆ１のような状況では、このオフセットは逆に“１”読
み出しを“０”読み出しとして誤動作させる。したがっ
て、従来の方法では正しい読み出し動作が期待できな
い。
ファレンス電圧を発生する図２３の方法においては、他
の新たな問題として、的確なリファレンス電圧が発生で
きず、データ“１”の読み出しマージンが狭くなる問題
があった。具体的には、図２４においてデータ“１”に
対する実際の読み出し電荷はΔＱ１よりも小さく、リフ
ァレンス電圧に寄与する電荷はΔＱ０よりも大きくなる
ため、従来例のままではデータ“１”の読み出しマージ
ンが狭くなる問題がある。これは、図２４を用いた従来
例の読み出しの原理にビット線容量の影響が考慮されて
いないことが原因である。図２６を用いて正しくビット
線容量を考慮した場合の従来の読み出し動作を改めて説
明する。図中の直線はビット線容量に起因する負荷線で
ある。データ“１”を読み出すときは、ヒステリシス上
を状態ＡからＢを経て実際はＣに至るため、ΔＱ１が読
み出される電荷となる。したがって、図２４に示される
ΔＱ１よりも小さな値となる。また、データ“１”を読
み出した後の時点では、従来例で説明されるごとく状態
がＥに移動するのではなくＣの状態であり、これに引き
続くリファレンス読み出しでは、リファレンスはΔＱ０
よりも大きな値であるΔＱｒｅｆ１となる。したがっ
て、場合によっては、ΔＱ≒ΔＱｒｅｆ１、すなわち
“１”読み出しとリファレンス読み出しの電荷はほとん
ど同じになり読み出しマージンは狭くなる。また、従来
の方法では、データ“０”を正しく読み出すためにバイ
アスキャパシタを設けて、ΔＱ０とΔＱｒｅｆ０にオフ
セットを付けている。しかしながら、ΔＱ１≒ΔＱｒｅ
ｆ１のような状況では、このオフセットは逆に“１”読
み出しを“０”読み出しとして誤動作させる。したがっ
て、従来の方法では正しい読み出し動作が期待できな
い。
【００１４】また、ダミーセルを用いずにリファレンス
電圧を発生する図２３の方法における他の問題として、
アクセススピードが遅くなる問題があった。これは、プ
レート線を多数回遷移させることが原因である。具体的
に従来例では、プレート線を“Ｌ”から“Ｈ”または
“Ｈ”から“Ｌ”に遷移させる回数が、メモリセルから
のデータ読み出しに４回、再書き込みに２回必要とな
る。一般に、プレート線は配線が長く、複数のメモリセ
ルが接続されるため時定数が大きい。したがって、従来
の方式では高速アクセスが期待できない。
電圧を発生する図２３の方法における他の問題として、
アクセススピードが遅くなる問題があった。これは、プ
レート線を多数回遷移させることが原因である。具体的
に従来例では、プレート線を“Ｌ”から“Ｈ”または
“Ｈ”から“Ｌ”に遷移させる回数が、メモリセルから
のデータ読み出しに４回、再書き込みに２回必要とな
る。一般に、プレート線は配線が長く、複数のメモリセ
ルが接続されるため時定数が大きい。したがって、従来
の方式では高速アクセスが期待できない。
【００１５】本発明の目的は、１トンジスタ１キャパシ
タ型のメモリセルで必要とされるリファレンス電圧の発
生方法に関する前記の問題を解決し、信頼性が高く高速
な読み出し回路を具備した強誘電体メモリ装置を提供す
ることである。
タ型のメモリセルで必要とされるリファレンス電圧の発
生方法に関する前記の問題を解決し、信頼性が高く高速
な読み出し回路を具備した強誘電体メモリ装置を提供す
ることである。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の強誘電体メモリ装置は、強誘電体膜を用い
たキャパシタ１個とＭＯＳトランジスタ１個とで構成さ
れるメモリセルが複数接続されたビット線と、前記ビッ
ト線と接続可能な差動型センスアンプの組み合わせを複
数有し、前記強誘電体膜の分極方向を２値情報に対応さ
せて記憶する強誘電体メモリ装置において、前記メモリ
セルは前記強誘電体膜を用いたキャパシタの第１の電極
がプレート線に、第２の電極がＭＯＳトランジスタのソ
ースにそれぞれ接続され、前記ＭＯＳトランジスタのゲ
ートがワード線に、ドレインがビット線にそれぞれ接続
される構成で、かつ前記メモリセルがリファレンス電圧
を自己発生させる手段を有し、前記センスアンプは前記
メモリセルが自己発生したリファレンス電圧を基準にし
てンメモリセルデータを検出することを特徴とする。
め、本発明の強誘電体メモリ装置は、強誘電体膜を用い
たキャパシタ１個とＭＯＳトランジスタ１個とで構成さ
れるメモリセルが複数接続されたビット線と、前記ビッ
ト線と接続可能な差動型センスアンプの組み合わせを複
数有し、前記強誘電体膜の分極方向を２値情報に対応さ
せて記憶する強誘電体メモリ装置において、前記メモリ
セルは前記強誘電体膜を用いたキャパシタの第１の電極
がプレート線に、第２の電極がＭＯＳトランジスタのソ
ースにそれぞれ接続され、前記ＭＯＳトランジスタのゲ
ートがワード線に、ドレインがビット線にそれぞれ接続
される構成で、かつ前記メモリセルがリファレンス電圧
を自己発生させる手段を有し、前記センスアンプは前記
メモリセルが自己発生したリファレンス電圧を基準にし
てンメモリセルデータを検出することを特徴とする。
【００１７】本発明の実施態様によれば、前記メモリセ
ルにリファレンス電圧を自己発生させる手段として、メ
モリセルからデータを読み出した後、同一のメモリセル
に強誘電体が非反転状態で読み出されるデータ“０”を
書き込み、再度同一のメモリセルから２回目の読み出し
を行い、２回目に読み出したデータをリファレンスとし
て１回目に読み出したデータを前記センスアンプによっ
て検出する。
ルにリファレンス電圧を自己発生させる手段として、メ
モリセルからデータを読み出した後、同一のメモリセル
に強誘電体が非反転状態で読み出されるデータ“０”を
書き込み、再度同一のメモリセルから２回目の読み出し
を行い、２回目に読み出したデータをリファレンスとし
て１回目に読み出したデータを前記センスアンプによっ
て検出する。
【００１８】また、本発明の実施態様によれば、２回目
の読み出し前にデータ“０”を書き込む過程において、
ビット線を所定の電位にプリチャージし、プレート線の
電位は変化させない。
の読み出し前にデータ“０”を書き込む過程において、
ビット線を所定の電位にプリチャージし、プレート線の
電位は変化させない。
【００１９】また、本発明の実施態様によれば、同一の
メモリセルから１回目の読み出しデータと２回目の読み
出したリファレンスを前記差動型センスアンプで検出す
る手段として、前記差動型センスアンプが有する２つの
入力部と前記メモリセルからのビット線との間に、２つ
の差動センスアンプ入力との接続をＭＯＳトランジスタ
により切り替える手段を有し、前記メモリセルの１回目
の読み出しデータは前記第１の差動センスアンプ入力
に、２回目の読み出しデータは前記第２の差動センスア
ンプ入力に読み出され、読み出されたデータは前記差動
型センスアンプによって検出されるまで、前記第１およ
び第２の差動センスアンプ入力の寄生容量で保持される
ことを特徴とし、さらに１回目の読み出しデータが
“０”であった場合においても、１回目の読み出しデー
タと２回目の読み出したリファレンスの間にオフセット
を持たせる手段を有する。
メモリセルから１回目の読み出しデータと２回目の読み
出したリファレンスを前記差動型センスアンプで検出す
る手段として、前記差動型センスアンプが有する２つの
入力部と前記メモリセルからのビット線との間に、２つ
の差動センスアンプ入力との接続をＭＯＳトランジスタ
により切り替える手段を有し、前記メモリセルの１回目
の読み出しデータは前記第１の差動センスアンプ入力
に、２回目の読み出しデータは前記第２の差動センスア
ンプ入力に読み出され、読み出されたデータは前記差動
型センスアンプによって検出されるまで、前記第１およ
び第２の差動センスアンプ入力の寄生容量で保持される
ことを特徴とし、さらに１回目の読み出しデータが
“０”であった場合においても、１回目の読み出しデー
タと２回目の読み出したリファレンスの間にオフセット
を持たせる手段を有する。
【００２０】また、本発明の実施態様によれば、前記オ
フセットを持たせる第１の手段として、前記差動型セン
スアンプの第１の差動入力に接続されるビット線の長さ
を前記第２の差動入力に接続されるビット線よりも長く
する。
フセットを持たせる第１の手段として、前記差動型セン
スアンプの第１の差動入力に接続されるビット線の長さ
を前記第２の差動入力に接続されるビット線よりも長く
する。
【００２１】また、本発明の実施態様によれば、前記オ
フセットを持たせる第２の手段として、２つのＭＯＳト
ランジスタにより構成されるオフセット付加回路を具備
し、前記オフセット付加回路は、前記第１のＭＯＳトラ
ンジスタのドレインが前記第１の差動センスアンプ入力
に、ゲートが第２の制御信号線に、ソースが前記第２の
ＭＯＳトランジスタのドレインに接続され、前記第２の
ＭＯＳトランジスタのゲートが前記第２の差動センスア
ンプ入力に、ソースが接地電位に接続される構成であ
り、読み出し時に前記第１の制御信号により前記第１の
ＭＯＳトランジスタを導通させる。
フセットを持たせる第２の手段として、２つのＭＯＳト
ランジスタにより構成されるオフセット付加回路を具備
し、前記オフセット付加回路は、前記第１のＭＯＳトラ
ンジスタのドレインが前記第１の差動センスアンプ入力
に、ゲートが第２の制御信号線に、ソースが前記第２の
ＭＯＳトランジスタのドレインに接続され、前記第２の
ＭＯＳトランジスタのゲートが前記第２の差動センスア
ンプ入力に、ソースが接地電位に接続される構成であ
り、読み出し時に前記第１の制御信号により前記第１の
ＭＯＳトランジスタを導通させる。
【００２２】また、本発明の実施態様によれば、前記オ
フセットを持たせる第３の手段として、４つのＭＯＳト
ランジスタにより構成されるオフセット付加回路を具備
し、前記オフセット付加回路は、前記第１のＭＯＳトラ
ンジスタのドレインが前記第１の差動センスアップ入力
に、ゲートが第１の制御信号線に、ソースが前記第２の
ＭＯＳトランジスタのドレインに接続され、前記第２の
ＭＯＳトランジスタのゲートが前記第２の差動センスア
ンプ入力に、ソースが接地電位に接続され、前記第３の
ＭＯＳトランジスタのドレインが前記第２の差動センス
アンプ入力に、ゲートが第２の制御信号線に、ソースが
前記第４のＭＯＳトランジスタのドレインに接続され、
前記第４のＭＯＳトランジスタのゲートが前記第１の差
動センスアンプ入力に、ソースが接地電位に接続される
構成であり、読み出し時に前記第１または前記第２の制
御信号により前記第１または第３のＭＯＳトランジスタ
を導通させる。
フセットを持たせる第３の手段として、４つのＭＯＳト
ランジスタにより構成されるオフセット付加回路を具備
し、前記オフセット付加回路は、前記第１のＭＯＳトラ
ンジスタのドレインが前記第１の差動センスアップ入力
に、ゲートが第１の制御信号線に、ソースが前記第２の
ＭＯＳトランジスタのドレインに接続され、前記第２の
ＭＯＳトランジスタのゲートが前記第２の差動センスア
ンプ入力に、ソースが接地電位に接続され、前記第３の
ＭＯＳトランジスタのドレインが前記第２の差動センス
アンプ入力に、ゲートが第２の制御信号線に、ソースが
前記第４のＭＯＳトランジスタのドレインに接続され、
前記第４のＭＯＳトランジスタのゲートが前記第１の差
動センスアンプ入力に、ソースが接地電位に接続される
構成であり、読み出し時に前記第１または前記第２の制
御信号により前記第１または第３のＭＯＳトランジスタ
を導通させる。
【００２３】また、本発明の実施態様によれば、前記オ
フセットを持たせる第４の手段として、１回目に読み出
したデータを前記第１の差動センスアンプ入力と前記第
２の差動センスアンプ入力の両方に読み出し、２回目の
読み出したリファレンスは前記第１の差動センスアンプ
入力もしくは前記第２の差動センスアンプ入力のどちら
かに読み出す。
フセットを持たせる第４の手段として、１回目に読み出
したデータを前記第１の差動センスアンプ入力と前記第
２の差動センスアンプ入力の両方に読み出し、２回目の
読み出したリファレンスは前記第１の差動センスアンプ
入力もしくは前記第２の差動センスアンプ入力のどちら
かに読み出す。
【００２４】本発明では、同一のメモリセルに対して２
回の読み出し動作を行うことによりリファレンスを自己
発生させること、および２回目の読み出しの直前に
“０”を書き込むことで的確なリファレンス電圧を発生
させることにより、強誘電体の疲労やインプリント、保
持による膜特性の劣化に係わらず、メモリセルのデータ
を正しく読み出すことができる。また、２回目の読み出
しの直前の“０”書き込みは、時定数の大きなプレート
線の電位を変化させる必要がないため、読み出し時間を
増加させることはない。また、ダミーセルが必要ないた
め、ダミーセルキャパシタサイズの設計が難しいという
問題は発生しない。
回の読み出し動作を行うことによりリファレンスを自己
発生させること、および２回目の読み出しの直前に
“０”を書き込むことで的確なリファレンス電圧を発生
させることにより、強誘電体の疲労やインプリント、保
持による膜特性の劣化に係わらず、メモリセルのデータ
を正しく読み出すことができる。また、２回目の読み出
しの直前の“０”書き込みは、時定数の大きなプレート
線の電位を変化させる必要がないため、読み出し時間を
増加させることはない。また、ダミーセルが必要ないた
め、ダミーセルキャパシタサイズの設計が難しいという
問題は発生しない。
【００２５】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００２６】図１は、本発明の第１の実施の形態を示す
ものである。また、図２はセンスアンプＳＡ１の構成を
示した図である。隣接する２本ビット線ＢＬ１，ＢＬ２
の一端には、信号ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４によ
って制御される４つのＭＯＳトランジスタを介して、ビ
ット線ＢＬ１１，ＢＬ２１および両ビット線の電位差を
増幅してデータを検出するセンスアンプＳＡ１が接続さ
れている。また、センスアンプＳＡ１に接続されるビッ
ト線ＢＬ２１は、長さＬだけビット線ＢＬ１１よりも長
くなっている。また、ビット線ＢＬ１，ＢＬ２はビット
線プリチャージ信号ＰＢＬＧ１により、またビット線Ｂ
Ｌ１１，ＢＬ２１はビット線プリチャージ信号ＰＢＬＧ
０によって接地電位にプリチャージされる。
ものである。また、図２はセンスアンプＳＡ１の構成を
示した図である。隣接する２本ビット線ＢＬ１，ＢＬ２
の一端には、信号ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４によ
って制御される４つのＭＯＳトランジスタを介して、ビ
ット線ＢＬ１１，ＢＬ２１および両ビット線の電位差を
増幅してデータを検出するセンスアンプＳＡ１が接続さ
れている。また、センスアンプＳＡ１に接続されるビッ
ト線ＢＬ２１は、長さＬだけビット線ＢＬ１１よりも長
くなっている。また、ビット線ＢＬ１，ＢＬ２はビット
線プリチャージ信号ＰＢＬＧ１により、またビット線Ｂ
Ｌ１１，ＢＬ２１はビット線プリチャージ信号ＰＢＬＧ
０によって接地電位にプリチャージされる。
【００２７】また、メモリセルＭＣ１は、強誘電体キャ
パシタＣＦ１とセルトランジスタＴＣ１とからなる。強
誘電体キャパシタＣＦ１の一方の端子はプレート線ＰＬ
１と接続され、もう一方の端子はセルトランジスタＴＣ
１のソース・ドレイン端子の一方と接続される。また、
セルトランジスタＴＣ１のもう一方のソース・ドレイン
端子はビット線ＢＬ２と接続され、ゲート端子はワード
線ＷＬ１と接続される。この他のメモリセルＭＣ２も同
様の回路構成であり、構造および素子サイズも同等であ
る。
パシタＣＦ１とセルトランジスタＴＣ１とからなる。強
誘電体キャパシタＣＦ１の一方の端子はプレート線ＰＬ
１と接続され、もう一方の端子はセルトランジスタＴＣ
１のソース・ドレイン端子の一方と接続される。また、
セルトランジスタＴＣ１のもう一方のソース・ドレイン
端子はビット線ＢＬ２と接続され、ゲート端子はワード
線ＷＬ１と接続される。この他のメモリセルＭＣ２も同
様の回路構成であり、構造および素子サイズも同等であ
る。
【００２８】また、センスアンプＳＡ１は、非活性のと
きにビット線ＢＬ１，ＢＬ２に読み出された電荷がリー
クすることを防止するために、通常のラッチ型センスア
ンプに信号ＳＡＰ０，ＳＡＮ０によって制御されるＭＯ
Ｓトランジスタが付加されている。
きにビット線ＢＬ１，ＢＬ２に読み出された電荷がリー
クすることを防止するために、通常のラッチ型センスア
ンプに信号ＳＡＰ０，ＳＡＮ０によって制御されるＭＯ
Ｓトランジスタが付加されている。
【００２９】次に、図１の回路の読み出し動作を図３、
図４を用いて説明する。まず、ビット線プリチャージ信
号ＰＢＬＧ０およびＰＢＬＧ１を“Ｈ”レベルにするこ
とにより、ビット線ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ２
１を接地電位にプリチャージする。次に、ワード線ＷＬ
１を“Ｈ”にしてメモリセルＭＣ１を選択しプレート線
ＰＬ１を“Ｈ”にして維持し、信号ＴＧ２を“Ｈ”とす
ることにより、ビット線ＢＬ２，ＢＬ２１にデータが読
み出される。ここで、メモリセルＭＣ１から読み出され
るデータが“１”のときメモリセルＭＣ１の状態はＡか
らＣに移り、ビット線電圧はＶＢＬ１になる。また、デ
ータが“０”のときはメモリセルＭＣ１の状態はＢから
Ｄに移り、ビット線電圧はＶＢＬ０になる。次に信号Ｔ
Ｇ２を“Ｌ”とし、ビット線プリチャージ信号ＰＢＬＧ
１を“Ｈ”にしてビット線ＢＬ１，ＢＬ２を再度接地電
位にプリチャージする。このときプレート線ＰＬ１が
“Ｈ”のままであるため、メモリセルＭＣ１には“０”
が書き込まれる。ここで、メモリセルＭＣ１はＥの状態
に移る。続いて、プレート線ＰＬ１を“Ｌ”にしてから
ビット線プリチャージ信号ＰＢＬＧ１を“Ｌ”にし、メ
モリセルの状態をＢに移す。
図４を用いて説明する。まず、ビット線プリチャージ信
号ＰＢＬＧ０およびＰＢＬＧ１を“Ｈ”レベルにするこ
とにより、ビット線ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ２
１を接地電位にプリチャージする。次に、ワード線ＷＬ
１を“Ｈ”にしてメモリセルＭＣ１を選択しプレート線
ＰＬ１を“Ｈ”にして維持し、信号ＴＧ２を“Ｈ”とす
ることにより、ビット線ＢＬ２，ＢＬ２１にデータが読
み出される。ここで、メモリセルＭＣ１から読み出され
るデータが“１”のときメモリセルＭＣ１の状態はＡか
らＣに移り、ビット線電圧はＶＢＬ１になる。また、デ
ータが“０”のときはメモリセルＭＣ１の状態はＢから
Ｄに移り、ビット線電圧はＶＢＬ０になる。次に信号Ｔ
Ｇ２を“Ｌ”とし、ビット線プリチャージ信号ＰＢＬＧ
１を“Ｈ”にしてビット線ＢＬ１，ＢＬ２を再度接地電
位にプリチャージする。このときプレート線ＰＬ１が
“Ｈ”のままであるため、メモリセルＭＣ１には“０”
が書き込まれる。ここで、メモリセルＭＣ１はＥの状態
に移る。続いて、プレート線ＰＬ１を“Ｌ”にしてから
ビット線プリチャージ信号ＰＢＬＧ１を“Ｌ”にし、メ
モリセルの状態をＢに移す。
【００３０】次に、プレート線ＰＬ１を“Ｈ”、信号Ｔ
Ｇ３を“Ｈ”にして、メモリセルＭＣ１からビット線Ｂ
Ｌ２，ＢＬ１１にリファレンス電圧を読み出す。ただ
し、ビット線ＢＬ１１の容量はビット線ＢＬ２１よりも
ＣＬだけ小さいので、メモリセルＭＣ１の状態はＢから
Ｆに移り、ビット線電圧Ｖｒｅｆとなる。続いて、信号
ＴＧ３を“Ｌ”とする。
Ｇ３を“Ｈ”にして、メモリセルＭＣ１からビット線Ｂ
Ｌ２，ＢＬ１１にリファレンス電圧を読み出す。ただ
し、ビット線ＢＬ１１の容量はビット線ＢＬ２１よりも
ＣＬだけ小さいので、メモリセルＭＣ１の状態はＢから
Ｆに移り、ビット線電圧Ｖｒｅｆとなる。続いて、信号
ＴＧ３を“Ｌ”とする。
【００３１】次に、信号ＳＡＰおよびＳＡＮ０を
“Ｈ”、信号ＳＡＰ０を“Ｌ”とすることによりセンス
アンプＳＡ１を活性化させデータを検出する。ビット線
ＢＬ１１にはリファレンス電圧Ｖｒｅｆが、ビット線Ｂ
Ｌ２１には“１”もしくは“０”に対応した電圧ＶＢＬ
１もしくはＶＢＬ０が保持されているので、この大小関
係がセンスアンプＳＡ１により正しく増幅され、データ
は正しく検出される。
“Ｈ”、信号ＳＡＰ０を“Ｌ”とすることによりセンス
アンプＳＡ１を活性化させデータを検出する。ビット線
ＢＬ１１にはリファレンス電圧Ｖｒｅｆが、ビット線Ｂ
Ｌ２１には“１”もしくは“０”に対応した電圧ＶＢＬ
１もしくはＶＢＬ０が保持されているので、この大小関
係がセンスアンプＳＡ１により正しく増幅され、データ
は正しく検出される。
【００３２】次に、信号ＴＧ２を“Ｈ”とし、プレート
線ＰＬ１を“Ｌ”とすることによりメモリセルＭＣ１に
データが再書き込みされる。次に、信号ＳＡＰ，ＳＡＮ
０を“Ｌ”、信号ＳＡＰ０を“Ｈ”とすることによりセ
ンスアンプＳＡ１を非活性とする。次に、ビット線プリ
チャージ信号ＰＢＬＧ０，ＰＢＬＧ１を“Ｈ”としてビ
ット線をディスチャージし、最後にワード線ＷＬ１を
“Ｌ”として読み出し動作が終了する。なお、本実施形
態においては、ビット線容量ＣＬの負荷に、ビット線Ｂ
Ｌ２１の長さをビット線ＢＬ１１と同じにして、ビット
線ＢＬ２１に容量値ＣＬのキャパシタを付加してもよ
い。
線ＰＬ１を“Ｌ”とすることによりメモリセルＭＣ１に
データが再書き込みされる。次に、信号ＳＡＰ，ＳＡＮ
０を“Ｌ”、信号ＳＡＰ０を“Ｈ”とすることによりセ
ンスアンプＳＡ１を非活性とする。次に、ビット線プリ
チャージ信号ＰＢＬＧ０，ＰＢＬＧ１を“Ｈ”としてビ
ット線をディスチャージし、最後にワード線ＷＬ１を
“Ｌ”として読み出し動作が終了する。なお、本実施形
態においては、ビット線容量ＣＬの負荷に、ビット線Ｂ
Ｌ２１の長さをビット線ＢＬ１１と同じにして、ビット
線ＢＬ２１に容量値ＣＬのキャパシタを付加してもよ
い。
【００３３】図５は、本発明の第２の実施形態を示した
図である。メモリセルＭＣ１、およびセンスアンプＳＡ
１、信号ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４によって制御
される４つのＭＯＳトランジスタの構成は第１の実施形
態と同様である。ただし、１回目に読み出したデータと
２回目に読み出したリファレンス電圧との間にオフセッ
トを持たせる手段として、信号ＯＳ１，ＯＳ２によって
制御される４つのＮＭＯＳトランジスタにより構成され
るオフセット付加回路がビット線ＢＬ１１およびＢＬ２
１に接続される。
図である。メモリセルＭＣ１、およびセンスアンプＳＡ
１、信号ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４によって制御
される４つのＭＯＳトランジスタの構成は第１の実施形
態と同様である。ただし、１回目に読み出したデータと
２回目に読み出したリファレンス電圧との間にオフセッ
トを持たせる手段として、信号ＯＳ１，ＯＳ２によって
制御される４つのＮＭＯＳトランジスタにより構成され
るオフセット付加回路がビット線ＢＬ１１およびＢＬ２
１に接続される。
【００３４】次に、図５の回路の読み出し動作を図６、
図７を用いて説明する。まず、ビット線プリチャージ信
号ＰＢＬＧ０およびＰＢＬＧ１を“Ｈ”にすることによ
り、ビット線ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ２１を接
地電位にプリチャージする。次に、ワード線ＷＬ１を
“Ｈ”にしてメモリセルＭＣ１を選択しプレート線ＰＬ
１を“Ｈ”とし、信号ＴＧ２を“Ｈ”とすることによ
り、ビット線ＢＬ２，ＢＬ２１にデータが読み出され
る。メモリセルＭＣ１から読み出されるデータが“１”
のときメモリセルＭＣ１の状態はＡからＣに移り、ビッ
ト線電圧はＶＢＬ１になる。また、データが“０”のと
きはメモリセルＭＣ１の状態はＢからＤに移り、ビット
線電圧はＶＢＬ０になる。次に、信号ＴＧ２を“Ｌ”と
し、ビット線プリチャージ信号ＰＢＬＧ１を“Ｈ”にし
てビット線ＢＬ１、ＢＬ２を再度プリチャージする。こ
のときプレート線ＰＬ１が“Ｈ”のままであるため、メ
モリセルＭＣ１には“０”が書き込まれる。ここで、メ
モリセルＭＣ１はＥの状態に移る。続いてプレート線Ｐ
Ｌ１を“Ｌ”にしてからビット線プリチャージ信号ＢＬ
Ｇ１を“Ｌ”にし、メモリセルＭＣ１の状態をＢに移
す。
図７を用いて説明する。まず、ビット線プリチャージ信
号ＰＢＬＧ０およびＰＢＬＧ１を“Ｈ”にすることによ
り、ビット線ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ２１を接
地電位にプリチャージする。次に、ワード線ＷＬ１を
“Ｈ”にしてメモリセルＭＣ１を選択しプレート線ＰＬ
１を“Ｈ”とし、信号ＴＧ２を“Ｈ”とすることによ
り、ビット線ＢＬ２，ＢＬ２１にデータが読み出され
る。メモリセルＭＣ１から読み出されるデータが“１”
のときメモリセルＭＣ１の状態はＡからＣに移り、ビッ
ト線電圧はＶＢＬ１になる。また、データが“０”のと
きはメモリセルＭＣ１の状態はＢからＤに移り、ビット
線電圧はＶＢＬ０になる。次に、信号ＴＧ２を“Ｌ”と
し、ビット線プリチャージ信号ＰＢＬＧ１を“Ｈ”にし
てビット線ＢＬ１、ＢＬ２を再度プリチャージする。こ
のときプレート線ＰＬ１が“Ｈ”のままであるため、メ
モリセルＭＣ１には“０”が書き込まれる。ここで、メ
モリセルＭＣ１はＥの状態に移る。続いてプレート線Ｐ
Ｌ１を“Ｌ”にしてからビット線プリチャージ信号ＢＬ
Ｇ１を“Ｌ”にし、メモリセルＭＣ１の状態をＢに移
す。
【００３５】次に、プレート線ＰＬ１を“Ｈ”、信号Ｔ
Ｇ３を“Ｈ”として、メモリセルＭＣ１からビット線Ｂ
Ｌ２，ＢＬ１１にリファレンス電圧を読み出す。ここ
で、メモリセルＭＣ１の状態はＢからＤに移り、ビット
線電圧はＶＢＬ０となる。続いてＴＧ３を“Ｌ”にす
る。
Ｇ３を“Ｈ”として、メモリセルＭＣ１からビット線Ｂ
Ｌ２，ＢＬ１１にリファレンス電圧を読み出す。ここ
で、メモリセルＭＣ１の状態はＢからＤに移り、ビット
線電圧はＶＢＬ０となる。続いてＴＧ３を“Ｌ”にす
る。
【００３６】次に、信号ＳＡＰおよびＳＡＮ０，ＯＳ２
を“Ｈ”信号ＳＡＰ０を“Ｌ”とすることによりセンス
アンプＳＡ１を活性化させ、データを検出する。このと
き、ビット線ＢＬ１１にリファレンス電圧としてＶＢＬ
０が、ビット線ＢＬ２１には“１”もしくは“０”に対
応した電圧ＶＢＬ１もしくはＶＢＬ０が保持されてい
る。ＯＳ２が“Ｈ”になることでセンスアンプＳＡ１の
ビット線ＢＬ２１側のＮＭＯＳトランジスタのＷを大き
くしたことと等価になり、ビット線ＢＬ１１の電圧とビ
ット線ＢＬ２１の電圧の間にオフセットを持たせること
ができるため、センスアンプＳＡ１が正しく動作し、デ
ータは正しく検出される。次に、第１の実施形態と同様
にデータの再書き込みを行い、読み出し動作を終了す
る。
を“Ｈ”信号ＳＡＰ０を“Ｌ”とすることによりセンス
アンプＳＡ１を活性化させ、データを検出する。このと
き、ビット線ＢＬ１１にリファレンス電圧としてＶＢＬ
０が、ビット線ＢＬ２１には“１”もしくは“０”に対
応した電圧ＶＢＬ１もしくはＶＢＬ０が保持されてい
る。ＯＳ２が“Ｈ”になることでセンスアンプＳＡ１の
ビット線ＢＬ２１側のＮＭＯＳトランジスタのＷを大き
くしたことと等価になり、ビット線ＢＬ１１の電圧とビ
ット線ＢＬ２１の電圧の間にオフセットを持たせること
ができるため、センスアンプＳＡ１が正しく動作し、デ
ータは正しく検出される。次に、第１の実施形態と同様
にデータの再書き込みを行い、読み出し動作を終了す
る。
【００３７】図８は、本発明の第３の実施形態を示した
ものである。メモリセルＭＣ１、およびセンスアンプＳ
Ａ１、信号ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４により制御
される４つのＭＯＳトランジスタの構成は第１の実施形
態と同様である。
ものである。メモリセルＭＣ１、およびセンスアンプＳ
Ａ１、信号ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４により制御
される４つのＭＯＳトランジスタの構成は第１の実施形
態と同様である。
【００３８】次に、図８の回路の読み出し動作を図９、
図１０を用いて説明する。図８では、図１のビット線長
の増大Ｌや、図５のオフセット付加回路は特に設けずに
本発明を実施する。回路動作はほぼ第１の実施形態と同
様である。ただし、メモリセルＭＣ１を選択した場合、
データ読み出しのときは信号ＴＧ２とＴＧ３を同時に
“Ｈ”にする。これにより、メモリセルＭＣ１の状態は
データが“１”のときはＡからＣへ、データが“０”の
ときはＢからＤへ移動する。また、リファレンス読み出
しのときには信号ＴＧ３のみを“Ｈ”にする。これによ
り等価的に負荷線は軽くなりメモリセルＭＣ１の状態は
ＢからＦへ移動する。したがって、ビット線ＢＬ２１に
はデータ“１”もしくはデータ“０”に対応した電圧Ｖ
ＢＬ１もしくはＶＢＬ０が保持され、ビット線ＢＬ１１
にはリファレンス電圧Ｖｒｅｆが保持されるため、正し
い読み出し動作ができる。本実施形態によれば、前記２
本のビット線ＢＬ１１とＢＬ２１の容量のアンバランス
がないため、センスアンプＳＡ１の感度を落すことがな
く、また、オフセットを付加するために特別に回路を用
意する必要もないため、構成が簡単になる。なお、本実
施形態においては、データ読み出しの際、信号ＴＧ１と
ＴＧ２を同時に“Ｈ”として、リファレンス読み出しの
際には信号ＴＧ３のみを“Ｈ”にしてもよい。
図１０を用いて説明する。図８では、図１のビット線長
の増大Ｌや、図５のオフセット付加回路は特に設けずに
本発明を実施する。回路動作はほぼ第１の実施形態と同
様である。ただし、メモリセルＭＣ１を選択した場合、
データ読み出しのときは信号ＴＧ２とＴＧ３を同時に
“Ｈ”にする。これにより、メモリセルＭＣ１の状態は
データが“１”のときはＡからＣへ、データが“０”の
ときはＢからＤへ移動する。また、リファレンス読み出
しのときには信号ＴＧ３のみを“Ｈ”にする。これによ
り等価的に負荷線は軽くなりメモリセルＭＣ１の状態は
ＢからＦへ移動する。したがって、ビット線ＢＬ２１に
はデータ“１”もしくはデータ“０”に対応した電圧Ｖ
ＢＬ１もしくはＶＢＬ０が保持され、ビット線ＢＬ１１
にはリファレンス電圧Ｖｒｅｆが保持されるため、正し
い読み出し動作ができる。本実施形態によれば、前記２
本のビット線ＢＬ１１とＢＬ２１の容量のアンバランス
がないため、センスアンプＳＡ１の感度を落すことがな
く、また、オフセットを付加するために特別に回路を用
意する必要もないため、構成が簡単になる。なお、本実
施形態においては、データ読み出しの際、信号ＴＧ１と
ＴＧ２を同時に“Ｈ”として、リファレンス読み出しの
際には信号ＴＧ３のみを“Ｈ”にしてもよい。
【００３９】図１１は、本発明の第４の実施形態を示し
たものである。メモリセルＭＣ１、およびセンスアンプ
ＳＡ１、信号ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４により制
御される４つのＭＯＳトランジスタの構成は第１の実施
形態と同様である。また、本実施形態ではメモリセルア
レイを２つに分割するように、ビット線ＢＬ１，ＢＬ２
の中間に信号ＴＧ５，ＴＧ６により制御されるＭＯＳト
ランジスタが設けられる。これにより、第３の実施形態
におけるＣＢＬ１とＣＢＬ２の中間の容量値であるＣＢ
Ｌ１０を作れるため、最適な付加容量を設けることがで
きる。
たものである。メモリセルＭＣ１、およびセンスアンプ
ＳＡ１、信号ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４により制
御される４つのＭＯＳトランジスタの構成は第１の実施
形態と同様である。また、本実施形態ではメモリセルア
レイを２つに分割するように、ビット線ＢＬ１，ＢＬ２
の中間に信号ＴＧ５，ＴＧ６により制御されるＭＯＳト
ランジスタが設けられる。これにより、第３の実施形態
におけるＣＢＬ１とＣＢＬ２の中間の容量値であるＣＢ
Ｌ１０を作れるため、最適な付加容量を設けることがで
きる。
【００４０】次に、図１１の回路の読み出し動作を図１
２、図１３を用いて説明する。回路動作はほぼ第３の実
施形態と同様である。つまり、データ読み出しの際は信
号ＴＧ１，ＴＧ２を同時に“Ｈ”にする。また、リファ
レンス読み出しの際には信号ＴＧ３のみを“Ｈ”にす
る。ただし、第３の実施形態との違いは、メモリセルＭ
Ｃ１を選択した場合は、信号ＴＧ５は常に“Ｈ”、信号
ＴＧ６は“Ｌ”とすることである。したがって、ビット
線ＢＬ２１にはデータ“１”もしくはデータ“０”に対
応した電圧ＶＢＬ１もしくはＶＢＬ０が保持され、ビッ
ト線ＢＬ１１にはリファレンス電圧Ｖｒｆが保持される
ため、正しい読み出し動作ができる。本実施形態は、１
回目の読み出しのときに、信号ＴＧ４またはＴＧ６、も
しくは両方を“Ｈ”にしてもよい。したがって、本実施
形態では負荷容量を変化させることができるため、これ
を利用してメモリセルＭＣ１のスクリーニングを行うこ
とができる。メモリセルＭＣ１を選択した場合、通常読
み出し時は信号ＴＧ４，ＴＧ６共に“Ｌ”としておく
が、スクリーニング時には共に“Ｈ”として“１”読み
出しマージン（ＶＢＬ１−Ｖｒｅｆ）を狭くする。ヒス
テリシス特性が劣化したセルは“１”読み出しができな
くなるため、ヒステリシス特性が劣化しているセルを検
出することができる。
２、図１３を用いて説明する。回路動作はほぼ第３の実
施形態と同様である。つまり、データ読み出しの際は信
号ＴＧ１，ＴＧ２を同時に“Ｈ”にする。また、リファ
レンス読み出しの際には信号ＴＧ３のみを“Ｈ”にす
る。ただし、第３の実施形態との違いは、メモリセルＭ
Ｃ１を選択した場合は、信号ＴＧ５は常に“Ｈ”、信号
ＴＧ６は“Ｌ”とすることである。したがって、ビット
線ＢＬ２１にはデータ“１”もしくはデータ“０”に対
応した電圧ＶＢＬ１もしくはＶＢＬ０が保持され、ビッ
ト線ＢＬ１１にはリファレンス電圧Ｖｒｆが保持される
ため、正しい読み出し動作ができる。本実施形態は、１
回目の読み出しのときに、信号ＴＧ４またはＴＧ６、も
しくは両方を“Ｈ”にしてもよい。したがって、本実施
形態では負荷容量を変化させることができるため、これ
を利用してメモリセルＭＣ１のスクリーニングを行うこ
とができる。メモリセルＭＣ１を選択した場合、通常読
み出し時は信号ＴＧ４，ＴＧ６共に“Ｌ”としておく
が、スクリーニング時には共に“Ｈ”として“１”読み
出しマージン（ＶＢＬ１−Ｖｒｅｆ）を狭くする。ヒス
テリシス特性が劣化したセルは“１”読み出しができな
くなるため、ヒステリシス特性が劣化しているセルを検
出することができる。
【００４１】図１４は、本発明の第５の実施形態を示し
たものである。メモリセルＭＣ１、およびセンスアンプ
ＳＡ１、信号ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４により制
御される４つのＭＯＳトランジスタの構成は第１の実施
形態と同様である。ただし、メモリセルアレイＭＣ１の
構成は、第１，２，３，４の実施形態がフォールデッド
ビットライン型であったのに対して、オープンビットラ
イン型の構成をとっている。
たものである。メモリセルＭＣ１、およびセンスアンプ
ＳＡ１、信号ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４により制
御される４つのＭＯＳトランジスタの構成は第１の実施
形態と同様である。ただし、メモリセルアレイＭＣ１の
構成は、第１，２，３，４の実施形態がフォールデッド
ビットライン型であったのに対して、オープンビットラ
イン型の構成をとっている。
【００４２】次に、図１４の回路の読み出し動作につい
て説明する。読み出し動作は第３の実施形態と同様であ
る。したがって、メモリセルＭＣ１を選択した場合、デ
ータ読み出しの際には信号ＴＧ２とＴＧ３を同時に
“Ｈ”とし、リファレンス電圧読み出しの際には信号Ｔ
Ｇ３のみを“Ｈ”とする。また、データ読み出しの際に
信号ＴＧ１とＴＧ２を同時に“Ｈ”。リファレンス読み
出しの際に信号ＴＧ３のみを“Ｈ”としてもよい。本実
施形態によれば、メモリセルアレイサイズを小さくする
ことができる。ＤＲＡＭでは、ノイズの問題のためオー
プンビットライン型は使われないが、本発明、つまり２
回読み出し方式においては、読み出しの際に２本のビッ
ト線ＢＬ１とＢＬ２を同時に使う必要がないため、オー
プンビットライン型特有のノイズの問題がない。したが
って、本実施形態は、本発明をオープンビットライン型
で用いることができることから、従来のフォールデット
型の２Ｔ２Ｃセルを本発明によるフォールデット型１Ｔ
１Ｃセルとし、さらにオープンビットライン型１Ｔ１Ｃ
セルとすることによりチップ面積を大幅に減少させる効
果ある。
て説明する。読み出し動作は第３の実施形態と同様であ
る。したがって、メモリセルＭＣ１を選択した場合、デ
ータ読み出しの際には信号ＴＧ２とＴＧ３を同時に
“Ｈ”とし、リファレンス電圧読み出しの際には信号Ｔ
Ｇ３のみを“Ｈ”とする。また、データ読み出しの際に
信号ＴＧ１とＴＧ２を同時に“Ｈ”。リファレンス読み
出しの際に信号ＴＧ３のみを“Ｈ”としてもよい。本実
施形態によれば、メモリセルアレイサイズを小さくする
ことができる。ＤＲＡＭでは、ノイズの問題のためオー
プンビットライン型は使われないが、本発明、つまり２
回読み出し方式においては、読み出しの際に２本のビッ
ト線ＢＬ１とＢＬ２を同時に使う必要がないため、オー
プンビットライン型特有のノイズの問題がない。したが
って、本実施形態は、本発明をオープンビットライン型
で用いることができることから、従来のフォールデット
型の２Ｔ２Ｃセルを本発明によるフォールデット型１Ｔ
１Ｃセルとし、さらにオープンビットライン型１Ｔ１Ｃ
セルとすることによりチップ面積を大幅に減少させる効
果ある。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
下記のような効果がある。
下記のような効果がある。
【００４４】１）強誘電体膜の特性が劣化して読み出し
電圧が変化しても、リファレンス電圧は常にデータ
“１”と“０”の中間の的確な電圧を発生することが可
能となるため、強誘電体膜特性の疲労、インプリント、
保持時間に依存するばらつきによるリファレンス電圧の
不正確性という問題は除去できる。
電圧が変化しても、リファレンス電圧は常にデータ
“１”と“０”の中間の的確な電圧を発生することが可
能となるため、強誘電体膜特性の疲労、インプリント、
保持時間に依存するばらつきによるリファレンス電圧の
不正確性という問題は除去できる。
【００４５】２）さらに、リファレンス読み出しの直前
に“０”を書き込んでいるため、的確なリファレンス電
圧を発生可能となり、読み出しマージンを常に最大にす
ることができる。
に“０”を書き込んでいるため、的確なリファレンス電
圧を発生可能となり、読み出しマージンを常に最大にす
ることができる。
【００４６】３）また、従来例に比べ、プレート線の電
圧が“Ｌ”から“Ｈ”もしくは“Ｈ”から“Ｌ”に遷移
する回数を６回から４回に減少させることが可能なた
め、従来例よりも高速に動作させることができる。
圧が“Ｌ”から“Ｈ”もしくは“Ｈ”から“Ｌ”に遷移
する回数を６回から４回に減少させることが可能なた
め、従来例よりも高速に動作させることができる。
【００４７】４）また、ダミーセルが必要ないため（請
求項１、２、５）、ダミーセルキャパシタサイズの設計
が難しいという問題は発生しない。
求項１、２、５）、ダミーセルキャパシタサイズの設計
が難しいという問題は発生しない。
【図１】本発明の第１の実施形態の強誘電体メモリ装置
の回路図である。
の回路図である。
【図２】図１の強誘電体メモリ装置で用いられるセンス
アンプの回路図である。
アンプの回路図である。
【図３】第１の実施形態の動作を説明するための図であ
る。
る。
【図４】第１の実施形態の動作タイミング図である。
【図５】本発明の第２の実施形態の強誘電体メモリ装置
の回路図である。
の回路図である。
【図６】第２の実施形態の動作を説明するための図であ
る。
る。
【図７】第２の実施形態の動作タイミング図である。
【図８】本発明の第３の実施形態の強誘電体メモリ装置
の回路図である。
の回路図である。
【図９】第３の実施形態の動作を説明するための図であ
る。
る。
【図１０】第３の実施形態の動作タイミング図である。
【図１１】本発明の第４の実施形態の強誘電体メモリ装
置の回路図である。
置の回路図である。
【図１２】第４の実施形態の動作を説明するための図で
ある。
ある。
【図１３】第４の実施形態の動作タイミング図である。
【図１４】本発明の第５の実施形態の強誘電体メモリ装
置の回路図である。
置の回路図である。
【図１５】強誘電体ヒステリシス特性を示す図である。
【図１６】読み出し動作回数に対する強誘電体の分極電
荷量の変化を示す図である。
荷量の変化を示す図である。
【図１７】読み出し動作回数に対する強誘電体の分極電
荷量の変化を示す図である。
荷量の変化を示す図である。
【図１８】読み出し動作回数に対する強誘電体の分極電
荷量の変化を示す図である。
荷量の変化を示す図である。
【図１９】保持時間に対する強誘電体の分極電荷量の変
化を示す図である。
化を示す図である。
【図２０】従来のリファレンス電圧発生手法を説明する
ための回路図である。
ための回路図である。
【図２１】従来のリファレンス電圧発生手法を説明する
ための回路図である。
ための回路図である。
【図２２】従来のリファレンス電圧発生手法を説明する
ための回路図である。
ための回路図である。
【図２３】従来のリファレンス電圧発生手法を説明する
ための回路図である。
ための回路図である。
【図２４】図２３のリファレンス電圧発生手法を説明す
るための図である。
るための図である。
【図２５】図２３のリファレンス電圧発生手法で用いら
れるセンスアンプの回路図である。
れるセンスアンプの回路図である。
【図２６】図２３のリファレンス電圧発生手法を説明す
るための図である。
るための図である。
ＳＡ１ センスアンプ ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４，ＴＧ５，ＴＧ６
制御信号 ＷＬ１，ＷＬ２ ワード線 ＰＬ１，ＰＬ２ プレート線 ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ２１ ビット線 ＭＣ１，ＮＭＣ２ メモリセル ＣＦ１，ＣＦ２ 強誘電体キャパシタ ＴＣ１，ＴＣ２ セルトランジスタ ＣＢ１，ＣＢ２，ＣＢ３，ＣＢ４，ＣＬ ビット線寄
生容量値 ＰＢＬＧ０，ＰＢＬＧ１ ビット線プリチャージ信号 ＳＡＰ，ＳＡＰ０，ＳＡＮ０ センスアンプ制御信号 ＯＳ１，ＯＳ２ オフセット付加回路制御信号
制御信号 ＷＬ１，ＷＬ２ ワード線 ＰＬ１，ＰＬ２ プレート線 ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ２１ ビット線 ＭＣ１，ＮＭＣ２ メモリセル ＣＦ１，ＣＦ２ 強誘電体キャパシタ ＴＣ１，ＴＣ２ セルトランジスタ ＣＢ１，ＣＢ２，ＣＢ３，ＣＢ４，ＣＬ ビット線寄
生容量値 ＰＢＬＧ０，ＰＢＬＧ１ ビット線プリチャージ信号 ＳＡＰ，ＳＡＰ０，ＳＡＮ０ センスアンプ制御信号 ＯＳ１，ＯＳ２ オフセット付加回路制御信号
Claims (10)
- 【請求項１】 強誘電体膜を用いたキャパシタ１個とＭ
ＯＳトランジスタ１個とで構成されるメモリセルが複数
接続されたビット線と、前記ビット線と接続可能な差動
型センスアンプの組み合わせを複数有し、前記強誘電体
膜の分極方向を２値情報に対応させて記憶する強誘電体
メモリ装置において、 前記メモリセルは前記強誘電体膜を用いたキャパシタの
第１の電極がプレート線に、第２の電極がＭＯＳトラン
ジスタのソースにそれぞれ接続され、前記ＭＯＳトラン
ジスタのゲートがワード線に、ドレインがビット線にそ
れぞれ接続される構成で、かつ前記メモリセルはリファ
レンス電圧を自己発生させる手段を有し、前記センスア
ンプは前記メモリセルが自己発生したリファレンス電圧
を基準にしてメモリセルデータを検出することを特徴と
する強誘電体メモリ装置。 - 【請求項２】 前記メモリセルにリファレンス電圧を自
己発生させる手段として、前記メモリセルからデータを
読み出した後、再度同一のメモリセルから読み出し動作
を行い、２回目の読み出したデータをリファレンスとし
て１回目の読み出したデータを前記センスアンプによっ
て検出する請求項１に記載の強誘電体メモリ装置。 - 【請求項３】 ２回目の読み出し直前に、強誘電体の分
極方向が非反転状態で読み出されるデータ“０”を書き
込む請求項２に記載の強誘電体メモリ装置。 - 【請求項４】 ２回目の読み出し前にデータ“０”を書
き込む過程において、ビット線を所定の電位にプリチャ
ージし、プレート線の電位は変化させない請求項３に記
載の強誘電体メモリ装置。 - 【請求項５】 同一のメモリセルから１回目の読み出し
データと２回目に読み出したリファレンスを前記差動型
センスアンプで検出する手段として、前記差動型センス
アンプが有する２つの入力部と前記メモリセルからのビ
ット線との間に、２つの差動センスアンプ入力との接続
をＭＯＳトランジスタにより切り替える手段を有し、前
記メモリセルの１回目の読み出しデータは前記第１の差
動センスアンプ入力に、２回目の読み出しデータは前記
第２の差動センスアンプ入力に読み出され、読み出され
たデータは前記差動型センスアンプによって検出される
まで、前記第１および第２の差動センスアンプ入力の寄
生容量で保持されることを特徴とし、さらに１回目の読
み出しデータが“０”であった場合においても、１回目
に読み出したデータと２回目の読み出したリファレンス
の間にオフセットを持たせる手段を有する請求項３記載
の強誘電体メモリ装置。 - 【請求項６】 前記オフセットを持たせる第１の手段と
して、前記差動型センスアンプ第１の差動センスアンプ
入力に接続されるビット線の長さを前記第２の差動セン
スアンプ入力に接続されるビット線よりも長くする請求
項５に記載の強誘電体メモリ装置。 - 【請求項７】 前記オフセットを持たせる第２の手段と
して、２つのＭＯＳトランジスタにより構成されるオフ
セット付加回路を具備し、前記オフセット付加回路は、
前記第１のＭＯＳトランジスタのドレインが前記第１の
差動センスアンプ入力に、ゲートが第２の制御信号線
に、ソースが前記第２のＭＯＳトランジスタのドレイン
に接続され、前記第２のＭＯＳトランジスタのゲートが
前記第２の差動センスアンプ入力に、ソースが接地電位
に接続される構成であり、読み出し時に前記第１の制御
信号により前記第１のＭＯＳトランジスタを導通させる
請求項５に記載の強誘電体メモリ装置。 - 【請求項８】 前記オフセットを持たせる第３の手段と
して、４つのＭＯＳトランジスタにより構成されるオフ
セット付加回路を具備し、前記オフセット付加回路は、
前記第１のＭＯＳトランジスタのドレインが前記第１の
差動センスアンプ入力に、ゲートが第１の制御信号線
に、ソースが前記第２のＭＯＳトランジスタのドレイン
に接続され、前記第２のＭＯＳトランジスタのゲートが
第２の差動センスアンプ入力に、ソースが接地電位に接
続され、前記第３のＭＯＳトランジスタのドレインが前
記第２の差動センスアンプ入力に、ゲートが第２の制御
信号線に、ソースが前記第４のＭＯＳトランジスタのド
レインに接続され、前記第４のＭＯＳトランジスタのゲ
ートが前記第１の差動センスアンプ入力に、ソースが接
地電位に接続される構成であり、読み出し時に前記第１
または前記第２の制御信号により前記第１または第３の
ＭＯＳトランジスタを導通させる請求項５に記載の強誘
電体メモリ装置。 - 【請求項９】 前記オフセットを持たせる第４の手段と
して、１回目の読み出しデータを前記第１の差動センス
アンプ入力と前記第２の差動センスアンプ入力の両方に
読み出し、２回目の読み出したリファレンスは前記第１
の差動センスアンプ入力もしくは前記第２の差動センス
アンプ入力のどちらかに読み出す請求項５に記載の強誘
電体メモリ装置。 - 【請求項１０】 前記第１および第２の差動センスアン
プ入力に接続されるビット線を分割する手段によって、
ビット線容量の大きさを変化させる請求項９に記載の強
誘電体メモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36007497A JP3196829B2 (ja) | 1997-12-26 | 1997-12-26 | 強誘電体メモリ装置 |
| US09/218,084 US6278630B1 (en) | 1997-12-26 | 1998-12-22 | Ferroelectric memory device with a high-speed read circuit |
| TW087121593A TW411466B (en) | 1997-12-26 | 1998-12-23 | Ferroelectric memory device with a high-speed read circuit |
| DE69825853T DE69825853T2 (de) | 1997-12-26 | 1998-12-23 | Ferroelektrische Speicheranordnung mit Hochgeschwindigkeitsleseschaltung |
| EP98124449A EP0926685B1 (en) | 1997-12-26 | 1998-12-23 | Ferroelectric memory device with a high-speed read circuit |
| KR1019980058331A KR100303044B1 (ko) | 1997-12-26 | 1998-12-24 | 고속판독회로를갖춘강유전체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36007497A JP3196829B2 (ja) | 1997-12-26 | 1997-12-26 | 強誘電体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11191295A true JPH11191295A (ja) | 1999-07-13 |
| JP3196829B2 JP3196829B2 (ja) | 2001-08-06 |
Family
ID=18467780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36007497A Expired - Fee Related JP3196829B2 (ja) | 1997-12-26 | 1997-12-26 | 強誘電体メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6278630B1 (ja) |
| EP (1) | EP0926685B1 (ja) |
| JP (1) | JP3196829B2 (ja) |
| KR (1) | KR100303044B1 (ja) |
| DE (1) | DE69825853T2 (ja) |
| TW (1) | TW411466B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333702B1 (ko) * | 1999-06-28 | 2002-04-24 | 박종섭 | 강유전체 메모리 장치 |
| JP2002352589A (ja) * | 2001-05-25 | 2002-12-06 | Fujitsu Ltd | 連想記憶装置及びプリチャージ方法 |
| US7042754B2 (en) | 2004-03-15 | 2006-05-09 | Seiko Epson Corporation | Ferroelectric memory device and electronic apparatus |
| US7529115B2 (en) | 2005-12-20 | 2009-05-05 | Seiko Epson Corporation | Ferroelectric memory device, electronic apparatus, and ferroelectric memory device driving method |
| US7778060B2 (en) | 2006-04-18 | 2010-08-17 | Seiko Epson Corporation | Ferroelectric memory |
| US10217502B2 (en) | 2017-04-27 | 2019-02-26 | Lapis Semiconductor Co., Ltd. | Non-volatile semiconductor storage device |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6462193B1 (en) * | 1997-02-21 | 2002-10-08 | The Scripps Research Institute | Hydroxyazepanes as inhibitors of glycosidase and HIV protease |
| US5995407A (en) * | 1998-10-13 | 1999-11-30 | Celis Semiconductor Corporation | Self-referencing ferroelectric memory |
| JP4040243B2 (ja) * | 2000-09-08 | 2008-01-30 | 株式会社東芝 | 強誘電体メモリ |
| KR100379520B1 (ko) * | 2000-11-16 | 2003-04-10 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 구동방법 |
| JP2002197854A (ja) * | 2000-12-22 | 2002-07-12 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ装置 |
| KR100733426B1 (ko) * | 2001-04-25 | 2007-06-29 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치에서의 기준전압 발생 장치 |
| US6459609B1 (en) * | 2001-12-13 | 2002-10-01 | Ramtron International Corporation | Self referencing 1T/1C ferroelectric random access memory |
| JP3988696B2 (ja) * | 2003-03-27 | 2007-10-10 | ソニー株式会社 | データ読出方法及び半導体記憶装置 |
| TW594736B (en) | 2003-04-17 | 2004-06-21 | Macronix Int Co Ltd | Over-driven read method and device of ferroelectric memory |
| KR100653954B1 (ko) * | 2006-01-19 | 2006-12-05 | 한국표준과학연구원 | 나노전자소자 및 그 제조방법 |
| US7471546B2 (en) * | 2007-01-05 | 2008-12-30 | International Business Machines Corporation | Hierarchical six-transistor SRAM |
| US7460423B2 (en) * | 2007-01-05 | 2008-12-02 | International Business Machines Corporation | Hierarchical 2T-DRAM with self-timed sensing |
| US7499312B2 (en) * | 2007-01-05 | 2009-03-03 | International Business Machines Corporation | Fast, stable, SRAM cell using seven devices and hierarchical bit/sense line |
| US7460387B2 (en) * | 2007-01-05 | 2008-12-02 | International Business Machines Corporation | eDRAM hierarchical differential sense amp |
| JP6943600B2 (ja) * | 2017-04-18 | 2021-10-06 | ラピスセミコンダクタ株式会社 | 半導体記憶装置および半導体記憶装置の読み出し方法 |
| US10403347B2 (en) * | 2018-01-29 | 2019-09-03 | Micron Technology, Inc. | Apparatuses and methods for accessing ferroelectric memory including providing reference voltage level |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| JPH0713877B2 (ja) | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
| JPH02301093A (ja) | 1989-05-16 | 1990-12-13 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5086412A (en) | 1990-11-21 | 1992-02-04 | National Semiconductor Corporation | Sense amplifier and method for ferroelectric memory |
| US5119154A (en) * | 1990-12-03 | 1992-06-02 | Micron Technology, Inc. | Ferroelectric capacitor and method for forming local interconnect |
| US5273927A (en) * | 1990-12-03 | 1993-12-28 | Micron Technology, Inc. | Method of making a ferroelectric capacitor and forming local interconnect |
| US5262982A (en) | 1991-07-18 | 1993-11-16 | National Semiconductor Corporation | Nondestructive reading of a ferroelectric capacitor |
| JP2876975B2 (ja) | 1993-04-09 | 1999-03-31 | 松下電器産業株式会社 | 半導体メモリ装置の製造方法および半導体メモリ装置 |
| JP3274220B2 (ja) | 1993-04-16 | 2002-04-15 | 株式会社日立製作所 | 半導体メモリおよびその駆動方法 |
| JPH07192476A (ja) | 1993-12-27 | 1995-07-28 | Hitachi Ltd | 強誘電体メモリ |
| JPH0845279A (ja) | 1994-08-01 | 1996-02-16 | Hitachi Ltd | 不揮発性半導体記憶装置及びその操作方法 |
| JP3593739B2 (ja) | 1994-11-28 | 2004-11-24 | ソニー株式会社 | 強誘電体記憶装置 |
| JPH08203266A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 強誘電体メモリ装置 |
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| JPH098247A (ja) | 1995-06-15 | 1997-01-10 | Hitachi Ltd | 半導体記憶装置 |
| JP3276104B2 (ja) | 1995-08-02 | 2002-04-22 | 松下電器産業株式会社 | 強誘電体メモリ装置 |
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| JPH09245488A (ja) | 1996-03-08 | 1997-09-19 | Hitachi Ltd | 強誘電体メモリ |
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-
1997
- 1997-12-26 JP JP36007497A patent/JP3196829B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-22 US US09/218,084 patent/US6278630B1/en not_active Expired - Lifetime
- 1998-12-23 EP EP98124449A patent/EP0926685B1/en not_active Expired - Fee Related
- 1998-12-23 TW TW087121593A patent/TW411466B/zh active
- 1998-12-23 DE DE69825853T patent/DE69825853T2/de not_active Expired - Fee Related
- 1998-12-24 KR KR1019980058331A patent/KR100303044B1/ko not_active IP Right Cessation
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| US10217502B2 (en) | 2017-04-27 | 2019-02-26 | Lapis Semiconductor Co., Ltd. | Non-volatile semiconductor storage device |
| US10381062B2 (en) | 2017-04-27 | 2019-08-13 | Lapis Semiconductor Co., Ltd. | Non-volatile semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69825853D1 (de) | 2004-09-30 |
| EP0926685A2 (en) | 1999-06-30 |
| JP3196829B2 (ja) | 2001-08-06 |
| DE69825853T2 (de) | 2005-09-01 |
| EP0926685A3 (en) | 1999-11-10 |
| TW411466B (en) | 2000-11-11 |
| EP0926685B1 (en) | 2004-08-25 |
| KR100303044B1 (ko) | 2001-09-24 |
| US6278630B1 (en) | 2001-08-21 |
| KR19990063445A (ko) | 1999-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080608 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090608 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140608 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |