JP2838044B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データを読出し自在に
記憶する記憶部を備えた半導体集積回路に関し、詳細に
は、その半導体集積回路が複数個、互いにカスケード接
続されて共通の出力データバスに接続され、それら複数
の半導体集積回路の記憶部に記憶されたデータが出力デ
ータバスに順次出力されるタイプの半導体集積回路に関
する。

【０００２】

【従来の技術】例えばＲＡＭ（Ｒａｎｄａｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）や連想メモリ（Ａｓｓｏｃｉｅｔ
ｉｖｅ Ｍｅｍｏｒｙ，内容アドレス式メモリ；Ｃｏｎ
ｔｅｎｔ Ａｄｄｒｅｓａｂｌｅ Ｍｅｍｏｒｙ（ＣＡ
Ｍ））等において、メモリ容量が不足する場合には、同
一のメモリを複数個カスケード接続し、外部からは、あ
たかも、大容量の１つのメモリであるかのように動作す
るように、あらかじめ構成しておくことが考えられてい
る。

【０００３】図６は、複数の半導体集積回路がカスケー
ド接続された状態を示す模式図である。簡単のため、以
下、各半導体集積回路を、「チップ」と称することがあ
る。各チップ１０ａ，…，１０ｋ，…は、外部で参照す
る必要のあるデータを記憶する記憶部２０ａ，…，２０
ｋ，…を有している。それら複数のチップ１０ａ，…，
１０ｋ，…は共通の出力データバス３０と共通の制御線
４０に接続されており、制御線４０を経由して、データ
出力の指示を表わす制御信号Ｓが入力されると、記憶部
２０ａ，…，２０ｋ，…のデータが出力データバス３０
に出力される。その際、複数のチップ１０ａ，…，１０
ｋ，…からの出力データバス３０へのデータ出力が競合
しないよう、各チップ１０ａ，…，１０ｋ，…にはプラ
イオリティ信号入力端子１１ａ，…，１１ｋ，…および
プライオリティ信号出力端子１２ａ，…，１２ｋ，…が
備えられており、それらを順次接続しておくことによっ
て、前段側（図６の上側）に接続されたチップほど、デ
ータ出力に関し高い優先度が与えられるように構成され
ている。すなわち、プライオリティ信号入力端子１１
ａ，…，１１ｋ，…からは、自分よりも前段側に接続さ
れたいずれかのチップにデータ出力の優先権が存在する
ことを表わす第１のプライオリティ信号ＰＩ_{_} が入力さ
れ、その第１のプライオリティ信号ＰＩ_{_} が入力されて
いる間は、自分は、自分の記憶部のデータを出力データ
バス３０には出力せず、その第１のプライオリティ信号
ＰＩ_{_} の入力が停止した後、自分の記憶部のデータを出
力する。また、プライオリティ信号出力端子１２ａ，
…，１２ｋ，…からは、プライオリティ信号入力端子１
１ａ，…，１１ｋ，…から、上記第１のプライオリティ
信号ＰＩ_{_} が入力されているか、あるいはそのプライオ
リティ信号ＰＩ_{_} の入力が停止しても自分自身がデータ
出力を行っているときは、後段側に接続されたチップか
らのデータの出力を禁止する第２のプライオリティ信号
ＰＯ_{_} を出力し、第１のプライオリティ信号入力端子１
１ａ，…，１１ｋ，…からのプライオリティ信号ＰＩ_{_}
の入力が停止し、かつ自分のデータ出力も終了した時点
でプライオリティ信号出力端子１２ａ，…，１２ｋ，…
からの第２のプライオリティ信号ＰＯ_{_} の出力を停止す
る。

【０００４】以上のように構成することによって、カス
ケード接続された複数のチップ１０ａ，…，１０ｋ，…
から、出力データバス３０に、データが順次出力され
る。図７は、図６に示す、カスケード接続されたときに
順次出力を可能とする半導体集積回路（チップ）の内部
構成図である。図７に示す半導体集積回路（チップ）１
０の、プライオリティ信号入力端子１１からは、第１の
プライオリティ信号ＰＩ_{_} が入力される。この第１のプ
ライオリティ信号ＰＩ_{_} は、このチップ１０よりも前段
側のいずれかのチップにデータ出力の優先権があるとき
に“Ｌ”レベルにとどまり、前段側の全てのチップのデ
ータ出力が終了した時点で“Ｈ”レベルとなる。自分が
最前段の場合、それ以上優先度の高いチップは存在しな
いのだから、プライオリティ信号入力端子１１は、常に
“Ｈ”レベルの信号が入力されるようにプルアップされ
る。

【０００５】プライオリティ信号入力端子１１から第１
のプライオリティ信号ＰＩ_{_} （“Ｌ”レベルの信号）が
入力されている場合、その“Ｌ”レベルの信号はゲート
回路１３を経由し第２のプライオリティ信号ＰＯ_{_}
（“Ｌ”レベルの信号）として後段側のチップに伝達さ
れる。またこのチップ１０には、出力データバス３０に
出力すべき出力データが格納される記憶部２０、および
その記憶部２０に対応してプライオリティフラグレジス
タ２４が備えられている。このプライオリティフラグレ
ジスタ２４には、記憶部２０に出力データが格納された
時点でプライオリティフラグが格納され、そのプライオ
リティフラグレジスタ２４のＱ出力が“Ｈ”レベルとな
る。また、この記憶部２０に格納された出力データ（出
力データが複数存在するときは、最終の出力データ）が
読み出された時点で、その格納されたプライオリティフ
ラグがリセットされ、そのＱ出力が“Ｌ”レベルとな
る。

【０００６】制御線４０を経由してデータ出力のための
制御クロック信号Ｓが入力される。その制御クロック信
号Ｓはフリップフロップ５２に伝達されるとともに、ゲ
ート回路５４の反転入力端子に入力される。自分にデー
タ出力の優先権がないときは、アンドゲート５７の出力
は“Ｌ”レベルにあり、したがってフリップフロップ５
２には、制御クロック信号Ｓの入力によって論理“０”
が記憶され、そのＱ出力端子から“Ｌ”レベルの信号が
出力される。したがってゲート回路５４の出力である制
御信号Ｓ１は“Ｈ”レベルに固定される。プライオリテ
ィ信号入力端子１１から入力される信号が“Ｈ”レベル
に変化することによりデータ出力のプライオリティが自
分に回ってくると、自分に出力すべきデータが存在する
場合、即ち、プライオリティフラグレジスタ２４にプラ
イオリティフラグが格納されている場合はアンドゲート
５７の出力が“Ｈ”レベルとなり、制御クロック信号Ｓ
によりフリップフロップ５２に論理“１”が記憶され、
そのＱ出力が“Ｈ”レベルとなる。そうすると、ゲート
回路５４の出力である制御信号Ｓ１は、制御クロック信
号Ｓがそのままゲート回路５４を通過したクロック信号
となる。

【０００７】ゲート回路５４から出力された制御信号Ｓ
１は、アドレス制御部５５に入力される。このアドレス
制御部５５は、制御信号Ｓ１の各立ち下がりの時点で読
出しアドレスを順次更新するものである。このアドレス
制御部５５から出力されたアドレス信号はデコーダ部５
６に入力されてデコードされる。デコーダ部５６から出
力された読出しアドレスは記憶部２０に供給される。

【０００８】記憶部２０では、デコーダ部５６から供給
された読出しアドレスに対応する記憶領域に記憶された
出力データが読み出される。この記憶部２０のデータ読
出し線と、このチップ１０の外部において複数のチップ
に跨って延在する出力データバス３０との間には、トラ
イステートバッファ６１が配置されており、記憶部２０
から読み出されたデータは、そのトライステートバッフ
ァ６１がオン状態にあるときには、そのトライステート
バッファ６１を経由して、出力データバス３０に出力さ
れる。

【０００９】トライステートバッファ６１のオン／オフ
は、アンド回路５７により制御される。すなわち、プラ
イオリティ信号入力端子１１からのプライオリティ信号
ＰＩ _{_} の入力が停止（“Ｈ”レベルに変化）すると、自
分のチップ１０の記憶部２０に出力すべきデータが記憶
されている場合にはアンドゲート５７の出力が“Ｈ”レ
ベルとなってトライステートバッファ６１がオン状態と
なり、自分のチップ１０の記憶部２０から読み出された
データが出力データバス３０に出力される。また自分の
チップ１０の記憶部２０から出力すべきデータが全て出
力されると、プライオリティフラグレジスタ２４のＱ出
力が“Ｌ”レベルに変化し、アンドゲート５７の出力も
“Ｌ”レベルに変化し、トライステートバッファ６１が
オフ状態となる。これとともに、前述したように、プラ
イオリティ信号出力端子１２からの第２のプライオリテ
ィ信号ＰＯ_{_} の出力が停止（“Ｈ”レベルに変化）し、
次段に接続されたチップにデータ出力の優先権を引き渡
す。

【００１０】

【発明が解決しようとする課題】図８は、図７に示す半
導体集積回路の動作を表わすタイミングチャートであ
る。プライオリティ信号入力端子１１からの第１のプラ
イオリティ信号ＰＩ_{_} （“Ｌ”レベル）の入力が停止
（“Ｈ”レベルに変化）することにより自分にデータ出
力の優先権がまわってきた直後の制御クロック信号Ｓの
立ち下がりで、アドレス制御部５５（図７参照）がアド
レスの生成を開始し、時間ｔ１をかけてアドレスが生成
され、今度はその生成されたアドレスがデコーダ部５６
に入力されて時間ｔ２をかけてデコードされ、そのデコ
ードの後、記憶部２０に記憶された出力デタが時間ｔ３
をかけて出力データバス３０に出力されるものとする。
すなわち、ここでは、データ出力の優先権が自分に移っ
てきたことを認識した後、 （１）アドレス生成 時間ｔ１ （２）デコード 時間ｔ２ （３）データ出力 時間ｔ３ という３段階の動作を行なう必要があり、これらの動作
が必要であるためにデータ出力に時間がかかるという問
題がある。特に、読出しアドレス自体がメモリに書き込
まれており、例えば制御クロック信号をカウントしてカ
ウントアップする毎にそのカウント値をアドレスとして
メモリから読出しアドレスを読み出し、これにより出力
すべきデータの格納アドレスを知るように構成された場
合、データ出力にさらに多大な時間を要するという問題
がある。

【００１１】本発明は、上記事情に鑑み、カスケード接
続される半導体集積回路において、データ出力の高速化
が図られた半導体集積回路を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、データを読出し自在に記憶する
記憶部を有する半導体集積回路であって、該半導体集積
回路複数が互いにカスケード接続されて共通の出力デー
タバスに接続され、これら複数の半導体集積回路の記憶
部に記憶されたデータが出力データバスに順次出力され
る半導体集積回路において、 （１）記憶部に記憶された、出力されるべき未出力のデ
ータが１個以下であることを検出することにより残り１
個検出信号を生成する残り１個検出回路 （２）記憶部に記憶された、出力されるべき未出力のデ
ータが０個であることを検出することにより残り０個検
出信号を生成する残り０個検出回路 （３）上記複数の半導体集積回路のうち自分よりも前段
側に接続された全ての半導体集積回路に亘って、記憶部
に記憶された、出力されるべき未出力のデータが合計１
個以下であることを表わす第１の残り１個伝搬信号を入
力する第１の信号入力端子 （４）上記複数の半導体集積回路のうち自分よりも前段
側に接続された全ての半導体集積回路に亘って、記憶部
に記憶された、出力されるべき未出力のデータが０個で
あることを表わす第１の残り０個伝搬信号を入力する第
２の信号入力端子 （５）上記第１の残り１個伝搬信号の入力の有無、上記
第１の残り０個伝搬信号の入力の有無、上記残り１個検
出信号の生成の有無、および上記残り０個検出信号の生
成の有無に基づいて、上記複数の半導体集積回路のうち
自分自身および自分よりも前段側に接続された全ての半
導体集積回路に亘って、記憶部に記憶された、出力され
るべき未出力のデータが合計１個以下であることを表わ
す第２の残り１個伝搬信号を生成する第１の伝搬信号生
成回路 （６）上記第１の残り０個伝搬信号の入力の有無および
上記残り０個検出信号の生成の有無に基づいて、上記複
数の半導体集積回路のうち自分自身および自分よりも前
段側に接続された全ての半導体集積回路に亘って、記憶
部に記憶された、出力されるべき未出力のデータが０個
であることを表わす第２の残り０個伝搬信号を生成する
第２の伝搬信号生成回路 （７）上記第２の残り１個伝搬信号を出力する第１の信
号出力端子 （８）上記第２の残り０個伝搬信号を出力する第２の信
号出力端子を備えたことを特徴とする。

【００１３】ここで、上記本発明の半導体集積回路にお
いて、 （９）上記第１の残り１個伝搬信号の入力を受けて、記
憶部の、出力すべき未出力のデータが記憶された領域の
アドレスの生成を開始するアドレス生成回路と、 （１０）上記第１の残り０個伝搬信号の入力を受けて、
記憶部に記憶された、出力すべき未出力のデータの出力
を開始するデータ出力回路とを備えた構成とすることが
好ましい。

【００１４】

【作用】本発明の半導体集積回路は、従来のプライオリ
ティ信号と同等の、残り０個伝搬信号を伝搬させるだけ
でなく、残り１個伝搬信号を生成して伝搬させるもので
あるため、残り１個伝搬信号が伝搬してきたときに、ア
ドレス生成を開始しておき、残り０個伝搬信号が伝搬し
てきたとき、即ち、自分にデータ出力の優先権が回わっ
てきたときに直ちにデータを出力することができ、デー
タ出力の時間が短縮される。

【００１５】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の半導体集積回路の一実施例の内部構成図
である。図７に示す従来例と同一の回路要素には、図７
に付した番号と同一の番号を付して示し、相違点を中心
に説明する。

【００１６】図１に示すチップ１０Ａには、第１の信号
入力端子１１Ａと第２の信号入力端子１１Ｂが備えられ
ている。第１の信号入力端子１１Ａからは、自分のチッ
プ１０Ａよりも前段側に接続された全てのチップに亘っ
て、それらのチップの記憶部に記憶された、出力される
べき未出力のデータが合計１個以下であることを表わ
す、第１の残り１個伝搬信号ＭＩが入力される。この第
１の信号入力端子１１Ａから入力される信号が“Ｌ”レ
ベルにあるときは前段側の全てのチップに亘って出力す
べき未出力のデータが合計２個以上存在することを意味
し、この第１の残り１個伝搬信号ＭＩは、前段側の全て
のチップに亘って出力すべき未出力のデータが合計１個
以下になったときに“Ｈ”レベルに変化する。

【００１７】また、第２の信号入力端子１１Ｂからは、
自分のチップ１０Ａよりも前段側に接続された全てのチ
ップに亘って、それらのチップの記憶部に記憶された、
出力されるべき未出力のデータが０個であることを表わ
す、第１の残り０個伝搬信号が入力される。この第２の
信号入力端子１１Ｂから入力される信号が“Ｌ”レベル
にあるときは、前段側の全てのチップに亘って、出力す
べき未出力のデータが合計１個以上存在することを意味
し、この第１の残り０個伝搬信号ＳＩは、前段側の全て
のチップに亘って出力すべき未出力のデータが０個にな
ったときに“Ｈ”レベルに変化する。この第１の残り０
個伝搬信号ＳＩは、図７に示す従来例におけるプライオ
リティ信号入力端子１１から入力される第１のプライオ
リティ信号と同様の性格を有している。ただし、ここで
は第１のプライオリティ信号（“Ｌ”レベル）の論理が
変化した後の“Ｈ”レベルの信号を、第１の残り０個伝
搬信号ＳＩと称している。

【００１８】第１の信号入力端子１１Ａから、残り１個
伝搬信号ＭＩ（“Ｈ”レベル）が未だ入力されていない
（即ち、“Ｌ”レベルの信号が入力されている）とき
は、その“Ｌ”レベルの信号はゲート回路１４を経由
し、“Ｌ”レベルの信号として、第１の信号出力端子１
２Ａから出力され次段のチップに入力される。換言する
と、第１の信号入力端子１１Ａから第１の残り１個伝搬
信号ＭＩが入力されていないときは、自分のチップ１０
Ａからも、第２の残り１個伝搬信号ＭＯは出力されな
い。

【００１９】また、これと同様に、第２の信号入力端子
１１Ｂから、残り０個伝搬信号ＳＩ（“Ｈ”レベル）が
未だ入力されていない（即ち、“Ｌ”レベルの信号が入
力されている）ときは、その“Ｌ”レベルの信号は、ゲ
ート回路１５を経由し、“Ｌ”レベルの信号として、第
２の信号出力端子１２Ｂから出力され、次段のチップに
入力される。換言すると、第２の信号入力端子１１Ｂか
ら第１の残り０個伝搬信号ＳＩが入力されていないとき
は、自分のチップ１０Ａからも、第２の残り０個伝搬信
号ＳＯは出力されない。

【００２０】また、このチップ１０Ａには、記憶部２０
に対応して、残り１個検出回路２４Ａと、残り０個検出
回路２４Ｂが備えられている。残り１個検出回路２４Ａ
は、記憶部２０に記憶された、出力されるべき未出力の
データが１個以下であることを検出して残り１個検出信
号（“Ｈ”レベル）を出力する回路であり、残り０個検
出回路２４Ｂは、記憶部２０に記憶された、出力される
べき未出力のデータが０個であることを検出して残り０
個検出信号（“Ｈ”レベル）を出力する回路である。こ
の残り０個検出回路２４Ｂは、信号の論理が反転してい
ることを除き、前述した従来例（図７参照）におけるプ
ライオリティフラグレジスタ２４に相当する。

【００２１】ゲート回路１４は、前述したように、第１
の信号入力端子１１Ａから第１の残り１個伝搬信号ＭＩ
が入力されないうちは、第１の信号出力端子１２Ａから
も第２の残り１個伝搬信号ＭＯを出力しないが、第１の
信号入力端子１１Ａから第１の残り１個伝搬信号ＭＩ
（“Ｈ”レベル）が入力されても、自分のチップ１０Ａ
の残り１個検出回路２４Ａから残り１個検出信号が出力
されないうちは、第２の残り１個伝搬信号ＭＯは出力し
ない。また、ゲート回路１４は、入力側の信号を反転し
て入力するアンドゲート１４ａの作用により、前段側か
ら第１の残り１個伝搬信号ＭＩが入力され、かつ自分の
チップ１０Ａの残り１個検出回路２４Ａから残り１個検
出信号が出力されても、前段側から第１の残り０個伝搬
信号ＳＩが入力されず、かつ、自分のチップ１０Ａの残
り０個検出回路２４Ｂからも残り０個検出信号ＭＯが出
力されていないときは、第２の残り１個伝搬信号は出力
しない。この場合、前段側のチップに、出力すべき、未
出力のデータが１個残っており、しかも自分のチップ１
０Ａにも出力すべき未出力のデータが１個存在し、した
がって出力すべき未出力のデータが合計２個存在し、し
たがって、次段のチップには、出力すべき未出力のデー
タが未だ２個以上存在していることを知らせる必要があ
るからである。

【００２２】また、ゲート回路１５からは、前段側から
第１の残り０個伝搬信号ＳＩが入力され、かつ自分のチ
ップ１０Ａの残り０個検出回路２４Ｂから残り０個検出
信号が出力されると、出力すべき未出力のデータの残り
が０個である旨を次段のチップに伝えるべく、第２の残
り０個伝搬信号ＳＯが出力される。この第２の残り０個
伝搬信号ＳＯは、第２信号出力端子１２Ｂを経由して外
部に出力され、次段のチップに伝達される。

【００２３】図２は、図１に示す実施例の動作タイミン
グチャートである。以下、図１とともに図２を参照して
説明を続行する。フリップフロップ５２のＤ入力端子
は、第１の信号入力端子１１Ａに接続されている。この
ため、前段側から第１の残り１個伝搬信号ＭＩが入力さ
れると、制御クロック信号Ｓの次の立ち上がりでフリッ
プフロップ５２に論理“１”が格納され、そのＱ出力が
“Ｈ”レベルとなる。すなわち、第１の残り１個伝搬信
号ＭＩが入力されると、制御クロック信号Ｓがゲート回
路５４を通過し、制御信号Ｓ１としてアドレス制御部５
５に入力され、アドレス制御部５５ではこれを受けてア
ドレスの生成を開始する。このアドレス制御部５５で生
成されたアドレスは制御信号Ｓ１（制御クロック信号
Ｓ）の次の立ち上がりのタイミングでフリップフロップ
５９に格納され、デコーダ部５６に入力され、アドレス
デコードが行なわれる。この間、前段側のチップでは、
出力すべき最後のデータの出力が行なわれる。制御信号
Ｓ１（制御クロック信号Ｓ）が次に立ち下がると、この
時点では、既にデコードは終了しているため、記憶部２
０から直ちにデータの読み出しが行なわれる。

【００２４】また、このときには前段側から、既に残り
０個伝搬信号ＳＩが入力されており、ゲート回路５８で
はこれを受けて“Ｈ”レベルの信号を出力し、トライス
テートバッファ６１がオン状態にあるため、記憶部２０
から読み出されたデータは、トライステートバッファ６
１を経由し、出力データバス３０に出力される。このよ
うに、図１に示す実施例では、前段側からの第１の残り
１個伝搬信号ＭＩの入力を受けて自分のチップ１０Ａの
出力の準備を開始し、前段側からの第１の残り０個伝搬
信号入力後の制御信号Ｓ１（制御クロック信号Ｓ）の最
初の立ち下がりでいきなりデータの読出しを行なうよう
にし、その後も、データの読出しと、次に読み出すべき
データのアドレスの生成，デコードとを同時に並行して
行なうようにしたため、データ出力に要する時間が大幅
に短縮される。

【００２５】図３は、残り１個検出回路および残り０個
検出回路の一例を示した回路図である。記憶部２０（図
１参照）のデータ１個ずつを記憶する各記憶領域に対応
して１個ずつ出力データ格納フラグレジスタ８０ａ，８
０ｂ，…，８０ｎが備えられている。

【００２６】各出力データ格納フラグレジスタ８０ａ，
８０ｂ，…，８０ｎには、各プリセット信号線８１ａ，
８１ｂ，…，８１ｎ、および各クロック信号線８２ａ，
８２ｂ，…，８２ｎが接続されている。また、これらの
出力データフラグレジスタ８０ａ，８０ｂ，…，８０ｎ
のＤ入力端子はグラウンドに接続されている。記憶部２
０の記憶領域に出力データが格納されると、対応するプ
リセット信号線（プリセット信号線８１ａ，８１ｂ，
…，８１ｎのいずれか）にプリセット用パルス信号が出
力され、対応する出力データ格納フラグレジスタ（出力
データ格納フラグレジスタ８０ａ，８０ｂ，…，８０ｎ
のいずれか）に論理“１”の出力データ格納フラグがセ
ットされ、そのＱ出力が“Ｈ”レベルとなる。また、ク
ロック信号線８２ａ，８２ｂ，…，８２ｎは、図１に示
すデコーダ部５６に接続されており、記憶部２０のある
記憶領域のデータが読み出されるとその記憶領域に対応
するクロック信号線（クロック信号線８２ａ，８２ｂ，
…，８２ｎ）を経由して、その記憶領域に対応する出力
データ格納フラグレジスタ（出力データ格納フラグレジ
スタ８０ａ，８０ｂ，…，８０ｎのいずれか）にクロッ
ク信号が入力され、その対応する出力データ格納フラグ
レジスタに格納されていた出力データ格納フラグがリセ
ットされ、そのＱ出力が“Ｌ”レベルとなる。

【００２７】全ての出力データ格納フラグレジスタ８０
ａ，８０ｂ，…，８０ｎのＱ出力は、ゲート回路８３に
入力される。ゲート回路８３は、全ての出力データ格納
フラグレジスタ８０ａ，８０ｂ，…，８０ｎのＱ出力が
“Ｌ”レベルにあるときに、“Ｈ”レベルの信号を出力
する。すなわち、このゲート回路８３の出力が、残り０
個検出信号となる。

【００２８】また、図３に示す残り１個検出回路９０に
は、データセンス線９１とレファレンス線９２が延びて
おり、それらデータセンス線９１とレファレンス線９２
は、差動増幅型のセンスアンプ１００に接続されてい
る。また、データセンス線９１、レファレンス線９２に
は、各出力データ格納フラグレジスタ８０ａ，８０ｂ，
…，８０ｎのそれぞれに対応して、互いに直列に接続さ
れたトランジスタペア９３ａ，９３ｂ，…，９３ｎ；９
４ａ，９４ｂ，…，９４ｎが接続されている。また、デ
ータセンス線９１、レファレンス線９２には、さらにも
う１つずつのトランジスタペア９５，９６が接続されて
いる。これら各トランジスタペア９３ａ，９３ｂ，…，
９３ｎ；９４ａ，９４ｂ，…，９４ｎ；９５；９６を構
成する各２つのトランジスタのうち、データセンス線９
１ないしレファレンス線９２に直接接続されているトラ
ンジスタは、データセンス線９１、レファレンス線９２
のプリチャージを確実にするためのものであり、それら
のトランジスタのゲートはプリチャージ線９７に接続さ
れている。また、それら各トランジスタペア９３ａ，９
３ｂ，…，９３ｎ；９４ａ，９４ｂ，…，９４ｎ；９
５；９６を構成する各２つのトランジスタのうち、グラ
ウンドに接続されたトランジスタは、データセンス用の
トランジスタである。これらデータセンス用トランジス
タのうち、トランジスタペア９３ａ，９３ｂ，…，９３
ｎを構成するデータセンス用トランジスタのゲートは、
それぞれ対応する出力データ格納フラグレジスタ８０
ａ，８０ｂ，…，８０ｎのＱ出力端子と接続されてい
る。また、残りのトランジスタペア９４ａ，９４ｂ，
…，９４ｎ；９５；９６を構成するデータセンス用トラ
ンジスタのゲートは、トランジスタペア９６のデータセ
ンス用トランジスタを除き、グラウンドに接続されてい
る。トランジスタペア９６のデータセンス用トランジス
タのゲートは電源Ｖ_DDに接続されている。またトランジ
スタペア９５；９６を除く他のトランジスタペア９３
ａ，９３ｂ，…，９３ｎ；９４ａ，９４ｂ，…，９４ｎ
はいずれも寸法（電流引き込み能力）の同じトランジス
タペアであるが、トランジスタペア９５；９６の電流引
き込み能力は、他のトランジスタペア９３ａ，９３ｂ，
…，９３ｎ；９４ａ，９４ｂ，…，９４ｎの１．５倍の
能力を有している。

【００２９】プリチャージ線９７に“Ｌ”レベルのプリ
チャージ信号が印加されると、Ｖ_DDから、Ｐチャンネル
トランジスタ９８，９９を介して、データセンス線９
１、レファレンス線９２に電荷が供給され、それらデー
タセンス線９１、レファレンス線９２がプリチャージさ
れる。また、Ｐチャンネルトランジスタ１０１により、
データセンス線９１とレファレンス線９２のセンスアン
プ１００の入力近傍が短絡され、それらデータセンス線
９１とレファレンス線９２の電位が完全に同一となるよ
うにイコライズされる。さらにＰチャンネルトランジス
タ１０２，１０３がオン状態となってセンスアンプ１０
０の内部もイコライズされる。

【００３０】次いで、プリチャージ線９７に印加された
信号が“Ｈ”レベルに変化すると、データセンス線９
１、レファレンス線９２にプリチャージされた電荷がデ
ィスチャージされるが、レファレンス線９２の電荷は、
トランジスタペア９６のみを経由してディスチャージさ
れる。前述したように、このトランジスタペア９６は、
他のトランジスタペア９３ａ，９３ｂ，…，９３ｎ；９
４ａ，９４ｂ，…，９４ｎそれぞれと比べ１．５倍の電
流引き込み能力を有している。

【００３１】一方、データセンス線９１は、出力データ
格納フラグレジスタ８０ａ，８０ｂ，…，８０ｎのう
ち、論理“１”の出力データ格納フラグが格納されてい
る（Ｑ出力が“Ｈ”レベルにある）出力データ格納フラ
グレジスタに対応するトランジスタペアを経由してディ
スチャージされる。したがって、データセンス線９１
は、トランジスタペア９３ａ，９３ｂ，…，９３ｎのう
ちの２つ以上のトランジスタペアを経由してディスチャ
ージされるとき（即ち、これは、図１に示す記憶部２０
に出力すべき未出力のデータが２個以上残っていること
を意味する）は、データセンス線９１の方がレファレン
ス線９２よりも速くディスチャージされ、このディスチ
ャージの速度の差がセンスアンプ９０で検出される。デ
ータセンス線９１の方がレファレンス線９２よりも速く
ディスチャージされるときは、インバータ１０４の出力
信号は“Ｌ”レベルとなる。

【００３２】一方、記憶部２０（図１参照）に記憶され
た、出力すべき未出力のデータが１個の場合、データセ
ンス線９１は、トランジスタペア９３ａ，９３ｂ，…，
９３ｎのうちのいずれか１個のトランジスタペアのみを
経由してディスチャージされ、レファレンス線９２をデ
ィスチャージするトランジスタペア９６は、１．５倍の
電流引き込み能力を有することからレファレンス線９２
の方が速くディスチャージされ、これがセンスアンプ１
００でセンスされて、インバータ１０４から“Ｈ”レベ
ルの信号が出力される。記憶部２０に出力すべき未出力
のデータがなくなったときは、データセンス線９１はデ
ィスチャージされず、したがってこのときもインバータ
１０４の出力は“Ｈ”レベルとなる。すなわち、このイ
ンバータ１０４の出力が残り１個検出信号となる。

【００３３】図４は、本発明の半導体集積回路の他の実
施例の特徴部分の構成ブロック図、図５はその動作タイ
ミングチャートである。この図４に示す実施例には、図
３に示す実施例におけるアドレス制御部５５に代えて、
カウンタ７０とメモリ７１が備えられている。このメモ
リ７１には、記憶部２０に格納された出力データの格納
アドレスが記憶されている。

【００３４】図５に示すように、第１の残り１個伝搬信
号ＭＩが入力された次の制御クロック信号Ｓの立ち下が
りで、図４に示すチップ１０Ｂのカウンタ７０から値
“０”が出力され、メモリ７１のアドレス“０”から記
憶部２０の読出しアドレス“３０Ｈ”が読み出され、制
御クロック信号Ｓの次の立ち上がりでフリップフロップ
５９に格納されてデコーダ部５６に供給される。デコー
ダ部５６ではこれを受けてアドレス３０Ｈをデコードす
る。制御クロック信号Ｓの次の立ち下がりのタイミング
では、既に準備が完了しているため、いきなりデータ出
力が行なわれる。このように、この実施例の場合も、第
１の残り１個伝搬信号を受けてデータ出力の準備を開始
し、その後も、データ出力と、次に出力すべきデータの
アドレスの生成（カウンタ７０のカウントアップ、メモ
リ７１からのアドレスの読出し、およびデコーダ部５６
におけるアドレスデコード）とが並行して行なわれ、し
たがって高速のデータ出力が可能となる。

【００３５】

【発明の効果】以上説明したように、本発明の半導体集
積回路は、残り０個伝搬信号のほか残り１個伝搬信号を
生成して伝搬する構成であるため、データ出力の優先権
が自分に回わってくる前にデータ出力の準備を行なうこ
とができ、高速のデータ出力が可能となる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の一実施例の内部構成
図である。

【図２】図１に示す実施例の動作タイミングチャートで
ある。

【図３】残り１個検出回路および残り０個検出回路の一
例を示した回路図である。

【図４】本発明の半導体集積回路の他の実施例の特徴部
分の構成ブロック図である。

【図５】図４に示す半導体集積回路の動作タイミングチ
ャートである。

【図６】複数の半導体集積回路がカスケード接続された
状態を示す模式図である。

【図７】図６に示す、カスケード接続されたときに順次
出力を可能とする半導体集積回路（チップ）の内部構成
図である。

【図８】図７に示す半導体集積回路の動作を表わすタイ
ミングチャートである。

【符号の説明】

１０，１０Ａ，１０Ｂ 半導体集積回路（チップ） １１Ａ 第１の信号入力端子 １１Ｂ 第２の信号入力端子 １２Ａ 第１の信号出力端子 １２Ｂ 第２の信号出力端子 ２０ 記憶部 ２４Ａ 残り１個検出回路 ２４Ｂ 残り０個検出回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 データを読出し自在に記憶する記憶部を
   有する半導体集積回路であって、該半導体集積回路複数
   が互いにカスケード接続されて共通の出力データバスに
   接続され、これら複数の半導体集積回路の前記記憶部に
   記憶されたデータが前記出力データバスに順次出力され
   る半導体集積回路において、 前記記憶部に記憶された、出力されるべき未出力のデー
   タが１個以下であることを検出することにより残り１個
   検出信号を生成する残り１個検出回路と、 前記記憶部に記憶された、出力されるべき未出力のデー
   タが０個であることを検出することにより残り０個検出
   信号を生成する残り０個検出回路と、 前記複数の半導体集積回路のうち自分よりも前段側に接
   続された全ての半導体集積回路に亘って、前記記憶部に
   記憶された、出力されるべき未出力のデータが合計１個
   以下であることを表わす第１の残り１個伝搬信号を入力
   する第１の信号入力端子と、 前記複数の半導体集積回路のうち自分よりも前段側に接
   続された全ての半導体集積回路に亘って、前記記憶部に
   記憶された、出力されるべき未出力のデータが０個であ
   ることを表わす第１の残り０個伝搬信号を入力する第２
   の信号入力端子と、 前記第１の残り１個伝搬信号の入力の有無、前記第１の
   残り０個伝搬信号の入力の有無、前記残り１個検出信号
   の生成の有無、および前記残り０個検出信号の生成の有
   無に基づいて、前記複数の半導体集積回路のうち、自分
   自身および自分よりも前段側に接続された全ての半導体
   集積回路に亘って、前記記憶部に記憶された、出力され
   るべき未出力のデータが合計１個以下であることを表わ
   す第２の残り１個伝搬信号を生成する第１の伝搬信号生
   成回路と、 前記第１の残り０個伝搬信号の入力の有無および前記残
   り０個検出信号の生成の有無に基づいて、前記複数の半
   導体集積回路のうち、自分自身および自分よりも前段側
   に接続された全ての半導体集積回路に亘って、前記記憶
   部に記憶された、出力されるべき未出力のデータが０個
   であることを表わす第２の残り０個伝搬信号を生成する
   第２の伝搬信号生成回路と、 前記第２の残り１個伝搬信号を出力する第１の信号出力
   端子と、 前記第２の残り０個伝搬信号を出力する第２の信号出力
   端子とを備えたことを特徴とする半導体集積回路。
2. 【請求項２】 前記第１の残り１個伝搬信号の入力を受
   けて、前記記憶部の、出力すべき未出力のデータが記憶
   された領域のアドレスの生成を開始するアドレス生成回
   路と、 前記第１の残り０個伝搬信号の入力を受けて、前記記憶
   部に記憶された、出力すべき未出力のデータの出力を開
   始するデータ出力回路とを備えたことを特徴とする請求
   項１記載の半導体集積回路。