KR0119884B1 - 데이타리세트회로를 가지는 반도체메모리장치 및 그 데이타리세트방법 - Google Patents

Abstract

본 발명은 데이타리세트동작을 가지는 반도체메모리장치 및 그 데이타리세트방법에 관한 것으로, 칩의 웨이퍼상태에서 보다 악조건하에서 번－인테스트를 하여 칩의 패키지상태에서의 결함발생이 최대한으로 감소되어 수율이 향상되는 것을 그 목적으로 한다. 이 목적에 부합되는 본 발명에 의한 반도체메모리장치 및 데이타리세트방법은목동일칩상에서 행과 열방향으로 각각 다수개로씩 배열되어 구성되는 메모리쎌과, 열어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 열방향으로 접속되는 한쌍으로 이루어지는 비트라인과, 행어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 행방향으로 접속되는 워드라인을 가지는 반도체메모리장치에 있어서, 상기 한쌍의 비트라인중 제1비트라인과 전원전압단자와의 사이에 형성되고 제1비충전신호의 제어입력에 응답하여 상기 제1비트라인을 예비충전하는 제1예비충전회로와, 상기 한쌍의 비트라인중 제2비트라인과 전원전압단자와의 사이에 형성되고 제2예비충전신호의 제어입력에 응답하여 상기 제2비트라인을 예비충전하는 제2예비충전회로를 구비하고, 상기 제1 및 제2비트라인이 서로 다른 예비충전신호에 의해 예비충전되어 서로 다른 예비충전동작 또는 동시 예비충전동작을 선택적으로 수행함을 특징으로 한다.

이와 같은 본 발명에 의한 데이타리세트방법 및 그에 따라 구현된 반도체메모리장치는 데이타리세트동작시에 비트라인의 리세트를 보다 효과적으로 실시할 수 있다. 그래서 예컨대 번-인테스트와 같이 데이타리세트동작을 필요로 하는 곳에 있어서 이를 적용하면 신뢰성있는 번-인테스트를 실시함에 의해 특히 칩의 수율을 상승시킬 수 있는 장점이 있다. 그리고 한쌍의 비트라인을 서로 다르게 예비충전시킬 수 있음에 의해 종래의 동시천이에 따른 피크성전류의 발생이 본 발명에서는 방지되는 효과가 있다.

또한 종래의 기술에 의하면 번-인을 고려하여 라이트드라이버의 크기를 결정하여야 했는데, 본 발명에 따른 데이타리세트방법을 통한다면 이러한 불이익을 해소할 수 있어 칩의 면적을 감소시키면서도 특히 리드/라이트동작과 같은 노멀 동작시 주변회로에서의 전력소비를 감소시킬 수 있는 효과가 있다.

Description

데이타리세트회로를 가지는 반도체메모리장치 및 그 데이타리세트방법

제1도는 종래기술에 의한 데이타리세트방법을 구현하기 위한 비트라인회로를 보여주는 회로도.

제2도는 제1도의 데이타리세트시의 동작타이밍도.

제3도는 본 발명에 의한 데이타리세트방법을 구현하기 위한 비트라인회로를 보여주는 회로도.

제4도는 4a도와 4b도로 구성되며, 4a도는 본 발명에 의한 비트라인 예비충전회로의 실시예를 보여주는 회로도이고, 4b도는 본 발명에 의한 데이타라인 예비충전회로의 실시예를 보여주는 회로도.

제5도는 5a도와 5b도와 5c도와 5d도로 구성되며, 5a도는 리세트신호발생회로의 실시예이고, 5b도는 펄스신호 발생회로의 실시예이고, 5c도는 칩선택신호버퍼회로의 실시예이며, 5d도는 프리디코오더의 실시예를 보여주는 회로도.

제6도는 제3도, 제4도 및 제5도에서의 각 신호들이 데이타리세트시의 동작타이밍도.

본 발명은 반도체메모리(semiconductor memory)장치에 관한 것으로, 특히 수율(yield)을 향상시키고 또한 웨이퍼(wafer)상태에서 효율적이고도 고 속의 번-인(Burn-in)테스트를 도모하는 데이타리세트(datareset)회로를 가지는 반도체메모리 장치 및 그 데이타리세트방법에 관한 것이다.

예컨대 스테이틱램(Static RAM)과 같은 반도체메모리장치의 경우에 있어서는, 번-인테스트 또는 데이타라이트동작 등과 같은 데이타리세트동작을 필요로 함은 잘 알려져 있는 사실이다(본 명세서상에서 데이타리세트라는 용어는 메모리쎌 또는 워드라인 또는 비트라인과 같은 구성요소에 대하여 소정의 데이타를 라이트하는 즉, 소정의 전압을 공급하는 그러한 것을 나타냄을 미리 밝혀둔다.) 일반적인 반도체메모리장치는 외부어드레스 신호에 의해 디코오더(decoder)가 선택한 메모리쎌만이 선택될 수 있게 되어 있다.

따라서 전체 칩내의 모든 메모리쎌을 선택하기 위해서는 외부 어드레스신호를 통해 순차적으로 동작시켜야 한다. 그러므로 동시에 많은 쎌을 선택할 수 없는 메모리구조를 가지는 비동기형(asynchronous)메모리, 특히 바이트(byte)수가 적은 경우에는 한 번 전체 칩의 메모리쎌을 선택하기 위해서는 긴 액세스타임을 필요로 한다.

반도체메모리장치가 고집적화, 미세선폭화되어감에 따라 초기 불량률 감소를 위한 번-인테스트의 필요성은 증대되는 반면, 번-인테스트에 필요한 시간의 증가로 전체 공정의 소비시간은 증가하고 생산성은 감소하는 추세이다.

따라서 생산성 증가를 위한 번-인테스트시간 단축기술의 필요성 또한 증대되고 있다. 일반적으로 번-인테스트시간 단축기술의 요지는 전체 칩내의 메모리쎌을 선택하는데 필요한 시간을 최소화시키는데 있다.

예를 들어 128k×8비트(=1메가비트)의 메모리장치의 전 메모리쎌을 선택하기 위해서는 사이클타임×131,072(128k)의 시간을 필요로 한다. 사이클타임이 100n초라면 총 13.1ms의 시간이 걸리게 된다. 따라서 일반적인 동작상태와 달리 메모리쎌내에 데이타를 쓰는 라이트동작만을 필요로 하는 번-인테스트동작은 칩의 전체 또는 일부 메모리쎌을 외부어드레스신호와 무관하게 동시에 선택하여 동작시켜도 무관하므로 번-인테스트 동작동안은 칩의 전체 또는 일부 메모리쎌을 동시에 선택되는 기술들이 공지되고 있다. 이와 관련하여 본 출원인이 1993년 12월 31일자로 대한민국에 특허출원한 출원번호 '93-31785'호(발명의 명칭 : 칩의 신뢰성 검사를 위한 테스트회로와 이를 구비하는 반도체메모리장치)는 동일 워드라인에 접속된 모든 메모리쎌들에 대한 번-인테스트가 동시에 고속으로 이루어지는 기술을 개시하고 있다.

한편 웨이퍼상태에서의 번-인테스트동작은 고속화를 달성하는 것외에도, 보다 효과적으로 신뢰성을 테스트하고 동시에 가능한 한 악조건하에서 테스트하여 패키지 상태에서 더 이상의 결함이 발생되지 않도록 하는 것이 중요하다. 이러한 것은 칩의 수율 향상이라는 관점에서 특히 주목되어야만 하는 사실이다.

한편 상기 번－인테스트가 단측회로를 구현하기 위해서는 동시 선택된 칩 전체 또는 일부 메모리쎌에 데이타를 쓰는 이른바 데이타리세트기술이 필요하다.

이와 관련하여 제1도는 종래의 데이타리세트를 위한 비트라인회로를 도시하고 제1도의 구성을 살펴보면, 다수개의 메모리쎌 10으로 구성된 비트라인쌍(BLi,)이 열(column)선택게이트 6,8을 거친 후 n개가 병렬로 연결되어 데이타라인 SDLi,와 접속되어 구성된다.

이 데이타라인 SDLi,에는 라이트드라이버(write driver)회로 40이 접속되어 메모리쎌 10에 데이타를 쓸 수 있도록 되어 있다. 이것은 잘 알려져 있는 바와 같이, 번－인테스트 상태뿐만 아니라 노멀(normal)동작시에도 데이타를 쓰는 통상의 라이트경로이다. 제1도의 구성에서 예비충전(pre-charge) 신호 øPRE를 공통으로 게이트입력하는 피모오스(PMOS)트랜지스터 2,4는 각각 예비충전 트랜지스터이다. 제1도의 구성에서 도시되지는 않았지만 각 메모리쎌 10에는 워드라인이 접속되고 있음은 주지의 사실이다.

제2도는 제1도의 데이타리세트 타이밍도이다. 제1도에서 리세트모드는 번－인시모드를 나타낸다. 리세트모드 즉, 번－인테스트시에는 동시 선택된 모든 메모리쎌 10과 접속된 라이트드라이버 40의 제어신호가 로우(low)가 되어 라이트드라이버 40가 동작하므로서 메모리쎌 10으로 로우 또는 하이(high)데이타를 라이트할 수 있다. 이때 메모리쎌 10을 액세스하는 워드라인과 열디코오딩신호 Yi,는 인에이블(enable)상태이다.

이러한 종래의 방식은 단순히 일반적인 라이트동작을 번－인테스트시에는 더 많은 메모리쎌 10을 선택하여 동작시키는 기술인바, 하나의 비트라인(또는 바이트수×비트라인)에만 라이트동작 가능하도록 설계된 라이트드라이버 40으로 다수의 비트라인을 동시에 액세스하려면 RC로딩이 증가하여 라이트동작이 불가능하다. 그렇다고 다수의 메모리쎌 10을 액세스할 수 있도록 라이트드라이버 40을 설계하는 것은 일반적인 동작시에는 불필요한 전력소모증가 및 칩 면적 증가의 문제점이 발생하게 된다. 또한 다수의 쎌의 데이타를 동시에 하이에서 로우로 또는 로우에서 하이로 천이(transition)시킬 때 천이 피크(peak)전류가 발생된다. 따라서 동시에 선택할 수 있는 메모리쎌의 숫자 역시 제한되고, 이는 번－인시간을 증가시켜 생산성 감소의 결과로 나타난다.

한편 제1도와 같은 종래기술은 웨이퍼번－인시 가능한 악조건하에서 테스트하고자 하여도 비트라인 BLi,에 전압을 공급하는 예비충전 트랜지스터 2,4가 공통으로 제어됨에 의해 비트라인 BLi,간에는 보다 악조건을 부여하기 위한 별도의 방법이 없으며, 오히려 동시제어에 따른 전류소비만 야기시킨다. 그래서 웨이퍼번－인 후 칩의 패키지상태에서 이 비트라인 BLi 와간에 결함이 발생하는 경우가 있는 바, 제조측면에서 보면 수율의 저하라는 관점에서 커다란 손실이 아닐 수 없다.

따라서 본 발명의 목적은 칩의 웨이퍼상태에서 보다 악조건하에서 번－인테스트를 하여 칩의 패키지상태에서의 결함발생이 최대한으로 감소되는 반도체메모리장치를 제공하에 있다.

본 발명의 다른 목적은 칩의 패키지상태에서의 결함발생이 최대한으로 감소되어 수율이 향상되는 반도체 메모리장치를 제공함에 있다.

본 발명의 또다른 목적은 웨이퍼상태에서의 번－인테스트가 패키지상태에의 결함발생률이 거의 없도록 최대한 악조건하에서 실시가능하며 동시에 고속으로 이루어지는 반도체메모리장치를 제공함에 있다.

본 발명의 또다른 목적은 칩의 웨이퍼상태서 보다 악조건하에서 번－인테스트를 하여 칩의 패키지상태에서의 결함발생을 최대한으로 감소시키는 반도체메모리장치의 데이타리세트방법을 제공함에 있다.

본 발명의 또다른 목적은 칩의 패키지상태에서의 결함발생을 최대한으로 감소시켜 수율을 보장시키는 반도체메모리장치의 데이타리세트방법을 제공함에 있다.

본 발명의 또다른 목적은 웨이퍼상태에서의 번－인이 효율적으로 이루어지도록 하면서 비트라인과 상보비트라인간의 동시천이에 따른 피크성전류의 발생을 방지시키는 반도체메모리장치의 비트라인예비충전방법을 제공함에 있다.

상기 본 발명에 따른 반도체메모리장치의 목적을 달성하기 위하여 본 발명은, 동일칩상에서 행과 열방향으로 각각 다수개로씩 배열되어 구성되는 메모리쎌과, 열어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 열방향으로 접속되는 한쌍으로 이루어지는 비트라인과, 행어드레스의 입력에 응답하여 활성화됨 상기 메모리쎌의 행방향으로 접속되는 워드라인을 가지는 반도체메모리장치에 있어서, 상기 한쌍의 비트라인중 제1비트라인과 전원전압단자와의 사이에 형성되고 제1예비충전신호의 제어입력에 응답하여 상기 제1비트라인을 예비충전하는 제1예비충전회로와, 상기 한쌍의 비트라인중 제2비트라인과 전원전압단자와의 사이에 형성되고 제2예비충전신호의 제어입력에 응답하여 상기 제2비트라인을 예비충전하는 제2예비충전 회로를 구비하고, 상기 제1 및 제2비트라인이 서로 다른 예비충전하는 제2예비충전회로를 구비하고, 상기 제1 및 제2비트라인이 서로 다른 예비충전신호에 의해 예비충전되어 서로 다른 예비충전동작 또는 동시 예비충전동작을 선택적으로 수행하는 반도체메모리장치임을 특징으로 한다.

상기 본 발명에 따른 반도체메모리장치의 데이타리세트방법의 목적을 달성하기 위하여 본 발명은, 동일칩상에서 행과 열방향으로 각각 다수개로씩 배열되어 구성되는 메모리쎌과, 열어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 열방향으로 접속되는 한쌍으로 이루어지는 비트라인과, 행어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 행방향으로 접속되는 워드라인과, 상기 한쌍의 비트라인에 열디코딩신호에 동작제어되는 열선택게이트를 통해 대응접속되는 한쌍의 데이타라인을 가지는 반도체메모리장치의 데이타리세트방법에 있어서, 상기 한쌍의 비트라인중 제1비트라인과 전원전압단자와의 사이에 형성되는 제1예비충전회로가 제1예비충전신호의 제어입력에 응답하여 상기 제1비트라인을 예비충전하는 제1과정과, 상기 한쌍의 비트라인중 제2비트라인과 전원전압단자와의 사이에 형성되는 제2예비충전회로가 제2예비충전신호의 제어입력에 응답하여 상기 제2비트라인을 예비충전하는 제2과정과, 상기 한쌍의 데이타라인중 제1데이타라인과 접지전압단자와의 사이에 형성되는 제1풀다운회로가 상기 제1예비충전신호와 소정의 리시테신호의 조합신호의 제어입력에 응답하여 상기 제1데이타라인을 방전하는 제3과정과, 상기 한쌍의 데이타라인중 제2데이타라인과 접지전압단자와의 사이에 형성되는 제2풀다운회로가 상기 제2예비충전신호와 상기 리세트신호의 조합신호의 제어입력에 응답하여 상기 제2데이타라인을 방전하는 제4과정을 구비하고, 데이타 리세트모드시 상기 메모리쎌의 데이타리세트가 상기 제1 및 제2예비충전회로에 의해 이루어지는 반도체메모리장치의 데이타리세트방법임을 특징으로 한다.

상기 본 발명에 따른 반도체메모리장치의 비트라인예비충전방법의 목적을 달성하기 위하여 본 발명은, 동일칩상에서 행과 열방향으로 각각 다수개로씩 배열되어 구성되는 메모리쎌과, 열어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 열방향으로 접속되는 한쌍으로 이루어지는 비트라인과, 행어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 행방향으로 접속되는 워드라인을 가지는 반도체메모리장치의 비트라인 예비충전방법에 있어서, 상기 한쌍의 비트라인중 제1비트라인과 전원전압단자와의 사이에 형성되며 제1예비충전신호의 제어입력에 응답하여 동작하는 제1예비충전회로가 상기 제1비트라인을 예비충전하는 제과정과, 상기 한쌍의 비트라인중 제2비트라인과 전원전압단자와의 사이에 형성되며 제2예비충전신호의 제어입력에 응답하여 동작하는 제2예비충전회로가 상기 제2비트라인을 예비충전하는 제2과정을 구비하고, 상기 제1 및 제2비트라인이 서로 다른 예비충전신호에 의해 예비충전되어 서로 다른 예비충전동작 또는 동시 예비충전동작을 선택적으로 수행하는 반도체메모리장치의 비트라인 예비충전방법임을 특징으로 한다.

상기의 여러 목적들 및 그 달성과정이 후술되는 설명을 통해서 명확하게 드러날 것이다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.

하기 설명에의 비트라인 예비충전회로, 리세트신호발생회로 및 프리디코오더 등과 같은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 후술되는 설명을 통한다면 이들 특정 상세들 없이도 본 발명이 여러 방법을 통해 실시될 수 있따는 것은 이 기술분야에서 통상의 지식을 가전자에게 자명할 것이다.

본 발명에 의한 반도체메모리장치의 데이타리세트방법을 구현하기 위한 비트라인회로가 제3도에 도시되어 있다.

제3도의 구성을 설명하면 다음과 같다. 동일칩상에서 행(row)과 열(column)방향으로 각각 다수개로씩 배열되어 구성되는 메모리쎌 50과, 열어드레스의 입력에 응답하여 활성화(activation)되며 상기 메모리쎌50의 열방향으로 접속되는 서로 한쌍으로 이루어지는 비트라인 BLi,와, 행어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌 50의 행방향으로 접속되는 워드라인 WL1,…WLj와, 상기 한쌍의 비트라인 BLi,에 열디코딩신호 Yi,에 동작제어되는 열선택게이트 46,48을 통해 대응접속되는 한쌍의 데이타라인 SDLI,와, 상기 한쌍의 비트라인 BLi,중 비트라인 BLi와 전원전압 VCC단자와의 사이에 형성되고 제1브트라인예비충전신호의 제어입력에 응답하여 상기 비트라인 BLi를 예비충전하는 제1예비충전회로로서의 제1예비충전트랜지스터 42와, 상기 한쌍의 비트라인 BLi,중 비트라인와 전원전압 VCC단자와의 사이에 형성되고 제2비트라인예비충전신호의 제어입력에 응답하여 상기 비트라인를 예비충전하는 제2예비충전회로로서의 제2예비충전트랜지스터 44와, 상기 한쌍의 데이타라인 SDLi,중 데이타라인 SDLi와 접지전압 GND단자와의 사시에 형성되고 제1데이타라인예비충전신호를 게이트입력하는 제1풀다운회로로서의 제1풀다운트랜지스터 52와, 상기 한쌍의 데이타라인 SDLi,중 데이타라인와 접지전압 GND단자와의 사이에 형성되고 제2데이타라인예비충전신호를 게이트입력하는 제2풀다운회로로서의 제2풀다운트랜지스터 54와,소정의 데이타를 구동신호의 제어입력에 따라 상기 데이타라인 SDLi,로 전송하여 주기 위한 라이트드라이버 40으로 이루어진다.

위에서 설명한 구성은 동일칩내의 하나의 열에 대하여 설명한 것이며, 잘 알려져 있는 바와 같이 동일칩상에서 집적도에 비례하여 그 열의 수가 무수히 존재하게 되며 본 발명에 따른 제1 및 제2비트라인에 비충전회로는 각 비트라인쌍마다 하나씩 구비함이 바람직하다.

이와 같은 구성에서 본 발명에 따른 구성상 특징은 제1 및 제2비트라인예비충전트랜지스터 42,44가 서로 다른 제어신호에 의해 구동이 이루어지는 것과, 데이타라인 SDLi,에 서로 다른 제어신호에 의해 구동이 이루어지는 제1 및 제2풀다운트랜지스터 52,54가 구비되는 것이다.

본 발명에서는 실시예로서 제1 및 제2예비충전트랜지스터를 각각 피모오스(PMOS)트랜지스터로 실시하였고, 제1 및 제2풀다운트랜지스터는 각각 엔모오스(NMOS)트랜지스터로 실시하였다. 그리고 라이트드라이버 40은 제1도에 도시한 것과 같은 구성으로 또는 그 외에 다른 구성으로 실시하여도 무방하다.

제3도의 구성에 따른 동작특성은 후술될 것이다.

제3도의 구성에 나타난 각 제어신호들은 아래와 같은 실시예들을 통해 구현될 수 있다.

제4도는 제3도의 각 예비충전신호를 발생하기 위한 예비충전회로의 실시예로서, 제4a도는 비트라인 예비충전신호발생회로의 실시예이고, 제4b도는 데이타라인 예비충전신호발생회로의 실시예를 보여주고 있다.

제4a도 및 제4b도의 구성에서 참조(reference)신호로서의 RESET­DATE(리세트데이타) 및 RESET­DISABLE(리세트디세이블)신호들은 칩의 테스트(test)시에 테스트장비로부터 공급되는 신호들이며, RESET(리세트) 및신호는 각각 칩 내부적으로 만들 수 있는 신호들이다.

먼저 제4a도에 도시된 비트라인 예비충전신호발생회로의 구성은, RESET의 반전신호인와 패드(PAD) 60을 통한 RESET­DATA신호를 각각 입력하는 노아(NOR)게이트 64와, 상기 노아게이트 64의 출력단에 직렬연결되는 인버터(INVERTER) 66 및 68과, 상기와 패드 62를 통한 RESET­DISABLE)신호 각각 입력하는 노아게이트 70과, 상기 노아게이트 70의 출력단에 직렬연결되는 인버터 72와, 상기 인버터 68 및 72의 각 출력신호를 입력하는 노아게이트 74와, 상기 노아게이트 74의 출력단에 직렬연결되는 인버터 76과, 상기 인버터 66 및 72의 각 출력신호를 입력하는 노아게이트 78과, 상기 노아게이트 78의 출력단에 직렬연결되는 인버터 80과, 상기 인버터 76의 출력신호와신호를 입력하는 낸드(NAND)게이트 82와, 상기 낸드게이트 82의 출력신호를 입력하여 제1비트라인예비충전신호를 출력하는 인버터 84와, 상기 인버터 80의 출력신호와신호를 입력하는 낸드게이트 86과, 상기 낸드게이트 86의 출력신호를 입력하여 제2비트라인예비충전신호를 출력하는 인버터 88로 이루어진다.

제4b도에 도시된 데이타라인 예비충전신호발생회로의 구성은, 제1비트라인예비충전신호와 RESET신호를 각각 입력하는 낸드게이트 90과, 상기 낸드게이트 90의 출력신호를 입력하여 제1데이타라인예비충전신호를 출력하는 인버터 92와, 제2비트라인예비충전신호와 RESET신호를 각각 입력하는 낸드게이트 94와, 상기 낸드게이트 94의 출력신호를 입력하여 제2데이타라인예비충전신호를 출력하는 인버터 96으로 이루어진다.

제5도는 제4도에서의 RESET,및신호를 발생하는 회로들의 실시예, 그리고 본 발명에 따른 데이타리세트방법에 따라 구현되어져야 할 회로들의 실시예를 보여주고 있다.

제5a도는 RESET신호발생회로로서 그 구성은, RESET­START신호가 공급되는 패드 98과, 상기패드 98에 입력단자가 접속된 인버터 100과, 상기 인버터 100의 출력신호를 입력하여 RESET신호를 출력하는 인버터 102와, 상기 인버터 102의 출력신호를 입력하여를 출력하는 인버터 104로 이루어진다. 여기서 RESET­START(리세트스타트)신호는 테스트장비로부터 공급되는 신호이다. 제5b도는신호발생회로로서 그 구성은, ψPULSE신호와신호를 각각 입력하여신호를 출력하는 낸드게이트 106으로 이루어진다. 여기서 ψPULSE신호는 칩 내부에 구비되는 어드레스천이검출회로(Address Transition Detector; 당 기술분야에는 'ATD회로'로 잘 알려져 있다.)로부터 출력되는 펄스신호이다.

또한 상기 ψPULSE신호 대신 랑트 인에이블 버퍼의 출력신호등 일반적인 예비충전신호로 대치될 수 있다.

제5c도는 본 발명에 따른 데이타리세트방법을 구현하기 위해 실시되어야할 구성요소로서 칩선택신호()버퍼의 실시예를 보여주고 있다.

그 구성은, 외부로부터 공급되는 칩선택신호를 패드 108을 통해 일입력하고 RESET신호를 또한 일입력하는 노아게이트 160과, 노아게이트 160의 출력신호를 입력하여 내부 칩선택신호를 출력하는 인버터 162로 이루어진다. 여기서 칩선택신호는 동일칩상의 주변(peripheral)회로를 구성하는 여러 회로들에 활성화신호로 공급됨은 당 기술분야에 잘 알려져 있는 사실이다.

제5d도는 본 발명에 따른 데이타리세트방법을 구현하기 위해 실시되어야할 구성요소로서 프리디코오더(pre­decoder)의 실시예이다. 그 구성은, 어드레스신호 APi 와 APj를 입력하는 낸드게이트 114와, 이 낸드게이트 114의 출력신호와신호를 입력하여 디코오더(도시되지 않음)로 입력되는 어드레스 Ai를 발생하는 낸드게이트 116으로 실시되었다. 여기서 리세트신호를 프리디코오더 또는 디코오더로 공급하여 소정의 원하는 수의 디코오더를 동시에 디세이블시키는 기술은 예를 들어 미합중국특허 제5,212,663호(등록일 ; May 18, 1993. 발명의 명칭: METHOD TO MPLEMEMNT A LARGE RESETTABLE STATIC RAM WITHOUT THE LARGESURGE CURRENT)에 개시된 것과 같이 당 기술분야에 공지되어 있는 기술임을 밝혀둔다.

제6도는 전술한 제3도, 제4도 및 제5도의 각 신호들의 데이타리세트시의 동작타이밍도를 보여주고 있다.

그러면 전술한 제3도, 제4도 및 제5도의 각 구성에 따른 본 발명에 따른 데이타리세트방법을 제6도를 참조하여 상세히 살펴본다.

설명에 앞서 본 발명에 의한 데이타리세트방법의 특징은 한쌍의 비트라인 BLi와를 각각 서로 다르게 예비충전함에 그 특징이 있으며, 이와 같은 방법에 따라 웨이퍼 번­인테스트동작을 또한 수행하여 전술한 목적들을 달성함을 특히 주목하여야 할 것이다.

[번­인테스트시]

번­인테스트는 전술한 바와 같이 당 기술분야에서 칩의 신뢰성검사를 위해 필수적으로 사용하고 있는 그러한 기술이다. 이 번­인테스트의 경우 가능한 한 악조건하에서 실시함이 중요하고 동시에 고속으로 수행하는 것이 중요하다. 특히 웨이퍼상태에서 신뢰성있게 번­인테스트를 수행하는 것은 대단히 중요하다. 본 발명에 따른 데이타리세트방법을 웨이퍼 번­인테스트를 통해 실시할 시에 칩 내부적인 과정은 다음과 같다.

웨이퍼 번­인테스트를 진행할 시에는 제6도에 도시된 바와 같이 칩에 리세트모드의 진입을 위하여 STATUS신호가 하이로 인에이블된다.

제6도의 RESET_DISABLE 신호의 파형에 나타나는 바와 같이 본 발명에 의한 데이타리세트방법 또는 웨이퍼 번-인테스트시의 리세트모드는 5개의 모드로 이루어진다.

리세트모드 즉, 번­인동안에 제6도의 t1구간과 같이 먼저 리세트디세이블모드가 진행되려면, 칩 외부에서 RESET_START에 하이신호를 인가하게 된다. 그러면 제5a도에서 알 수 있는 바와 같이 RESET신호가 하이로 발생되고, 따라서 제5d도에서 알 수 있는 바와 같이 칩내 모든 디코오더 회로가 외부 어드레스의 입력과 상관없이 인에이블되어 전체 메모리쎌을 선택할 수있다. 그리고 제5b도에서신호가 로우로 입력됨에 의해신호발생회로는 디세이블되어가 하이로 되고, 제3도의 라이트드라이버 40의 인에이블신호는 하이로 고정시킨다. 이때 RESET신호가 제5c도의 칩선택신호버퍼를 디세이블시켜 칩을 비선택상태로 만든다.

이와 같은 상태에서는 메모리쎌 50에 라이트 또는 리세트하는데 필요한 최소의 회로만 제외하고 나머지는 구동시키지 않음으로써 기타 주변회로에서의 전력소모를 억제할 수 있다. 그리고 제5b도와 같은 프리디코오더를 리세트시키는 기술을 이용하여 원하는 만큼의 메모리쎌을 선택할 수 있으므로서 고 속의 번­인테스트를 가능하게 한다. 이때 제3도의 비트라인의BLi,가 예비충전되는 것을 본다. 먼저 비트라인 BLi,는 각각 하이레벨로 예비충전되어 있는 것으로 가정한다. 제4a도를 참조하면, RESET_DATA는 로우로 입력되고는 로우로 입력되고 RESET_DISABLE은 하이로 입력되는 조건이므로, 노아게이트 64는 하이출력을 하고 노아게이트 70은 로우출력을 한다. 이로부터 인버터 66은 로우출력을 하고 인버터 68은 하이출력을 하고 노아게이트 70은 로우출력을 한다 이로부터 인버터 66은 로우출력을 하고 인버터 68은 하이출력을 하며 인버터 72는 하이출력을 한다.

그러면 노아게이트 74 및 78은 각각 로우출력을 한다. 그리고 인버터 76 및 80은 각각 하이출력을 한다. 이로부터 낸드게이트 82 및 86은 각각신호를 하이로 입력받는 상태이므로, 각각 로우출력을 한다. 따라서 인버터 84 및 88로부터 제1 및 제2비트라인 예비충전신호인및가 각각 제6도에 도시된 바와 같이 하이로 발생됨에 의해, 비트라인 BLi, 는 각각 로우레벨로 떨어지게 된다.

한편 제6도의 타이밍도에서 비트라인 BLi,에 공급되는 전압레벨은 외부전원전압레벨 또는 그 이상의 전압레벨을 공급할 수 있다. 그리고 이때 제4b도 및 제6도에서 알 수 있는 바와 같이 제1 및 제2데이타라인 예비충전신호,는 제1 및 제2비트라인 예비충전신호및와 그 인에이블이 같이 이루어짐을 알 수 있다. 그래서 제3도에서 제1 및 제2풀다운트랜지스터 52 및 54는제1 및 제2데이타라인 예비충전신호,의 게이트입력에 대응하여 비트라인 BLi 및에 걸리는 전압을 동시에 또는 선택적으로 풀다운시키며, 이들의 스위칭동작은 제1 및 제2예비충전트랜지스터 42,44와 각각 대응하여 반대로 이루어짐을 제3도 및 제4도를 통해 쉽게 이해할 수 있을 것이다.

제6도의 t2구간에 나타난 리세트 로우모드시의 과정을 살펴본다. 여기서 리세트 로우모드라 칭한 것은 비트라인 BLi를 로우데이타로 리세트하는 모드를 나타낸다. 이때에는 제6도에 도시된 바와 같이 RESET_DISABLE 신호가 로우레벨로 천이된다. 그러면 제4a도에서 노아게이트 64는 이전의 상태와 같이 계속 하이출력을 하는 상태에서 노아게이트 70이 로우상태의 2입력을 통해 하이출력을 하게 된다. 그리고 노아게이트 78이 하이출력을 하게 되어 낸드게이트 86은 하이출력을 하게 된다. 이때 낸드게이트 82는 이전의 동작과 동일하게 진행되어 결과적으로 제6도에 도시된 바와 같이 제2비트라인 예비충전신호가 로우레벨로 천이된다. 따라서 비트라인 BLi는 계속 로우레벨을 유지하는 상태에서 비트라인가 제6도에 도시된 바와 같이 하이레벨로 상승하게 된다. 여기에서 본 발명의 특징에 따른 비트라인 예비충전방법의 작용이 있음을 주목하여야 할 것이다. 즉, 제3도 및 제4a도의 회로구성으로부터 알 수 있는 바와 같이 한쌍의 비트라인 BLi,에 각각 공급되는 비트라인 예비충전신호가 서로 다르게 공급됨에 의해 비트라인 BLi,이 서로 다른 조건하에 테스트할 수 있고, 또한 비트라인 BLi,의 레벨천이시에 서로 동시에 천이되는 것을 방지하여 피크성 전류의 발생을 방지할 수 있다. 이와 같은 방법은 웨이퍼 번－인테스트시 또는 기타의 데이타 리세트동작시에 보다 효과적으로 비트라인을 테스트 또는 리세트시킬 수 있게 된다.

제6도의 t3구간에 나타난 리세트디세이블모드시의 과정을 살펴본다. 이때에는 먼저 RESET_DISABLE신호가 하이레벨로 천이된다. 그러면 제4a도에서 노아게이트 64는 이전의 상태와 같이 계속 하이출력을 하는 상태에서 노아게이트 70이 로우출력을 하게 된다.

그리고 노아게이트 78이 로우출력을 하게 되어 낸드게이트 86은 로우출력을 하게 된다. 이대 낸드게이트 82는 이전의 동작과 동일하게 진행되어 결과적으로 제6도에 도시된 바와 같이 제2비트라인 예비충전신호가 하이레벨로 천이된다 따라서 비트라인 BLi는 계속 로우레벨을 유지하는 상태에서 비트라인가 제6도에 도시된 바와 같이 로우레벨로 떨어지게 된다. 이때 제2데이타라인 예비충전신호도 제2비트라인 예비충전신호의 레벨을 따라 같이 하이레벨로 상승함을 알 수 있다. 한편 이와 같은 상태에서 RESET_DATA신호가 하이레벨로 상승함을 볼 수 있을 것이다. 이는 제4a도 회로를 거치는 동안만큼의 신호지연 시간 후에 후술될 t4과정시점에서 제1비트라인 예비충전신호에 영향을 미치게 됨을 미리 발겨둔다.

제6도의 t4구간에 나타난 리세트 하이모드시의 과정을 살펴본다. 여기서 리세트 하이모드라 칭한 것은 비트라인 BLi를 하이데이타로 리세트하는 모드를 나타낸다. 이때에는 제6도의 나타난 바와 같이 RESET_DATA신호가 하이레벨로 공급되고, RESET_DISABLE신호가 로우레벨로 공급된다. 그러면 제4a도에서 노아게이트 64는 로우출력을 하고, 노아게이트 70은 하이출력을 한다. 이로부터 노아게이트 74는 하이출력을 하고, 노아게이트 78은 로우출력을 계속한다. 그리고 낸드게이트 82는 하이출력을 하고, 낸드게이트 86은 로우출력을 계속한다. 따라서 제2비트라인 예비충전신호는 하이출력을 계속하는 동안에 제1비트라인 예비충전신호는 하이출력을 계속하는 동안에 제1비트라인 예비충전신호는 로우레벨로 천이되어 출력된다. 그러면 전술한 t2과정과는 달리 이번에는 비트라인가 로우레벨로 유지되는 상황에서 제6도에서 볼 수 있는 바와 같이 비트라인 BLi가 하이레벨로 상승한다. 이때에 비트라인 BLi,중 BLi만 신호변환을 진행하므로서 피크성전류의 발생을 그만큼 억제할 수 있다.

제6도의 t5구간에 나타난 리세트디세이블모드시의 과정을 살펴본다. 이때에는 제6도에 나타난 바와 같이 RESET_DATA 신호가 하이레벨로 계속 공급되는 상태에서 RESET_DISABLE신호가 하이레벨로 공급된다. 그러면 제4a도에서 노아게이트 64는 계속 로우출력을 하고, 노아게이트 70은 로우출력을 한다. 이로부터 인버터 72는 하이출력을 하고, 노아게이트 74 및 78은 각각 로우출력을 한다. 그리고 낸드게이트 82 및 86은 각각 로우출력을 한다. 따라서 제1 및 제2비트라인 예비충전신호및는 각각 하이레벨로 출력된다. 그래서 비트라인가 로우레벨로 유지되는 상태에서 비트라인 BLi가 로우레벨로 떨어진다. 이때에 비트라인 BLi,중 BLi만 신호변환을 진행하므로서 피크성전류의 발생을 그만큼 억제할 수 있다.

위와 같은 t1∼t5구간과 같은 리세트모드를 통하여 본 발명에 따른 데이타리세트방법에 따라 구현된 반도체메모리장치는 보다 악조건하에서 예컨대 번­인테스트를 실시하여 보다 신뢰성있는 번­인테스트를 실시할 수 있다. 그리고 전류소비라는 관점에서 보면 특히 본 발명에 따른 데이타리세트방법을 통한다면 비트라인의 천이과정에 있어서 비트라인 BLi 및가 서로 독립적으로 제어가능하므로서 피크성전류의 발생을 최대한으로 억제할 수 있다. 그리고 웨이퍼 번­인테스트시에 보다 악조건하에서 고속으로 메모리쎌 또는 비트라인을 테스트할 수 있음에 의해 칩의 초기불량을 용이하고도 완벽하게 검출하고 동시에 패키지상태시의 불량발생을 최소화시켜 칩의 수율을 현저하게 상승시킬 수 있다. 한편 위에서 설명된 리세트모드는 예를들어 리세트디세이블­리세트 로우­리세트디세이블­리세트 하이­리세트디세이블과 같이 5개의 과정으로 이루어지는 모드를 구현 및 그에 따라 실시하였지만 이는 디바이스의 특성 그리고 테스트장비 등을 고려하여 다르게 실시할 수도 있음을 유의하여야 한다.

전술한 구성에 있어서 제3도 및 제4도의 회로구성은 본 발명의 기술적 사상에 입각하여 본 발명의 목적들에 충분하게 부합되도록 구현된 실시예들이다. 그러나 당 기술분야의 평균의 지식을 가진자라면 제3도 및 제4도의 회로구성 외에도 다른 다양한 회로구현을 통해서 본 발명에 따른 데이타리세트방법을 실현할 수 있을 것임을 밝혀둔다.

상술한 바와 같이 본 발명에 의한 데이타리세트방법 및 그에 따라 구현된 반도체메모리장치는 데이타리세트동작시에 비트라인의 리세트를 보다 효과적으로 실시할 수 있다. 그래서 예컨대 번­인테스트와 같이 데이타리세트동작을 필요로 하는 곳에 있어서 이를 적용하면 비트라인의 번­인효율을 상승시켜 보다 고속으로 신뢰성있는 테스트를 실시함에 의해 특히 메모리 칩의 수율 및 생산성을 향상시킬 수 있는 장점이 있다. 그리고 한쌍의 비트라인을 서로 다르게 예비충전시킬 수 있음에 의해 종래의 비트라인 예비충전이 동시천이에 따른 피크성전류의 발생이 본 발명에서는 방지되는 효과가 있다. 또한 종래의 기술에 의하면 번­인을 고려하여 라이트 드라이버의 크기를 결정하여야 했는데, 본 발명에 따른 데이타리세트방법을 통한다면 이러한 불이익을 해소할 수 있어 칩의 면적을 감소시키면서도 특히 리드/라이트 동작과 같은 노멀 동작시 주변회로에서의 전력소비를 감소시킬 수 있는 효과가 있다.

Claims (15)

1. 동일칩상에서 행과 열방향으로 각각 다수개로씩 배열되어 구성되는 메모리쎌과, 열어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 열방향으로 접속되는 한쌍으로 이루어지는 비트라인과, 행어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 행방향으로 접속되는 워드라인을 가지는 반도체메모리장치에 있어서, 상기 한쌍의 비트라인중 제1비트라인과 전원전압단자와의 사이에 형성되고 제1예비충전신호의 제어입력에 응답하여 상기 제1비트라인을 예비충전하는 제1예비충전회로와, 상기 한쌍의 비트라인중 제2비트라인과 전원전압단자와의 사이에 형성되고 제2예비충전신호의 제어입력에 응답하여 제2비트라인을 예비충전하는 제2예비충전회로를 구비하고, 상기 제1 및 제2비트라인이 서로 다른 예비충전신호에 의해 예비충전되어 서로 다른 예비충전동작 또는 동시 예비충전동작을 선택적으로 수행함을 특징으로 하는 반도체메모리장치.
2. 제1항에 있어서, 상기 제1 및 제2예비충전회로가, 각각 피모스트랜지스터로 이루어짐을 특징으로 하는 반도체메모리장치.
3. 동일칩상에서 행과 열방향으로 각각 다수개로씩 배열되어 구성되는 메모리쎌과, 열어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 열방향으로 접속되는 한쌍의 이루어지는 비트라인과, 행어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 행방향으로 접속되는 워드라인과, 상기 한쌍의 비트라인에 열디코딩신호에 동작제어되는 열선택게이트를 통해 대응접속되는 한쌍의 데이타라인을 가지는 반도체메모리장치에 있어서, 상기 한쌍의 비트라인중 제1비트라인과 전원전압단자와의 사이에 형성되고 제1예비충전신호의 제어입력에 응답하여 상기 제1비트라인을 예비충전하는 제1예비충전회로와, 상기 한쌍의 비트라인중 제2비트라인과 전원전압단자와의 사이에 형성되고 제2예비충전신호의 제어입력에 응답하여 상기 제2비트라인을 예비충전하는 제2예비충전회로와, 상기 한쌍의 데이타라인중 제1데이타라인과 접지전압단자와의 사이에 형성되고 상기 제1예비충전신호와 소정의 리세트신호의 조합신호의 제어입력에 응답하여 상기 제1데이타라인을 방전하는 제1풀다운회로와, 상기 한쌍의 데이타라인중 제2데이타라인과 접지전압단자와의 사이에 형성되고 상기 제2예비충전신호와 상기 리세트신호의 조합신호의 제어입력에 응답하여 상기 제2데이타라인을 방전하는 제2풀다운회로를 구비하고, 데이타리세트모드시 상기 메모리쎌의 데이타리세트가 상기 제1 및 제2예비충전회로에 의해 이루어짐을 특징으로 하는 반도체메모리장치.
4. 제3항에 있어서, 제1예비충전호로와 제1풀다운회로가 그리고 상기 제2예비충전회로와 제2출다운회로가 각각 서로 상보적으로 스위칭동작을 수행하도록 구성됨을 특징으로 하는 반도체메모리장치.
5. 제4항에 있어서, 상기 리세트신호가, 상기 데이타리세트모드시 동이칩상에 구비되는 리세트신호공급용 패드에 인가되는 외부 리세트신호에 대응하여 발생되는 신호임을 특징으로 하는 반도체메모리장치.
6. 동일칩상에서 행과 열방향으로 각각 다수개로씩 배열되어 구성되는 메모리쎌과, 열어드레스의입력에 응답하여 활성화되며 상기 메모리쎌의 열방향으로 접속되는 한쌍으로 이루어지는 비트라인과, 행어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 행방향으로 접속되는 워드라인과, 상기 한쌍의 비트라인에 열디코딩신호에 동작제어되는 열선택게이트를 통해 대응접속되는 한쌍의 데이타라인을 가지는 반도체메모리장치에 있어서, 동일칩상에 구비되는 리세트신호공급용 패드에 데이타리세트모드시 인가되는 외부 리세트신호를 입력하고 이에 대응하여 릿트신호를 발생하는 리세트회로와 상기 리세트신호와 외부로부터 공급되는 서로 다른 신호인 리세트데이타신호와 리세트디세이블신호를 각각 입력하고 이 입력들에 대응되어 발생된 신호를 소정의 일반적인 동작시의 예비충전신호의 입력에 응답시켜 제1 및 제2예비충전신호를 발생하는 예비충전신호발생회로와, 상기 한쌍의 비트라인중 제1비트라인과 전원전압단자와의 사이에 형성되고 상기 제1예비충전신호의 제어입력에 응답하여 상기 제1비트라인을 예비충전하는 제1예비충전회로와, 상기 한쌍의비트라인중 제2비트라인과 전원전압단자와의 사이에 형성되고 상기 제2예비충전신호의 제어입력에 응답하여 상기 제2비트라인을 예비충전하는 제2예비충전회로를 구비하고, 데이타리세트모드시 상기 리세트 신호의 활성화입력에 대응하여, 상기 리세트데이타신호 및 리세트디세이블신호에 동기되어 발생된 제1 및 제2예비충전신호에 응답하여 상기 제1비트라인과 제2비트라인의 예비충전동작이 서로 다르게 이루어짐을 특징으로 하는 반도체메모리장치.
7. 제6항에 있어서, 상기 반도메모리장치가, 상기 제1 및 제2예비충전신호를 각각 입력하고 이를 상기 리세트신호의 입력에 응답시켜 제1 및 제2풀다운신호를 발생하는 풀다운신호발생회로와, 상기 한쌍의 데이타라인중 제1데이타라인과 접지전압단자와의 사이에 형성되고 상기 제1예비충전신호와 상기 리세트신호의 조합신호의 제어입력에 응답하여 상기 제1데이타라인을 방전하는 제1풀다운회로와, 상기 한쌍의 데이타라인중 제2데이타라인과 접지전압단자와의 사이에 형성되고 상기 제2예비충전신호와 상기 리세트신호의 조합신호의 제어입력에 응답하여 상기 제2데이타라인을 방전하는 제2풀다운회로를 더 구비함을 특징으로 하는 반도체메모리장치.
8. 제7항에 있어서, 제1예비충전회로와 제1풀다운회로가 그리고 상기 제2예비충전회로와 제2풀다운회로가 각각 서로 상보적으로 스위칭동작을 수행하도록 구성됨을 특징으로 하는 반도체메모리장치.
9. 제6항에 있어서, 상기 예비충전신호발생회로가, 상기 리세트신호와 리세트데이타신호를 각각 입력하는 제1노아게이트와, 상기 리세트신호와 리세트디세이블신호를 각각 입력하는 제2노아게이트와, 상기 제1노아게이트의 출력단에 직렬연결되는 제1 및 제2인버터와, 상기 제2노아게이트의 출력단에 직렬연결되는 제3인버터와, 상기 제2인버터와 제3인버터의 각 출력신호를 입력하는 제3노아게이트와, 상기 제3노아게이트의 출력단에 직렬연결되는 제4인버터오, 상기 제1인버터와 제3인버터의 각 출력신호를 입력하는 제4노아게이트와, 상기 제3노아게이트의 출력단에 직렬연결되는 제5인버터와, 상기 제4인버터의 출력신호와 상기 일반적인 동작시의 예비충전신호를 입력하여 상기 제1예비충전신호를 출력하는 제1낸드게이트와, 상기 제5인버터의 출력신호와 상기 일반적인 동작시의 예비충전신호를 입력하여 상기 제2예비충전신호를 출력하는 제2낸드게이트로 구성됨을 특징으로 하는 반도체메모리장치.
10. 제9항에 있어서, 상기 일반적인 동작시의 예비충전신호가, 동일칩상에 구비되는 어드레스천이검출회로(ATD)에서 출력되는 펄스신호이거나 라이트 인에이블 버퍼에서 출력되는 신호임을 특징으로 하는 반도체메모리장치.
11. 동일칩상에서 행과 열방향으로 각각 다수개로씩 배열되어 구성되는 메모리쎌과, 열어드레스의 입력에 응답하여 활성화되며 메모리쎌의 열방향으로 접속되는 한쌍으로 이루어지는 비트라인과, 행어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 행방향으로 접속되는 워드라인을 가지는 반도체메모리장치의 비트라인 예비충전방법에 있어서, 상기 한쌍의 비트라인중 제1비트라인과 전원전압단자와의 사이에 형성되며 제1예비충전신호의 제어입력에 응답하여 동작하는 제1예비충전회로가 상기 제1비트라인을 예비충전하는 제1과정과, 상기 한쌍의 제2비트라인과 전원전압단자와의 사이에 형성되며 제2예비충전신호의 제어입력에 응답하여 동작하는 제2예비충전회로가 상기 제2비트라인을 예비충전하는 제2과정을 구비하고, 상기 제1 및 제2비트라인이 서로 다른 예비충전신호에 의해 예비충전되어 서로 다른 예비충전동작 도는 동시 예비충전동작을 선택적으로 수행함을 특징으로 하는 반도체메모리장치의 비트라인 예비충전방법.
12. 제11항에 있어서, 상기 제1 및 제2예비충전회로가, 각각 피모스트랜지스터로 이루어짐을 특징으로 하는 반도체메모리장치의 비트라인 예비충전방법.
13. 동일칩상에서 행과 열방향으로 각각 다수개로씩 배열되어 구성되는 메모리쎌과, 열어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 열방향으로 접속되는 한쌍으로 이루어지는 비트라인과, 행어드레스의 입력에 응답하여 활성화되며 상기 메모리쎌의 행방향으로 접속되는 워드라인과, 상기 한쌍의 비트라인에 열디코딩신호에 동작제어되는 열선택게이트를 통해 대응접속되는 한쌍의 데이타라인을 가지는 반도체메모리장치의 데이타리세트방법에 있어서, 상기 한쌍의 비트라인중 제1비트라인과 전원전압단자와의 사이에 형성되는 제1예비충전회로가 제1예비충전신호의 제어입력에 응답하여 상기 제1비트라인을 예비충전하는 제1과정과, 상기 한쌍의 비트라인중 제2비트라인과 전원전압단자와의 사이에 형성되는 제2예비충전회로가 제2예비충전신호의 제어입력에 응답하여 상기 제2비트라인을 예비충전하는 제2과정과, 상기 한쌍의 데이타라인중 제1데이타라인과 접지전압단자와의 사이에 형성되는 제1풀다운회로가 상기 제1예비충전신호와 소정의 리세트신호의 조합신호의 제어입력에 응답하여 상기 제1데이타라인을 방전하는 제3과정과, 상기 한쌍의 데이타라인중 제2데이타라인과 접지전압단자와의 사이에 형성되는 제2풀다운회로가 상기 제2예비충전신호와 상기 리세트신호의 조합신호의 제어입력에 응답하여 상기 제2데이타라인을 방전하는 제4과정을 구비하고, 데이타리세트모드시 상기 메모리쎌의 데이타리세트가 상기 제1 및 제2예비충전회로와 제1 및 제2풀다운회로에 의해 이루어짐을 특징으로 하는 반도체메모리장치의 데이타리세트방법.
14. 제13항에 있어서, 상기 제1예비충전회로와 상기 제1풀다운회로가 그리고 상기 제2예비충전회로와 상기 제2풀다운회로가 각각 서로 상보적으로 스위칭동작을 수행하도록 구성됨을 특징으로 하는 반도체메모리장치의 데이타리세트방법.
15. 제14항에 있어서, 상기 리세트신호가, 상기 데이타리세트모드시 동일칩상에 구비되는 리세트신호공급용 패드에 인가되는 외부 리세트신호에 대응하여 발생되는 신호임을 특징으로 하는 반도체메모리장치의 데이타리세트방법.