KR100236886B1 - 반도체 기억장치 - Google Patents

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KR100236886B1
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Abstract

회로면적의 축소화를 도모한 2포트 구성의 반도체 기억장치를 얻는다.
크로스바스위치 CBS 1_i(i= 0∼5)은 포트교환신호 PSEL가 L레벨인때에 제0포트 PORT_0용의 제어 신호를 출력부 CS_i0로부터 출력하는 동시에 제 1포트 PORT_1용의 제어신호를 출력부 CS_i1로부터 출력하며 포트교환신호 PSEL이 H 레벨인때 제0포트 PORT_0용의 제어 신호 출력부 CS_i1로부터 출력하는 동시에 제 1포트 PORT_1용의 제어신호를 출력부 CS_i 0로부터 출력하여 포트 전환 동작을 실행한다.

Description

반도체 기억장치{Semiconductor Storage Device}
본 발명은 복수의 프로세서사이에서 대용량의 데이터를 주고받는 경우에 적합한 듀얼포트의 기능을 가지는 반도체 기억장치에 관한 것이다.
듀얼포트 메모리란 포트를 2개 가지고, 각각의 포트에 대하여 기록, 판독 또는 기록및 판독의 양쪽을 할 수 있는 메모리를 말한다.
여기서는, 한편의 포트는 판독 전용, 타편의 포트는 기록/판독의 양쪽을 행할 수 있는 듀얼포트메모리를 취급한다.
도 16은 듀얼포트메모리의 종래 구성을 표시하는 회로도면이다.
제0포트(PORT-0)는 판독 전용, 제 1포트(PORT-1)는 기록/판독포트로 한다.
WORD-00∼WORD-11은 워드선, WORD-P0＜0＞및 WORD-P0＜1＞는 제0포트 POR-0의 워드선선택 신호, WORD-P1＜0＞및 WORD-P1＜1＞은 제 1포트 PORT-1의 워드선 선택 신호이다. BIT-P0 및 BITB-P0는 제0포트 PORT-0의 비트선쌍, BIT-P1 및 BITB-P1은 제 1포트 PORT-1의 비트선쌍이다.
PRC-P0 및 PRC-P1은 각각 제0포트 PORT-0 및 제 1포트 PORT-1의 비트선 프리챠지신호이다.
프리챠지 신호 PRC-P0 및 PRC-P1은 각각의 포트 동작의 기준이되는 신호로, 클럭과 과 동등한 신호이다.
RSEL-P0은 제0포트 PORT-0의 비트선 선택 신호, RSEL-P1은 제 1포트 PORT-1의 판독시 비트선 선택신호, WSEL-P1은 제l 포트 PORT-1의 기록시 비트선 선택 신호이다.
SA-P0 및 SA-P1은 각각 제0포트 PORT-O 및 제 1포트 PORT-1의 센스앰프에서 출력 신호DOUT-P0 및 DOUT-P1으로 출력한다.
WB-P1은 제 1포트 PORT-1의 기록버퍼로 입력 신호DIN-P1에 따라서 기록시에 제 1포트 PORT-1의 비트선쌍 BIT-P1, BITB-P1를 구동한다.
MC0 및 MC1은 메모리셀로 메모리셀 MC0 및 MC1은 각각 2개의 인버터 INV0 및INVl과 4개의 NMOS 트랜지스터 NM0∼NM3로 구성된다.
메모리셀 MCi(i=0,1)에 있어서, 인버터INV0 및INV1은 루프접속되어 인버터 INV0의 입력부(인버터 INV1의 출력부)가 노드 Ni0로서 규정되고 인버터 INV0의 출력부(인버터 INV1의 입력부)가 노드 Ni1로서 규정되며 노드 Ni0가 NMOS 트랜지스터 NM0를 통해서 비트선BIT-P0에 접속되는 동시에 NMOS 트랜지스터 NM2를 통해서 비트선BIT-P1에 접속되고 노드 Ni1은 NMOS 트랜지스터 NM1를 통해서 비트선 BITB-P0에 접속되는 동시에 NMOS 트랜지스터 NM3를 통해 비트선BITB-P1에 접속된다.
NMOS 트랜지스터 NM0 및 NM1의 게이트는 각각 워드선 WORD-i0에 접속되어 NMOS 트랜지스터 NM2 및 NM3의 게이트는 각각 워드선 WORD-i1에 접속된다.
비트선 BIT-P0의 일단은 PMOS 트랜지스터 PM0를 통해 전원VDD에 접속되며 타단은 PMOS 트랜지스터 PM4를 통해 센스앰프 SA-P0의 한편 입력에 접속된다.
비트선 BITB-P0의 일단은 PMOS 트랜지스터 PM1를 통해서 전원 VDD에 접속되고 타단은 PMOS 트랜지스터 PM5를 통해서 센스앰프 SA-P0의 타측 입력에 접속된다.
비트선 BIT-P1의 일단은 PMOS 트랜지스터 PM2를 통해 전원 VDD에 접속되며, 타단은 PMOS 트랜지스터 PM6를 통해서 센스앰프 SA-P1의 한쪽 입력에 접속되는 동시에 NMOS 트랜지스터 NM4를 통해서 기록 버퍼 WB-P1의 출력부에 접속된다.
비트선BITB-P1의 일단은 PMOS 트랜지스터 PM3를 통해 전원VDD에 접속되고 타단은 PMOS 트랜지스터 PM7를 통해서 센스앰프 SA-P1의 타측 입력에 접속되는 동시에 NMOS 트랜지스터 NM5를 통해서 기록 버퍼 WB-P1의 반전 출력부에 접속된다.
PMOS 트랜지스터 PM0 및 PM1의 게이트에 프리챠지 신호 PRC-P0를 받아 PMOS 트랜지스터 PM2 및 PM3의 게이트에 프리챠지 신호 PRC-P1를 받는다.
PMOS 트랜지스터 PM4 및 PM5의 게이트로 판독할때 비트선 선택 신호RSEL-P0을 받아 PMOS 트랜지스터 PM6 및 PM7의 게이트에 판독할때 비트선 선택 신호 RSEL-P1을받아 NMOS 트랜지스터 NM4 및 NM5의 게이트에 기록할때 비트선 선택 신호 WSEL-P1을 받는다.
도 16에서는 설명의 편의상 메모리셀이 2개밖에 표시되어있지 않지만, 실제로는 각 워드선 및 비트선쌍에 대하여 다수의 메모리셀이 접속된다.
다음에 동작에 대해서 설명한다.
도 17은 듀얼포트메모리의 각 신호의 시경변화를 표시하는 타이밍 챠트이다.
도 17은 제0포트 PORT-0는 메모리셀 MC0을 선택하여 제 1포트 PORT-1는 메모리셀 MC1을 선택한 예를 표시하고 있다.
프리챠지 신호 PRC-P0 및 PRC-P1은 L레벨인때, 각각의 포트의 비트선의 전위를 H 레벨로 프리챠지한다.
워드선 WORD는 대응의 프리챠지 신호 PRC가 H 레벨인 때에 선택 상태(H 레벨)이 되도록 설정한다.
비트선 선택 신호도 프리챠지 신호가 H 레벨인 때에 선택 상태가 되도록 설정한다. 판독시의 비트선 선택 신호 RSEL-P0 및 RSEL-P1은 L레벨이 선택상태, 또 기록시의 비트선선택신호 WSEL-P1은 H 레벨인때 선택상태이다.
제0포트 PORT-0는 판독 전용포트이기 때문에 프리챠지 신호PRC-P0가 H 레벨일때, 워드선 선택 신호 WORD-P0 <0>가 H 레벨, 비트선 선택 신호 RSEL-P0이 L레벨이 된다. 이 때, 메모리셀 MC0가 선택되어 그 데이터는 비트선쌍 BIT-P0 및 BITB-P0에 출력된다.
메모리셀 MOCO의 노드 N00가 H레벨, 노드 N01이 L레벨이라는 상태로 데이터가 유지되어 있었다고 가정하면 비트선 BIT-P0는 H 레벨대로 유지되어 비트선BITB-P0의 전위는 메모리셀 MC0의 NMOS 트랜지스터 NM1 및 인버터 INV0를 통해 전류가 방출되기 때문에, H 레벨로서 점차로 저하한다.
비트선쌍 BIT-P0, BITB-P0는 각각 PMOS 트랜지스터 PM4 및 PM5을 통해, 센스앰프SA-P0의 한편 및타편 입력에 접속된다.
센스앰프 SA-P0는 비트선쌍 BIT-P0, BITB-P0 간의 전위차를 검출하여 그 결과를 출력 신호 DOUT-P0로서 출력한다.
제 1포트 PORT-1의 판독사이클( 도 17의 "R"로 표시된 사이클)에서는 워드선 선택 신호 WORD-P1 <1>과 비트선 선택 신호 RSEL-P1이 선택 상태가 된다.
메모리셀 MC1이 선택되어 그 데이터는 비트선쌍 BIT-P1, BITB-P1로 출력된다.
제0포트 PORT-0에서의 판독 동작과 마찬가지로 PMOS 트랜지스터 PM6 및 PM7을 통해, 비트선쌍간의 전위차가 센스 앰프 SA-P1로 검출되어 그 결과를 출력신호 DOUT_P1으로서 출력한다.
한편, 기록사이클(도 17의 "W"로 표시된 사이클)에서는 워드선 선택 신호 WORD-P1＜1＞와 비트선 선택 신호 WSEL-P1이 선택 상태가 된다.
입력 신호 DIN-P1으로 규정되는 데이터에 따라서, 비트선 쌍 BIT-P1, BITB-P1 중 한편의 비트선이 H 레벨로 설정되고 타측의 비트선이 L레벨로 설정된다.
예컨데, 입력 신호DIN-P1에 주어지는 데이터가 L레벨일때 비트선 BIT-P1이 L레벨(접지레벨),비트선BITB-P1이 H 레벨(전원VDD 레벨)로 설정된다.
이에 따라, 메모리셀 MC1의 노드 Nl0은 강제적으로 L레벨로 설정되여, 노드 N11은 강제적으로 H 레벨로 설정된다.
이상과같이, 도 16에 표시한 듀얼포트메모리로서는 각각의 포트에 독립적으로 워드선 및 비트선 쌍을 설치하고 있기 때문에, 동일 컬럼내에 이어지는 메모리셀일지라도 포트사이에서 간섭없이 독립하여 판독/기록 동작을 할 수 있다.
단지, 일반적으로 동일메모리셀에 대한 기록과 판독의 동시 동작은 금지된다.
각 메모리셀에 대하여 워드선 2가닥, 비트선 4가닥을 준비하는 것은 워드선 한가닥 및 비트선 두가닥의 싱글 포트의 메모리셀과 비교하여 대폭으로 면적이 증대하는 원인이 된다.
또, 싱글 포트의 메모리셀이 2개의 PMOS 트랜지스터,4개의 NMOS 트랜지스터로 구성하는데 대하여 도 16에 도시한 바와 같이 종래의 듀얼포트메모리로서는 또 NMOS 트랜지스터가 2개 여분으로 필요하게 되어 이것도 면적을 증대시키게 된다.
이와 같이, 싱글포트에 대하여 면적증대가 크기 때문에 듀얼포트메모리의 기능이 필요한 경우라도 여러가지의 연구에 의해 그 채용을 피하는 경우가 많다.
실제로, 시스템록클럭에 대하여 싱글포트 메모리 부분만을 2배의 속도로 동작시켜,1시스템사이클내에서 2회 액세스함으로써 외견상 듀얼포트메모리를 실현하는 예도 있다.
본 발명은 상기문제점을 해결하기 위해서 이루어진것으로 회로 면적의 축소화를 도모한 2포트 구성의 반도체 기억장치를 수득하는 것을 목적으로 한다.
본 발명의 관한 제 1관점에 따른 반도체 기억장치는 판독 전용의 제 1의 포트와, 판독및 기록용의 제 2의 포트와, 상기 제 1및 제 2의 포트에 대응하여 각각 설치하는 제 1및 제 2의 비트선과, 각각이 상기 제 1및 제 2의 포트에 대응하여 각각설치하는 복수의 제 1및 제 2의 워드선을 구비하며 상기 복수의 제 1및 제 2의 워드선은 서로 1대1에 대응하며 상기 제 1 및 제 2의 비트선 사이에 설정되는 복수의 메모리셀을 구비하고 상기 복수의 메모리셀은 각각 논리적으로 반전한 관계에 있는 신호를 얻을 수 있는 제 1 및 제 2의 노드를 가지며, 상기 복수의 제 1의 워드선중 자신에게 대응하는 제 1의 워드선이 활성 상태인 때 상기 제 1의 비트선에 상기 제 1의 노드가 접속되어 상기 복수의 제 2의 워드선중 자신에게 대응하는 제 2의 워드선이 활성 상태인 때 상기 제 2의 비트선에 상기 제 2의 노드가 접속되어 상기 제 1의 비트선에 접속되어 상기 제 1의 비트선의 전위에 근거하여 제 1의 증폭 신호를 출력하는 제 1의 센스앰프 와 상기 제 2의 비트선에 접속되어 상기 제 2의 비트선의 전위에 근거하여 제 2의 증폭신호를 출력하는 제 2의 센스앰프와, 외부에서 입력 신호를 받아 상기 입력 신호에 근거하여 기록신호를 출력부에서 출력하는 동시에 상기 기록신호를 논리적으로 반전한 반전 기록 신호를 반전 출력부에서 출력하는 기록 신호 출력 수단과, 상기 제 2의 포트의 기록동작을 제 1및 제 2의 기록 사이클을 연속하여 행하는 것에 의해 실행하고 상기 제 1의 기록 사이클은 상기 복수의 제 1의 워드선중 하나의제 1의 워드선인 제 1의 선택 워드선을 활성상태로 하여 상기제 1의 증폭신호를 상기 제 1의 포트의 출력신호로 하여 상기 복수의 제 2의 워드선 중 하나의제 2의 워드선인 제 2의 선택 워드선을 활성 상태로 하여, 상기 기록신호 출력 수단의 반전 출력부와 상기 제 2의 비트선을 전기적으로 접속하며, 상기 복수의 메모리셀중 활성 상태의 제 2의 선택워드선에 접속되는 기록 대상 메모리셀의 상기 제 2의 노드에 상기 반전 기록 신호를 부여하여, 상기 제 2의 기록 사이클은 상기 복수의 제 2의 워드선 중 상기 제 1의 선택 워드선에 대응하는 제 2의 워드선을 활성상태로 하여 상기 제 2의 증폭 신호를 상기 제 1의 포트의 출력 신호로 하여 상기 복수의 제 1의 워드선중 상기 제 2의 선택 워드선에 대응하는 제 1의 워드선을 활성 상태로 하여 상기 기록신호출력 수단의 출력부와 상기 제 1의 비트선을 전기적으로 접속하여 상기 기록 대상 메모리셀의 상기 제 1의 노드에 상기 기록 신호를 부여하고 있다.
또, 본 발명의 제 2관점에 따른 반도체 기억장치와같이, 상기제 1의 센스앰프는 기준 전위를받아 상기 제 1의 비트선의 전위와 상기 기준 전위와의 전위차를 검출·증폭하여 상기제 1의 증폭 신호를 출력하며 상기 제 2의 센스앰프는 상기 기준 전위를받아, 상기제 2의 비트선의 전위와 상기 기준 전위와의 전위차를 검출·증폭하여 상기 제 2의 증폭신호를 출력하고 상기 제 2의 포트의 판독 동작을 상기 복수의 제 1의 워드선 중 하나의제l의 워드선을 활성 상태로 하여 상기 제 1의 증폭 신호를 상기 제 1의 포트의 판독신호로 하며 상기복 수의 제 2의 워드선중 하나의 제 2의 워드선을 활성 상태로 하여 상기 제 2의 증폭 신호를 상기 제 2의 포트의 출력 신호로 하는 판독 사이클을 실행함으로서 행해도 좋다.
또, 본 발명의 제 3관점에 따른 반도체 기억장치와같이, 상기 제 1의 기록 사이클의 적어도 일부의 기간은 제 1의 상태, 상기 제 2의 기록 사이클의 적어도 일부의 기간은 제 2의 상태가되는 포트 교환신호를 생성하는 포트 교환 신호 생성 수단과, 복수의 제 1및 제 2의 워드선에 각각 1대1에 대응하여 활성화시키는 복수의 제 1 및 제 2의 워드 선택 신호와 상기 포트 교환 신호를 받아 상기 포트 교환 신호가 상기 제 1의 상태인때 상기 복수의 제 1 및 제 2의 워드선 선택 신 호를 각각 상기 복수의 제 1 및 제 2의 워드선에 제공항고, 상기 포트 교환 신호가 상기 제 2의 상태인때의 상기 복수의 제 1및 제 2의 워드선 선택 신호를 각각 상기 복수의 제 2 및 제 1의 워드선에 주는 워드선 전환 수단을 또 구비해도 된다.
본 발명의 제4관점에 따른 반도체 기억장치와같이, 제 1 및 제 2의 판독시 비트선 선택신호및 상기 포트 교환 신호를받아 상기 포트 교환 신호가 상기 제 1의 상태인때 상기제 1 및 제 2의 판독시 비트선 선택 신호 각각의 제어하에서 상기 제 1 및 제 2의 비트선과 상기 제 1 및 제 2의 센스앰프의 입력부 와의 도통/차단을 제어하고 상기 포트 교환 신호가 상기 제 2의 상태인때 상기 제 1 및 제 2의 판독시 비트선 선택 신호 각각의 제어하에서 상기 제 2 및 제 1의 비트선과 상기 제 2 및 제 1의 센스 앰프의 입력부와또, 본 발명의 제5관점에 따른 반도체 기억장치와같이, 기록시 비트선 선택신호 및 상기 포트 교환 신호를 받아 상기 포트 교환 신호가 상기 제 1의 상태인때 상기 기록시 비트선 선택 신호의 제어하에서 상기 제 2의 비트선과 상기 기록 신호 출력 수단의 반전 출력부와의 도통/차단을 제어하며, 상기 포트 교환 신호가 상기 제 2의 상태인때 상기 기록시 비트선 선택 신호의 제어에서 상기 제 1의 비트선과 상기 기록신호 출력수단의 출력부와의 도통/차단을 제어하는 기록시 비트선 전환 수단을 또 구비해도 된다.
또,본 발명의 제6관점에 따른 반도체 기억장치와같이, 상기 제 1및 제 2의 증폭 신호 및상기 포트 교환 신호를받아 상기 포트 교환 신호가 상기 제 1의 상태인때 상기 제 1 및 제 2의 증폭 신호를 각각 상기 제 1 및 제 2의 포트의 출력 신호로서 출력하며 상기 포트 교환 신호가 상기 제 2의 상태인때 상기 제 1 및 제 2의 증폭 신호를 각각 상기 제 2및 제 1의 포트의 출력 신호로서 출력하는 출력 신호 전환 수단을 또 구비해도 된다. 또, 본 발명의 제7관점에 따른 반도체 기억장치와같이, 상기 제 1 및 제 2의 프리챠지 신호 및 상기 포트 교환 신호를받아 상기포 트 교환 신호가 상기 제 1의 상태인때 상기 제 1및 제 2의 프리챠지 신호의 제어하에서 상기 제 1 및 제 2의 비트선을 소정 전위에 프리챠지하여 상기 포트 교환 신호가 상기 제 2의 상태인때 상기 제 1 및 제 2의 프리챠지 신호의 제어하에서 상기 제 2 및 제 1의 비트선을 상기 소정 전위에 프리챠지하는 프리챠지 비트선 전환 수단을 또 구비해도 된다.
또, 본 발명의 제8관점에 따른 반도체 기억장치와같이, 워드선 전환수단 판독시 비트선전환 수단, 기록시 비트선 전환 수단, 출력 신호 전환 수단 및 프리챠지 비트선 전환수단은 각각 상기 포트 교환 신호를 제어입력으로 한 2입력 2출력의 동일한 회로 구성으로 형성되도록 구성해도 좋다.
또, 본 발명의 제9관점에 따른 반도체 기억장치와같이, 반도체 기억장치와같이, 상기제 1 및 제 2의 프리챠지 신호는 각각 독립한 주기를 가지는 신호이고 상기 제 1의 포트에 있어서의 판독 사이클은 상기 제 1의 프리챠지신 호에 동기하여 실행되며 상기 제 2의 포트에 있어서의 판독 사이클 및 제 1및 제 2의 기록 사이클은 상기 제 2의 프리챠지신호에 동기하여 실행되어 상기 제 1 및 제 2의 프리챠지 신호는 각각 그 주기의 전반은 비활성 상태, 후반은 상기 소정 전위에의 프리챠지 동작을 지시하는 활성 상태가되고 상기 포트 교환 신호 생성 수단은 기록 동작인가 아닌가를 지시하는 기록 허가신호 및 상기 제 1 및 제 2의 프리 챠지 신호를 받아 상기 기록 허가 신호가 기록 동작을 지시할때 상기 제 1의 기록 사이클의 후반의 일부에서 상기 제 2의 기록 사이클의 전반의 일부에 달하는 기간을 포함하여 포트가능기간을 설정하며 그 포트 교환 가능기간에서의 상기 제 1 또는 제 2의 프리챠지 신호의 비활성 상태에의 엣지 변화 검출을 트리거로서 상기 포트 교환 신호를 상기 제 1의 상태로부터 상기 제 2의 상태로 변경하도록 해도 좋다.
또, 본 발명의 제 10관점에 따른 반도체 기억장치와같이, 상기 포트 교환 신호 생성수단은 상기 제 1의 기록 사이클에 있어서의 상기 제 2의 프리챠지 신호의 활성 상태에의 엣지 변화를 개시시로 하여 상기한 제 2의 기록 사이클에 있어서의 상기 제 2의 프리챠지 신호의 비활성 상태에의 엣지 변화를 종료시로하고, 상기 포트 교환 가능기간을 설정해도 된다.
또, 본 발명의 제 11관점에 따른 반도체 기억장치와같이 상기 포트교환 신호 생성 수단은 상기 제 1의 기록 사이클에서의 상기 제 2의 프리챠지 신호의 활성 상태에의 엣지변화로부터 소정 시간 경과시를 개시시로 하여 상기 제 2의 기록 사이클에 있어서의 상기 제 2의 프리챠지 신호의 비활성 상태에의 엣지 변화로부터 상기 소정 시간 경과시를 종료시로서 상기 포트 교환 가능 기간을 설정해도 된다.
또, 본 발명의 제 12관점에 따른 반도체 기억장치와같이, 워드선 전환 수단, 판독시 비트선 전환 수단, 출력 신호 전환 수단 및 프리챠지 비트선 전환 수단은 각각 상기 포트 교환 신호를 제어 입력으로 한 2입력 2출력의 동일한 회로 구성으로 형성되며, 상기 기록시 비트선 전환 수단은 상기 기록 신호 출력 수단의 출력부와 상기 제 1의 비트선과의 사이에 삽입되는 제 1의 트랜지스터 와, 상기 기록 신호 출력 수단의 반전 출력부와 상기 제 2의 비트선과의 사이에 개재 삽입되는 제 2의 트랜지스터와, 기록시비트선 선택 신호 및 상기 포트 교환 신호를받아 상기 포트 교환 가능 신호가 제 2의 상태를 지시할때만 상기 기록시 비트선 선택 신호에 근거하여 도통/차단을 지시하는 제 1의 논리 신호를 상기 제 1의 트랜지스터의 제어 전극에 출력하는 제 1의 논리회로와, 기록시 비트선 선택 신호 및 상기 포트 교환 신호를 받아, 상기 포트 교환 가능 신호가 제 1의 상태를 지시하할때만 상기 기록시 비트선 선택 신호에 근거하여 도통/차단을 지시하는 제 2의 논리 신호를 상기 제 2의 트랜지스터의 제어 전극에 출력하는 제 2의 논리 회로를 구비해도 된다.
또, 본 발명의 제 13관점에 따른 반도체 기억장치와같이, 상기 제 1의 프리챠지 신호를받아 제 1의 프리챠지 신호의 비활성 상태의 기간을 상기 제 2의 프리 챠지 신호의 주기의 1/2이하로 파형 변형하는 프리챠지 신호 파형 변형 수단을 더 구비해도 된다.. 또, 본 발명의 제 14관점에 따른 반도체 기억장치와같이, 상기 출력 신호 전환 수단은 기록 허가 신호에 관련한 기록 허가 관련 신호를받아 기록시에 상기 제 2의 센스 앰프의 출력부를 전기적으로 차단하는 센스 앰프 출력 차단 수단을 포함해도 된다.
또, 본 발명의 제 15관점에 따른 반도체 기억장치와같이, 상기 출력 신호 전환 수단은 상기 기록 허가 관련 신호및 포트 교환 신호의 제어하에 상기 제 1 및 제 2의 증폭 신호를 각각받는 제 1 및 제 2의 래치 회로를 또 포함해도 된다.
도 1은 본 발명의 실시의 형태 1인 듀얼포트메모리의 구성을 표시하는 회로도.
도 2는 크로스바 스위치의 개략을 표시하는 설명도.
도 3은 크로스바 스위치의 내부구성을 표시하는 회로도면.
도 4는 실시의 형태 1의 동작을 표시하는 타이밍도.
도 5는 실시의 형태 1의 포트 교환 신호 생성회로의 내부구성을 표시하는 회로도.
도 6은 도 5의 포트교환신호생성회로의 동작을 표시하는 타이밍도.
도 7은 기록허가 신호의 세트업 타임 및 홀드 타임의 설명용의 타이밍도.
도 8은 실시의 형태 2의 포트교환 신호 생성회로의 내부구성을 표시하는 회로도.
도 9는 도 8의 포트교환신호생성회로의 동작을 표시하는 타이밍도.
도 10은 실시의 형태 3의 포트교환신호생성회로의 내부구성을 표시하는 회로도.
도 11은 도 10의 포트 교환신호생성회로의 동작을 표시하는 타이밍도.
도 12는 본 발명의 실시의 형태 4인 듀얼포트메모리의 구성을 표시하는 회로도.
도 13은 실시의 형태 5의 동작설명용의 타이밍도.
도 14는 실시의 형태 5의 프리챠지신호변형회로의 구성을 표시하는 회로도.
도 15는 본 발명의 실시의 형태 6인 듀얼포트메모리의 센스앰프주변의 구성을 표시하는 회로도.
도 16은 종래의 듀얼포트메모리의 구성을 표시하는 회로도.
도 17은 도 16의 듀얼포트메모리의 동작을 표시하는 타이밍도.
＜도면의 주요부분에 대한 부호의 설명＞
BIT_PO,BIT_P1 : 비트선 CBS_0∼CBS_5 : 크로스바 스위치
MC0,MC1 : 메모리셀 NM0∼NM3 : NMOS 트랜지스터
PM0∼PM3 : PMOS트랜지스터 SA_P0,SA_P1 : 센스앰프
<< 실시의 형태 1>>
<구성>
도1 은 본 발명의 실시의 형태 1인 듀얼 포트 메모리의 구성을 표시하는 회로도면이다.
동 도면에 있어서 제0포트 PORT??0는 판독 전용포트, 제 1포트 PORT??1는 기록/판독포트이다.
WORD??00∼WORD??11은 워드선, WORD??P0<0>및 WORD??P0<1>는 제0포트 PORT??0 워드선 선택 신호이고, WORD??P1<0>및 WORD??P1<1>는 제 1포트 PORT??1의 워드선 선택 신호이다.
프리챠지신호 PRC??P0 및 PRC??P1은 각각 제0포트 PORT??0 및 제 1포트 PORT??1의 비트선 프리 챠지 신호이다.
프리챠지 신호 PRC-P0 및 PRC-P1은 각각의 포트 동작의 기준이되는 신호로, 클럭 과 동등한 신호이다.
RSEL-P0은 제0포트 PORT-0의 판독시 비트선 선택 신호, RSEL-P1은 제 1포트 PORT-1의 판독시 비트선 선택 신호이다.
WSEL-P1은 제 1포트 PORT-1의 기록시의 비트선 선택 신호이다.
실시의 형태 1의 듀얼 포트 메모리는 도 16으로 표시한 종래예와는 달리 본 발명에서는 비트선은 각 포트에 대하여 1가닥만 준비된다.
BIT-P0는 제0포트 PORT-0를 위한 비트선, BIT-P1은 제 1포트 PORT-1를 위한 비트선이다.
SA-P0 및 SA-P1는 각각 제0포트 PORT-0 및 제 1포트 PORT-1를 위한 센스 앰프이다.
제0포트 및 제 1포트의 판독 데이터는 각각 출력신호 DOUT-P0 및 DOUT-P1으로서 출력된다. WB-P1는 제l포트 PORT-1의 기록버퍼로, 입력 신호 DlN-P1에 따라서 기록시에 비트선을 구동한다.
MC0 및 MC1은 메모리셀로 각 메모리셀은 2개의 인버터 INV0 및 INV1과 2개의 NMOS 트랜지스터(NM0, NM1)로 구성된다.
메모리셀 MCi(i=0,1)에 있어서, 인버터 INV0 및 INV1은 루프 접속되며 인버터 INV0의 입력부(인버터 INV1의 출력부)가 노드 Ni0로서 규정되며 인버터 INV0의 출력부(인버터 INV1의 입력부)가 노드 Ni1로서 규정되어 노드 Ni0가 NMOS 트랜지스터 NM0를 통해 비트선 BIT-P0에 접속되어, 노드 Ni1는 NMOS 트랜지스터 NM1를 통해 비트선 BIT-P1에 접속된다.
NMOS 트랜지스터 NM0의 게이트는 워드선 WORD-i0에 접속되고, NMOS 트랜지스터 NM1의 게이트는 워드선 WORD-i1에 접속된다.
비트선 BIT-P0의 일단은 PMOS 트랜지스터 PM0를 통해 전원 VDD에 접속되며, 타단은 PMOS 트랜지스터 PM2를 통해서 센스앰프 SA-P0의 한편 입력에 접속하는 동시에 NMOS 트랜지스터 NM2를 통해 기록 드라이버 WB-P1의 출력부로 접속된다. 한편, 비트선 BIT-P1의 일단은 PMOS 트랜지스터 PM1를 통해 전원 VDD에 접속되며, 타단은 PMOS 트랜지스터 PM3를 통해 센스 앰프 SA-P1의 한편 입력에 접속되는 동시에, NMOS 트랜지스터 NM3를 통해 기록 버퍼 WB-P1의 반전 출력부에 접속된다. 센스앰프 SA-P0 및 SA-P1은 각각 타면 입력에 참조 전위 VREF를 받는다.
센스앰프 SA-P0는 PMOS 트랜지스터 PM2의 온 상태시에 비트선 BIT-P0의 전위와 참조전위 VREF와의 전위차를 검출·증폭하여 제 1의 증폭 신호를 출력하여 센스 앰프 SA-P1는 PMOS 트랜지스터 PM3의 온상태시에 비트선 NBIT-P1의 전위와 참조전위 VREF와의 전위차를 검출·증폭하여 제 2의 증폭 신호를 출력한다.
크로스바 스위치 CBS-0는 포트 교환 신호 PSEL에 근거하여 프리 챠지 신호PRC-P0 및 PRC-P1 중, 한편의 신호를 출력부 CS-00로부터 출력하여 , 다른쪽의 신호를 출력부CS-01로부터 출력한다.
크로스바 스위치 CBS-1은 포트 교환 신호 PSEL에 근거하여 워드선 선택 신호WORD-P0<0> 및 WORD-P1<0>중, 한편의 신호를 출력부 CS-10로부터 출력하고, 다른쪽의 신호를 출력부CS-11로부터 출력한다.
크로스바스위치 CBS-2는 포트교환 신호 PSEL에 근거하여 워드선 선택 신호 WORD-P0<1> 및 WORD-P1<1>중, 한편의 신호를 출력부 CS-20로부터 출력하고 다른쪽의 신호를 출력부 CS-21로부터 출력한다.
크로스바 스위치 CBS-3는 포트 교환 신호 PSEL에 근거하여, 판독시 비트선 선택 신호 RSEL-P0 및 RSEL-P1 중, 한편의 신호를 출력부 CS-30로부터 출력하고 타측의 신호를 출력부 CS-31로부터 출력한다.
크로스바스위치 CBS-4는 포트 교환 신호 PSEL가 인버터 INV3를 통해 구하여지는 반전 포트 교환 신호 PSEL*에 근거하여, 기록시 비트선 선택 신호 WSEL-P1 및 접지 레벨중, 한편의 신호를 출력부 CS-40로부터 출력하고, 타쪽 신호를 출력부 CS-41로부터 출력한다.
크로스바스위치 CBS-5는 포트 교환 신호 PSEL에 근거하여 센스앰프 SA-P0 및SA-P1의 출력중, 한편의 출력을 출력부 CS-50로부터 출력하고, 타측의 출력을 출력부 CS-51로부터 출력한다.
PMOS 트랜지스터 PM0의 게이트는 크로스바 스위치 CBS-0의 출력부 CS-00에 접속되어 PMOS 트랜지스터 PM1의 게이트는 크로스바 스위치 CBS-0의 출력부 CS-01에 접속된다.
워드선 WORD-00는 크로스바 스위치 CBS-1의 출력부 CS-10에 접속되고 워드선 WORD-01는 크로스바 스위치 CBS-1의 출력부CS-11에 접속된다.
워드선 WORD-10은 크로스바 스위치 CBS-2의 출력부 CS-20에 접속되고 워드선 WORD-11은 크로스바 스위치 CBS-2의 출력부 CS-21에 접속된다.
PMOS 트랜지스터 PM2의 게이트는 크로스바 스위치 CBS-3의 출력부 CS-30에 접속되며 PMOS 트랜지스터 PM3의 게이트는 크로스바 스위치 CBS-3의 출력부 CS-31에 접속된다.
NMOS 트랜지스터 NM2의 게이트는 크로스바 스위치 CBS-4의 출력부 CS-40에 접속되고 NMOS 트랜지스터 NM3의 게이트는 크로스바 스위치 CBS-4의 출력부 CS-41에 접속된다.
크로스바 스위치 CBS-5의 출력부 CS-50에서 출력 신호DOUT-P0가 출력되고 출력부CS--51로부터 출력 신호 DOUT-P1이 출력된다.
듀얼 포트 메모리로서는 동일 컬럼내에 있는 메모리셀에 대하여 각 포트로부터 판독또는 기록이 행하여지는 경우가 가장 동작 조건이 엄격하다.
이 경우의 정상 동작이 보증되면 동일 컬럼에 없는 메모리셀에 대한 각 포트로 부터의 판독 또는 기록에는 문제가 생기지 않는다.
도 1에 표시된 실시의 형태 1의 듀얼 포트 메모리에 있어서, 가장 엄격한 경우의 동작을 설명하기 위해서 동일 컬럼에 접속되는 메모리셀을 2개밖에 표시되어 있지 않지만 실제로는 워드선 비트선은 다수 있어 그것들 워드선 및 비트선에 대하여 메모리셀이 다수접속된다.
도 2는 크로스바 스위치 CBS-i(i＝0∼5)의 구성을 표시하는 설명도이다.
동 도면에 표시한 바와 같이, 크로스바 스위치 CBS-i는 입력부 IN-0 및 1N-1 및 출력부CS-i0 및CS-i1를 가지며, 포트 교환 신호 PSEL가 L레벨(="0")인때 입력부IN-0에서 구하여지는 신호를 출력부 CS-i0로부터 출력하는 동시에 입력부 IN-1에서 구하여지는 신호를 출력부 CS-i1로부터 출력하여 포트 교환 신호 PSEL가 H 레벨(="1")인때 입력부 IN-0에서 구하여지는 신호를 출력부 CS-i1로부터 출력하는 동시에 입력부 IN-1에서 구할 수 있는 신호를 출력부 CS-i0로부터 출력한다.
도 3은 크로스바스위치 CBS-i의 내부구성을 표시하는 회로도면이다.
4개의 트랜스 미션 게이트 TG0∼ TG3와 1개의 인버터 INV에 의해 구성된다.
트랜스미션 게이트 TG0는 입력부 IN-0 와 출력부 CS-i0와의 사이에 삽입되며어 트랜스미션게 이트 TG1는 입력부 IN-0와 출력부 CS-i1과의 사이에 삽입되어 트랜스미션 게이트 TG2는 입력부 IN-1과 출력부 CS-i1과의 사이에 삽입되어 트랜스미션 게이트 TG3는 입력부 IN-1과 출력부 CS-i0와의 사이에 삽입된다.
트랜스미션 게이트 TG0 및 TG2의 PMOS 게이트는 포트 교환 신호 PSEL을받으며 NMOS 게이트는 포트 교환 신호 PSEL가 인버터 INV를 통해 수득할 수 있는 반전포트 교환 신호 PSEL*를 받는다.
한편, 트랜스미션 게이트 TG1 및 TG3 의 NMOS 게이트는 포트 교환 신호 PSEL을받아, PMOS 게이트는 포트 교환 신호 PSEL가 인버터 INV를 통해 얻을수 있는 반전 포트 교환 신호 PSEL*를 받는다.
이러한 구성에 있어서, 포트 교환 신호 PSEL가 L레벨인때, 트랜스미션 게이트 TG0 및 TG2가 온하고 트랜스 미션 게이트 TG1 및 TG3가 오프하기 때문에, 입력부 IN-0가 출력부CS-i0에 접속되어 입력부 IN-1이 출력부 CS--i1에 접속된다.
한편, 포트 교환 신호 PSEL이 H 레벨인때, 트랜스미션 게이트 TG1 및 TG3가 온하여 트랜스미션 게이트 TG0 및 TG2가 오프하기 때문에, 입력부 IN-0가 출력부 CS-i1에 접속되어 입력부 IN-1이 출력부 CS-i0에 접속된다.
<동작>
<판독동작>
도 4는 실시의 형태 1의 듀얼 포트 메모리의 동작을 표시하는 타이밍 도면이다.
도 4에 표시하는 동작에 있어서, 제0포트 PORT-0는 메모리셀 MC0을 제 1포트 PORT-1은 메모리셀 MC1을 선택하고 있다.
제 1포트 PORT-1이 판독인때(도 4에 있어서 "R"로 표시된 사이클),포트 교환 신호PSEL은 L레벨로 고정된다.
이 때, 제0포트 PORT-0의 판독 동작은 아래와같이 된다.
프리챠지 신호 PRC-P0가 L레벨인때 비트선 BIT-P0가 H 레벨로 프리챠지된다.
워드선 선택 신호 및 비트선 선택 신호는 종래와 마찬가지로, 프리챠지 신호가 H 레벨인때에 선택 상태가 되도록 설정된다.
판독시 비트선 선택 신호 RSEL-P0 및 RSEL-P1은 L레벨이 선택상태, 또 기록시의 비트선 선택 신호 WSEL-P1은 H 레벨인때 선택상태이다.
프리챠지 신호PRC-P0가 H레벨 변화를 트리거로서 워드선 선택 신호 WORD-P0<0>가 H레벨, 판독시 비트선 선택 신호 RSEL-P0이 L레벨이 된다.
이 때, 워드선 WORD_00가 선택되어, 메모리셀 MC0의 데이터는 비트선BIT_P0에 출력된다.
예컨데, 메모리셀 MC0의 노드 N00가 H레벨, 노드 N01가 L레벨이라는 상태로 데이터가 유지되어 있는 경우, 비트선 BIT_P0는 H 레벨대로 유지된다.
역으로 메모리셀 MC0의 노드 N00가 L레벨, N01이 H 레벨인 상태로 데이터가 유지되어 있는경우 비트선 BIT_P0의 전위는 메모리셀 MC0의 NMOS 트랜지스터 NM0 및 인버터 INV1를 통해서 전류가 방출되기 때문에 H 레벨로부터 점차로 저하한다.
이 비트선BIT_P0의 전위는 PMOS 트랜지스터 PM2를 통해, 센스앰프 SA_P0의 한편 입력에 주어여진다.
센스앰프 SA_P0는 참조 전위 VREF와 비트선 BIT_P0의 전위를 비교하여 제 1의 증폭 신호를 출력 신호 DOUT_P0로서 출력한다.
도 4에서는 비트선 BIT_P0의 전위가 내려 가는 경우를 점선으로 표시하고 있다. 참조 전위 VREF는 전원 전위와 접지 전위의 사이에 설정된다.
각 포트가 사용할 수 있는 비트선은 종래 예와 다르며 한가닥 밖에 없기 때문에, 비트선쌍간의 전위를 비교하는 것은 못하고 비트선의 전위와 참조 전위를 비교함으로서판독이 가능하게 된다.
제 1포트 PORT_1의 판독동작도 제0포트 PORT_0와 마찬가지이다.
프리챠지 신호 PRC_P1이 L레벨인때, 비트선 BIT_Pl이 H 레벨로 프리챠지된다.
프리챠지 신호 PRC_P1이 H 레벨이 되면 워드선 선택 신호 WORD_P1<1>이 H레벨, 비트선 선택 신호 RSEL_P1이 L레벨이 된다.
워드선 WORD_11가 선택되며 메모리셀 MC1의 데이터는 비트선 BIT_P1에 출력된다.
비트선 전위는 PMOS 트랜지스터 PM3를 통해 센스 앰프 SA_P1의 한편 입력로 부여된다.
센스앰프 SA_P1은 참조 전위 VREF와 비트선 BIT_P1의 전위를 비교하여 제 2의 증폭신호를 출력신호 DOUT_P1로서 출력한다.
이상과같이, 한쌍의 비트선을 포트사이에서 분할함으로서 서로간섭하는 것없이 판독동작을 행할 수 있다.
<기록동작>
<원리>
다음에 기록 동작을 설명한다.
포트에 대하여 비트선이 한가닥 밖에 없기 때문에 기록 동작은 판독 동작에 비교하여 복잡하게 된다.
메모리셀에의 기록은 그것이 이어지는 비트선쌍중, 한편 만을 L레벨로 하는 것으로 행할 수 있는 것을 이용한다.
즉, 메모리셀의 기억 노드중, L레벨 설정을 원하는 노드에 이어지는 비트선을 L레벨로 하는 것으로 기록을 행할 수 있는 것을 이용한다.
그러나, 이 때 다음 문제가 발생한다.
기록 데이터에 의해서는, 판독 전용포트에 준비된 비트선BIT_P0을 L레벨로 할 필요가 생긴다.
BIT_P0을 제 1포트 PORT_1에 사용시키면 제0포트 PORT_0의 판독 동작을 할 수 없 다라는 문제가 있다.
이 문제는 다음과 같이 해결할 수 있다.
즉, 판독 전용 포트(제0포트 PORT_0)의 비트선BIT_P0을 L레벨로 할 필요가 생길 때는, 포트사이에서 비트선을 교환한다.
제 1포트 PORT_1은 BIT_P0을 이용하여 기록을 하여 제0포트 PORT_0는 BIT_P1을 사용하여 판독을 한다.
메모리셀로부터의 데이터를 유도하는 비트선을 변경 하기 위해서는, 워드선의 교환이 필요하다.
워드선의 교환은 크로스바 스위치 CBS_1 및 CBS_2로 행한다.
판독된 데이터는 BIT_P1에 있어 센스앰프 SA_P1으로 검출한다.
따라서, 제0포트 PORT_0의 비트선 선택 신호 RSEL_P0는 PM3을 열지 않으면 안된다.
비트선 선택 신호의 교환은 크로스바 스위치가 CBS_3로 행한다.
센스앰프 SA_P1로 검출하여 증폭된 제 2의 증폭 신호는 제 0포트 PORT_0의 데이터이기 때문에 그것을 제 0포트 PORT_0의 출력 신호 DOUT_P0로서 출력할 필요가 있다.
센스 앰프의 출력의 교환은 크로스바 스위치 CBS_5로 행한다. 제 0포트 PORT_0와 제 1포트 PORT_1은 비동기에서 동작을 하기 때문에 각각의 동작에 합치한 프리챠지 동작이 필요하다.
크로스바 스위치 CBS_0는 포트사이에서 프리챠지 동작을 교환하기 위한 크로스바 스위치이다.
이상으로 표시한 포트사이에서의 워드선, 비트선, 센스앰프, 프리챠지 신호의 교환은 포트 교환 신호 PSEL를 H 레벨로 하는 것으로 행할 수 있다.
<기록동작의실제>
도 4를 참조하여 실제의 기록 순서를 설명한다.
기록은 판독과 달라 2사이클(도 4에 있어서 "W1" 및 "W2"로 표시된 사이클)로 행한다.
따라서 기록 기간의 2사이클 W1, W2의 사이 제 1포트 PORT_1에 관한 워드선 선택신호, 비트선 선택 신호를 지정하는 어드레스는 고정되어 있을 필요가 있다.
기록의 제 1사이클 W1로서는 제 0포트 PORT_0는 워드선 WORD_00가 선택되기 때문에 비트선BIT_P0을 사용하여 판독을 하며 제 1포트 PORT_1는 워드선 WORD_11이 선택되기 때문에 비트선 BIT_P1을 사용하여 기록을 한다.
이 사이클로서는 포트의 교환은 행하지 않는다.
가령, 기록 데이터(DIN_P1)이 H 레벨이면 크로스바 스위치 CBS_4에 의해서 기록시비트선 선택 신호W SEL_P1이 NMOS 트랜지스터 NM3의 게이트에 주어지기 때문에 NMOS 트랜지스터 NM3가 온하여 비트선 BIT_P1은 L레벨이 된다.
따라서, 메모리셀 MC1의 노드 N11이 L레벨로 되어 이 시점에서 기록이 완료한다.
한편, 기록 데이터(DIN_P1)가 L레벨이면 비트선 BIT_P1은 H 레벨을 유지하기 때문에 메모리셀 MCl에의 기록은 행해지지 않는다.
기록 동작의 최초에 포트교환을 하지 않은 제 1기록 사이클 W1을 설치하는 것은 다른 이유때문이다.
각 포트의 동작은 비동기 이기 때문에 기록이 시작된 시점("W1" 사이클의 선두)에서, 제 0포트 PORT_0는 판독 동작의 도중에 있을 가능성이 있어 이 때 포트를 교환하면 제 0포트 PORT_0의 판독 동작을 중단 시킬 우려가 있기 때문이다.
포트교환은 기록의 제 2사이클 W2로 행한다.
이하에 크로스바 스위치의 전환의 타이밍에 관해서 설명한다.
제 1사이클 W1로서는 제 1포트 PORT_1이 BIT_P1을 사용하여 기록을 하고 있지만, 제 1사이클 W1의 후반 즉 프리챠지 신호 PRC_P1 이 L레벨이 될 때, 제 1포트 PORT_1은 비활성이 된다.
워드선 WORD_11이 비선택 상태가 되어 비트선 BIT_P1이 개방되어 프리챠지모드에 들어 간다.
BIT_P1이 개방되는 것을 기다려 포트 교환 가능 기간 TENB를 설정한다.
TENB의 유효기간은 제 1기록 사이클 W1의 후반(프리챠지 신호 PRC_P1이 L레벨의 기간)부터 제 2기록 사이클의 전반(프리챠지 신호 PRC_P1이 H 레벨인 기간)사이이다(도 4에 있어서 "TENB"로 표시된 기간).
포트 교환 가능기간 TENB는 비트선 BIT_P1을 판독용으로, 비트선 BIT_P0을 기록용으로 이용하는 것이 가능한 기간이다.
이 기간 TENB 중에어 프리챠지 신호 PRC_P0 또는 PRC_P1의 상승(도 4에서는 프리 챠지 신호 PRC_P1의 상승)엣지를 트리거로서 포트 교환 신호 PSEL을 H 레벨로 한다.
도 4에 있어서 제 0포트 PORT_0의 판독 사이클 R2는 프리챠지 신호 PRC_P0의 상승 엣지가 기간 TENB에 없기 때문에 비트선 BIT_P0을 사용하여 판독이 행하여진다. 제 2기록 사이클 W2의 기록 동작이 비트선 BIT_P0을 사용하기(프리챠지 신호PRC_P1이 H 레벨이 됨)전에, 판독 사이클 R2의 판독 동작은 BIT_P0을 개방하므로(PRC-P0가 L레벨이 되면 개방한다), 비트선 BIT_P0에 대한 양 포트의 경합은 발생하지 않는다.
다음 판독사이클 R3에서는 프리챠지 신호 PRC_P0의 상승 엣지가 기간 TENB에 있기 때문에, 비트선 BIT_P1을 사용하여 판독 동작이 행하여진다.
판독 사이클 R3로, 워드선 선택 신호 WORD_P0<0>는 크로스바 스위치 CBS_1에 의해서 WORD_01에 부여된다.
또, 크로스바 스위치 CBS_4에 의해서 판독시 비트선 선택 신호 RSELP0는 PMOS 트랜지스터 PM3의 게이트에 주어진다.
제 2기록 사이클 W2에 있어서 제 1포트 PORT_1로서는 크로스바 스위치 CBS_2 및 CBS_4에 의해서 워드선 선택 신호 WOR_P 1<1>이 WORD_10에 주어지고 기록시 비트선 WSEL_P1이 NMOS 트랜지스터 NM2의 게이트에 주어져 NMOS 트랜지스터 NM2가 온한다.
이 때, 기록 데이터 DIN_P1이 L레벨인 경우, 제 1의 기록 사이클 W1로서는 기록을 완료할 수 없었지만, 제 2의 기록 사이클 W2에서는 비트선 BIT_P0를 이용할 수 있기 때문에 이 시점에서 기록을 완료시킬 수 있다.
포트교환 가능 기간 TENB는 제 2기록 사이클 W2에 있어서 프리챠지 신호 PRC_P1의 하강 엣지에 의해 해제된다.
이 기간 TENB가 해제된 후에 시작되는 제 0포트 PORT_0의 판독 사이클 및 제 1포트 PORT_1의 판독 또는 기록 사이클로 포트 교환 신호 PSEL가 L레벨로 설정된다.
제 0포트 PORT_0는 비트선 BIT_P0을 사용하여 판독을 하여 제 1포트 PORT_1은 비트선 BIT_P1을 사용하여 판독 또는 기록의 제 1 사이클을 한다.
이 때에는 비트선 BIT_P0는 제 1포트 PORT_1의 기록 동작으로부터 개방 되어 있기 때문에 제 1포트 PORT_1의 판독 또는 기록 동작이 제 0포트 PORT_0의 판독 동작과 경합하는 일은없다.
포트교환 가능 기간 TENB를 규정하는 포트 교환 가능 신호 ENB와 포트 교환 신호PSEL을 생성하는 포트교환 신호 생성 회로50를 도 5에 표시한다.
동 도면에서 WE는 기록 허가 신호로 H 레벨일때 기록을 지시한다.
TG_0 및 TG_1은 트랜스 미션 게이트 LAT_0 및 LAT_1은 각각 인버터 I1및 I2의 루프 접속에 의해 구성되는 래치회로이다.
펄스 발생 회로 PG_0 및 PG_1은 각각 프리챠지 신호 PRC_P0 및 PRC_P1을받아 펄스 신호 SP0 및 SP1을 출력한다.
펄스 발생 회로 PG_i(i=0,1)는 지연회로11, 인버터 12 및 AND 게이트13으로 구성되며 AND 게이트13은 한편입력에 프리챠지 신호 PRC_Pi를 받는다.
지연회로11은 프리챠지 신호 PRC_Pi를받아 지연 시간 △T 지연시켜 인버터12를 통해AND 게이트13의 타쪽 입력으로 출력한다.
그리고, AND 게이트13의 출력 신호가 펄스 신호 SPi 가된다.
OR 게이트14는 펄스 신호 SP0 및 SP1을 받는다.
또, 지연 회로11은 일반적으로는 짝수개의 인버터로 구성된다.
기록 허가 신호WE는 트랜스미션 게이트 TG_0를 통해 래치회로 LAT_0에 주어진다.
트랜스미션 게이트 TG_0의 PMOS 게이트에는 프리챠지신호 PRC-P1가 부여되며 NMOS 게이트에는 프리챠지신호 PRC_P1이 인버터16를 통해 주어진다.
래치회로 LAT_0의 출력은 인버터17, 트랜스미션게이트TG_1를 통해 래치 회로 LAT_1로 주어진다.
트랜스미션 게이트 TG1의 NMOS 게이트에는 OR 게이트14의 출력이 주어지고 PMOS 게이트에는 OR 게이트14의 출력이 인버터15를 통해 주어진다.
그리고 래치 회로 LAT_1의 출력이 인버터18를 통해 포트 교환 신호 PSEL로서 출력된다.
도 6은, 도 5로 표시한 포트 교환 신호 PSEL의 생성회로의 동작을 표시하는 타이밍도면이다.
기록 허가 신호 WE는 프리챠지 신호 PR_P1에 동기하며 적어도 제 1의 기록 사이클 W1의 사이는 H 레벨이 되도록 외부에서 주어진다.
트랜스미션 게이트 TG_0는 프리챠지신호 PRC_P1이 L레벨이 될 시 온 하기 때문에 기록 허가 신호 WE는 프리챠지 신호PRC_P1의 상승 엣지로부터 반 사이클 늦게 래치회로 LAT_0에 입력된다.
따라서, 포트 교환 가능 신호 ENB는 프리챠지 신호 PRC_P1의 상승 엣지로부터 반사이클 늦게 상승한다.
또, 프리챠지 PRC P1이 L레벨이 된 시점에서 기록허가신호 WE를 입력 하기 때문에포트교환 가능신호 ENB의 강하시도 마찬가지로 기록허가신호 WE의 하강으로부터 반사이클 늦게 강하한다.
그 결과, 도 4의 포트교환 가능기간 TENB의 기간만 H 레벨이되는 포트교환 가능신호 ENB를 얻을 수 있다.
도 6에 표시한 바와 같이 펄스 발생회로 PG_0는 프리챠지신호 PRC_P0의 상승시로부터 소정 기간 H 레벨이되는 펄스신호 SP0를 출력하여 펄스발생회로 PG_1은 프리챠지신호 PRC_P1의 상승시로부터 소정기간 H 레벨이되는 펄스신호 SPl을 출력한다. 펄스신호 SP0 및 SP1은 OR 게이트14에 입력되어 OR 게이트14의 출력이 트랜스미션게이트 TG_1를 제어한다.
따라서, 포트교환가능신호 ENB가 H 레벨로 변화한 기간에 있어서, 프리챠지신호PRC_P0 및 PRC_P1 중 최초에 상승변화를 하는 신호에 의한 타이밍으로 포트교환신호 PSEL가 H 레벨이라도, 포트교환가능신호 ENB가 H 레벨로부터 L레벨로 변화한 기간에 있어서 프리챠지신호 PRC_P0 및 PRC_P1 중 최초에 상승변화를 하는 신호에의한 타이밍으로 포트교환신호 PSEL가 L레벨로 되돌아간다.
그 결과, 도 4로 표시한 동작을 충족시키는 포트 교환 가능 신호 ENB를 얻을수 있다.
이와 같이, 실시의 형태 1의 듀얼포트메모리는 포트 교환 신호 PSEL의 제어에 의해 필요에 따라서 2개의 포트로 사용하는 비트선을 교환하므로서 종래예와 비교하여 소자수 및 비트선 수가 적은 구성으로 듀얼포트의 기능을 실현하는 것이 가능하다.
소자수 및 비트선수가 싱글포트와 동일하기 때문에 거의 싱글포트와 동등한 면적으로 할 수 있다.
또, 실시의 형태 1의 듀얼포트메모리의 크로스바 스위치 CBS_0∼ CBS_5는 트렌스퍼게이트 TG0∼TG3를 사용하여, 포트교환신호 P_SEL를 제어 입력으로 한 2입력 2출력으로 동일한 회로구성으로 형성하기 때문에 비교적 간단인 회로구성으로 실현할 수 있다.
<<실시의형태 2>>
실시의 형태 1로 표시된 기록허가신호 WE는 기록시 비트 선택신호 WSEL-P1을 선택하기 위해서 사용된다.
즉 기록허가신호 WE가 H 레벨인 기간의 기록비트선 선택신호 WSEL_P1이 활성화된다.
따라서, 기록허가신호 WE는 적어도 제 1기록사이클 W1의 선두로부터 제 2기록사이클 W2의 전반(프리챠지신호 PRC-P1이 H 레벨로 있는 기간)에 걸쳐 H 레벨을 유지해둘 필요가 있다.
도 7의 타이밍 도면에 도시한 바와 같이 안정한 동작을 얻기 위해서 기록허가신호WE는 프리챠지신호 PRC_P1 에 대하여 세트업타임 t S 및 홀드타임 t H를 설정하는 것이 일반적이다.
그러나 이 경우 도 5에 표시된 포트교환신호 PSEL의 생성회로에서는, 포트교환가능신호 ENB의 상승은 제 1기록 사이클 W1의 프리챠지신호 PRC_P1의 강하로 규정되고 강하는 홀드타임 t H에서 규정하게된다.
기록시 비트선 선택신호 WSEL_P1 에의한 기록동작의 안정성을 향상 시키기 위해서는 홀드타임 t H가 클수록 바람직하지만, 포트교환가능신호 ENB 에의한 포트교환 동작을 하는데 있어서는, 기록 완료후 빠르게 비트선 BIT_P0을 개방하는 필요가 있기 때문에 홀드 타임 t H는 작을수록 바람직하다.
이러한 기록허가신호 WE에 대한 모순된 요구의 해결을 꾀한 것이 실시의 형태 2의 포트교환신호 생성회로이다.
도 8은 실시의 형태 2의 포트교환신호생성회로51의 구성을 표시하는 회로도면이다.
동 도면에 표시한 바와 같이 WE는 기록허가신호로, H 레벨인때 기록을 한다.
TG_10∼TG_13은 트랜스미션게이트, LAT_1∼ LAT4는 각각 인버터11및 12의 루프접속에 의해 구성되는 래치회로이다.
펄스발생회로 PG_0 및 PG_1은 도 5로 표시된 회로와 마찬가지로 각각 프리챠지신호 PRC_P0 및 PRC_P1을 받아 펄스신호 SP0 및 SP1을 출력한다.
또, 펄스발생회로PG_2는 트랜스미션게이트 TG_13과 인버터23과의 사이에 개재하여 삽입된다.
그 내부 구성은 펄스발생회로 PG_1 및 PG_2와 마찬가지이다.
기록허가신호 WE는 인버터19 및 트랜스미션게이트 TG 110을 통해 래치회로 LAT 12에 주어진다.
트랜스미션게이트 TG_10의 PMOS 게이트에는 프리챠지신호 PRC_P1이 인버터20을 통해서 부여되며 NMOS 게이트에는 프리챠지신호 PRC_P1이 인버터 20 및 21를 통해 주어진다.
또, 래치회로 LAT-2의 입력부와 전원 VDD와의 사이에 PMOS 트랜지스터 PMl0가 삽입된다.
래치회로 LAT_2의 출력은 트랜스미션게이트 TG_11를 통해서 래치회로 LAT_3에 주어진다.
트랜스미션게이트 TG_11의 PMOS 게이트에는 프리챠지신호 PRC_P1이 주어지고 NMOS 게이트에는 프리챠지신호 PRC_P1이 인버터 22를 통해 주어진다.
또, 래치회로 LAT_3의 입력부와 접지레벨과의 사이에 NMOS 트랜지스터 NM10이 삽입된다.
래치회로 LAT_3의 출력은 인버터17, 트랜스미션게이트 TG_1를 통해 래치회로 LAT _1에 주어진다.
트랜스미션게이트 TG1의 NMOS 게이트에는 OR 게이트14의 출력이 주어지고 PMOS 게이트에는 OR 게이트14의 출력이 인버터15를 통해 주어진다.
그리고, 래치회로 LAT_1의 출력이 인버터18를 통해 포트교환신호 PSEL로서 출력된다.
여기서, 인버터17의 출력이 포트교환가능신호 ENB로서 규정된다.
한편, 래치회로 LAT_3의 출력은 트랜스미션게이트 TG_12를 통해 래치회로 LAT_4에도 주어진다.
트랜스미션게이트 TG_12의 NMOS 게이트에는 프리챠지신호 PRC_P1이 주어지고 PMOS 게이트에는 프리챠지신호 PRC_P1이 인버터22를 통해 주어진다.
또, 래치회로 LAT_4의 입력부와 전원 VDD와의 사이에 PMOS 트랜지스터 PM11이 삽입된다.
래치회로 LAT_4의 출력은 트랜스미션게이트 TG_13를 통해서 펄스발생회로 PG_2에 주어진다.
트랜스미션게이트 TG_13의 PMOS 게이트에는 프리챠지신호 PRC_P1이 주어지고 NMOS 게이트에는 프리챠지신호 PRC_P1이 인버터22를 통해서 주어진다.
펄스발생회로 PG_2는 트랜스미션게이트 TG_13를 통해서 래치회로 LAT_4의 출력을받아 리셋트신호 RESET 및 반전리셋트신호 RESET_B를 출력한다.
펄스발생회로 PG_2는 지연회로11, 인버터12, NAND 게이트24 및 인버터 23로 구성되며 NAND 게이트24는 한편입력에 래치회로 LAT_4의 출력을 받는다.
지연회로11은 래치회로 LAT_4의 출력을 받는다.
지연시간 △T 지연 시켜 인버터12를 통해 NAND 게이트24의 타쪽입력으로 출력한다.
그리고, NAND 게이트24의 출력신호가 반전리셋트신호 RESET_B로된다.
또, 반전리셋트신호 RESET_B가 인버터23를 통해 얻을 수 있는 신호가 리셋트신호 RESET 가된다.
반전리셋트신호 RESET_B는 PMOS 트랜지스터 PMl0 및 PM11의 게이트에 주어져 리셋트신호 RESET는 NMOS 트랜지스터 NM10의 게이트로 주어진다.
도 9는, 도 8로 표시된 포트교환신호생성회로51의 동작을 표시하는 타이밍 도면이다. 동 도면에 도시한 바와 같이 제 1 및 제 2의 기록사이클 W1 및 W2 에 관하여, 각각의 전반의 기간(프리챠지신호 PRC_P1이 H 레벨의 기간)을 Wl_H 및 W2_H로 하여 각각의 후반의 기간(PRC_P1이 L레벨인 기간)을 W1_L 및 W2_L로 한다.
기록허가신호 WE는 적어도 제 1기록사이클 W1로부터 제 2기록사이클의 W2_H의 기간은 H 레벨이 되도록 설정된다.
프리챠지신호 PRC_P1이 H 레벨인때 트랜스 미션 게이트 TG_10이 온하며 기록허가신호 WE를 래치회로 LAT_2에 입력한다.
LAT_2의 출력인 내부기록허가신호 WE_INT는 실제로 기록용 비트선 선택신호WSEL_P1을 활성화하기 위해서 사용한다.
따라서, 내부기록허가신호 WE_INT는 기록 사이클의 선두로 H 레벨이 된다.
다음 기간 W1_L에서 트랜스미션게이트 TG_11이 온하여 래치회로 LAT_2의 출력을 래치회로 LAT_3이 입력한다.
래치회로 LAT_3의 출력은 포트교환가능신호 ENB로서 이용된다.
따라서 포트교환가능신호 ENB는 기간 Wl_L의 선두로부터 상승한다.
그리고, 기간 W2_H에 트랜스미션게이트 TG_12가 온하여 래치회로 LAT_3의 데이터를 래치회로 LAT_4에 전송한다.
또 기간 W2_L에 트랜스미션게이트 TG_13이 온하여 래치회로 LAT_4의 데이터는 펄스발생회로 PG_2에 입력되며 펄스발생회로 PG_2는 리셋트신호 RESET 및 반전리셋트신호 RESET_B를 출력한다.
반전리셋트신호 RESET_B가 L레벨펄스를 출력함으로써, PMOS 트랜지스터 PMl0이 온하여 래치회로 LAT_2의 입력을 H 레벨로 초기 설정한다.
그 결과, 내부기록허가신호 WE_INT는 L레벨로 리셋트된다.
동시에, PMOS 트랜지스터 PM11가 온하며 래치회로 LAT_4의 입력을 H 레벨로 초기 설정하기 위해서 다음 사이클로 펄스발생회로 PG_2가 리셋트펄스(리셋트신호RESET="H", 반전 리셋트신호 RESET_B= "L")를 발생하는 것을 방지한다.
한편, 리셋트신호 RESET가 H레벨 펄스를 출력함으로써 NMOS 트랜지스터 NMl0이 온하여 래치회로 LAT_3의 입력을 L레벨로 설정한다.
이 때문에, 포트교환가능신호 ENB는 L레벨로 리셋트된다.
이상과같이, 프리차지신호를 PRC_P1에 동기하여 기록허가신호 WE에 홀드타임 tH를 설정해도 포트교환가능신호 ENB는 프리챠지신호 PRC_P1의 강하와함게 강하 하도록 구성할 수 있다.
그 결과, 기록시 비트선 선택신호 WSEL_P1 에의한 기록 동작의 안정성을 향상시키기 위해서 충분한 홀드타임 tH를 설정하고 포트교환가능 기간 TENB를 필요 최소한의 길이로 하여 포트교환가능신호 ENB 에의한 포트교환 동작을 할 때, 기록완료후 빠르게 비트선BIT_P0을 개방할 수 있다.
<<실시의 형태 3>>
실시의 형태 1 및 실시의 형태 2로에서는 제 1기록사이클 W1의 활성기간(PRC_P1이 H 레벨인 기간)이 종료하자마자 포트교환가능신호 ENB를 "H"로 하여, 포트교환가능기간 TENB를 설정하는 구성으로 되어 있다.
제 1포트 PORT_1이 비트선 BIT_P1을 L레벨로 하는 기록을 한(DIN_P1이 H 레벨인때)직후, 제 0포트 PORT_0가 비트선 BIT_P1을 사용하여 판독을 개시하는 가능성이 있다.
이 경우, 비트선BIT_P1은 충분히 프리챠지되어 있지 않기 때문에,충분히 판독 동작을 할 수 없는뿐만아니라, 판독 메모리셀에 오기할 위험성도 있다.
실시의 형태 3로서는 포트교환가능신호 ENB의 상승을 늦추는 것으로, 비트선 BIT_P1이 프리챠지되는 시간을 확보하는 포트교환 가능 신호 ENB를 얻는 것을 목적으로 하고 있다.
도 10은 실시의 형태 3의 포트교환신호 생성회로52의 구성을 표시하는 회로 도면이다. 동 도면에 도시한 바와 같이, 인버터17과 트랜스미션게이트 TG_1과의 사이에 지연시간 DL을 가지는 지연회로30을 삽입하고 있다.
또한, 다른 구성은 도 8로 표시된 실시의 형태 2와 마찬가지이다.
도 11은 실시의 형태 3의 포트교환신호생성회로52의 동작을 표시하는 타이밍도면이다. 동 도면의 포트교환가능신호 ENB의 점선 부분은 실시의 형태 2의 경우의 파형이다. 실시의 형태 3로서는 지연시간 DL만 포트교환가능신호 ENB를 지연시키고 있다.
따라서, 비트선의 프리챠지에 필요한 기간으로서 적당한 지연시간 DL을 설정 하면 오동작 없이 포트교환이 가능하게 되어 안정성이 높은 기록 동작을 할 수 있다.
<<실시의형태 4>>
도 12는 본 발명의 실시의 형태 4인 듀얼포트메모리의 구성을 표시하는 회로도면이다. 동 도면에 도시한 바와 같이, 기록시 비트선 선택 신호 WSEL_P1의 크로스바스위치 CBS_4로 대체하여 AND 게이트 AND-0 및 AND_1를 설치하고 있다.
즉, AND 게이트 AND_0는 한편입력에 기록시 비트선 선택신호 WSEL_P1을 받아 타쪽입력에 포트교환신호 PSEL을받아 AND 게이트 AND_1은, 한편입력에 기록시 비트선 선택신호 WSEL_P1을받아 타쪼입력에 포트교환신호 PSEL가 인버터 INV3를 통해서 얻을 수 있는 반전포트교환신호 PSEL*를 받는다.
따라서, 포트교환신호 PSEL가 L레벨인때 AND 게이트 AND_0는 L레벨로 고정되어 AND 게이트 AND_1의 출력으로서 기록시 비트선 선택 신호WSEL_P1은 NMOS 트랜지스터 NM3를 활성화하기 때문에 비트선 BIT_P1 에 대하여 기록이 행하여진다.
한편, 포트교환신호PSEL이 H 레벨인 때, AND 게이트 AND_1은 L레벨로 고정되어 AND 게이트 AND_0의 출력으로서 기록시 비트선 선택신호 WSEL_P1은 NMOS 트랜지스터 NM2를 활성화하기 위해, 비트선 BIT_P0 에 대하여 기록이 행하여진다.
다른 구성및 동작은 도 1로 나타낸 실시의 형태 1과 마찬가지이기 때문에 설명은 생략한다.
크로스바스위치 CBS_4는 도 3에 도시한 바와 같이 4개의 트랜스미션게이트로 구성되어 있다.
일반적으로 트랜스미션게이트는 부하구동력이 없고 실제의 설계로서는 그 후에 구동력을 보충하기 위해서 드라이버가 필요하다.
이것에 대하여 AND 게이트는 구동력이 있기 때문에 이러한 드라이버를 별도 설치할 필요가 없어져 그 만큼 고속화를 도모할 수 있다.
<<실시의형태 5>>
실시의 형태 1의 듀얼포트메모리로서는 프리챠지신호 PRC_P0의 사이클 시간이 프리챠지 신호 PRC_P1과 비교하여 길 때, 이하에 기술하는 문제점이 생긴다.
도 13의 타이밍 도면을 참조하여 문제점을 설명한다.
제0포트 PORT_0의 판독동작의 개시 시점에서는, 포트교환가능신호 ENB 신호는 L레벨이때문에 제0포트 PORT_0는 비트선 BIT_P0을 이용하여 판독을 한다.
그러나, 제0포트 PORT_0의 판독 기간이 길기 때문에 도중에서 제 2기록 사이클 W2 가 시작되어, 비트선 BIT_P0는 강제적으로 제 1포트 PORT_1로 인도된다.
그 시점까지의 제0포트 PORT_0의 판독 동작 내용에 의해, 비트선 BIT_P0의 전위가 저하하고 있는 경우에는 기록용으로서 선택된 판독 대상의 메모리셀과는 다른 기록대상의 메모리셀에 대하여 오기를 할 가능성이 있다.
또, 제0포트 PORT_0는, 포트가 바뀌고 나서 다시 판독 동작을 개시할 필요가 있지만, 제0포트 PORT_0가 판독에 쓸 수 있는 시간은 도 13의 기간 tR에 한정된다.
기간 tR가 충분히 길지 않으면, 판독 동작도 완료할 수 없다.
그렇지만 기간 tR의 길이는 프리챠지 신호 PRC_0와 프리챠지 신호 PRC_P1과의 상대적인 관계로 결정하기 때문에, 기간 tR의 길이를 설계자의 의도대로 결정하는 것은실질적으로 불가능하다.
상기 문제점을 회피하기 위해서는 제0포트 PORT_0의 판독 동작이 제 1포트 PORT_1의 동작 사이클 기간의 1/2의 기간내에서 완료할 필요가 있다.
도 14는 본 발명의 실시의 형태 4인 프리챠지 신호변형회로의 구성을 표시하는 회로도면이다.
동 도면에 도시한 바와 같이 지연 회로31은 프리챠지 신호 PRC_P0를 받아 그 신호를 시간 T31 지연시켜서 인버터32에 출력한다.
AND 게이트33은 한편입력에 프리챠지신호 PRC_P0를 받고 타쪽 입력에 인버터32의 출력을 받는다.
그리고, AND 게이트33의 출력을 프리챠지 신호 PRC_P0 로서 출력한다.
이 프리챠지 신호 PRC_P0'를 프리챠지 신호 PRC_P0를 대신해서 사용한다.
이 때, 시간 T31은 프리챠지신호 PRC_P1의 최소 주기의 1/2이하 로 설정된다.
이와 같이 구성하면 도 13에 점선으로 도시한 바와 같이, 프리챠지 신호 PRC_P0'의 H 레벨의 기간을 지연회로31의 지연시간 T31에 파형변형하는 것이다
제0포트 PORT_0의 활성기간을 프리챠지신호 PRC_Pl의 일주기의 1/2이하 로 하는 것으로, 제 2기록사이클 W2의 개시 이전에 확실히 제0포트 PORT 10에서의 판독동작을 완료시킬 수 있어 오기나판독 재실행이 방지할 수 있어 정상 동작을 실현할 수 있다.
<＜실시의형태 6>>
실시의 형태 1의 듀얼포트메모리에서는 제 2기록사이클 W2에 있어서 제0포트 PORT _0의 판독데이터를 출력핀 DOUT_P0에 출력 시키기 때문에, 센스앰프 SA_P0 및 SA _P1의 출력인 제 1 및 제 2의 증폭신호를 크로스바 스위치 CBS_5에 의해 교환하는 구성으로 하고 있었다.
그러나, 이 기간은 제 1포트 PORT_1은 기록사이클이며 출력 신호DOUT_P1를 외부에 출력할 필요는 없다.
도 15에 본 발명의 실시의 형태 6인 듀얼포트메모리의 센스앰프주변의 구성을 표시하는 회로도이다.
TG_20∼TG_22는 트랜스미션게이트, LAT_P0 및 LAT_P1은 인버터11 및 12의 루프접속으로 구성되는 래치이다.
내부기록허가신호 WE_INT는 도 8의 실시의 형태 2로 도시한 바와 같이, 기록시 비트선 선택신호 WSEL_P1의 발생에 사용하는 내부신호이고 도 9로 도시한 바와 같이, 제 1기록 사이클 W1의 개시할 때부터 제 2기록 사이클 W2의 전반에 걸쳐서 H 레벨이되는 신호이다.
도 15에 도시한 바와 같이 AND 게이트34는 내부기록허가신호 WE_INT의 반전 신호와 포트교환신호 PSEL의 반전신호를받아 인버터35로 출력한다.
인버터35의 출력은 트렌스퍼게이트 TG_21의 PMOS 게이트에 주어지는 동시에, 인버터36의 입력에 주어진다.
인버터36의 출력은 트렌스퍼게이트 TG_21의 NMOS 게이트로 주어진다.
포트교환신호 PSEL는 트렌스퍼게이트 TG_20의 PMOS 게이트로 주어지는 동시에, 인버터37 및 38의 입력으로 주어진다.
인버터38의 출력은 트렌스퍼게이트 TG_20의 NMOS 게이트로 주어진다.
인버터37의 출력은 트렌스퍼 게이트 TG_22의 PMOS 게이트에 주어지는 동시에 인버터39의 입력부로 주어진다.
인버터39의 출력은 트렌스퍼게이트 TG_22의 NMOS 게이트로 주어진다.
트렌스퍼게이트 TG_20은 센스앰프 SA_P0의 출력부와 래치회로LAT_P0와의 사이에 삽입되어 래치회로 LAT_P0의 출력이 인버터40으로 주어지고 인버터40의 출력이 출력신호 DOUT_P0로서 출력된다.
트렌스퍼게이트 TG_21는 센스앰프 SA_P1의 출력부와 래치회로LAT_P1과의 사이에 삽입되어 래치회로 LAT_P1의 출력이 인버터41로 주어지고 인버터41의 출력이 출력신호 DOUT_P1로서 출력된다.
또, 트렌스퍼게이트 TG_22는 센스앰프 SA_P1의 출력부와 래치회로 LAT_P0와의 사이에 삽입된다.
또, 다른 구성은 도 1로 나타낸 실시의 형태 1의 회로구성과 마찬가지이다.
이러한 구성에 있어서, 판독 사이클인때에는 포트교환신호 PSEL 및 내부기록허가신호 WE_INT가 동시에 L레벨때문에, 트랜스퍼게이트 TG_20 및 TG_21이 온하여 트렌스퍼게이트 TG_22가 오프하기 때문에) 제0포트 PORT_0의 출력 신호 DOUT_P0로서 센스앰프 SA_P0의 출력인 제 1의 증폭신호가 선택되어 제 1포트 PORT_1의 출력 신호 DOUT_P1로서 센스앰프 SA_P1의 출력인 제 2의 증폭신호가 선택된다.
한편, 기록기간으로서는 내부기록허가신호 WE_INT가 H 레벨이되어 트렌스퍼게이트 TG_21은 포트교환신호 PSEL에 관계없이 항상 오프한다.
포트가 교환되기전에는 포트교환 신호 PSEL는 L레벨 이기 때문에 트렌스퍼게이트 TG_20이 온하여 트렌스퍼 게이트 TG_22가 오프하기 때문에 제0포트 PORT_0의 출력신호 DOUT_P0로서 센스앰프 SA_P0의 출력인 제l의 증폭신호가 선택되어 제 1포트 PORT_1의 출력신호 DOUT_P1로서 래치회로 LAT_P1로 유지된 전회의 판독 데이터가 선택된다.
그리고, 포트교환기간중에는 포트교환신호 PSEL이 H 레벨이되기 때문에, 트렌스퍼게이트 TG_22가 온하여 트렌스퍼게이트 TG_20이 오프하기 때문에, 제0포트 PORT_0의 출력신호 DOUT_P0로서 센스앰프 SA_P1의 출력인 제 2의 증폭신호가 선택되어 제 1포트 PORT_1의 출력신호 DOUT_P1로서 래치회로 LAT_P1에 유지된 전회의 판독데이터가 선택된다.
실시의 형태 1로서는, 센스앰프 SA_P0 및 SA_P1의 출력의 교환에 크로스바스위치 CBS_5를 사용하였기 때문, 4개의 트랜스미션게이트가 필요하지만 실시의 형태 6의 구성으로서는 3개의 트랜스퍼게이트로 원하는 동작을 얻을 수 있다.
또, 센스앰프 SA_P0 및 SA_ P1의 출력에 래치회로 LAT_P0 및 LAT_P1을 설치하였기 때문 각 포트 각각에 있어서 판독동작기간이 아닌 경우라도 제0포트 PORT_0의 출력신호DOUT_P0 또는 제 1포트 PORT_1의 출력신호 DOUT_P1로서 전회의 판독데이터의 출력을 계속할 수 있다.
이상 설명한 바와 같이 본 발명에서의 제 1국면의 반도체 기억장치에 의하면 제 1및 제 2의 기록사이클을 연속하여 실행함으로 제 2의 포트의 기록 동작을 실행하고 있다.
제 1의 기록사이클에 있어서, 복수의 메모리셀중 활성 상태의 제 2의 선택 워드선에 접속되는 기록 대상 메모리셀의 제 2의 노드에 반전기록신호를 부여하여 제 2의 기록 사이클에 있어서, 기록 대상메모리셀의 제 1의 노드에 기록신호를 부여하기 위해서 제 1및 제 2의 기록사이클실행전에 제 1및 제 2의 비트선의 전위 설정이 어떠한 경우라도 입력신호의 지시하는 데이터를 기록 대상 메모리셀에 정확히 기록할 수 있다.
한편, 제 1의 기록사이클에 있어서 복수의 제 1의 워드선중 하나의제 1의 워드선인 제 1의 선택 워드선을 활성 상태하여 판독 대상의 메모리셀의 입력 데이터가 제 1의 비트선 및 제 1의 센스 앰프를 통해 수득할 수 있는 제 1의 증폭 신호를 제 1의 포트의 출력신호로 하여 제 2의 기록 사이클에 있어서, 복수의 제 2의 워드선중 상기 제 1의 선택워드선에 대응하는 제 2의 워드선을 활성 상태로 하여 판독 대상의 메모리셀의 입력 데이터가 제 2의 비트선 및 제 2의 센스앰프를 통해 수득할 수 있는 제 2의 증폭 신호를 제 1의 포트의 출력신호로 하기 위해서, 제 2의 포트의 기록 동작중에 있어도 하등의 지장없이 제 1의 포트의 판독동작을 할 수 있다.
따라서, 제 1국면의 반도체 기억장치는, 두가닥의 비트선 만으로 제 1의 포트의 판독동작과 제 2의 포트의 기록 동작을 독립하여 행할 수 있기 때문에 단일 포트의 반도체 기억장치와 동등한 집적도를 얻을 수 있다.
또, 제 2국면의 반도체 기억장치의 제 1및 제 2의 센스앰프는 각각 기준 전위와 제 1및 제 2의 비트선의 전위와의 전위차를 검출증폭하여 제 1 및 제 2의 증폭 신호를 출력한다. 그리고 제 2의 포트의 판독동작을, 제 1의 증폭 신호를 제 1의 포트의 판독신호로 하여 제 2의 증폭신호를 제 2의 포트의 출력신호로 하는 판독 사이클을 실행함으로 행할 수 있다.
따라서, 제 2국면의 반도체 기억장치는 또 두 가닥의 비트선만으로 제 1의 포트의 판독동작과 제 2의 포트의 판독동작을 독립하여 행할 수 있다.
또, 제 3국면의 반도체 기억장치에서 복수의 제 1 및 제 2의 워드선을 제 1 및 제 2의 포트용을 설정하여 복수의 제 1의 워드선 선택 신호중 하나의 제 1의 워드선 선택 신호를 활성상태로 하여 복수의 제 2의 워드선 선택 신호중 하나의 제 2의 워드선 선택 신호를 활성 상태로 하면, 아래와같이 제 1 및 제 2의 기록사이클이 실행된다.
제 1의 기록사이클의 포트교환신호가 제 1의 상태인 기간에 있어서 복수의 제 2의 워드선중 활성 상태의 제 2의 워드선 선택 신호가 주어지는 워드선이 제 2의 선택 워드선이되어 이 제 2의 선택 워드선에 접속되는 기록대상 메모리셀의 제 2의 노드에 반전 기록신호가 부여된다.
한편, 제 2의 기록사이클의 포트 교환신 호가 제 2의 상태인 기간에 있어서, 복수의 제 1의 워드선중 활성 상태의 제 2의 워드선 선택 신호가 주어지는 워드선이 제 2의 선택워드선에 대응하는 제 1의 워드선이되기 때문에, 상기 기록 대상메모리셀의 제 1의 노드에 기록신호가 부여된다.
따라서, 포트교환신호의 제어하에 입력신호의 지시하는 데이터를 기록대상 메모리셀에 기록할 수 있다.
또, 제4구면의 반도체 기억장치의 판독시 비트선 전환수단은 포트교환신호가 제 1의 상태인때 제 1 및 제 2의 판독시 비트선 선택 신호 각각의 제어하에서 제 1 및 제 2의 비트선과 제 1 및 제 2의 센스앰프의 입력부와의 도통/차단을 제어하여 포트교환신호가 제 2의 상태인때 제 1 및 제 2의 판독시 비트선 선택 신호 각각의 제어하에 제 2 및 제 1의 비트선과 제 2 및 제 1의 센스앰프의 입력부와의 도통/차단을 제어한다.
따라서, 제 1 및 제 2의 판독시 비트선 선택 신호를 각각 제 1 및 제 2의 포트용에 설정하면 제 2의 기록 사이클의 포트 교환 신호가 제 2의 상태의 기간 제 1의 판독시 비트선선택 신호에 의해 제 2의 비트선과 제 2의 센스앰프의 입력부와의 도통/차단을 제어하여 제 2의 증폭신호의 출력제어를 하여 제 2의 증폭 신호를 제 1의 포트의 출력신호로 할 수 있다.
또, 제5국면의 반도체 기억장치의 기록시 비트선 전환 수단은 포트교환신호가 제 1의 상태인때 기록시 비트선 선택신호의 제어하에서 제 2의 비트선과 기록 신호출력 수단의 출력부와의 도통/차단을 제어하여 포트교환 신호가 제 2의 상태인때 기록시 비트선 선택신호의 제어하에서 제 1의 비트선과 기록신호 출력 수단의 출력부와의 도통/차단을 제어한다.
제 1의 기록사이클의 포트교환신호가 제 1의 상태인 기간에 있어서 기록시 비트선 선택 신호의 제어하에서 반전 기록 신호가 제 2의 비트선에 부여되어 그 결과 기록 대상 메모리셀의 제 2의 노드에 반전 기록 신호가 부여된다.
한편, 제 2의 기록사이클의 포트교환 신호가 제 2의 상태인 기간에 있어서 기록시 비트선택 신호의 제어하에서 기록신호가 제 1의 비트선에 부여되어 그 결과 상기 기록 대상 메모리셀의 제 1의 노드에 기록신호가 부여된다.
또, 제6국면의 반도체 기억장치의 출력신호전환수단은 포트교환신호가 제 1의 상태인때제 1 및 제 2의 증폭신호를 각각 제 1및 제 2의 포트의 출력신호로서 출력하여 포트교환신호가 제 2의 상태인때 제 1 및 제 2의 증폭신호를 각각 제 2 및 제 1의 포트의 출력신호로서 출력한다.
따라서, 출력신호전환수단에 의해 자동적으로, 제 1의 기록사이클의 포트교환신호가 제 1의 상태인 기간은 제 1의 증폭신호를 제 1의 포트의 출력신호로 하여 제 2의 기록사이클의 포트교환신호가 제 2의 상태의 기간은 제 2의 증폭신호를 제 1의 포트의 출력신호로 할 수 있다.
또, 제7국면의 반도체 기억장치의 프리챠지 비트선 전환수단은 포트교환신호가 제 1의 상태인때 제 1및 제 2의 프리챠지 신호의 제어하에서 제 1 및 제 2의 비트선을 소정 전위에 프리챠지하여 포트교환 신호가 제 2의 상태인때 제 1 및 제 2의 프리챠지 신호의 제어하에서 제 2 및 제l의 비트선을 소정 전위에 프리챠지한다.
따라서, 제 1및 제 2의 프리챠지 신호를 각각 제 1 및 제 2의 포트용으로 설정하면, 제 2의 기록사이클의 포트교환 신호가 제 2의 상태인 기간, 제 2의 프리챠지 신호의 제어하에서 제 1의 비트선을 소정 전위에 프리챠지하여 제 1의 비트선을 사용하여 기록 신호를 기록 대상 메모리셀의 제 1의 노드에 부여할 수 있다.
또, 제8국면의 반도체 기억장치는 워드선 전환 수단 판독시 비트선 전환 수단, 기록시비트선 전환수단, 출력 신호 전환 수단 및 프리챠지 비트선 전환 수단을 각각 포트교환 신호를 제어 입력으로 한 2입력2출력의 동일한 회로 구성으로 형성하기 때문에 비교적 간단한 회로구성으로 실현할 수 있다.
또, 제9국면의 포트교환 신호 생성수단은 기록 허가 신호가 기록동작을 지시할때 제 1의 기록사이클 후반의 일부에서 제 2의 기록 사이클의 전반의 일부에 달하는 기간을 포함하여 포트교환가능 기간을 설정하며 그 포트교환가능 기간놓에 있어서의 제 1또는 제 2의 프리챠지 신호의 비활성 상태에의 엣지 변화 검출을 트리거로서, 포트교환신호를 제 1의 상태로부터 제 2의 상태로 변경하고 있다.
따라서, 포트교환신호는 제 1의 기록사이클의 적어도 일부의 기간에 반드시 제 1의 상태로 할 수 있다.
또, 제 l0국면의 반도체 기억장치의 포트교환신호 생성수단은 제 2의 기록사이클에 있어서의 제 2의 프리챠지 신호의 비활성 상태에의 엣지 변화를 종료시로하여, 포트교환 가능 기간을 설정하기 때문에, 기록허가 신호의 기록 지시 기간의 길이에 관계 없이 제 2의 프리챠지 신호에 근거하여 포트교환 가능 기간의 길이를 설정할 수 있다.
그 결과, 기록 동작의 안정성을 향상 시키기 위해서 충분한 홀드 타임을 설정한 기록허가신호를 사용해도 포트 교환가능 기간을 필요 최소한으로 억제하여 기록 동작의 제 2기록 사이클 완료후 빠르게 제 1의 비트선을 개방할 수 있다.
또, 국면11의 반도체 기억장치의 포트교환 신호 생성수단은 제 1의 기록사이클에 있어서의 제 2의 프리챠지 신호의 활성 상태에의 엣지 변화로부터 소정 시간 경과시를 개시 시 로 하고 제 2의 기록 사이클에 있어서의 제 2의 프리챠지 신호의 비활성 상태에의 엣지 변화로부터 소정 시간 경과시를 종료시로하여 포트교환 가능 기간을 설정하고 있다.
따라서, 비트선의 프리챠지에 필요한 기간으로서 적절한 시간에 상기 소정시간을 설정하면 오동작없이 제 1 및 제 2의 기록사이클이 실행되어 안정성이 높은 기록동작을 할 수 있다.
또, 제 12국면의 반도체 기억장치의 기록시 비트선 전환 수단은 제 1 및 제 2의 논리회로에서 출력되는 제 1및 제 2의 논리 신호에 의해 제 1 및 제 2의 트랜지스터의 도통/차단함으로 기록시의 비트선 선택을 하고 있으며 논리회로의 출력은 구동력이 있기 때문에, 구동용 드라이버를 별도 필요로 하지 않은 분, 고속인 스위칭 동작을 실현할 수 있다.
또, 제 13국면의 반도체 기억장치의 프리챠지신호 파형 변형 수단은 제 1의 프리챠지신호의 비활성 상태의 기간을 제 2의 프리챠지 신호의 주기의 1/2이하로 파형 변형 하기 때문에 제 2의 기록사이클의 개시 이전에 확실히 제 1포트에서의 판독 동작을 완료시킬 수 있는, 오기나 판독 재실행이 방지할 수 있고 정상 동작을 실현할 수 있다.
또, 제 14국면의 반도체 기억장치의 출력신호전환 수단은 기록할때에 제 2의 센스 앰프의 출력부를 전기적으로 차단하는 센스 앰프 출력차단 수단을 포함하기 때문에, 회로구성의 간단화를 꾀할 수 있다.
또, 제 15국면의 반도체 기억장치의 출력 신호 전환 수단은 기록허가 관련 신호 및 포트교환신호의 제어하에서 제 1 및 제 2의 증폭신호를 각각 받는 제 1 및 제 2의 래치회로를 또 포함하기 때문에 제 1 및 제 2의 포트 각각에 있어서 판독동작기간이 아닌 경우라도, 제 1의 포트의 출력 신호 또는 제 2의 포트의 출력신호로서 전회의 판독시에 출력한 출력신호를 출력하기를 계속할 수 있다.

Claims (1)

  1. 판독 전용의 제 1의 포트(DOUT-PO)와,
    판독 및 기록용의 제 2의 포트(DOUT-PO, DIN-PI)와,
    상기 제 1 및 제 2의 포트에 대응하여 각각 설정 되는 제 1및 제 2의 비트선(BIT-PO, BIT-P1)과,
    각각이 상기 제 1 및 제 2의 포트에 대응하여 각각 설정되는 복수의 제 1 및 제 2의 워드선(WORD-i0, WORD-i1)을 구비하고,
    상기 복수의 제 1 및 제 2의 워드선은 서로 1대1에 대응하며,
    상기 제 1 및 제 2의 비트선사이에 설정되는 복수의 메모리셀(MCO,MC1)을 구비하고, 상기 복수의 메모리셀은 각각 논리적으로 반전한 관계에 있는 신호가 구하여지는 제 1및 제 2의 노드(NOO,NO1)를 가지고,
    상기 복수의 제 1의 워드선중 자신에 대응하는 제 1의 워드선이 활성 상태인때 상기 제 1의 비트선에 상기 제 1의 노드가 접속되며 상기 복수의 제 2의 워드선중 자신에 대응하는 제 2의 워드선이 활성 상태인때 상기 제 2의 비트선에 상기 제 2의 노드가 접속되며,
    상기 제 1의 비트선에 접속되어 상기 제 1의 비트선의 전위에 근거하여 제 1의 증폭 신호를 출력하는 제 1의 센스 앰프(SA_PO)와,
    상기 제 2의 비트선에 접속되어 상기 제 2의 비트선의 전위에 근거하여 제 2의 증폭신호를 출력 하는 제 2의 센스앰프(SA-P1)와,
    외부에서 입력 신호를 받아 상기 입력 신호에 근거하여 기록 신호를 출력부에서 출력하는 동시에 상기 기록 신호를 논리적으로 반전한 반전 기록 신호를 반전 출력부에서 출력하는 기록 신호 출력 수단(WB-P1)과,
    상기 제 2의 포트의 기록 동작을 제 1 및 제 2의 기록 사이클을 연속하여 행하는 것으로실행하며,
    상기 제 1의 기록 사이클은,
    상기 복수의 제 1의 워드선중 하나의 제 1의 워드선인 제 1의 선택 워드선을 활성 상태로 하여 상기 제 1의 증폭 신호를 상기 제 1의 포트의 출력 신호로 하며 상기 복수의 제 2의 워드선중 하나의 제 2의 워드선인 제 2의 선택 워드선을 활성 상태로 하고 상기 기록 신호 출력 수단의 반전 출력부와 상기 제 2의 비트선을 전기적으로 접속하고, 상기 복수의 메모리셀 중 활성 상태의 제 2의 선택 워드선에 접속되는 기록 대상 메모리셀의 상기 제 2의 노드에 상기 반전 기록 신호(W1)를 부여하며,
    상기 제 2의 기록 사이클은 상기 복수의 제 2의 워드선중 상기 제 1의 선택 워드선에 대응하는 제 2의 워드선을 활성 상태로 하여 상기 제 2의 증폭 신호를 상기 제 1의 포트의 출력 신호로 하고 상기 복수의 제 1의 워드선중 상기 제 2의 선택 워드선에 대응하는 제 1의 워드선을 활성 상태로 하여, 상기 기록 신호 출력 수단의 출력부와 상기 제 1의 비트선을 전기적으로 접속하고 상기 기록 대상 메모리셀의 상기 제 1의 노드에 상기 기록 신호(W2)를 부여하는 것을 특징으로 하는 반도체 기억장치.
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