CN1128449C - 半导体存储装置 - Google Patents

Abstract

本发明的目的在于制得已使电路面积缩小化的2口构成的半导体存储装置。解决方法是：交叉开关CBS_i(i＝0～5)在口交换信号PSEL为低(L)电平时从输出部分CS_i0输出第0口PORT_0用的控制信号的同时，从输出部分CS_i1输出第1口PORT_1用的控制信号；在口交换信号PSEL为高(H)电平时，从输出部分CS_i1输出第0口PORT_0用的控制信号的同时从输出部分CS_i0输出第1口PORT_1用的控制信号来执行口切换动作。

Description

半导体存储装置

技术领域

本发明涉及具有在多个处理器之间进行大容量的数据传送时适用的双口功能的半导体存储装置。

背景技术

所谓双口存储器指的是具有2个口，并对于每一个口均可进行写入、读出或可以进行写入和读出这两者的存储器。其中，一方的口作为读出专用。另一方的口则用作可以进行写入/读出这两者的双口存储器。

图16是双口存储器的现有构成的电路图。设第0口(PORT_0)为读出专用、第1口(PORT_1)为写入/读出口。

WORD_00～WORD_11为字线、WORD_PO<0>和WORD_PO<1>是第0口PORT_0的字线选择信号、WORD_P1<0>和WORD_P1<1>是第1口PORT_1的字线选择信号。BIT_PO和BITB_PO是第0口PORT_0的位线对，BIT_P1和BITB_P1是第1口PORT_1的位线对。PRC_PO和PRC_P1分别是第0口PORT_0和第1口PORT_1的位线预充电信号。预充电信号PCR_P0和PRC_P1分别是成为口动作的基准的信号，是与时钟同等的信号。RSEL_P0是第0口的PORT_0的位线选择信号，RSE_P1是第1口PDRT_1的读出时的位线选择信号，WSEL_P1是第1口PORT_1的写入时位线选择信号。

SA_P0和SA_P1分别是第0口PORT_0和第1口PORT_1的读出放大器，输出信号DOUT_P0和DOUT_P1。WB_P1是第1口PORT_1的写入缓冲器，在数据输入信号DIN_P1写入时驱动第1口PORT_1的位线对BIT_P1和BIT_P1。

MC0和MC1是存储单元，存储单元MCO和MC1分别由2个反相器INV0和INV1及4个NMOS晶体管NMO～NM3构成。在存储单元MCi(i＝0，1)中。把反相器INV0和INV1达成环路，把反相器INVO的输入部分(反相器INV0的输出部分)规定为节点Ni0，把反相器INV0的输出部分(反相器INV1的输入部分)规定为节点Ni1，把节点Ni0通过NMOS晶体管NM0连到位线BIT_P0上，同时通过NMOS晶体管NM2连到位线BIT_P1上；节点Ni1通过NMOS晶体管NM1连到位线BIT_P0上的同时，还通过NMOS晶体管NM3连到位线BIT_P1上。NMOS晶体管NMO和NM1的栅极分别被连到字线WORD_i0上，NMOS晶体管NM2和NM3的栅极分别连到字线WORD_i1上。

位线BIT_P0的一端通过PMOS晶体管PM0连到电源VDD上，另一端则通过PMDS晶体管PM4连到读出放大器SA_PD的一方的输入上。位线BITB_P0的一端通过PMOS晶体管PM1连到电源VDD上，另一端通过PMOS晶体管PM5连到读出放大器SA PD的另一方的输入上。位线BIT_P1的一端通过PMOS晶体管PM2连到电源VDD上，另一端通过PMOS晶体管PM6连到读出放大器SA_P1的一方的输入C，同时通过NMOS晶体管NM4连到写入缓冲器WB_P1的输出部分上。位线BITB_P1的一端通过PMOS晶体管PM3连到电源VDD上，另一端通过PMOS晶体管PM7连到读出放大器SA_P1的另一方的输入上的同时，还通过NMOS晶体管NM5连到写入缓冲器WB_P1的反相输出部分上。

在PMOS晶体管PM0和PM1的栅极上接受预充电信号PRC_P0，在PMOS晶体管PM2和PM3的栅极上接受预充电信号PRC_P1。在PMOS晶体管PM4和PM5的栅极上接受读出时的位线选择信号RSEL_P0，在PMOS晶体管PM6和PM7的栅极上接受读出时的位线选择信号RSEL_P1，在NMOS晶体管NM4和NM5的栅极上接受写入时的位线选择信号WSEL_P1。

在图16中为了便于说明只画出了2个存储单元，但是实际上，对于各条线和位线对都可以连接多个存储单元。

下面说明工作情况。图17的定时图示出了双口存储器的各个信号的时序变化。图17示出的是第0口PORT_0选择存储单元MC0，第1口PORT_1选择存储单元MC1的例子。预充电信号PRC_P0和PRC_P1在L电平的时候，把各自的口的位线电位充电至H电平。字线WORD在对应的预充电信号PRC为H电平的时候，被设定为使之变成选择状态(H电平)。位线选择信号也在预充电信号为H电平的时间被设定为使之变成选择状态。读出时的位线选择信号RSEL_P0和RSEL_P1在L电平时是选择状态，而写入时的位线选择信号WSEL_P1在H电平时是选择状态。

由于第0口PORT_0是读出专用口，故在预充电信号PRC_P0为H电平的时候，字线选择信号WORD_P0<0>将变减“H”电平，位线选择信号RSEL_P0将变成L电平。这时，存储单元MC0被选中、其数据被输出至位线对BIT_P0和BIT_P0上。假定在存储单元MC0的节点NDD为H电平，节点No1为L电平这一状态下数据已被保持，则位线BIT_P0将保持H电平不变，而位线BITB_P0的电位则借助于存储单元MC0的NMOS晶体管NM1和反相器INV0抽出电流，故将从H电平逐渐降低。位线对BIT_P0，BITB_P0分别通过PMOS晶体管PM4和PM5连到读出放大器SA_P0的一方及另一方的输入上。读出放大器SA-P0检测位线对BIT_P0、BITB_P0间的电位差，置把其结果作为输出信号DUOT_P0而输出。

在第1口PORT_1的读出周期(用图17的“R”所表示的周期)中，字线选择信号WORD_P1<1>和位线选择信号RSEL_PL变成选择状态。存储单元MC1被选，其数据被输出至位线时BIT_P1，BITB_P1上。和在第0口PORT_0中进行的读出操作一样。用读出放大器SA_P1通过PMOS晶体管PM6和PM7检测出位线对之间的电位差，把其结果作为输出信号DOUT_P1而输出。

另一方面，在写入周期(用图17的“W”表示的周期)中，字线选择信号WORD_P1<1>和位线选择信号WSEL_P1将变成选择状态，根据由输入信号DIN_P1所规定的数据，对位线对BIT_P1、BITB_P1之内一方的位线被设定为H电平，另一方的位线被设定为L电平。例如在输入信号DIN_P1所给予的数据为L电平的时候，位线BIT_P1被设定为L电平(接地电平)，位线BITB_P1被设定为H(电源VDD电平)电平。这样一来，存储单元MC1的节点N10就被强制性地设定为L电平，节点N11被强制性地设定为H电平。

如上所示，在示于图16的双口存储器中，由于各自的口内独立地设置了字线和位线对，故即便是在同一列中连接起来的存储单元也可以独立地进行读出/写入动作而在口之间没有干扰。但是，一般禁止对同一存储单元的写入和读出的同时动作。对于各个存储单元准备两条字线和4条位线，与一条字线和两条位线的单口存储单元相比较，成为使面积大幅度地增加的原因。此外，单口的存储单元由2个PMOS晶体管和4个NMOS晶体管构成。而如图16所示，在现有的双口存储器中，还要多增加2个NMOS晶体管，这也将使面积增大。

这样一来，由于相对于单口，面积增大很多，故即便是在需要双口存储器的功能的情况下，大多也要借助于各种各样的方法避免采用。实际上也有这样的例子：对于系统时钟仅仅使单口存储器部分以2倍的速度工作，使得在一个系统时钟内选行两次存取来实现虚拟双口存储器。

发明内容

本发明就是为了解决上述问题而发明出来的，目的是得到一种能缩小电路面积的双口构成的半导体存储装置。

本发明的第1方面的半导体存储装置，包括有：第1和第2位线；多条第1和第2字线，上述多条第1和第2字线互相一一对应；设于上述第1和第2位线之间的多个存储单元，上述多个存储单元分别具有可以得到逻辑上处于反相关系的信号的第1和第2节点，在上述多条第1字线中的一条第1字线处于激活状态时就把第1节点连到上述第1位线上，在上述多条第2字线中的一条第2字线处于激活状态时，就把第2节点连到上述第2位线上；其特征在于，上述半导体存储装置还包括：被连到上述第1位线上并根据上述第1位线的电位输出第1放大信号的第1读出放大器；被连到上述第2位线上并根据上述第2位线的电位输出第2放大信号的第2读出放大器；从外部接受输入信号，并根据上述输入信号从输出部分输出写入信号，同时从反相输出部分输出把上述写入信号进行了逻辑反相后的反相写入信号的写入信号输出装置；读出用的第1口；读出和写入用的第2口；上述第2口的写入动作通过连续进行第1和第2写入周期来执行，上述第1写入周期，先使作为上述多条第1字线内的一条第1字线的第1选择字线变成激活状态并以上述第1放大信号作为上述第1口的输出信号，再把作为上述多条第2字线内的一条第2字线的第2选择字线变成激活状态，使上述写入信号输出装置的反相输出部分和上述第2位线电连接，并把上述反相写入信号供给到上述多个存储单元中被连接到激活状态的第2选择字线上的写入对象存储单元的上述第2节点上；上述第2写入周期，先使上述多条第2字线内的与上述第1选择字线对应的第2字线变成激活状态并以上述第2放大信号作为上述第1口的输出信号，再使上述多条第1字线内的与上述第2选择字线对应的第1字线变成激活状态，使上述写入信号输出装置的输出部分和上述第1位线电连接，并把上述写入信号供到上述写入对象存储单元的上述第1节点上。

此外，也可以像本发明第2方面所述的半导体装置，其中：上述第1读出放大器，接受基准电位，对上述第1位线的电位和上述基准电位之差进行检测和放大之后输出第1放大信号；上述第2读出放大器，接受上述基准电位，检测并放大上述第2位线的电位与上述基准电位之差后输出上述第2放大信号；上述第2口通过进行读出周期来执行读出动作，上述读出周期，使上述多条第1字线内的一条第1字线变成激活状态并以上述第1放大信号作为上述第1口的读出信号，再使上述多条第2字线内的一条第2字线变成激活状态并以上述第2放大信号作为上述第2口的输出信号。

另外，如本发明第3方面所述的半导体存储装置，还包括：口交换信号生成装置，用于生成使上述第1写入周期的至少一部分期间变成第1逻辑状态，使上述第2写入周期的至少一部分期间变成第2逻辑状态的口交换信号；字线切换装置，接受与多条第1和第2字线分别一一对应并使之激活的多个第1和第2选择信号及上述口交换信号，在上述口交换信号为上述第1逻辑状态时，把上述多个第1和第2字线选择信号分别供给上述多条第1和第2字线；在上述口交换信号为上述第2逻辑状态时，把上述多个第1和第2字线选择信号分别供给上述多条第2和第1字线。

另外，像本发明第4方面所述的半导体存储装置，还包括：读出位线切换装置，该装置接受第1和第2读出时位线选择信号以及上述口交换信号，在上述口交换信号为第1逻辑状态的时候，在上述第1和第2读出时位线选择信号各自的控制之下，控制上述第1和第2位线与上述第1和第2读出放大器的输入各部份之间的导通/关断；在上述口交换信号为上述第2逻辑状态的时候，在上述第1和第2读出时位线选择信号各自的控制之下，控制上述第2和第1位线与上述第2和第1读出放大器的输入部分之间的导通/关断。

另外，像本发明第5方面所述的半导体存储装置，还包括：写入位线切换装置，该装置接受写入时位线选择信号和上述口交换信号，在上述口交换信号为上述第1逻辑状态时，在上述写入位线选择信号的控制之下，控制上述第2位线与上述写入信号输出装置的反相输出部分之间的导通/关断；在上述口交换信号为上述第2逻辑状态时，在上述写入时位线选择信号的控制之下，控制上述第1位线与上述写入信号输出装置的输出部分之间的导通/关断。

另外，如本发明第6方面所述的半导体存储装置，还包括：输出信号切换装置，该装置接受上述第1和第2放大信号以及上述口交换信号，在上述口交换信号为上述第1逻辑状态时，把上述第1和第2放大信号分别作为上述第1和第2口的输出信号输出，在上述口交换信号为第2逻辑状态时，把上述第1和第2放大信号分别作为上述第1和第2口的输出信号输出。

另外，像本发明第7方面所述的半导体存储装置，还包括：预充电位线切换装置，该装置接受第1和第2预充电信号以及上述口交换信号，在上述口交换信号为上述第1逻辑状态时，在上述第1及第2预充电信号的控制下，把上述第1及第2位线预充电至规定的电位，在上述口交换信号为上述第2逻辑状态时，在上述第1及第2预充电信号的控制下，把上述第2及第1位线预充电至规定的电位。

另外，像本发明第8方面所述的半导体存储装置，其中，字线切换装置、读出时位线切换装置、写入时位线切换装置、输出信号切换装置以及预充电位线切换装置分别由以上述口交换信号为控制输入的2输入2输出的同一电路构成来形成。

另外，如本发明第9方面所述的半导体存储装置，其中上述第1和第2预充电信号是分别具有独立的周期的信号；上述第1口中的读出周期与上述第1预充电信号同步执行；上述第2口中的读出周期以及第1和第2写入周期与上述第2预充电信号同步执行，上述第1和第2预充电信号的各自的周期的前半周期变成非激活状态，后半周期变成指示向上述规定电位进行预充电动作的激活状态，上述口交换信号生成装置接受指示是否进行写入动作的写入允许信号及上述第1和第2预充电信号，在上述写入允许信号指示进行写入动作时，设定口交换可能期间，使之包含从上述第1写入周期的后半的一部分到上述第2写入周期的前半周期的一部分期间，并以在该口交换可能期间中的上述第1和第2预充电信号向非激活状态进行的边沿变化检测为触发信号，使上述口交换信号从上述第1状态变更为上述第2状态。

另外，如本发明第10方面所述的半导体存储装置，其中，上述口交换信号生成装置，以上述第1写入周期中的上述第2预充电信号向激活状态进行的边沿变化为开始时刻，以上述第2写入周期中的上述第2预充电信号向非激活状态进行的边沿变化为结束时刻来设定上述口交换可能时间。

另外，如本发明第11方面所述的半导体存储装置，其中，上述口交换信号生成装置，以上述第1写入周期中的上述第2预充电信号从向激活状态进行的边沿变化开始经过规定时间后的时刻为开始时刻，以上述第2写入周期中的上述第2预充电信号从向非激活状态时进行的边沿变化开始经过上述规定时间后的时刻为结束时刻来设定上述口交换可能期间。

另外，如本发明第12方面所述的半导体存储装置，其中，字线切换装置、读出时位线切换装置、输出信号切换装置以及预充电位线切换装置分别用以上述口交换信号为控制输入的2输入2输出的同一电路构成形成；上述写入时位线切换装置具备有：插入于上述写入信号输出装置的输出部分与上述第1位线之间的第1晶体管；插入于上述写入信号输出装置的反相输出部分与上述第2位线之间的第2晶体管；接受写入时位线选择信号和上述口交换信号、且仅仅在上述口交换可能信号指示第2逻辑状态时，才能根据上述写入时位线选择信号指示导通/关断的第1逻辑信号输出至上述第1晶体管的控制电极上去的第1逻辑电路；接受写入时位线选择信号和上述口交换信号、且仅仅在上述口交换可能信号指示第1逻辑状态时，才把根据上述写入时位线选择信指示导通/关断的第2逻辑信号输出至上述第2晶体管的控制电极上去的第2逻辑电路。

另外，如本发明第13方面所述的半导体存储装置，其中还具备预充电信号波形变形装置，该装置接受上述第1预充电信号，并把第1预充电信号的非激活状态的期间进行波形变形为上述第2预充电信号的周期的1/2以下。

另外，如本发明第14方面所述的半导体存储装置，其中上述输出信号切换装置含有接受与写入允许信号有关连的写入允许关连信号、且在写入时使上述第2读出放大器的输出部分断电的读出放大器输出关断装置。

另外，如本发明第15方面所述的半导体存储装置，其中，上述输出信号切换装置还含有第1和第2锁存电路。它们在上述写入允许关连信号和口交换信号的控制之下，分别接受上述第1和第2放大信号。

另外，如本发明第16方面所述的半导体存储装置，一种半导体存储装置，包括：读出用的第1口，第2口，多个存储单元，每一个具有提供逻辑上彼此相反关系的信号的第1节点和第2节点，对应于所述多个存储单元的多个第1和第2字线对，第1位线，当对应于每一个存储单元的第1字线被激活时，电连接于所述多个存储单元的每一个第1节点，第2位线，当对应于每一个存储单元的第2字线被激活时，电连接于所述多个存储单元的每一个第2节点，第1开关电路，具有交替切换的第1和第2连接状态，用于在所述第1连接状态将所述第1位线电连接于所述第1口，并在所述第2连接状态将所述第2位线电连接于所述第1口，其中所述第1口，当相应的第1字线被激活时，能够通过所述第1位线选择性地输出存储于所述多个存储单元中的一个中的信号，并且，当相应的第2字线被激活时，能够通过所述第2位线选择性地输出存储于所述多个存储单元中的一个中的信号，写入信号输出装置，接收来自所述第2口的输入数据，用于相应所述输入数据从第1和第2输出部分输出各个写入信号，所述各个写入信号彼此逻辑上相反，以及写入控制电路，用于在所述第1开关电路的所述第1连接状态，将所述写入信号输出装置的第1输出部分电连接于所述第2位线，来自所述第1输出部分的写入信号被施加到对应于所述多个第2字线中的被激活的一个的存储单元的第2节点，在所述第1开关电路的所述第2连接状态，将所述写入信号输出装置的第2输出部分电连接于所述第1位线，来自所述第2输出部分的写入信号被施加到对应于所述多个第1字线中的被激活的一个的存储单元的第1节点。

另外，如本发明第17方面所述的半导体存储装置，其中所述第1开关电路在所述第1连接状态将所述第2位线连接于所述第2口，并且在所述第2连接状态将所述第1位线连接于所述第2口，其中所述第2口，在相应的第2字线被激活时，能够通过所述第2位线选择性地输出存储于所述多个存储单元中的一个中的信号，并且，在相应的第1字线被激活时，能够通过所述第1位线选择性地输出存储于所述多个存储单元中的一个中的信号。

另外，如本发明第18方面所述的半导体存储装置，还包括：第1读出放大器，耦连于所述第1位线和所述第1开关电路，用于放大所述第1位线上的电位和基准电位之间的电位差，以向所述第1开关电路输出放大信号作为来自所述第1位线的读出数据，以及第2读出放大器，耦连于所述第2位线和所述第1开关电路，用于放大所述第2位线上的电位和基准电位之间的电位差，以向所述第1开关电路输出放大信号作为来自所述第2位线的读出数据。

另外，如本发明第19方面所述的半导体存储装置，其中所述第1开关电路根据一个切换信号切换所述第1和第2连接状态，并且所述写入控制电路包括：第1晶体管，连接在所述写入信号输出装置的第1输出部分和所述第2位线之间，第2晶体管，连接在所述写入信号输出装置的第2输出部分和所述第1位线之间，以及选择电路，接收写入选择信号，用于根据所述切换信号，选择性地将所述写入选择信号施加到所述第1晶体管的一个电极或所述第2晶体管的一个电极，其中所述第1晶体管在所述第1开关电路的所述第1连接状态中通电，并且所述第2晶体管在所述第1开关电路的所述第2连接状态中通电。

另外，如本发明第20方面所述的半导体存储装置，其中所述第1开关电路根据一个切换信号切换所述第1和第2连接状态，所述半导体存储装置还包括：对应于所述多个存储单元的多个第2开关电路，每一个所述第2开关电路接收所述切换信号和一个字线激活信号，每一个所述第2开关电路根据所述切换信号，为相应的第1和第2字线中被选择的一个提供所述字线激活信号，被选择的字线被激活，其中所述字线激活信号被选择性地提供给所述多个第2开关电路。

另外，如本发明第21方面所述的半导体存储装置，其中所述第1开关电路根据一个切换信号切换所述第1和第2连接状态，所述半导体存储装置还包括：对应于所述多个存储单元的多个第2开关电路，每一个所述第2开关电路接收所述切换信号和第1与第2字线激活信号，用于激活相应的第1与第2字线，每一个所述第2开关电路根据所述切换信号，当所述第1开关电路处在所述第1连接状态时，分别为相应的第1与第2字线提供所述第1与第2字线激活信号，当所述第1开关电路处在所述第2连接状态时，分别为相应的第2与第1字线提供所述第1与第2字线激活信号，其中所述第1字线激活信号被选择性地提供给所述多个第2开关电路，以通过由所述第1开关电路选择的所述第1与第2位线中的一个，向所述第1口读出存储在所述多个存储单元中被选择的一个中的信号，以及所述第2字线激活信号被选择性地提供给所述多个第2开关电路，以通过由所述写入控制电路选择的所述第1与第2位线中的一个，从所述第2口向所述多个存储单元中被选择的一个写入所述输入信号。

附图说明

图1的电路图示出了作为本发明的实施例1的双口存储器的构成。

图2的说明图示出了交叉开关的概略。

图3的电路图示出了交叉开关的内部构成。

图4的时序图示出了实施例1的动作。

图5的电路图示出了实施例1的口交换信号生成电路的内部构成。

图6的时序图示出了图5的口交换信号生成电路的动作。

图7是写入允许信号的建立时间和保持时间的说明用时序图。

图8的电路图示出了实施例2的口交换信号生成电路的内部构成。

图9的时序图示出了图8的口交换信号生成电路的动作。

图10的电路图示了实施例3的口交换信号生成电路的内部构成。

图11的时序图示出了图10的口交换信号生成电路的动作。

图12的电路图示出了作为本发明的实施例4的双口存储器的构成。

图13是用于说明实施例5的动作的时序图。

图14的电路图示出了实施例5的预充电信号变形电路的构成。

图15的电路图示出了作为本发明的实施例6的双口存储器的读出放大器周边的构成。

图16的双口存储器的读出放大器周边的构成。

图16的电路图示出了现有的双口存储器的构成。

图17的时序图示出于图16的双口存储器的动作。

具体实施方式

实施例1

构成

图1的电路图示出了作为本发明的实施例1的双口存储器的构成。在该图中，第0口PORT_0是读出专用口，第1口PORT_1是写入/读出口。WORD_00～WORD_11是字线，WORD_P0<0>和WORD_P1<1>是第0口PORT_0的字线选择信号，WORD_P1<0>和WORD_P1<1>是第1口PORT_1的字线选择信号。

预充电信号PRC_P0和PRC_P1分别是第0口PORT_0和第1口PORT_1的位线预充电信号。预充电信号PRC_P0和PRC_P1是将成为各自的口动作的基准的信号，是与时钟同等的信号。RSEL_P0是第0口第PORT_0的读出位线选择信号，RSEL_P1是第1口PORT_1的读出位线选择信号。WSEL_P1是第1口PORT_1的写入时的位线选择信号。

实施例1的双口存储器与示于图16中的现有的不同，在本发明中，每一口仅仅准备有一条位线。BIT_P0是用于第0口PORT_0的位线，BIT_P1是用于第1口PORT_1的位线。SA_PO和SA_P1分别是用于第0口中PORT_0和第1口PORT_1的读出放大器。第0口和第1口的读出数据分别作为输出信号DOUT_P0和DOUT_P1输出。WB_P1是第1口PORT_1的写入缓冲器，根据输入信号DIN_P1，在写入时驱动位线。

MC0和MC1是存储单元，各个存储单元由2个反相器INV0和INV1及2个NMOS晶体管(NMO，NM1)构成。在存储单元MCi(i＝0，1)中，反相器INV0和INV1被连接成环路，把反相器INV0的输入部分(反相器INV1的输出部分)规定为节点Ni0，把反相器INV0的输出部分(反相器INV1的输入部分)规定为节点Ni1，把节点Ni0通过NMOS晶体管NMO连到位线BIT_P0上，节点Ni1则通过NMOS晶体管NM1连到位线BIT_P1上。NMOS晶体管NM0的栅极被连到字线WORD_i0上，NMOS晶体管NM1的栅极被连到字线WORD_il上。

位线BIT_P0的一端通过PMOS晶体管PM0连到电源VDD上，另一端则通过PMOS晶体管PM2连到读出放大器SA_P0的一方的输入上，同时通过NMOS晶体管NM2连到写入驱动器WB_P1的输出部分上。另一方面，位线BIT_P1的一端通过PMOS晶体管PM1连到电源VDD上，另一端通过PMOS晶体管PM3连到读出放大SA_P1的一方的输入上的同时，通过NMOS晶体管NM3连到写入缓冲器WB_P1的反相输出部分上。读出放大器SA_P0和SA_P1这在各自的另一方的输入上接受参照电位VREF。读出放大器SA_P0，在PMOS晶体管PM2的ON状态时对位线BIT_P0与参照电位VREF之间的电位差进行检测和放大后输出第1放大信号，读出放大器SA_P1在PMOS晶体管PM3的ON状态时检测并放大位线BIT_P1的电位与参照电位VREF的电位差，输出第1放大信号。

交叉开关CBS_0根据口交换信号PSEL，从输出部分CS_00输出预充电信号PRC_P0和PRC_P1之中一方的信号，从输出部分CS_01输出另一方的信号。

交叉开关CBS_1，根据口交换信号PSEL，从输出部分CS_10输出字线选择信号WORD_P0<0>和WORD_P1<0>内一方的信号，从输出部分CS_11输出另一方的信号。

交叉开关CBS_2根据口交换信号PSEL，从输出部分CS_20输出字线选择信号WORD_P0<1>和WORD_P1<1>内一方的信号，从输出部分CS_21输出另一方的信号。

交叉开关CBS_3根据口交换信号PSEL，从输出部分CS_30输出读出时位线选择信号RSEL_P0和RSEL_P1之内一方的信号，从输出部分CS_31输出另一方的信号。

交叉开关CBS_4根据口交换信号PSEL通过反相器INV3得到的反相口交换信号PSEL从输出部分CS_40输出写入时位线选择信号WSEL_P1和接地电平之内一方的信号，，从输出部分CS_41输出另一方的信号。

交叉开关CBS_5，根据口交换信号PSEL，从输出部分CS_50输出读出放大器SA_P0和SA_P1的输出之内一方的输出，从输出部分CS_51输出另一方的输出。

PMOS晶体管PM0的栅极被连至交叉开关CBS_0的输出部分CB_00上，PMOS晶体管PM1的栅极被连至交叉开关CBS_0的输出部分CS_01上。

字线WORD_00被连到交叉开关CBS_1的输出部分CS_01上，字线WORD_01被连到交叉开关CBS_1的输出部分CS_11上。

字线WORD_10被连到交叉开关CSB_2的输出部分CS_20上，字线WORD_11被连到交叉开关CBS_2的输出部分CS_21上。

PMOS晶体管PM2的栅极被连到交叉开关CBS_3的输出部分CS_31上。

NMOS晶体管NM2的栅极连到交叉开关CBS_4的输出部分CS_40上，NMOS晶体管NM3的栅极连到交叉开关CBS_4的输出部分CS_41上。

从交叉开关CBS_5的输出部分CS_50输出输出信号DUOT_P0，从输出部分CS_51输出输出信号DOUT_P1。

在双口存储器中，对于同一列内的存储单元来说，动作条件最严的情况是从各口进行读出或写入。如果可以保证在这种情况下的正常动作，则在对于从正处于同一列的存储单元的各口的读出或写入中不会产生问题。

在示于图1中的实施例1的双口存储器中，为了说明最严情况下的动作，虽然只画出了两个被连到同一列上的存储单元。但是，实际上有多条字线和位线。对于这些字线和位线连有多个存储单元。

图2是示出了交叉开关CBS_i(i＝0～5)的构成的说明图。如该图所示，交叉开关CBS_i具有输入部分IN_0和IN_1及输出部分CS_i0和CS_i1，在口交换信号PSEL为L电平(＝“0”)时，从输出部分CS_10输出内输入部分IN_0所得到的信号。同时，从输出部分CS_i1输出从输入部分IN_1得到的信号；在口交换信号PSEL为H电平(＝“1”)的时候，从输出部分CS_i1输出从输入部分IN_0得到的信号，同时，从输出部分CS_i0输出从输入部分IN_1得到的信号。

图3是示出了交叉开关CBS_i的内部构成的电路图。由4个传输门TG0～TG3和1个反相器INV构成。

传输门TG0被插入于输入部分IN_0和输出部分CS_i0之间，传输门TG1被插入于输入部分IN_0与输出部分CS_i1之间，传输门TG2被插入于输入部分IN_1与输出部分CS_i1之间，传输门TG3被插入于输入部分IN_1与输出部分CS_i0之间。传输门TG0和TG2的PMOS栅极接受口交换信号，NMOS栅极接受口交换信号PSLE^*通过反相器INV得到的反相口交换信号PSEL^*。另一方面，传输门TG1和TG3的NMOS栅极接受口交换信号PSEL，PMOS栅极接受口交换信号PSEL通过反相器INV所得到的反相口交换信号PSEL^*。

在这样的构成中，在口交换信号PSEL为L电平的时候。传输门TG0和TG2导通，传输门TG1和TG3截止，故输入部分IN_0被连到输出部分CS_i0上，输入部分IN_1被连到输出部分CS_i1上。另一方面，在口交换信号PSEL为H电平的时候，传输门TG1和TG3导通，传输门TG0和TG2截止，故输入部分IN_0被连到输出部分CS_i1上，输入部分IN_1被连到输出部分CS_i0上，

以下说明读出操作。

<读出操作>

图4的时序图示出了实施例1的双口存储器的动作。在示于图4的动作中，第0口PORT_0选择了存储单元MC0，第1口PORT_1已选择了存储单元MC1。第1口PORT_1读出的时候(在图4中用“R”表示的周期)，口交换信号PSEL被固定于L电平。

这时，第0口PORT_0的读出动作如下。在预充电信号PRC_P0为L电平的时候，位线BIT_P0为预充电至H电平。字线选择信号和位线选择信号和以往一样在预充电信号为H电平时被设定为变成选择状态。读出时位线选择信号RSEL_P0和RSEL_P1在L电平时为选择状态，而写入时的位线选择信号WSEL_P1在H电平时为选择状态。

以预充电信号PRC_P0的H电平变化为触发信号，字线选择信号WORD_P0<0>将变成H电平，读出时位线选择信号RSEL_P0将变成L电平。这时，字线WORD_00被选中，存储单元MC0的数据被输出至位线BIT_P0。例如，在MC0的节点No0为H电平、节点No1为L电平这一状态之下数据包被保持的情况下，位线BIT_P0保持H电平不变。反之，在存储单元MC0的节点No0为L电平、No1为H电平的状态下数据已被保持的情况下，由于位线BIT_P0的电位通过存储单元MC0的NMOS晶体管NMO和反相器INV1抽出电流，故渐渐从H电平下降。该位线BIT_P0的电位通过PMOS晶体管PM2供给读出放大器SA_P0的一方的输入。读出放大器SA_P0对参照电位VREF和位线BIT_P0的电位进行比较后，作为输出信号DOUT_P0输出第1放大信号。

在图4中，用虚线示出了位线BIT_P0的电位下降的情况。参考电位VREF被设定于电源电位和接地电位之间。各口所可使用的位线和现有例不一样。由于只有一条，故借助于不是比较位线对之间的电位而是比较位线的电位和参照电位的办法，变成为可以读出。

第1口PORT_1的读出动作也和第0口一样。在预充电信号PRC_P1为L电平的时候，位线BIT_P1被预充至H电平。当预充电信号PRC_P1变成H电平时，字线选择信号WORD_P1<1>将变成H电平，位线选择信号RSEL_P1将变成L电平。字线WORD_11被选。存储单元MC1的数据被输出至位线BIT_P1上。位线电位通过PMOS晶体管PM3被供给读出放大器SA_P1的一方的输入上。读出放大器SA_P1比较参照电位VREF和位线BIT_P1的电位后，作为输出信号DOUT_P1输出第2放大信号。

借助于像这样在口之间分割一对位线的办法，就可以进行读出动作而不会相互干扰。

<写入操作>

以下说明写入操作。由于对于口只有一条位线，故与读出动作相比写入动作将变得复杂。向存储单元的写入，利用可以用把连到它上边的位线对之内的仅仅一方变为L电平的办法来进行。即，利用可以采用使在存储单元的存储节点之内，把连接到希望L电平设定的节点上的位线变成L电平的办法进行写入。

但是，这时将发生下述问题。在有的写入数据的情况下，需要把对读出专用口所准备好了的位线BIT_P0变成L电平。当把BIT_P0用作第1口PORT_1时，存在着不能进行第0口PORT_0的读出操作的问题。

这一问题可用下述办法解决。就是说：在产生了需要把读出专用口(第0口PORT_0)的位线BIT_P0变成L电平时在口之间交换位线。第1口PORT_1用BIT_P0进行写入，第0口PORT_0用BIT_P1进行读出。要想变更导入来自存储单元的数据的位线，就必须交换导线。导线的交换用交叉开关CBS_1和CBS_2进行。由于被读出后的数据在BIT_P1上，故用读出放大器SA_P1检测。因此，第0口PORT_0的位线选择信号RSEL_P0必须打开PM3。位线选择信号的交换用交叉开关CBS_3进行。用读出放大器SA_P1进行检测并被放大后的第2放大信号是第0口PORT_0的数据，所以必须把它作为第0口PORT_0的输出信号DOUT_P0输出。读出放大器的输出的交换用交叉开关C及S_5进行。由于第0口PORT_0和第1口PORT_1非同步地动作，故需要与各自的动作相一致地进行预充电动作。交叉开关CBS_0是用于在口之间进行预充电动作交换的交叉开关。

以上所示的口之间的字线、位线、读出放大器、预充电信号的交换，可以用使口交换信号PSEL变成H电平的办法进行。

<写入操作的实际过程>

参看图4说明实际写入步骤。写入和读出不同，用2个周期(在图4中用“W1”和“W2”表示的周期)进行。因此，在写入期间的2个周期W1、W2之间，与第1口PORT_1有关的字线选择信号和指定位线选择信号的地址必须固定好。在写入的第1周期W1中，第0口PORT_0选择字线WORD_00，故用位线BIT_P0进行读出；第1口PORT_1选择字线WORD_11故用位线BIT_P1进行写入。在这一周期中不进行口的交换。

假如，写入数据(DIN_P1)变成了H电平，则由交叉开关CBS_4把写入位线选择信号WSEL_P1供往NMOS晶体管NM3的栅极，所以NMOS晶体管NM3变成导通状态，位线BIT_P1变成L电平。因此，存单元MC1的节点N11变成L电平并在该时刻写入结束。

另一方面，若写入数据(DIN_P1)变成了L电平，则由于位线BIT_P1保持H电平，故不能向存储单元MC1进行写入。之所以在写入动作的最初设置不进行口交换的第1写入周期W1的理由如下。由于各口的动作是不同步的，故在写入开始的时刻(“W1”周期的最前头)，第0口PORT_0有可能正处在读出动作的过程中，这时若进行口交换，则有使第0口PORT_0的读出动作中断的危险。口交换在写入的第2周期W2进行。以下对交叉开关的切换时进行说明。在第1周期W1中，虽然第1口PORT_1正在用BIT_P1进行写入，但在第1周期W1的后来，即预充电信号PRC_P1已经变成了L电平的时候，第1口PORT_1将变成为非活性。字线WORD_11变成非选择状态，位线BIT_P1开放，进入预充电模式。等到BIT_P1开放之后，设定口交换可能期间TENB。TENB的有效期间是从第1写入周期W1的后半(预充电信号PRC_P1为L电平的期间)开始到第2写入周期W2的前半(预充电信号PRC_P1为H电平的期间)之间(在图4中用“TENB”所表示的期间)。

口交换可能期间TENB是可以把位线BIT_P1用于读出、把位线BIT_P0用于写入的期间。在该期间TENB中，以预充电信号PRC_P0或者PRC_P1的上升(在图4中，预充电信号PRC_P1的上升)沿为触发信号，使口交换信号PSEL变成高电平。在图4中，由于第0口PORT_0的读出周期R2的预充电信号PRC_P0的上升边沿不在期间TENB之内，故可以用位线BIT_P0进行读出。在第2写入周期W2的写入动作使用位线BIT_P0(预充电信号PRC_P1变为H电平)之前，读出周期R2的读出动作由于使BIT_P0释放(PRC_P0变成L电平时开放)，故不会产生两口对位线BIT_P0的相互争夺。

在之后的读出周期R3中，由于预充电信号PRC_P0的上升边在期间TENB之内，故可以用位线BIT_P1进行读出动作。在读出周期R3中，用交叉开关CBS_1把字线选择信号WORD_P0<0>供给WORD_01。此外，用交叉开关CBS_4把读出时位线选择信号RSEL_P0供给PMOS晶位管PM3的栅极。

在第2写入周期W2中，在第1口PORT_1中，用交叉开关CBS_2和CBS_4把字线选择信号WORD_P1<1>供给WORD_10，把写入位线WSEL_P1供往NMOS晶体管NM2的栅极，使NMOS晶体管NM2导通。

这时，虽然在写入数据DIN_P1为L电平的情况下，在第1写入周期W1中写入不可能结束，但由于在第2写入周期W2中可以用位线BIT_P0，故在该时刻可以使写入结束。

口交换可能期间TENB在第2写入周期W2中，可用预充电信号PRC_P1的下降沿解除。在该期间TENB被解除之后开始的第0口PORT_0的读出周期和第1口PORT_1的读出或写入周期中口交换信号PSEL被设定为L电平。第0口PORT_0用位线BIT_P0进行读出，第1口PORT_1用位线BIT_P1进行读出或写入的第1周期。这时，由于位线BIT_P0已从第1口PORT_1的写入动作解放了出来，故第1口PORT_1的读出或写入动作不会和第0口PORT_0的读出动作相竞争。

图5中示出了生成规定口交换可能期间TENB的口交换可能信号ENB和口交换信号PSEL的口交换信号生成电路50。在该图中，WE是写入允许信号，在H电平时指示写入。TG0和TG1是传输门，LAT_0和LAT_1分别在用把反相器I1和I2的环路连接构成的锁存电路。

脉冲产生电路PG_0和PG_1分别接受预充电信号PRC_P0和PRC_P1，输出脉冲信号SP0和SP1。脉冲产生电路和PG_i(i＝0，1)由延迟路11，反相器12和AND门电路13构成，AND门电路13在一方的输入上接受预充电信号PRC_Pi。延迟电路11接受预充电信号PRC_Pi，使之延迟延迟时间ΔT并通过反相器12输出至AND门13的另一方的输入上去。于是，AND门13的输出信号变成为脉冲信号SPi。ΔR门电路14接受脉冲信号SP0和SP1。还有，延迟电路通常由偶数个反相器构成。

写入允许信号WE通过传输门TG_0送往锁存电路LAT_0。向传输门TG0的PMOS栅极上供给预充电信号PRC_P1，向NMOS栅极上通过反相器16供给预充电信号PRC_P1。

锁存电路LAT_0的输出通过反相器门、传输门TG_1送往锁存电路LAT_1。向传输门TG_1的NMOS栅极上供给OR门电路14的输出，向PMOS栅极上通过反相器15供给OR门14的输出。接着，把锁存电路LAT_1的输出通过反相器18作为口交换信号输出。

图6示出的是图5中所示的口交换信号PSEL的生成电路动作的定时图。写入允许信号WE从外部供给，使得与预充电信号PRC_P1同步且至少在第1写入周期W1期间变成为H电平。传输门TG_0在预充电信号PRC_P1已经变成为L电平的时候才变成导通，故写入允许信号WE从预充电信号PRC_P1的上升沿延迟半个周期后才被取入锁存电路LAT_0。

因此，口交换可能信号ENB要从预充电信号PRC_P1的上升沿延迟半个周期后才上升。此外，由于在预充电信号PRC_P1已变成了L电平的时刻输入写入允许信号WE，故在口交换可能信号ENB的下降沿的时候也进行同样地处理，在从写入允许信号WE的下降边延迟半个周期之后下降。其结果是，可以得到仅在图4的口交换可能期间TENB的期间才变成H电平的口交换可能信号ENB。

如图6所示，脉冲产生电路PG_0输出从预充电信号PRC_P0的上升边时刻开始的成为规定期间H电平的脉冲信号SP0，脉冲产生电路PG_1输出从预充电信号PRC_P1的上升时刻开始的变成规定期间H电平的脉冲信号SP1。脉冲信号SP0和SP1被输入至OR门14，OR门14的输出控制传输门TG_1。因此，在口交换可能信号ENB已变化成H电平的期间内，在预充电信号PRC_P0和PRC_P1中，在基于最初形成上升边变化的信号的定时内，口交换信号PSEL变成H电平，在口交换可能信号ENB从H电平已变化为L电平的期间，在预充电信号PRC_P0和PRC_P1之内最先产生上升边变化的信号所产生的定时内，口交换信号PSEL回到L电平。其结果是可以得到满足图4所示动作的口交换可能信号ENB。

这样一来，例1的双口存储器借助于口交换信号PSEL的控制、采用根据需要交换在两个口中使用的位线的办法，就可以用与现有例比较器件数和位线数少的构成实现双口功能。由于器件数和位线数与单口相同，故大体上可以作成与单口同等的面积。

此外，由于实施例1的双口存储器的交叉开关CBS_0～CBS_5使用了传输门TG0～TG3，且用以口交换信号PSEL为控制输入的2输入2输出的同一电路构成来形成，故可以用比较简单的电路构成来实现。

实施例2

在实施例1中所示的写入允许信号WE可以用于选择写入时位线选择信号WSEL_P1。即使写入允许信号WE为H电平的期间的写入位线选择信号WSEL_P1活性化。因此，写入允许信号WE需要至少从第1写入周期W1的开头部分到第2写入周期W2的前半(预充电信号PRC_P1处于H电平期间)保持H电平。

如图7的时序图所示，为了得到稳定的动作，写入允许信号WE一般是对于预充电信号PRC_P1设定建立时间ts和保持时间tH。但是，在这种情况下，在示于图5的口交换信号PSEL的生成电路中，口交换可能信号ENB的上升边用第1写入周期W1的预充电信号PRC_P1的下降边确定，下降边用保持时间tH确定。安装提高写入时位线选择信号WSEL_P1产生的写入动作的稳定性，保持时间tH越大越好，但在进行由口交换可能信号ENB进行的口交换操作方面，则需要写入结束之后立即解放位线BIT_P0，故都望保持时间tH越小越好，使这种对写入允许信号WE的矛盾的要求得到解决的是实施例2的口交换信号生成电路。

图8的电路图示出了实施例2的口交换信号生成电路51的构成。如该图所示，WE是写入允许信号，在H电平时进行写入。TG_10～TG_13是传输门、LAT_1～LAT_4分别是用反相器I1和I2的环路连接构成的锁存电路。

脉冲产生电路PG_0和PG_1，与示于图5的电路一样，分别接受预充电信号PRC_P0和PRC_P1，输出脉冲信号SP0和SP1。此外，脉冲产生电路PG_2被插入于传输门TG_13和反相器23之间。其内部构成与脉冲产生电路PG_1和PG_2相同。

写入允许信号WE通过反相器19和传输门TG_10供往锁存电路LAT_2。通过反相器20向传输门TG_10的PMOS栅极上供给预充电信号PRC_P1，通过反相器20和21向NMOS栅极上供给预充电信号PRC_P1。另外，在锁存电路LAT_2的输入部分与电源VDD之间插入PMOS晶体管PM10。

锁存电路LAT_2的输出通过传输门TG_11供往锁存电路LAT_3。向传输门TG_11的PMOS栅极上供以预充电信号PRC_P1，向NMOS栅极上通过反相器22供以预充电信号PRC_P1。另外，在锁存电路LAT_3的输入部分与接地电平之间插入NMOS晶体管NM10。

锁存电路LAT_3的输出通过反相器17、传输门TG_1供往锁存电路LAT_1。把OR门14的输出供到传输门TG_1的NMOS栅极上，把OR门14的出通过反相器15供到PMOS栅极上。接着，把锁存电路LAT_1的输出通过反相器18作为口交换信号PSEL输出。在这里，把反相器17的输出规定为口交换可能信号ENB。

另一方面，锁存电路LAT_3的输出还通过传输门TG_12供到锁存电路LAT_4上。把预充电信号PRC_P1供至传输门TG_12的NMOS栅极上，把预充电信号PRC_P1通过反相器22供至PMOS的栅极上。此外，在锁存电路LAT_4的输入部分与电源VDD之间插入PMOS晶体管PM11。

锁存电路LAT_4的输出通过传输门TG_13供至脉冲产生电路PG_2。向传输门TG_13的PMOS栅极上供给预充电信号PRC_P1，向NMOS栅极上通过反相器22供给预充电信号PRC_P1。

脉冲产生电路PG_2通过传输门TG_13接受锁存电路LAT_4的输出，输出复位信号RESET和反相复位信号RESET_B。脉冲产生电路PG_2由延迟电路11、反相器12、NAND门24及反相器23构成，NAND门24在一方的输入上接受锁存电路LAT_4的输出。延迟电路11接受锁存电路LAT4的输出，延迟一个延迟时间ΔT后通过反相器12输出至NAND门24的另一方的输入。于是，NAND门24的输出信号变成为反相复位信号RESET。另外，反相复位信号RESET_B经由反相器23后所得到的信号变成为复位信号RESET。

反相复位信号RESET_B被供至PMOS晶体管PM10和PM11的栅极。复位信号RESET被供至NMOS晶体管NM10的栅极。

图9的时序图示出了图8所示的口交换信号生成电路51的操作。如该图所示，对于第1和第2写入W1和W2，设各自的前半期间(预充电信号PRC_P1为H电平的期间)为W1_H和W2_H，各自的后半期间(PRC_P1为L电平的期间)为W1_L和W2_L。

写入允许信号WE被设定为至少从第1写入周期W1到第2写入周期的W2_H期间变成为H电平。在预充电信号PRC_P1为H电平的时候，使传输门TG_10导通，把写入允许信号WE输入锁存电路LAT_2。作为LAT_2的输出的内部写入允许信号WE_INT实际上用于使写入用位线选择信号WSEL_P1活性化。

因此，内部写入允许信号WE_INT在写入周期的开头部分上将变成H电平。在下一个期间W1_L使传输门TG_11导通，把锁存电路LAT_2的输出取入锁存电路LAT_3。锁存电路LAT_3的输出被用作口交换可能信号ENB。因此，口交换可能信号ENB从期间W1_L的开头开始上升。

接着，在期间W2_H中使传输门TG_2导通，把锁存电路LAT_3的数据转送至锁存电路LAT_4。再在期间W2_L中使传输门TG_13导通，锁存电路LAT_4的数据被输入至脉冲产生电路PG_2中去，脉冲产生电路PG_2输出复位信号RESET和反相复位信号RESET_B。用使反相复位信号RESET_B输出L电平脉冲的办法，使PMOS晶体管PM10导通，把锁存电路LAT_2的输入初始设定为H电平。其结果是内部写入允许信号WE_INT被复位为L电平。同时，使PMOS晶体管PM11导通，把锁存电路LAT_4的输入初始设定为H电平，所以在下一个周期中，防止脉冲产生电路PG_2产生复位脉冲(复位信号RESET＝“H”，反相复位信号RESET_B＝“L”)。

另一方面，采用使复位信号RESET输出H电平脉冲的办法，使NMOS晶体管NM10导通，把锁存电路LAT_3的输入设定为L电平。为此，口交换可能信号ENB被复位为L电平。

如上所述，即使与预充电信号PRC_P1同步在写入允许信号WE中设定保持时间tH也可把口交换可能信号ENB构成为使得与预充电信号PRC_P1的下降边一起下降。

其结果是，为了提高用写入位线选择信号WSEL_P1进行的写入动作的稳定性可以设定足够的保持时间tH并把口交换可能期间TENB作为必要最小限的长度，以在得到用口交换可能信号ENB进行的口交换动作之际，在写入结束之后立即使位线BIT_P0解放。

实施例3

在实施例1和实施例2中，其构成是当第1写入周期W1的工作期间(PRC_P1为H电平的期间)结束后立即把口交换可能信号变成为“H”，以设定口交换可能期间TENB。

在第1口PORT_1进行了使位线BIT_P4变成L电平的写入(DIN_P1为H电平的时候)之后，第0口PORT_0有可能利用位线BIT_P1开始进行读出。在这种情况下，由于位线BIT_P1尚未充分地预充电，故非但不能充分地进行读出动作，还存在着向读出存储单元中进行误写入的危险性。

在实施例3中，采用使口交换可能信号ENB的上升边延迟的办法。目的是获得确保位线BIT_P1预充电时间的口交换可能时间ENB。

图10的电路图示出了实施例3的口交换信号生成电路52的构成。如该图所示，在反相器17与传输门TG_1之间插入了具有延迟时间DL的延迟电路30。另外，其余的构成与示于图8的实施例2一样。

图11的时序图示出了实施例3的口交换信号生成电路52的操作。该图的口交换可能信号ENB的虚线部分是实施例2的情况下的波形。在实施例3中，使口交换可能信号ENB的延迟了一个延迟时间DL。因此，只要把适当的延迟时间DL设定为位线的预充电所必需的期间，就可以无误地进行口交换，就可进行稳定性高的写入动作。

实施例4

图12的电路图示出了本发明的实施例4的双口存储器的构成。如该图所示，设置与门电路AND_0的AND_1来置换写入时位线选择信号WSEL_P1的交叉开关CBS_4。就是说，与门AND_0在一方的输入上接受写入时位线选择信号WSEL_P1，在另一方的输入上接受口交换信号PSEL，与门AND_1在一方的输入上接受写入时位线选择信号WSEL_P1，在另一方的输入上接受使口交换信号PSEL通过反相器INV3后得到的反相口交换信号PSEL^*。

因此，在口交换信号PSEL为L电平时，由于与门AND_0被固定于L电平，作为与门AND_1的输出，写入时位线选择信号WSEL_P1使NMOS晶体管NM3活性化，故可以对位线BIT_P1进行写入。另一方面，口交换信号PSEL为H电平时，由于与门AND_1被固定为L电平，作为与门AND_0的输出，写入时位线选择信号WSEL_P1使NMOS晶体管NM2活性化，故可以对位线BIT_P0进行写入。除此之外的构成和动作因和示于图1的实施例1相同故不再进行说明。

交叉开关CBS_4，如图3所示，用4个传输门构成。一般说传输门没有负载驱动能力，但在实际设计中，为了在其后边添上原动力，驱动器是必要的。对此，由于AND门电路有驱动力，故可以不必另设这种驱动器，相应地使之高速化。

实施例5

在实施例1的双口存储器中，在预充电信号PRC_P0的周期时间比预充电信号PRC_P1长时，将产生下述问题。

参看图13的时序图对问题进行说明。在第0口PORT_0的读出动作的开始时刻，由于口交换可能信号ENB信号是L电平，故第0口PORT_0用位线BIT_P0进行读出，但是，由于第0口PORT_0的读出时间长，在中途第2写入周期W2开始，位线BIT_P0被强制性地拉到第1口PORT_1。在因到这一时刻之前的第0口PORT_0的读出动作内容而使位线BIT_P0的电位已经下降了的情况下，有可能对已被选择为写入用的、与读出对象的存储单元不同的写入对象的存储单元进行读写入。

另外，第0口PORT_0虽然必须在口切换之后再次开始读出动作。但是，可以用于使第0口PORT_0进行读出的时间却受限于图13的期间tr。若期间tr不足够长，则读出动作也不可能结束。但是，期间tr的长度由预充电信号PRC_P0和预充电信号PRC_P1之间的相对关系来决定，所以按照设计者的意图来决定期间tr的长度在实质上是不可能的。

为了避免上述问题，必须使第0口PORT_0的读出动作在第1口PORT_1的动作周期期间的1/2期间之内结束。

图14的电路图示出了作为本发明的实施例4的预充电信号变形电路的构成。如该图所示，延迟电路31接受预充电信号PRC_P0，使其信号延迟一个时间T31后输出至反相器32。AND门33在一方的输入上接受预充电信号PRC_P0，在另一方的输入上接受反相器32的输出。这样一来，把AND门33的输出作为预充电信号PRC_P0′而输出。该预充电信号PRC_P0′用来代替预充电信号PRC_P0。这时，时间T31被设定为小于预充电信号PRC_P1的最小周期的1/2。

若这样地进行构成，则如图13的虚线所示，是把预充电信号PRC_P0′的H电平的期间用延迟电路31的延迟时间T31进行变形的电路构成。用把第0口PORT_0的活性期间作成为预充电信号PRC_P1的周期的1/2以下的办法，就可以使得在第2写入周期W2开始之前确实地结束连第0口PORT_0上进行的读出动作，可以防止误写入或误读出的再执行，就可以实现正常动作。

实施例6

在实施例1的双口存储器中，在第2写入周期W2内，由于使第0口PORT_0的读出数据输出至输出管腿DOUT_P0上去，故构成为把作为读出放大器SA_P0和SA_P1的输出的第1和第2放大信号用交叉开关CBS_5进行交换。但是，这一期间是第1口POTR_1写入周期，没有必要把输出信号DOUT_P1输出至外部去。

图15的电路图示出了作为本发明的实施例6的双口存储器的读出放大器周边的构成。TG_20～TG_22是传输门，LAT_P0和LAT_P1是用反相器I1和I2的环路连接构成的锁存器。内部写入允许信号WE_INT，如图8的实施例2中所示，是用于产生写入时位线选择信号WSEL_P1的内部信号，如图9所示，是从第1写入周期W1的开始时刻到第2写入周W2前半变成H电平的信号。

如图15所示，与门34接受内部写入允许信号WE_INT的反相信号和口交换信号PSEL的反相信号，输出至反相器35。反相器35的输出被供给至传输门TG_21的PMOS栅极的同时，还供给至反相器36的输入。反相器36的输出被送往传输门TG_21的NMOS栅极。

口交换信号PSEL被供往传输门TG_20的PMOS栅极的同时还供往反相器37和38的输入。反相器38的输出被送往传输门TG_20的NMOS栅极。反相器37的输出被送往传输门TG_22的PMOS栅极的同时，还送往反相器39的输入部分。反相器39的输出被送往传输门TG_22的NMOS栅极。

传输门TG_20插入放大器SA_P0的输出部分与锁存电路LAT_P0之间，锁存电路LAT_P0的输出被送往反相器40，反相器40的输出被作为输出信号DOUT_P0输出，传输门TG_21被插入于读出放大器SA_P1的输出部分与锁存电路LAT_P1之间，锁存电路LAT_P1的输出被送往反相器41，反相器41的输出被作为输出信号DOUT_P1输出。还有，传输门TG_22被插入在读出放大器SA…P1的输出部分与锁存电路LAT_P0之间。此外，其余的构成与示于图1的实施例1的电路构成相同。

在这样的构成中，由于在读出周期的时候，口交换信号PSEL和内部写入允许信号WE_INT都是L电平，故使传输门TG_20和TG_21导通使传输门TG_22截止。所以作为第0口PORT_0的输出信号DOUT_P0选择作为读出放大器SA_P0的输出的第1放大信号，作为第11口PORT_1的输出信号选择作为读出放大器SA_P1的输出的第2放大信号。

另一方面，在写入期间内，内部写入允许信号将变成H电平，传输门TG_21则与口交换信号PSEL无关地总时截止。在进行口交换之前，由于口交换信号PSEL为L电平，且因为传输门TG_20导通，传输门TG_22截止，所以，把作为读出放大器SA_P0的输出的第1放大信号选作第0口PORT_0的输出信号DOUT_P0，把已保持于锁存电路LAT_P1中的上次的读出数据选作第1口PORT_1的输出信号DOUT_P1。

接着，在口交换期间中间，由于口交换信号PSEL变成H电平，且传输门TG_22导通，传输门TG_20截止，故把作为读出放大器SA_P1的输出的第2放大信号选作第0口PORT_0的输出信号DOUT_P0，把已保持于锁存电路LAT_P1的上次的读出信号选作第1口PORT_1的输出信号DOUT_P1。在实施例1中，由于在读出放大器SA_P0和SA_P1的输出交换中使用了交叉开关CBS_5，所以需要4个传输门，但在实施例6的构成中。用3个传输门就可以得到所希望的动作。

另外，因在读出放大器SA_P0和SA_P1的输出上已设有锁存电路LAT_P0和LAT_P1，故在各个口中即使不是读出动作期间的情况下，也可以把上次的读出数据作为第0口PORT_0的输出信号DOUT_P0或第1口PORT_1的输出信号DOUT_P1继续输出。

如以上说明过的那样，倘若采用本发明中的第1方面的半导体存储装置，则通过连续执行第1和第2写入周期，就可执行第2口的写入动作。

在第1写入周期中，把反相写入信号给与多数个存储单元之中被送到活性状态的第2选择导线上的写入对象存储单元的第2节点，在第2写入周期中，由于把写入信号给予写入对象存储单元的第1节点，故在第1和第2写入周期执行之前，不管第1和第2位线的电位设定是什么样的情况，也可以把输入信号所指示的数据正确地写入到写入对象存储单元中去。

另一方面，由于在第1写入周期使作为多数条第1字线之一的第1字线的第1选择字线变成活性状态，把读出对象存储单元的存储数据通过第1位线和第1读出放大器所得到的第1放大信号作为第1口的输出信号，在第2写入周期中，使多数条第2字线之中与上述第1选择字线对应的第2字线变成活性状态，且把读出对象的存储单元的存储数据通过第2位线和第2读出放大器而得到的第2放大信号作为第1口的输出信号，故即使在第2口的写入动作之中也可以无任何妨害地进行第1口的读出动作。

因此，第1方面的半导体存储装置，由于仅仅用2条位线就可以独立地进行第1口的读出动作和第2口的写入动作，故可以得到与单口的半导体存储装置同等的集成度。

此外，第2方面的半导体存储装置的第1和第2读出放大器分别检测并放大基准电位与第1和第2位线电位之间的电位差，输出第1和第2放大信号。这样一来，就可以借助于执行以第1放大信号为第1口的读出信号，以第2放大信号为第2口的输出信号的读出周期的办法，进行第2口的读出动作。

因此，第2方面的半导体存储装置仍然是仅用2条位线就可以独立地进行第1口的读出动作和第2口的实施动作。

另外，在第3方面的半导体存储装置中，如果把多条第1和第2字线设定为第1和第2口用，使多个第一字线选择信号之内一个第1字线选择信号变成激活状态并使多个第2字线选择信号之内一个第2字线选择信号变成激活状态，则可以像下述那样执行第1和第2写入周期。

在第1写入周期的口交换信号为第1状态的期间内，多条第2字线之中被供给激活状态的第2字线选择信号的字线将变成第2选择字线，并把反相写入信号供给到被连到该第2选择字线上的写入对象存储单元的第2节点上。

另一方面，在第2写入周期的口交换信号为第2状态的期间内，多条第1字线之中被供给活性状态的第2字线选择信号的字线将变成与第2选择字线对应的第1字线，故把写入信号供往上述写入对象存储单元的第一节点。

因此，在口交换信号的控制下，就可以把输入信号所指示的数据写入到写入对象存储单元中去。

另外，第4方面的半导体存储装置的读出时位线切换装置在口交换信号为第1状态的时候，在第1和第2读出位线选择信号各自控制之下，控制第1和第2位线与第1和第2读出放大器的输入部分之间的导通/关断；在口交换信号为第2状态的时候，在第1和第2读出位线选择信号各自的控制之下，控制第2和第1位线与第2和第1读出放大器的输入部分之间的导通/关断。

因此，倘若把第1和第2读出位线选择信号分别设定为第1和第2口用，则可以在第2写入周期的口交换信号为第2状态的期间，用第1读出位选择信号控制第2位线与第2读出放大器的输入部分之间的导通/关断进行第2放大信号的输出控制，把第2放大信号作为第1口的输出信号。

另外，第5方面的半导体存储装置的写入时位线切换装置，在口交换信号为第1状态的时候，在写入时位线选择信号的控制下，控制第2位线与写入信号输出装置的输出部分之间的导通/关断；在口交换信号为第2状态的时候，在写入时位线选择信号的控制下，控制第1位线与写入信号输出装置的输出部分之间的导通/关断。

在第1写入周期的口交换信号为第1状态的期间内，在写入时位线选择信号的控制下，把反相写入信号供给第2位线，结果是把反相写入信号供给到写入对象存储单元的第2节点上。

另一方面，在第2写入周期的口交换信号为第2状态的期间内，在写入时位线选择信号的控制下，把写入信号供给到第1位线上，结果是把写入信号供给到上述写入对象存储单元的第1节点上。

此外，第6方面的半导体存储装置的输出信号切换装置，在口交换信号为第1状态的时候，把第1和第2放大信号分别作为第1和第2口的输出信号而输出；在口交换信号为第2状态的时候，把第1和第2放大信号分别作为第2和第1口的输出信号而输出。

因此，应用输出信号切换装置，在第1写入周期的口交换信号为第1状态的期间，可自动地把第1放大信号作为第1口的输出信号；在第2写入周期的口交换信号为第2状态的期间，可以自动地把第2放大信号作为第2口的输出信号。

此外，第7方面的半导体存储装置的预充电位线切换装置，在口交换信号为第1状态时，在第1和第2预充电信号的控制下，使第1和第2位线预充电至规定电位；在口交换信号为第2状态时，在第1和第2预充电信号的控制下，把第2和第1位线预充电至规定电位。

因此，如果把第1和第2预充电信号分别设定为第1和第2口用，则可以在第2写入周期的口交换信号为第2状态的期间，在第2预充电信号的控制下，使第1位线预充电至规定电位，并用第1位线把写入信号供给写入对象存储单元的第1节点。

此外，第8方面的半导体存储装置，由于字线切换装置、读出时位线切换装置、写入时位线切换装置、输入信号切换装置以及预充电位线切换装置分别可用以口交换信号为控制输入的2输入2输出的同一电路构成来形成，故可以用比较简单的电路构成来实现。

此外，第9方面的口交换信号生成装置，在写入允许信号指示写入动作的时候，把口交换可能期间设定为包含从第1写入周期后半的一部分到第2写入周期的前半的一部分期间，并把该口交换可能期间中的第1或第2预充电信号向非活性状态的边沿变化检测作为触发信号，把口交换信号从第1状态变更为第2状态。

因此，在第1写入周期的至少一部分的期间肯定可使口交换信号变成第1状态。

此外，第10方面的半导体存储装置的口交换信号生成装置，由于把第2写入周期中的第2预充电信号向非激活状态的边沿变化作为结束时刻来设定口交换可能期间，故可以和写入允许信号的写入指示期间的长度无关系地根据第2预充电信号设定口交换可能期间的长度。

其结果是即使为了提高写入动作的稳定性而应用已设定了足够的保持时间的写入允许信号，也可以把口交换可能期间压低至最小限度，在写入动作的第2写入周期结束之后立即使第1位线开放。

此外，第11方面的半导体存储装置的口交换信号生成装置把口交换可能期间设定为以从第1写入周期中的第2预充电信号向激活状态的边沿变化开始经过规定时间后的时刻为开始时刻，以从第2写入周期中的第2预充电信号向非激活状态的边沿变化开始经过规定时间后的时刻为结束时刻。

因此，倘若作为位线的预充电所必需的期间把上述规定时间设定为合适的时间，则可以无误动作地执行第1和第2写入周期，进行稳定性高的写入动作。

此外，第12方面的半导体存储装置的写入时位线切换装置，由于采用由从第1和第2逻辑电路输出的第1和第2逻辑信号使第1和第2晶体管导通、截止的办法进行写入时的位线选择且逻辑电路的输出有驱动力，故不需要另设驱动用的驱动器，与此驱动器被省去的时间(量)相对应，可以实现高速开关动作。

此外，第13方面的半导体存储装置的预充电波形变形装置，由于把第1预充电信号的非激活状态的期间进行波形变形为第2预充电信号的周期的1/2以下。故在第2写入周期的开始以前就可以确实地使在第1口上的读出动作结束。可以防止误写入或误读出的再执行，可以实现正常动作。

此外，第14方面的半导体存储装置的输出信号切换装置，由于含有在写入时使第2读出放大器的输出部分断电的读出放大器关断装置，故可使电路构成简单化。

此外，第15方面的半导体存储装置的输出信号切换装置，由于还含有在写入允许关连信号及口交换信号的控制下，分别接受第1和第2放大信号的第1和第2锁存电路，故即使是在第1和第2口各自当中非读出动作期间的情况下，也可以把在上次读出时已输出过的输出信号作为第1口的输出信号或第2口的输出信号继续输出。

Claims (21)

1.一种半导体存储装置，包括有：

第1和第2位线；

多条第1和第2字线，上述多条第1和第2字线互相一一对应；

设于上述第1和第2位线之间的多个存储单元，上述多个存储单元分别具有可以得到逻辑上处于反相关系的信号的第1和第2节点，在上述多条第1字线中的一条第1字线处于激活状态时就把第1节点连到上述第1位线上，在上述多条第2字线中的一条第2字线处于激活状态时，就把第2节点连到上述第2位线上；

其特征在于，上述半导体存储装置还包括：

被连到上述第1位线上并根据上述第1位线的电位输出第1放大信号的第1读出放大器；

被连到上述第2位线上并根据上述第2位线的电位输出第2放大信号的第2读出放大器；

从外部接受输入信号，并根据上述输入信号从输出部分输出写入信号，同时从反相输出部分输出把上述写入信号进行了逻辑反相后的反相写入信号的写入信号输出装置；

读出用的第1口；

读出和写入用的第2口；

上述第2口的写入动作通过连续进行第1和第2写入周期来执行，

上述第1写入周期，先使作为上述多条第1字线内的一条第1字线的第1选择字线变成激活状态并以上述第1放大信号作为上述第1口的输出信号，再把作为上述多条第2字线内的一条第2字线的第2选择字线变成激活状态，使上述写入信号输出装置的反相输出部分和上述第2位线电连接，并把上述反相写入信号供给到上述多个存储单元中被连接到激活状态的第2选择字线上的写入对象存储单元的上述第2节点上；

上述第2写入周期，先使上述多条第2字线内的与上述第1选择字线对应的第2字线变成激活状态并以上述第2放大信号作为上述第1口的输出信号，再使上述多条第1字线内的与上述第2选择字线对应的第1字线变成激活状态，使上述写入信号输出装置的输出部分和上述第1位线电连接，并把上述写入信号供到上述写入对象存储单元的上述第1节点上。

2.如权利要求1所述的半导体存储装置，其中：

上述第1读出放大器，接受基准电位，对上述第1位线的电位和上述基准电位之差进行检测和放大之后输出第1放大信号；

上述第2读出放大器，接受上述基准电位，检测并放大上述第2位线的电位与上述基准电位之差后输出上述第2放大信号；

上述第2口通过进行读出周期来执行读出动作，

上述读出周期，使上述多条第1字线内的一条第1字线变成激活状态并以上述第1放大信号作为上述第1口的读出信号，再使上述多条第2字线内的一条第2字线变成激活状态并以上述第2放大信号作为上述第2口的输出信号。

3.如权利要求1所述的半导体存储装置，还包括：

口交换信号生成装置，用于生成使上述第1写入周期的至少一部分期间变成第1逻辑状态、使上述第2写入周期的至少一部分期间变成第2逻辑状态的口交换信号；

字线切换装置，接受与多条第1和第2字线分别一一对应并使之激活的多个第1和第2选择信号及上述口交换信号，在上述口交换信号为上述第1逻辑状态时，把上述多个第1和第2字线选择信号分别供给上述多条第1和第2字线；在上述口交换信号为上述第2逻辑状态时，把上述多个第1和第2字线选择信号分别供给上述多条第2和第1字线。

4.如权利要求3所述的半导体存储装置，还包括：

读出位线切换装置，该装置接受第1和第2读出时位线选择信号以及上述口交换信号，在上述口交换信号为第1逻辑状态的时候，在上述第1和第2读出时位线选择信号各自的控制之下，控制上述第1和第2位线与上述第1和第2读出放大器的输入各部分之间的导通/关断；在上述口交换信号为上述第2逻辑状态的时候，在上述第1和第2读出时位线选择信号各自的控制之下，控制上述第2和第1位线与上述第2和第1读出放大器的输入部分之间的导通/关断。

5.如权利要求3所述的半导体存储装置，还包括：

写入位线切换装置，该装置接受写入时位线选择信号和上述口交换信号，在上述口交换信号为上述第1逻辑状态时，在上述写入位线选择信号的控制之下，控制上述第2位线与上述写入信号输出装置的反相输出部分之间的导通/关断；在上述口交换信号为上述第2逻辑状态时，在上述写入时位线选择信号的控制之下，控制上述第1位线与上述写入信号输出装置的输出部分之间的导通/关断。

6.如权利要求3所述的半导体存储装置，还包括：

输出信号切换装置，该装置接受上述第1和第2放大信号以及上述口交换信号，在上述口交换信号为上述第1逻辑状态时，把上述第1和第2放大信号分别作为上述第1和第2口的输出信号输出，在上述口交换信号为第2逻辑状态时，把上述第1和第2放大信号分别作为上述第1和第2口的输出信号输出。

7.如权利要求3要求所述的半导体存储装置，还包括：

预充电位线切换装置，该装置接受第1和第2预充电信号以及上述口交换信号，在上述口交换信号为上述第1逻辑状态时，在上述第1及第2预充电信号的控制下，把上述第1及第2位线预充电至规定的电位，在上述口交换信号为上述第2逻辑状态时，在上述第1及第2预充电信号的控制下，把上述第2及第1位线预充电至规定的电位。

8.如权利要求7所述的半导体存储装置，其中，

字线切换装置、读出时位线切换装置、写入时位线切换装置、输出信号切换装置以及预充电位线切换装置分别由以上述口交换信号为控制输入的2输入2输出的同一电路构成来形成。

9.如权利要求7所述的半导体存储装置，其中

上述第1和第2预充电信号是分别具有独立的周期的信号；上述第1口中的读出周期与上述第1预充电信号同步执行；上述第2口中的读出周期以及第1和第2写入周期与上述第2预充电信号同步执行，

上述第1和第2预充电信号的各自的周期的前半周期变成非激活状态，后半周期变成指示向上述规定电位进行预充电动作的激活状态，

上述口交换信号生成装置接受指示是否进行写入动作的写入允许信号及上述第1和第2预充电信号，在上述写入允许信号指示进行写入动作时，设定口交换可能期间，使之包含从上述第1写入周期的后半周期的一部分到上述第2写入周期的前半周期的一部分期间，并以在该口交换可能期间中的上述第1和第2预充电信号向非激活状态进行的边沿变化检测为触发信号，使上述口交换信号从上述第1状态变更为上述第2状态。

10.如权利要求9所述的半导体存储装置，其中，上述口交换信号生成装置，以上述第1写入周期中的上述第2预充电信号向激活状态进行的边沿变化为开始时刻，以上述第2写入周期中的上述第2预充电信号向非激活状态进行的边沿变化为结束时刻来设定上述口交换可能时间。

11.如权利要求9所述的半导体存储装置，其中，上述口交换信号生成装置，以上述第1写入周期中的上述第2预充电信号从向激活状态进行的边沿变化开始经过规定时间后的时刻为开始时刻，以上述第2写入周期中的上述第2预充电信号从向非激活状态进行的边沿变化开始经过上述规定时间后的时刻为结束时刻来设定上述口交换可能期间。

12.如权利要求7所述的半导体存储装置，其中，

字线切换装置、读出时位线切换装置、输出信号切换装置以及预充电位线切换装置分别用以上述口交换信号为控制输入的2输入2输出的同一电路构成形成；

上述写入时位线切换装置具备有：

插入于上述写入信号输出装置的输出部分与上述第1位线之间的第1晶体管；

插入于上述写入信号输出装置的反相输出部分与上述第2位线之间的第2晶体管；

接受写入时位线选择信号和上述口交换信号、且仅仅在上述口交换可能信号指示第2逻辑状态时，才能根据上述写入时位线选择信号指示导通/关断的第1逻辑信号输出至上述第1晶体管的控制电极上去的第1逻辑电路；

接受写入时位线选择信号和上述口交换信号、且仅仅在上述口交换可能信号指示第1逻辑状态时，才把根据上述写入时位线选择信指示导通/关断的第2逻辑信号输出至上述第2晶体管的控制电极上去的第2逻辑电路。

13.如权利要求7所述的半导体存储装置，其中还具备预充电信号波形变形装置，该装置接受上述第1预充电信号，并把第1预充电信号的非激活状态的期间进行波形变形为上述第2预充电信号的周期的1/2以下。

14.如权利要求7所述半导体存储装置，其中上述输出信号切换装置含有接受与写入允许信号有关连的写入允许关连信号、且在写入时使上述第2读出放大器的输出部分断电的读出放大器输出关断装置。

15.如权利要求14所述的半导体存储装置，其中，上述输出信号切换装置还含有第1和第2锁存电路。它们在上述写入允许关连信号和口交换信号的控制之下，分别接受上述第1和第2放大信号。

16.一种半导体存储装置，包括：

读出用的第1口，

第2口，

多个存储单元，每一个具有提供逻辑上彼此相反关系的信号的第1节点和第2节点，

对应于所述多个存储单元的多个第1和第2字线对，

第1位线，当对应于每一个存储单元的第1字线被激活时，电连接于所述多个存储单元的每一个第1节点，

第2位线，当对应于每一个存储单元的第2字线被激活时，电连接于所述多个存储单元的每一个第2节点，

第1开关电路，具有交替切换的第1和第2连接状态，用于在所述第1连接状态将所述第1位线电连接于所述第1口，并在所述第2连接状态将所述第2位线电连接于所述第1口，

其中所述第1口，当相应的第1字线被激活时，能够通过所述第1位线选择性地输出存储于所述多个存储单元中的一个中的信号，并且，当相应的第2字线被激活时，能够通过所述第2位线选择性地输出存储于所述多个存储单元中的一个中的信号，

写入信号输出装置，接收来自所述第2口的输入数据，用于相应所述输入数据从第1和第2输出部分输出各个写入信号，所述各个写入信号彼此逻辑上相反，以及

写入控制电路，用于在所述第1开关电路的所述第1连接状态，将所述写入信号输出装置的第1输出部分电连接于所述第2位线，来自所述第1输出部分的写入信号被施加到对应于所述多个第2字线中的被激活的一个的存储单元的第2节点，在所述第1开关电路的所述第2连接状态，将所述写入信号输出装置的第2输出部分电连接于所述第1位线，来自所述第2输出部分的写入信号被施加到对应于所述多个第1字线中的被激活的一个的存储单元的第1节点。

17.如权利要求16所述的半导体存储装置，其中所述第1开关电路在所述第1连接状态将所述第2位线连接于所述第2口，并且在所述第2连接状态将所述第1位线连接于所述第2口，

其中所述第2口，在相应的第2字线被激活时，能够通过所述第2位线选择性地输出存储于所述多个存储单元中的一个中的信号，并且，在相应的第1字线被激活时，能够通过所述第1位线选择性地输出存储于所述多个存储单元中的一个中的信号。

18.如权利要求17所述的半导体储装置，还包括：

第1读出放大器，耦连于所述第1位线和所述第1开关电路，用于放大所述第1位线上的电位和基准电位之间的电位差，以向所述第1开关电路输出放大信号作为来自所述第1位线的读出数据，以及

第2读出放大器，耦连于所述第2位线和所述第1开关电路，用于放大所述第2位线上的电位和基准电位之间的电位差，以向所述第1开关电路输出放大信号作为来自所述第2位线的读出数据。

19.如权利要求16所述的半导体存储装置，其中

所述第1开关电路根据一个切换信号切换所述第1和第2连接状态，并且

所述写入控制电路包括：

第1晶体管，连接在所述写入信号输出装置的第1输出部分和所述第2位线之间，

第2晶体管，连接在所述写入信号输出装置的第2输出部分和所述第1位线之间，以及

选择电路，接收写入选择信号，用于根据所述切换信号，选择性地将所述写入选择信号施加到所述第1晶体管的一个电极或所述第2晶体管的一个电极，

其中所述第1晶体管在所述第1开关电路的所述第1连接状态中通电，并且所述第2晶体管在所述第1开关电路的所述第2连接状态中通电。

20.如权利要求16所述的半导体存储装置，其中

所述第1开关电路根据一个切换信号切换所述第1和第2连接状态，所述半导体存储装置还包括：

对应于所述多个存储单元的多个第2开关电路，每一个所述第2开关电路接收所述切换信号和一个字线激活信号，每一个所述第2开关电路根据所述切换信号，为相应的第1和第2字线中被选择的一个提供所述字线激活信号，被选择的字线被激活，

其中所述字线激活信号被选择性地提供给所述多个第2开关电路。

21.如权利要求16所述的半导体存储装置，其中

所述第1开关电路根据一个切换信号切换所述第1和第2连接状态，所述半导体存储装置还包括：

对应于所述多个存储单元的多个第2开关电路，每一个所述第2开关电路接收所述切换信号和第1与第2字线激活信号，用于激活相应的第1与第2字线，每一个所述第2开关电路根据所述切换信号，当所述第1开关电路处在所述第1连接状态时，分别为相应的第1与第2字线提供所述第1与第2字线激活信号，当所述第1开关电路处在所述第2连接状态时，分别为相应的第2与第1字线提供所述第1与第2字线激活信号，其中

所述第1字线激活信号被选择性地提供给所述多个第2开关电路，以通过由所述第1开关电路选择的所述第1与第2位线中的一个，向所述第1口读出存储在所述多个存储单元中被选择的一个中的信号，以及

所述第2字线激活信号被选择性地提供给所述多个第2开关电路，以通过由所述写入控制电路选择的所述第1与第2位线中的一个，从所述第2口向所述多个存储单元中被选择的一个写入所述输入信号。

Images