KR970076807A - 반도체 기억장치 - Google Patents

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KR970076807A
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Abstract

회로면적의 축소화를 도모한 2포트 구성의 반도체 기억장치를 얻는다.크로스바스위치 CBS 1_i(i=0∼5)은 포트교환신호 PSEL가 L레벨인때에 제0포트 PORT_0용의 제어 신호를 출력부 CS_i0로부터 출력하는 동시에 제1포트PORT_1용의 제어신호를 출력부CS_i1로부터 출력하며 포트교환신호PSEL이 H레벨인때 제0포트 PORT_0용의 제어 신호 출력부CS_i1로부터 출 동시에 제1포트PORT_1용의 제어신호를 출력부 CS_i10로부터 출력하여 포트 전환 동작을 실행한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시의 형태 1인 듀얼포트메모리의 구성을 표시하는 회로도.

Claims (1)

  1. 판독 전용의 제1포트 (DOUT_PO)와, 판독 및 기록용의 제2의 포트(DOUT_PO, DIN_P1)와, 상기 제1 및 제2의 포트에 대응하여 각각 설정되는 제1 및 제2의 비트선(BIT_PO,BIT_P1)과, 각각이 상기 제1 및 제2의 포트에 대응하여 각각 설치되는 복수의 제1 및 제2의 워드선(WORD_i0, WORD_I1)을 구비하고, 상기 복수의 제1 및 제2의 워드선은 서로 1대1에 대응하며, 상기 제1 및 제2의 비트선사이에 설치되는 복수의 메로리셀(MCO,MC1)을 구비하고, 상기 복수의 메모리셀은 각각 논리적으로 반전한 관계에 있는 신호가 구비하여지는 제1 및 제2의 노드(NO0,NO1)를 가지고, 상기 복수의 제1의 워드선 중 자신에 대응하는 제1의 워드선이 활성상태인 때 상기 제1의 비트선에 상기 제1의 노드가 접속되며 상기 복수의 제2의 워드선 중 자신에 대응하는 제2의 워드선이 활성 상태인때 상기 제2의 비트선에 상기 제2의 노드가 접속되며, 상기 제1의 비트선에 접속되어 상기 제1의 비트선의 전위에 근거하여 제1의 증폭 신호를 출력하는 제1의 센서 앰프(AS_PO)와, 상기 제2의 비트선에 접속되어 상기 제2의 비트선의 전위에 근거하여 제2의 증폭신호를 출력하는 제2의 센스앰프(SA_P1)와, 외부에서 입력 신호를 받아 상기 입력 신호에 근거하여 기록 신호를 출력부에서 출력하는 동시에 상기 기록 신호를 논리적으로 반전한 번전 기록 신호를 반전 출력부에서 출력하는 기록 신호 출력 수단(WB_P1)과, 상기 제2의 포트의 기록 동작을 제1 및 제2의 기록 사이클을 연속하여 행하는 것으로 실행하며, 상기 제1의l 기록 사이클은, 상기 복수의 제1의 워드선중 하나의 제1의 워드선인 제1의 선택 워드선을 활성 상태로 하여 상기 제1의 증폭 신호를 상기 제1의 포트의 출력 신호로 하며 상기 복수의 제2의 워드선중 하나의 제2의 워드선인 제2의 선택 워드선을 활성상태로 하고 상기 기록 신호 출력 수단의 반전 출력부와 상기 제2의 비트선을 전기적으로 접속하고, 상기 복수의 메모리셀 중 활성 상태의 제2의 선택 워드선에 접속되는 기록 대상 메모리셀의 상기 제2의 노드에 상기 반전 기록 신호(W1)를 부여하며, 상가 제2의 기록 사이클은 상기 복수의 제2의 워드선 중 상기 제1의 선택 워드선에 대응하는 제2의 워드선을 활성 상태로 하여 상기 제2의 증폭 신호를 상기 제1의 포트의 출력 신호로 하고 상기 복수의 제1의 워드선중 상기 제2의 선택 워드선에 대응하는 제1의 워드선을 활성 상태로 하여, 상기 기록 신호 출력 수단의 출력부와 상기 제1의 비트선을 전기적으로 접속하고 상기 기록 대상 메모리셀의 상기 제1노드에 상기 기록 신호(W2)를 부여하는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970001504A 1996-05-08 1997-01-20 반도체 기억장치 KR100236886B1 (ko)

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