KR20090053010A - 반도체 집적회로의 데이터 리시버 - Google Patents

Abstract

본 발명은 보정 기준 전압에 따라 데이터를 증폭하여 출력하는 앰프; 제 1 기준 전압 및 제 2 기준 전압을 생성하는 기준 전압 생성부; 및 상기 앰프에서 출력된 데이터 레벨에 따라 상기 제 1 기준 전압 또는 상기 제 2 기준 전압을 선택하여 상기 보정 기준 전압으로 출력하는 다중화부를 구비하는 반도체 집적회로의 데이터 리시버를 포함한다.

리시버, 기준 전압

Description

반도체 집적회로의 데이터 리시버{DATA RECEIVER OF SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로의 데이터 리시버에 관한 것이다.

종래의 기술에 따른 반도체 집적회로의 데이터 리시버는 도 1에 도시된 바와 같이, 앰프(10), 지연 체인(20) 및 래치(30)를 구비한다.

상기 앰프(10)는 입력된 데이터를 외부에서 입력된 기준 전압(VREF)에 따라 증폭한 증폭 신호(AMP_OUT)를 출력하도록 구성된다.

상기 지연 체인(20)은 상기 증폭 신호(AMP_OUT)를 지연시켜 래치(30)로 출력하도록 구성된다.

상기 래치(30)는 클럭 신호(CLK)에 따라 상기 증폭 신호(AMP_OUT)를 래치하도록 구성된다.

상술한 종래의 기술에 따른 데이터 리시버는 데이터 레이트에 비해 느린 노이즈 성분이 상기 기준 전압(VREF)에 인가되는 경우, 도 2와 같이 증폭 지연 시간(TD1 ~ TD4)이 상기 기준 전압(VREF)의 레벨에 따라 큰 차이를 나타낸다. 상기 증폭 지연 시간(TD1 ~ TD4)의 절대값이 클수록 도 1의 래치(30)의 타이밍 마진(Timing Margin)을 저해하는 요소로 작용하게 된다.

즉, 종래의 기술에 따른 데이터 리시버는 기준 전압(VREF)의 변화에 대한 증폭 지연 시간(TD1 ~ TD4)의 변화가 민감하므로 데이터 입력 동작을 위한 타이밍 마진이 줄어들어 데이터 입력 오류와 같은 비정상적인 동작을 초래하는 문제가 있다.

본 발명은 기준 전압 변화에 능동적으로 대응하여 타이밍 마진 감소를 방지할 수 있도록 한 반도체 집적회로의 데이터 리시버를 제공함에 그 목적이 있다.

본 발명에 따른 반도체 집적회로의 데이터 리시버는 보정 기준 전압에 따라 데이터를 증폭하여 출력하는 앰프; 제 1 기준 전압 및 제 2 기준 전압을 생성하는 기준 전압 생성부; 및 상기 앰프에서 출력된 데이터 레벨에 따라 상기 제 1 기준 전압 또는 상기 제 2 기준 전압을 선택하여 상기 보정 기준 전압으로 출력하는 다중화부를 구비함을 특징으로 한다.

본 발명에 따른 반도체 집적회로의 데이터 리시버는 기준 전압 보상이 이루어지므로 기준 전압 변화에 둔감하게 동작하여 데이터 입력 동작을 위한 타이밍 마진 감소를 방지할 수 있다. 또한 심볼간 간섭(Inter Symbol Interference)에 의한 손실을 줄일 수 있으므로 타이밍 마진을 증가시켜 리시버의 동작 속도를 향상시킬 수 있다.

이하, 본 발명에 따른 반도체 집적회로의 데이터 리시버의 바람직한 실시예를 설명하면 다음과 같다.

본 발명에 따른 반도체 집적회로의 데이터 리시버는 도 3에 도시된 바와 같 이, 앰프(100), 지연 체인(200), 래치(300), 기준 전압 발생부(400) 및 다중화부(500)를 구비한다.

상기 앰프(100)는 보정 기준 전압(VREF_C)에 따라 데이터를 증폭하여 증폭 신호(AMP_OUT)를 출력하도록 구성된다.

상기 지연 체인(200)은 상기 증폭 신호(AMP_OUT)를 정해진 시간만큼 지연시켜 상기 래치(300)에 입력시키도록 구성된다. 상기 래치(300)는 클럭 신호(CLK)에 따라 상기 증폭 신호(AMP_OUT)를 래치한다. 상기 래치(300)가 안정적으로 상기 증폭 신호(AMP_OUT)를 래치하기 위해서는 상기 클럭 신호(CLK)의 지연 시간에 비해 상기 증폭 신호(AMP_OUT)의 지연 시간이 더 크도록 해야 한다. 따라서 지연 체인(200)은 상기 증폭 신호(AMP_OUT)를 상기 클럭 신호(CLK)에 비해 충분히 지연시키기 위해 구성된다.

상기 래치(300)는 클럭 신호(CLK)에 따라 상기 증폭 신호(AMP_OUT)를 래치하여 상기 래치(300)와 연결된 회로 구성으로 출력하도록 구성된다.

상기 기준 전압 생성부(400)는 전원전압을 분배하여 상기 제 1 기준 전압(VREF+) 및 제 2 기준 전압(VREF-)을 생성하도록 구성된다. 상기 기준 전압 생성부(400)는 제 1 기준 전압(VREF+)이 상기 제 2 기준 전압(VREF-)에 비해 높은 레벨로 출력되도록 회로 구성이 이루어진다. 상기 기준 전압 생성부(400)는 전원전압 단자와 접지전압 단자에 연결된 제 1 내지 제 3 저항(R11 ~ R13)을 구비한다. 상기 제 1 저항(R11)과 제 2 저항(R12)의 노드(Node)에서 상기 제 1 기준 전압(VREF)이 출력되고, 제 2 저항(R12)과 제 3 저항(R13)의 노드에서 상기 제 2 기준 전 압(VREF-)이 출력된다.

상기 다중화부(500)는 지연 체인(200)의 일부 지연 소자를 통해 지연된 지연 증폭 신호(AMP_OUI_DLY)의 레벨에 따라 상기 제 1 기준 전압(VREF+) 또는 제 2 기준 전압(VREF-)을 선택하여 상기 보정 기준 전압(VREF_C)으로 출력하도록 구성된다. 상기 다중화부(500)는 상기 지연 증폭 신호(AMP_OUI_DLY)의 레벨이 하이 레벨인 경우 상기 제 1 기준 전압(VREF+)을 선택하여 상기 보정 기준 전압(VREF_C)으로 출력하도록 구성된다. 상기 다중화부(500)는 상기 지연 증폭 신호(AMP_OUI_DLY)의 레벨이 로우 레벨인 경우 상기 제 2 기준 전압(VREF-)을 선택하여 상기 보정 기준 전압(VREF_C)으로 출력하도록 구성된다.

이와 같이 구성된 본 발명에 따른 반도체 집적회로의 데이터 리시버의 동작을 설명하면 다음과 같다.

상기 기준 전압 생성부(400)가 제 1 기준 전압(VREF+) 및 제 2 기준 전압(VREF-)을 생성하여 출력한다. 상기 제 1 기준 전압(VREF+)은 상기 종래의 기술에 따른 기준 전압(VREF)에 비해 높은 레벨로 설정된다. 상기 제 2 기준 전압(VREF-)은 상기 종래의 기술에 따른 기준 전압(VREF)에 비해 낮은 레벨로 설정된다.

상기 다중화부(500)는 이전의 앰프(100) 동작에 의해 지연 체인(200)에서 출력된 지연 증폭 신호(AMP_OUI_DLY)의 레벨에 따라 상기 제 1 기준 전압(VREF+) 또는 제 2 기준 전압(VREF-)을 선택하여 보정 기준 전압(VREF_C)으로 출력한다. 예를 들어, 지연 증폭 신호(AMP_OUI_DLY)가 하이 레벨이면 제 1 기준 전압(VREF+)을 선 택하여 보정 기준 전압(VREF_C)으로 출력하고, 상기 지연 증폭 신호(AMP_OUI_DLY)가 로우 레벨이면 제 2 기준 전압(VREF-)을 선택하여 상기 보정 기준 전압(VREF_C)으로 출력한다.

도 4에 도시된 바와 같이, 본 발명은 이전 데이터의 레벨에 따라 보상된 기준 전압 즉, 보정 기준 전압(VREF_C)을 앰프(100)에 출력한다. 즉, 이전 데이터가 하이 레벨이면 보정 기준 전압(VREF_C)의 레벨을 높이고, 이전 데이터가 로우 레벨이면 상기 보정 기준 전압(VREF_C)의 레벨을 낮춤으로서 앰프(100)로 인한 증폭 지연 시간(TD1 ~ TD4)의 절대값이 줄어들도록 한다.

상기 앰프(100)는 입력된 데이터를 상기 보정 기준 전압(VREF_C)에 따라 감지 및 증폭하여 증폭 신호(AMP_OUT)를 출력한다. 상술한 바와 같이 증폭 지연 시간(TD1 ~ TD4)의 절대값이 줄어들므로 앰프(100)가 도 2에 도시된 종래 기술에 비해 신속하게 증폭 신호(AMP_OUT)를 천이시킬 수 있어 종래의 기술에 비해 타이밍 마진을 더 확보할 수 있다.

상기 증폭 신호(AMP_OUT)는 지연 체인(200)을 통해 지연되어 래치(300)에 입력된다. 또한 상기 증폭 신호(AMP_OUT)는 상기 지연 체인(200)의 전체 지연 소자 중 일부 지연 소자를 경유하여 상기 다중화부(500)로 피드백된다.

상기 래치(300)는 상기 지연 체인(200)의 최종 출력 신호를 클럭 신호(CLK)에 따라 래치하여 출력한다.

상기 지연 체인(200)의 전체 지연 시간은 상기 클럭 신호(CLK)의 지연시간에 비해 길게 설정되어 있으므로 래치(300)가 안정적인 래치 동작을 수행할 수 있다.

결국, 본 발명에 따른 반도체 집적회로의 데이터 리시버는 기준 전압의 변화에 둔감하게 반응하여 신속하고 안정적인 데이터 입력처리가 가능하다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 종래의 기술에 따른 반도체 집적회로의 데이터 리시버의 회로도,

도 2는 도 1의 출력 파형도,

도 3은 본 발명에 따른 반도체 집적회로의 데이터 리시버의 회로도,

도 4는 도 3의 출력 파형도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

100: 앰프 200: 지연 체인

300: 래치 400: 기준 전압 생성부

500: 다중화부

Claims (8)

1. 보정 기준 전압에 따라 데이터를 증폭하여 출력하는 앰프;

   제 1 기준 전압 및 제 2 기준 전압을 생성하는 기준 전압 생성부; 및

   상기 앰프에서 출력된 데이터 레벨에 따라 상기 제 1 기준 전압 또는 상기 제 2 기준 전압을 선택하여 상기 보정 기준 전압으로 출력하는 다중화부를 구비하는 반도체 집적회로의 데이터 리시버.
2. 제 1 항에 있어서,

   상기 기준 전압 생성부는

   정해진 전압 레벨을 분배하여 상기 제 1 기준 전압 및 상기 제 2 기준 전압을 생성하도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
3. 제 2 항에 있어서,

   상기 기준 전압 생성부는

   상기 제 1 기준 전압을 상기 제 2 기준 전압에 비해 높은 레벨로 생성하도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
4. 제 3 항에 있어서,

   상기 다중화부는

   상기 앰프에서 출력된 데이터 레벨이 제 1 레벨인 경우 상기 제 1 기준 전압을 선택하고, 상기 앰프에서 출력된 데이터 레벨이 제 2 레벨인 경우 상기 제 2 기준 전압을 선택하여 상기 보정 기준 전압으로 출력하도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
5. 제 1 항에 있어서,

   상기 앰프에서 출력된 데이터를 정해진 시간 동안 지연시키기 위한 지연 수단, 및

   입력된 클럭 신호에 따라 상기 지연 수단의 출력 신호를 래치하기 위한 래치를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
6. 제 5 항에 있어서,

   상기 지연 수단은 복수개의 지연 소자로 이루어진 지연 체인인 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
7. 제 6 항에 있어서,

   상기 다중화부는 상기 앰프에서 출력된 데이터를 상기 지연 체인의 복수개의 지연 소자 중 어느 하나의 출력단을 통해 입력되도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
8. 제 7 항에 있어서,

   상기 복수개의 지연 소자 중 어느 하나의 출력단에서 출력된 신호의 지연 시간은 상기 래치에 입력되는 클럭 신호의 지연 시간에 비해 더 많은 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.

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