KR20180075213A - 심볼 간섭 제거 회로 - Google Patents

Abstract

제 2 가중치 적용 신호, 제3 가중치 적용 신호, 제 4 가중치 적용 신호, 샘플링 신호 및 쉬프트 레지스터들의 출력 신호에 따라 입력 신호의 제 2 포스트 커서 성분, 제 3 포스트 커서 성분 및 제 4 포스트 커서 성분을 제거하여 간섭 제거 신호를 생성하는 간섭 제거 회로; 제 1 가중치 적용 신호 및 클럭에 응답하여 상기 간섭 제거 신호의 제 1 포스트 커서 성분을 제거하고, 상기 제 1 포스트 커서 성분이 제거된 상기 간섭 제거 신호를 샘플링하여 상기 샘플링 신호를 생성하는 샘플링 회로; 및 상기 클럭과 위상이 반대인 클럭 바의 설정된 주기만큼 상기 샘플링 신호를 쉬프팅시키고, 상기 클럭의 설정된 주기만큼 상기 샘플링 신호를 쉬프팅시켜 상기 간섭 제거 회로에 쉬프팅된 신호들을 제공하는 상기 쉬프트 레지스터들을 포함한다.

Description

심볼 간섭 제거 회로{Symbol Interference Cancellation Circuit}

본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 심볼 간섭 제거 회로에 관한 것이다.

반도체 집적 회로는 전기적인 신호를 송수신하는 회로이다.

반도체 집적 회로의 속도가 향상되면서 신호를 송수신하는 속도도 높아지고 있다.

신호의 송수신 속도가 높아지면서 신호 심볼 간의 간섭이 증가하게 되고, 이러한 간섭의 증가는 정확하고 빠른 신호의 송수신에 문제가 되고 있다.

본 발명은 심볼 간 간섭을 제거함으로써, 신호를 정확하게 송수신할 수 있는 심볼 간섭 제거 회로를 제공하기 위한 것이다.

본 발명의 실시예에 따른 심볼 간섭 제거 회로는 제 2 가중치 적용 신호, 제3 가중치 적용 신호, 제 4 가중치 적용 신호, 샘플링 신호 및 쉬프트 레지스터들의 출력 신호에 따라 입력 신호의 제 2 포스트 커서 성분, 제 3 포스트 커서 성분 및 제 4 포스트 커서 성분을 제거하여 간섭 제거 신호를 생성하는 간섭 제거 회로; 제 1 가중치 적용 신호 및 클럭에 응답하여 상기 간섭 제거 신호의 제 1 포스트 커서 성분을 제거하고, 상기 제 1 포스트 커서 성분이 제거된 상기 간섭 제거 신호를 샘플링하여 상기 샘플링 신호를 생성하는 샘플링 회로; 및 상기 클럭과 위상이 반대인 클럭 바의 설정된 주기만큼 상기 샘플링 신호를 쉬프팅시키고, 상기 클럭의 설정된 주기만큼 상기 샘플링 신호를 쉬프팅시켜 상기 간섭 제거 회로에 쉬프팅된 신호들을 제공하는 상기 쉬프트 레지스터들을 포함한다.

본 발명의 실시예에 따른 심볼 간섭 제거 회로는 제 2 가중치 적용 신호, 제3 가중치 적용 신호, 제 4 가중치 적용 신호, 제 1 샘플링 신호, 제 1-1쉬프트 레지스터, 및 제 2-2 쉬프트 레지스터의 출력 신호에 따라 입력 신호의 제 2 포스트 커서 성분, 제 3 포스트 커서 성분 및 제 4 포스트 커서 성분을 제거하여 제 1 간섭 제거 신호를 생성하는 제 1 간섭 제거 회로; 상기 제 2 가중치 적용 신호, 상기 제3 가중치 적용 신호, 상기 제 4 가중치 적용 신호, 제 2 샘플링 신호, 제 1-2쉬프트 레지스터, 및 제 2-1쉬프트 레지스터의 출력 신호에 따라 상기 입력 신호의 제 2 포스트 커서 성분, 제 3 포스트 커서 성분 및 제 4 포스트 커서 성분을 제거하여 제 2 간섭 제거 신호를 생성하는 제 2 간섭 제거 회로; 제 1 가중치 적용 신호 및 클럭에 응답하여 상기 제 1 및 제 2 간섭 제거 신호의 제 1 포스트 커서 성분을 제거하고, 제 1 포스트 커서 성분이 제거된 상기 제 1 및 제 2 간섭 제거 신호를 각각 샘플링하여 상기 제 1 및 제 2 샘플링 신호를 생성하는 샘플링 회로; 상기 클럭의 설정된 주기만큼 상기 제 1 샘플링 신호를 쉬프팅시켜 출력하는 상기 제 1-1 쉬프트 레지스터; 상기 클럭과 위상이 반대인 클럭 바의 설정된 주기만큼 상기 제 1 샘플링 신호를 쉬프팅시켜 출력하는 상기 제 1-2 쉬프트 레지스터; 상기 클럭의 설정된 주기만큼 상기 제 2 샘플링 신호를 쉬프팅시켜 출력하는 상기 제 2-1 쉬프트 레지스터; 및 상기 클럭 바의 설정된 주기만큼 상기 제 2 샘플링 신호를 쉬프팅시켜 출력하는 상기 제 2-2 쉬프트 레지스터를 포함한다.

본 발명에 따른 심볼 간섭 제거 회로는 기존의 심볼 간섭 제거 회로보다 더욱 빠른 동작 속도로 동작할 수 있는 장점이 있다.

도 1은 본 발명의 실시예에 따른 심볼 간섭 제거 회로의 동작을 설명하기 위한 타이밍도,
도 2는 본 발명의 실시예에 따른 심볼 간섭 제거 회로의 구성도,
도 3은 도 2의 제 1 간섭 제거 회로의 구성도,
도 4는 본 발명의 실시예에 따른 심볼 간섭 제거 회로의 구성도,
도 5는 본 발명의 실시예에 따른 심볼 간섭 제거 회로의 구성도이다.

본 발명은 도 1에 도시된 심볼 간 간섭을 제거할 수 있는 기술이다.

본 발명의 실시예에 따른 심볼 간섭 제거 회로는 도 1에 도시된 입력 신호(D_in)를 입력 받을 수 있다.

도 1에 도시된 상기 입력 신호(D_in)의 메인 커서(main cursor) 성분은 상기 입력 신호(D_in)의 유의미한 성분이다. 또한, 제 1 내지 제 4 포스트 커서(1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분은 상기 입력 신호(D_in)의 무의미한 성분으로, 상기 제 1 내지 제 4 포스트 커서 성(1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor)은 상기 입력 신호(D_in)의 심볼 간 간섭으로 생성될 수 있다.

본 발명의 실시예에 따른 심볼 간섭 제거 회로는 상기 제 1 내지 제 4 포스트 커서(1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분을 제거하기 위한 기술일 수 있다.

본 발명의 실시예에 따른 심볼 간섭 제거 회로는 도 2에 도시된 바와 같이, 제 1 및 제 2 간섭 제거 회로(110, 120), 제 1 및 제 2 샘플링 회로(210, 220), 제 1 및 제 2 쉬프트 레지스터(310, 320), 및 가중치 제어 회로(400)를 포함할 수 있다.

상기 제 1 간섭 제거 회로(110)는 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4), 제 1 및 제 2 샘플링 신호(D_sA, D_sB) 및 제 1 및 제 2 출력 신호(D_outA, D_outB)에 응답하여 상기 제 1 간섭 제거 회로(110)에 입력되는 상기 입력 신호(D_in)의 제 1 내지 제 4 포스트 커서((1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분을 제거한 제 1 간섭 제거 신호(D_icA)를 생성할 수 있다. 예를 들어, 상기 제 1 간섭 제거 회로(110)는 제 1 입력단(1)에 입력되는 상기 제 2 샘플링 신호(D_sB) 및 상기 제 1 가중치 적용 신호(W1)에 응답하여 상기 제 1 포스트 커서(1^st post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 제 2 입력단(2)에 입력되는 상기 제 1 샘플링 신호(D_sA) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 제 3 입력단(3)에 입력되는 상기 제 2 출력 신호(D_outB) 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 제 4 입력단(4)에 입력되는 상기 제 1 출력 신호(D_outA) 및 제 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 또한 상기 제1 간섭 제거 회로(110)의 제 1 내지 제 4 입력단(1~4)에 입력되는 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB) 및 상기 제 1 및 제 2 출력 신호(D_outA, D_outB)는 커서 성분의 제거 타이밍을 포함하고, 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)는 제거될 커서 성분의 양을 포함할 수 있다.

상기 제 1 샘플링 회로(210)는 상기 제 1 간섭 제거 신호(D_icA)를 클럭(CLK)에 응답하여 샘플링하고, 샘플링한 결과를 상기 제 1 샘플링 신호(D_sA)로서 출력할 수 있다. 상기 제 1 샘플링 회로(210)는 래치형 센스 앰프로 구현될 수 있다.

상기 제 1 쉬프트 레지스터(310)는 상기 제 1 샘플링 신호(D_sA)를 상기 클럭(CLK)의 설정된 주기만큼 쉬프팅시켜 상기 제 1 출력 신호(D_outA)로서 출력할 수 있다. 이때, 상기 제 1 쉬프트 레지스터(310)는 플립플롭으로 구현될 수 있다.

상기 제 2 간섭 제거 회로(120)는 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4), 제 1 및 제 2 샘플링 신호(D_sA, D_sB) 및 제 1 및 제 2 출력 신호(D_outA, D_outB)에 응답하여 상기 제 2 간섭 제거 회로(120)에 입력되는 상기 입력 신호(D_in)의 제 1 내지 제 4 포스트 커서((1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분을 제거한 제 2 간섭 제거 신호(D_icB)를 생성할 수 있다. 예를 들어, 상기 제 2 간섭 제거 회로(120)는 제 1 입력단(1)에 입력되는 상기 제 1 샘플링 신호(D_sA) 및 상기 제 1 가중치 적용 신호(W1)에 응답하여 상기 제 1 포스트 커서(1^st post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 제 2 입력단(2)에 입력되는 상기 제 2 샘플링 신호(D_sB) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 제 3 입력단(3)에 입력되는 상기 제 1 출력 신호(D_outA) 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 제 4 입력단(4)에 입력되는 상기 제 2 출력 신호(D_outB) 및 제 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 또한 상기 제2 간섭 제거 회로(120)의 제 1 내지 제 4 입력단(1~4)에 입력되는 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB) 및 상기 제 1 및 제 2 출력 신호(D_outA, D_outB)는 커서 성분의 제거 타이밍을 포함하고, 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)는 제거될 커서 성분의 양을 포함할 수 있다. 상기 제 1 간섭 제거 회로(110)와 상기 제 2 간섭 제거 회로(120)는 상기 입력 신호(D_in)를 입력 받으나, 상기 입력 신호(D_in)는 차동 신호일 수 있고, 상기 제 1 간섭 제거 회로(110), 상기 제 2 간섭 제거 회로(120), 상기 제 1 및 제 2 샘플링 회로(210, 220) 및 상기 제 1 및 제 2 쉬프트 레지스터(310, 320)은 차동 회로로 구형될 수 있다.

상기 제 2 샘플링 회로(220)는 상기 제 2 간섭 제거 신호(D_icB)를 클럭(CLK)에 응답하여 샘플링하고, 샘플링한 결과를 상기 제 2 샘플링 신호(D_sB)로서 출력할 수 있다. 상기 제 2 샘플링 회로(220)는 래치형 센스 앰프로 구현될 수 있다.

상기 제 2 쉬프트 레지스터(320)는 상기 제 2 샘플링 신호(D_sB)를 상기 클럭(CLK)의 설정된 주기만큼 쉬프팅시켜 상기 제 2 출력 신호(D_outB)로서 출력할 수 있다. 이때, 상기 제 2 쉬프트 레지스터(320)는 플립플롭으로 구현될 수 있다.

상기 가중치 제어 회로(400)는 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)의 각 정보를 저장할 수 있으며, 정보에 따라 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)의 전압 레벨을 결정하여 출력할 수 있다.

상기 제 1 간섭 제거 회로(110)는 도 3에 도시된 바와 같이, 버퍼(111), 및 제 1 내지 제 4 커서 성분 제거 회로(112, 113, 114, 115)를 포함할 수 있다. 이때, 상기 입력 신호(D_in)는 정 입력 신호(D_inp)와 부 입력 신호(D_inn)를 포함하는 차동 신호일 수 있다.

상기 버퍼(111)는 상기 정 입력 신호(D_inp)와 상기 부 입력 신호(D_inn)를 버퍼링하고, 상기 제 1 내지 제 4 커서 성분 제거 회로(112, 113, 114, 115)는 상기 버퍼(111)에서 출력된 신호의 제 1 내지 제 4 포스트 커서(1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분을 제거할 수 있다. 예를 들어, 상기 제 1 커서 성분 제거 회로(112)는 상기 제 1 포스트 커서(1^st post cursor) 성분을 제거할 수 있다. 상기 제 2 커서 성분 제거 회로(113)는 상기 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 3 커서 성분 제거 회로(114)는 상기 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 4 커서 성분 제거 회로(115)는 상기 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다.

상기 버퍼(111)는 제 1 및 제 2 저항 소자(R1, R2), 제 1 내지 제3 트랜지스터(N1, N2, N3)를 포함할 수 있다. 상기 제 1 저항 소자(R1)는 일단에 외부 전압(VDD)을 인가 받는다. 상기 제 2 저항 소자(R2)는 일단에 외부 전압(VDD)을 인가 받는다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 정 입력 신호(D_inp)를 입력 받고, 드레인에 상기 제 1 저항 소자(R1)의 타단이 연결된다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 부 입력 신호(D_inn)를 입력 받고 드레인에 상기 제 2 저항 소자(R2)의 타단이 연결된다. 상기 제 3 트랜지스터(N3)는 게이트에 인에이블 신호(EN_s)를 입력 받고 드레인에 상기 제 1 및 제2 트랜지스터(N1, N2)의 소오스가 연결된 노드가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 1 저항 소자(R1)와 상기 제 1 트랜지스터(N1)가 연결된 노드에서 제 1 간섭 제거 정 신호(D_icAp)가 출력되고, 상기 제 2 저항 소자(R2)와 상기 제 2 트랜지스터(N2)가 연결된 노드에서 제 1 간섭 제거 부 신호(D_icAn)가 출력된다. 상기 제 1 간섭 제거 신호(D_ic)는 차동 신호일 수 있고, 차동 신호인 상기 제 1 간섭 제거 신호(D_ic)는 상기 제 1 간섭 제거 정 신호(D_icAp) 및 상기 제 1 간섭 제거 부 신호(D_icAn)를 포함할 수 있다.

상기 제 1 커서 성분 제거 회로(112)는 제 4 내지 제 6 트랜지스터(N4, N5, N6)를 포함할 수 있다. 상기 제 4 트랜지스터(N4)는 게이트에 제 2 샘플링 정 신호(D_sBp)를 입력 받고 드레인에 상기 제 1 간섭 제거 정 신호(D_icAp)가 출력되는 노드가 연결된다. 상기 제 5 트랜지스터(N5)는 게이트에 제 2 샘플링 부 신호(D_sBn)를 입력 받고 드레인에 상기 제 1 간섭 제거 부 신호(D_icAn)가 출력되는 노드가 연결된다. 상기 제 6 트랜지스터(N6)는 게이트에 상기 제 1 가중치 적용 신호(W1)를 입력 받고 드레인에 상기 제 4 및 제 5 트랜지스터(N4, N5)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 2 샘플링 신호(D_sB)는 차동 신호일 수 있고, 차동 신호인 상기 제 2 샘플링 신호(D_sB)는 상기 제 1 샘플링 정 신호(D_sBp) 및 상기 제 2 샘플링 부 신호(D_sBn)를 포함할 수 있다.

상기 제 2 내지 제 4 커서 성분 제거 회로(113, 114, 115) 또한 상기 제 1 커서 성분 제거 회로(112)와 동일하게 구성될 수 있다. 이때, 상기 제 1 샘플링 신호(D_sA)는 차동 신호일 수 있고, 차동 신호인 상기 제 1 샘플링 신호(D_sA)는 제 1 샘플링 정 신호(D_sAp) 및 제 1 샘플링 부 신호(D_sAn)를 포함할 수 있다. 상기 제1 출력 신호(D_outA)는 차동 신호일 수 있고, 차동 신호인 상기 제 1 출력 신호(D_outA)는 제 1 출력 정 신호(D_outAp) 및 제 1 출력 부 신호(D_outAn)를 포함할 수 있다. 상기 제 2 출력 신호(D_outB)는 차동 신호일 수 있고, 차동 신호인 상기 제 2 출력 신호(D_outB)는 제 2 출력 정 신호(D_outBp) 및 제 2 출력 부 신호(D_outBn)를 포함할 수 있다.

이와 같이 구성된 상기 제 1 내지 제 4 커서 성분 제거 회로(112, 113, 114, 115) 각각은 입력되는 각각의 가중치 적용 신호(W1, W2, W3, W4)의 전압 레벨에 따라 접지단(VSS)으로 흘리는 싱크 전류의 양을 결정할 수 있다. 또한 상기 제 1 내지 제 4 커서 성분 제거 회로(112, 113, 114, 115)는 피드백되는 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB) 및 상기 제 1 및 제 2 출력 신호(D_outA, D_outB)에 응답하여 상기 싱크 전류를 접지단(VSS)으로 흘림으로서, 상기 제 1 내지 제 4 포스트 커서(1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor)의 제거 타이밍을 결정할 수 있다.

이와 같이 구성된 본 발명의 실시예에 따른 심볼 간섭 제거 회로는 다음과 같이 동작할 수 있다.

입력 신호(D_in)가 제 1 및 제 2 간섭 제거 회로(110, 120)에 입력된다.

상기 제 1 및 제 2 간섭 제거 회로(110, 120)는 제 1 및 제 2 샘플링 신호(D_sA, D_sB), 제 1 및 제 2 출력 신호(D_outA, D_outB) 및 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)에 응답하여 상기 입력 신호(D_in)의 심볼 간 간섭을 제거하고, 간섭이 제거된 제 1 및 제 2 간섭 제거 신호(D_icA, D_icB)를 생성할 수 있다.

예를 들어, 상기 제 1 간섭 제거 회로(110)는 상기 제 2 샘플링 신호(D_sB) 및 상기 제 1 가중치 적용 신호(W1)에 응답하여 상기 제 1 간섭 제거 회로(110)에 입력되는 상기 입력 신호(D_in)의 제 1 포스트 커서(1^st post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 상기 제 1 샘플링 신호(D_sA) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 1 간섭 제거 회로(110)에 입력되는 상기 입력 신호(D_in)의 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 상기 제 2 출력 신호(D_outB) 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 1 간섭 제거 회로(110)에 입력되는 상기 입력 신호(D_in)의 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 상기 제 1 출력 신호(D_outA) 및 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 1 간섭 제거 회로(110)에 입력되는 상기 입력 신호(D_in)의 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 상기 제 1 샘플링 신호(D_sA) 및 상기 제 1 가중치 적용 신호(W1)에 응답하여 상기 제 2 간섭 제거 회로(120)에 입력되는 상기 입력 신호(D_in)의 제 1 포스트 커서(1^st post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 상기 제 2 샘플링 신호(D_sB) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 2 간섭 제거 회로(120)에 입력되는 상기 입력 신호(D_in)의 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 상기 제 1 출력 신호(D_outA) 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 2 간섭 제거 회로(120)에 입력되는 상기 입력 신호(D_in)의 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 상기 제 2 출력 신호(D_outB) 및 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 2 간섭 제거 회로(120)에 입력되는 상기 입력 신호(D_in)의 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 이때, 가중치 제어 회로(400)는 심볼 간 간섭 정보에 따라 전압 레벨이 결정된 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)을 출력할 수 있다. 상기 가중치 제어 회로(400)는 상기 제 1 내지 제 4 포스트 커서(1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분의 간섭 양에 따라 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)의 전압 레벨을 결정하고, 결정된 전압 레벨의 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)를 저장할 수 있다.

제 1 샘플링 회로(210)는 클럭(CLK)에 응답하여 상기 제 1 간섭 제거 신호(D_icA)를 샘플링하고, 샘플링된 신호를 상기 제 1 샘플링 신호(D_sA)로서 출력할 수 있다.

제 2 샘플링 회로(220)는 상기 클럭(CLK)에 응답하여 상기 제 2 간섭 제거 신호(D_icB)를 샘플링하고, 샘플링된 신호를 상기 제 2 샘플링 신호(D_sB)로서 출력할 수 있다.

상기 제 1 쉬프트 레지스터(310)는 상기 제 1 샘플링 신호(D_sA)를 상기 클럭(CLK)의 설정된 주기(예를 들어, 1주기)만큼 쉬프팅시켜 상기 제 1 출력 신호(D_outA)로서 출력할 수 있다.

상기 제 2 쉬프트 레지스터(320)는 상기 제 2 샘플링 신호(D_sB)를 상기 클럭(CLK)의 설정된 주기(예를 들어, 1주기)만큼 쉬프팅시켜 상기 제 2 출력 신호(D_outB)로서 출력할 수 있다.

본 발명의 실시예에 따른 심볼 간섭 제거 회로는 상기와 동작과 같이, 심볼 간섭의 크기 정보를 갖는 가중치 적용 신호와 심볼 간섭의 타이밍 정보를 갖는 피드백 신호(샘플링 신호 및 출력 신호)에 응답하여 심볼 간의 간섭을 제거할 수 있다. 이때, 피드백되는 신호 중 최종적으로 출력되는 출력 신호에 응답하여 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 때의 타이밍 마진이 부족하게 되는 문제점이 발생할 수 있다.

본 발명의 실시예에 따른 심볼 간섭 제거 회로는 도 4에 도시된 바와 같이, 제 1 및 제 2 간섭 제거 회로(110, 120), 제 1 및 제 2 샘플링 회로(210, 220), 제 1-1 쉬프트 레지스스터(311), 제1-2 쉬프트 레지스터(312), 제 2-1 쉬프트 레지스터(321), 제 2-2 쉬프트 레지스터(322), 및 가중치 제어 회로(400)를 포함할 수 있다.

상기 제 1 간섭 제거 회로(110)는 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4), 제 1 및 제 2 샘플링 신호(D_sA, D_sB), 쉬프트 레지스터들(311, 312, 321, 322)의 출력 신호들에 응답하여 상기 제 1 간섭 제거 회로(110)에 입력되는 상기 입력 신호(D_in)의 제 1 내지 제 4 포스트 커서((1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분을 제거한 제 1 간섭 제거 신호(D_icA)를 생성할 수 있다. 예를 들어, 상기 제 1 간섭 제거 회로(110)는 제 1 입력단(1)에 입력되는 상기 제 2 샘플링 신호(D_sB) 및 상기 제 1 가중치 적용 신호(W1)에 응답하여 상기 제 1 포스트 커서(1^st post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 제 2 입력단(2)에 입력되는 상기 제 1 샘플링 신호(D_sA) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 제 3 입력단(3)에 입력되는 상기 제 2-2 쉬프트 레지스터(322)의 출력 신호 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 제 4 입력단(4)에 입력되는 상기 제 1-1쉬프트 레지스터(311)의 출력 신호 즉, 상기 제 1 출력 신호(D_outA) 및 제 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 또한 상기 제1 간섭 제거 회로(110)의 제 1 내지 제 4 입력단(1~4)에 입력되는 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB), 및 쉬프트 레지스터들(311, 312, 321, 322)들의 출력 신호는 커서 성분의 제거 타이밍을 포함하고, 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)는 제거될 커서 성분의 양을 포함할 수 있다.

상기 제 1 샘플링 회로(210)는 상기 제 1 간섭 제거 신호(D_icA)를 클럭(CLK)에 응답하여 샘플링하고, 샘플링한 결과를 상기 제 1 샘플링 신호(D_sA)로서 출력할 수 있다. 상기 제 1 샘플링 회로(210)는 래치형 센스 앰프로 구현될 수 있다.

상기 제 1-1 쉬프트 레지스터(311)는 상기 제 1 샘플링 신호(D_sA)를 상기 클럭(CLK)의 설정된 주기만큼 쉬프팅시켜 상기 제 1 출력 신호(D_outA)로서 출력할 수 있다. 이때, 상기 제 1 쉬프트 레지스터(310)는 플립플롭으로 구현될 수 있다.

상기 제 1-2 쉬프트 레지스터(312)는 상기 제 1 샘플링 신호(D_sA)를 상기 클럭(CLK)의 반대 위상을 갖는 클럭 바(CLK_b)의 설정된 주기만큼 쉬프팅시켜 출력할 수 있다. 이때, 상기 제 1-2 쉬프트 레지스터(312)는 플립플롭으로 구현될 수 있다.

상기 제 2 간섭 제거 회로(120)는 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4), 제 1 및 제 2 샘플링 신호(D_sA, D_sB) 및 쉬프트 레지스터들(311, 312, 321, 322)의 출력 신호에 응답하여 상기 제 2 간섭 제거 회로(120)에 입력되는 상기 입력 신호(D_in)의 제 1 내지 제 4 포스트 커서((1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분을 제거한 제 2 간섭 제거 신호(D_icB)를 생성할 수 있다. 예를 들어, 상기 제 2 간섭 제거 회로(120)는 제 1 입력단(1)에 입력되는 상기 제 1 샘플링 신호(D_sA) 및 상기 제 1 가중치 적용 신호(W1)에 응답하여 상기 제 1 포스트 커서(1^st post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 제 2 입력단(2)에 입력되는 상기 제 2 샘플링 신호(D_sB) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 제 3 입력단(3)에 입력되는 상기 제 1-2 쉬프트 레지스터(312)의 출력 신호 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 제 4 입력단(4)에 입력되는 상기 제 2-1 쉬프트 레지스터(321)의 출력 신호 즉, 상기 제 2 출력 신호(D_outB) 및 제 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 또한 상기 제2 간섭 제거 회로(120)의 제 1 내지 제 4 입력단(1~4)에 입력되는 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB) 및 쉬프트 레지스터들(311, 312, 321, 322)의 출력 신호는 커서 성분의 제거 타이밍을 포함하고, 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)는 제거될 커서 성분의 양을 포함할 수 있다. 상기 제 1 간섭 제거 회로(110)와 상기 제 2 간섭 제거 회로(120)는 상기 입력 신호(D_in)를 입력 받으나, 상기 입력 신호(D_in)는 차동 신호일 수 있고, 상기 제 1 간섭 제거 회로(110), 상기 제 2 간섭 제거 회로(120), 상기 제 1 및 제 2 샘플링 회로(210, 220), 및 상기 제 1 및 제 2 쉬프트 레지스터(310, 320)는 차동 회로로 구현될 수 있다.

상기 제 2 샘플링 회로(220)는 상기 제 2 간섭 제거 신호(D_icB)를 클럭(CLK)에 응답하여 샘플링하고, 샘플링한 결과를 상기 제 2 샘플링 신호(D_sB)로서 출력할 수 있다. 상기 제 2 샘플링 회로(220)는 래치형 센스 앰프로 구현될 수 있다.

상기 제 2-1 쉬프트 레지스터(321)는 상기 제 2 샘플링 신호(D_sB)를 상기 클럭(CLK)의 설정된 주기만큼 쉬프팅시켜 상기 제 2 출력 신호(D_outB)로서 출력할 수 있다. 이때, 상기 제 2 쉬프트 레지스터(320)는 플립플롭으로 구현될 수 있다.

상기 제 2-2 쉬프트 레지스터(322)는 상기 제 2 샘플링 신호(D_sB)를 상기 클럭(CLK)의 반대 위상을 갖는 상기 클럭 바(CLK_b)의 설정된 주기만큼 쉬프팅시켜 출력할 수 있다. 이때, 상기 제 2-2 쉬프트 레지스터(322)는 플립플롭으로 구현될 수 있다.

상기 가중치 제어 회로(400)는 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)의 각 정보를 저장할 수 있으며, 정보에 따라 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)의 전압 레벨을 결정하여 출력할 수 있다.

상기 제 1 간섭 제거 회로(110)는 도 3에 도시된 바와 같이, 버퍼(111), 및 제 1 내지 제 4 커서 성분 제거 회로(112, 113, 114, 115)를 포함할 수 있다. 상기 버퍼(111), 및 상기 제 1 내지 제 4 커서 성분 제거 회로(112, 113, 114, 115)의 상세 구성 설명은 앞서 설명하였으므로, 생략하기로 한다.

상기 제 1 내지 제 4 커서 성분 제거 회로(112, 113, 114, 115) 각각은 입력되는 각각의 가중치 적용 신호(W1, W2, W3, W4)의 전압 레벨에 따라 접지단(VSS)으로 흘리는 싱크 전류의 양을 결정할 수 있다. 또한 상기 제 1 내지 제 4 커서 성분 제거 회로(112, 113, 114, 115)는 피드백되는 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB) 및 상기 쉬프트 레지스터들(311, 312, 321, 322)에 응답하여 상기 싱크 전류를 접지단(VSS)으로 흘림으로서, 상기 제 1 내지 제 4 포스트 커서(1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor)의 제거 타이밍을 결정할 수 있다.

이와 같이 구성된 본 발명의 실시예에 따른 심볼 간섭 제거 회로는 다음과 같이 동작할 수 있다.

입력 신호(D_in)가 제 1 및 제 2 간섭 제거 회로(110, 120)에 입력된다.

상기 제 1 및 제 2 간섭 제거 회로(110, 120)는 제 1 및 제 2 샘플링 신호(D_sA, D_sB), 쉬프트 레지스터들(311, 312, 321, 322)의 출력 신호 및 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)에 응답하여 상기 입력 신호(D_in)의 심볼 간 간섭을 제거하고, 간섭이 제거된 제 1 및 제 2 간섭 제거 신호(D_icA, D_icB)를 생성할 수 있다.

상기 제 1 간섭 제거 회로(110)는 상기 제 2 샘플링 신호(D_sB) 및 상기 제 1 가중치 적용 신호(W1)에 응답하여 상기 제 1 간섭 제거 회로(110)에 입력되는 상기 입력 신호(D_in)의 제 1 포스트 커서(1^st post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 상기 제 1 샘플링 신호(D_sA) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 1 간섭 제거 회로(110)에 입력되는 상기 입력 신호(D_in)의 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 상기 제 2-2 쉬프트 레지스터(322)의 출력 신호 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 1 간섭 제거 회로(110)에 입력되는 상기 입력 신호(D_in)의 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110)는 상기 제 1-1 쉬프트 레지스터(311)의 출력 신호 즉, 상기 제 1 출력 신호(D_outA) 및 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 1 간섭 제거 회로(110)에 입력되는 상기 입력 신호(D_in)의 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 상기 제 1 샘플링 신호(D_sA) 및 상기 제 1 가중치 적용 신호(W1)에 응답하여 상기 제 2 간섭 제거 회로(120)에 입력되는 상기 입력 신호(D_in)의 제 1 포스트 커서(1^st post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 상기 제 2 샘플링 신호(D_sB) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 2 간섭 제거 회로(120)에 입력되는 상기 입력 신호(D_in)의 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 상기 제 1-2 쉬프트 레지스터(312)의 출력 신호 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 2 간섭 제거 회로(120)에 입력되는 상기 입력 신호(D_in)의 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 상기 제 2-1 쉬프트 레지스터(321)의 출력 신호 즉, 상기 제 2 출력 신호(D_outB) 및 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 2 간섭 제거 회로(120)에 입력되는 상기 입력 신호(D_in)의 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 이때, 가중치 제어 회로(400)는 심볼 간 간섭 정보에 따라 전압 레벨이 결정된 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)을 출력할 수 있다. 상기 가중치 제어 회로(400)는 상기 제 1 내지 제 4 포스트 커서(1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분의 간섭 양에 따라 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)의 전압 레벨을 결정하고, 결정된 전압 레벨의 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)를 저장할 수 있다.

제 1 샘플링 회로(210)는 클럭(CLK)에 응답하여 상기 제 1 간섭 제거 신호(D_icA)를 샘플링하고, 샘플링된 신호를 상기 제 1 샘플링 신호(D_sA)로서 출력할 수 있다.

제 2 샘플링 회로(220)는 상기 클럭(CLK)에 응답하여 상기 제 2 간섭 제거 신호(D_icB)를 샘플링하고, 샘플링된 신호를 상기 제 2 샘플링 신호(D_sB)로서 출력할 수 있다.

상기 제 1-1 쉬프트 레지스터(311)는 상기 제 1 샘플링 신호(D_sA)를 상기 클럭(CLK)의 설정된 주기(예를 들어, 1주기)만큼 쉬프팅시켜 상기 제 1 출력 신호(D_outA)로서 출력할 수 있다.

상기 제 1-2 쉬프트 레지스터(312)는 상기 제 1 샘플링 신호(D_sA)를 상기 클럭 바(CLK_b)의 설정된 주기(예를 들어, 1주기)만큼 쉬프팅시켜 출력할 수 있다.

상기 제 2-1 쉬프트 레지스터(321)는 상기 제 2 샘플링 신호(D_sB)를 상기 클럭(CLK)의 설정된 주기(예를 들어, 1주기)만큼 쉬프팅시켜 상기 제 2 출력 신호(D_outB)로서 출력할 수 있다.

상기 제 2-2 쉬프트 레지스터(322)는 상기 제 2 샘플링 신호(D_sB)를 상기 클럭 바(CLK_b)의 설정된 주기(예를 들어, 1주기)만큼 쉬프팅시켜 출력할 수 있다.

도 4에 도시된 본 발명의 실시예에 다른 심볼 간섭 제거 회로가 도 3에 도시된 본 발명의 실시예에 따른 심볼 간섭 제거 회로와 다른 점은 상기 제 3 포스트 커서(3^rd post cursor) 성분의 제거 타이밍이다. 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB)을 상기 클럭(CLK)보다 반주기 빠른 상기 클럭 바(CLK_b)를 이용하여 쉬프팅시키고, 쉬프팅된 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB)를 상기 제 3 포스트 커서(3^rd post cursor) 성분 제거에 이용한다. 그러므로, 도 4에 도시된 본 발명의 실시예에 따른 심볼 간섭 제거 회로는 도 2에 도시된 본 발명의 실시예에 따른 심볼 간섭 제거 회로에 비해, 상기 제 3 포스트 커서 성분(3^rd post cursor)을 제거하는 타이밍을 상기 클럭(CLK)의 반주기만큼 앞당겨, 심볼 간섭 제거 회로의 응답 속도를 높일 수 있다.

본 발명의 실시예에 따른 심볼 간섭 제거 회로는 도 5에 도시된 바와 같이, 제 1 및 제 2 간섭 제거 회로(110-1, 120-1), 샘플링 회로(200-1), 제 1-1 쉬프트 레지스스터(311), 제1-2 쉬프트 레지스터(312), 제 2-1 쉬프트 레지스터(321), 제 2-2 쉬프트 레지스터(322), 및 가중치 제어 회로(400)를 포함할 수 있다.

상기 제 1 간섭 제거 회로(110-1)는 제 2 내지 제 4 가중치 적용 신호(W2, W3, W4), 제 1 샘플링 신호(D_sA), 쉬프트 레지스터들(311, 322)의 출력 신호들에 응답하여 상기 제 1 간섭 제거 회로(110-1)에 입력되는 입력 신호(D_in)의 제 2 내지 제 4 포스트 커서(2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분을 제거한 제 1 간섭 제거 신호(D_icA)를 생성할 수 있다. 예를 들어, 상기 제 1 간섭 제거 회로(110-1)는 제 2 입력단(2)에 입력되는 상기 제 1 샘플링 신호(D_sA) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110-1)는 제 3 입력단(3)에 입력되는 상기 제 2-2 쉬프트 레지스터(322)의 출력 신호 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110-1)는 제 4 입력단(4)에 입력되는 상기 제 1-1쉬프트 레지스터(311)의 출력 신호 즉, 상기 제 1 출력 신호(D_outA) 및 제 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 또한 상기 제1 간섭 제거 회로(110-1)의 제 2 내지 제 4 입력단(2~4)에 입력되는 상기 제 1 샘플링 신호(D_sA) 및 쉬프트 레지스터들(311, 322)들의 출력 신호는 커서 성분의 제거 타이밍을 포함하고, 상기 제 2 내지 제 4 가중치 적용 신호(W2, W3, W4)는 제거될 커서 성분의 양을 포함할 수 있다.

상기 샘플링 회로(200-1)는 상기 제 1 가중치 적용 신호(W1) 및 상기 클럭(CLK)에 응답하여 상기 제 1 간섭 제거 신호(D_icA)의 제 1 포스트 커서(1^st post cursor)을 제거하고, 상기 제 1 포스트 커서(1^st post cursor) 성분이 제거된 상기 제 1 간섭 제거 신호(D_icA)를 클럭(CLK)에 응답하여 샘플링하고, 샘플링한 결과를 상기 제 1 샘플링 신호(D_sA)로서 출력할 수 있다. 또한 상기 샘플링 회로(200-1)는 상기 제 1 가중치 적용 신호(W1) 및 상기 클럭(CLK)에 응답하여 제 2 간섭 신호(D_icB)의 제 1 포스트 커서(1^st post cursor)성분을 제거하고, 상기 제 1 포스트 커서(1^st post cursor) 성분이 제거된 상기 제 2 간섭 제거 신호(D_icB)를 제 2 샘플링 신호(D_sB)로서 출력할 수 있다. 상기 샘플링 회로(200-1)는 도 2에 도시된 샘플링 회로(210)과 도 3에 도시된 제 1 커서 성분 제거 회로(112)의 조합으로 구성될 수도 있고, 1-tap loop-unrolling DFE(Decision Feedback Equalizer, 판정 궤환 등화기)로 구현될 수 있다.

상기 제 1-1 쉬프트 레지스터(311)는 상기 제 1 샘플링 신호(D_sA)를 상기 클럭(CLK)의 설정된 주기만큼 쉬프팅시켜 상기 제 1 출력 신호(D_outA)로서 출력할 수 있다. 이때, 상기 제 1 쉬프트 레지스터(310)는 플립플롭으로 구현될 수 있다.

상기 제 1-2 쉬프트 레지스터(312)는 상기 제 1 샘플링 신호(D_sA)를 상기 클럭(CLK)의 반대 위상을 갖는 클럭 바(CLK_b)의 설정된 주기만큼 쉬프팅시켜 출력할 수 있다. 이때, 상기 제 1-2 쉬프트 레지스터(312)는 플립플롭으로 구현될 수 있다.

상기 제 2 간섭 제거 회로(120-1)는 제 2 내지 제 4 가중치 적용 신호(W2, W3, W4), 상기 제 2 샘플링 신호(D_sB) 및 쉬프트 레지스터들(312, 321)의 출력 신호에 응답하여 상기 제 2 간섭 제거 회로(120-1)에 입력되는 상기 입력 신호(D_in)의 제 2 내지 제 4 포스트 커서(2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분을 제거한 상기 제 2 간섭 제거 신호(D_icB)를 생성할 수 있다. 예를 들어, 상기 제 2 간섭 제거 회로(120-1)는 제 2 입력단(2)에 입력되는 상기 제 2 샘플링 신호(D_sB) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120-1)는 제 3 입력단(3)에 입력되는 상기 제 1-2 쉬프트 레지스터(312)의 출력 신호 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120)는 제 4 입력단(4)에 입력되는 상기 제 2-1 쉬프트 레지스터(321)의 출력 신호 즉, 상기 제 2 출력 신호(D_outB) 및 제 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 또한 상기 제2 간섭 제거 회로(120-1)의 제 2 내지 제 4 입력단(2~4)에 입력되는 상기 제 2 샘플링 신호(D_sB) 및 쉬프트 레지스터들(312, 321)의 출력 신호는 커서 성분의 제거 타이밍을 포함하고, 상기 제 2 내지 제 4 가중치 적용 신호(W2, W3, W4)는 제거될 커서 성분의 양을 포함할 수 있다. 상기 제 1 간섭 제거 회로(110-1)와 상기 제 2 간섭 제거 회로(120-1)는 상기 입력 신호(D_in)를 입력 받으나, 상기 입력 신호(D_in)는 차동 신호일 수 있고 상기 제 1 간섭 제거 회로(110-1), 상기 제 2 간섭 제거 회로(120-1), 상기 샘플링 회로(200-1) 및 제 1-1, 1-2, 2-1, 2-2 쉬프트 레지스터(311, 312, 321, 322)는 차동 회로로 구현될 수 있다.

상기 제 2-1 쉬프트 레지스터(321)는 상기 제 2 샘플링 신호(D_sB)를 상기 클럭(CLK)의 설정된 주기만큼 쉬프팅시켜 상기 제 2 출력 신호(D_outB)로서 출력할 수 있다. 이때, 상기 제 2 쉬프트 레지스터(320)는 플립플롭으로 구현될 수 있다.

상기 제 2-2 쉬프트 레지스터(322)는 상기 제 2 샘플링 신호(D_sB)를 상기 클럭(CLK)의 반대 위상을 갖는 상기 클럭 바(CLK_b)의 설정된 주기만큼 쉬프팅시켜 출력할 수 있다. 이때, 상기 제 2-2 쉬프트 레지스터(322)는 플립플롭으로 구현될 수 있다.

상기 가중치 제어 회로(400)는 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)의 각 정보를 저장할 수 있으며, 정보에 따라 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)의 전압 레벨을 결정하여 출력할 수 있다.

상기 제 1 간섭 제거 회로(110-1)는 도 3에 도시된 제 1 간섭 제거 회로(100)를 구성하는 구성요소 즉, 버퍼(111), 및 제 1 내지 제 4 커서 성분 제거 회로(112, 113, 114, 115) 중 상기 제 1 커서 성분 제거 회로(112)를 제외시킴으로써 구현될 수 있다. 상기 버퍼(111), 및 상기 제 2 내지 제 4 커서 성분 제거 회로(113, 114, 115)의 상세 구성 설명은 앞서 설명하였으므로, 생략하기로 한다.

상기 제 2 내지 제 4 커서 성분 제거 회로(113, 114, 115) 각각은 입력되는 각각의 가중치 적용 신호(W2, W3, W4)의 전압 레벨에 따라 접지단(VSS)으로 흘리는 싱크 전류의 양을 결정할 수 있다. 또한 상기 제 2 내지 제 4 커서 성분 제거 회로(113, 114, 115)는 피드백되는 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB) 및 쉬프트 레지스터들(311, 321, 322)의 출력 신호들에 응답하여 상기 싱크 전류를 접지단(VSS)으로 흘림으로서, 상기 제 2 내지 제 4 포스트 커서(2^nd post cursor, 3^rd post cursor, 4^th post cursor)의 제거 타이밍을 결정할 수 있다.

이와 같이 구성된 본 발명의 실시예에 따른 심볼 간섭 제거 회로는 다음과 같이 동작할 수 있다.

제 1 및 제 2 간섭 제거 회로(110-1, 120-1)는 제 1 및 제 2 샘플링 신호(D_sA, D_sB), 쉬프트 레지스터들(311, 312, 321, 322)의 출력 신호 및 제 2 내지 제 4 가중치 적용 신호(W2, W3, W4)에 응답하여 입력 신호(D_in)의 제 2 내지 제 4 포스트 커서(2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분을 제거하고, 상기 제 2 내지 제 4 포스트 커서(2^nd post cursor, 3^rd post cursor, 4^th post cursor)이 제거된 제 1 및 제 2 간섭 제거 신호(D_icA, D_icB)를 생성할 수 있다.

상기 제 1 간섭 제거 회로(110-1)는 상기 제 1 샘플링 신호(D_sA) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 1 간섭 제거 회로(110-1)에 입력되는 상기 입력 신호(D_in)의 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110-1)는 상기 제 2-2 쉬프트 레지스터(322)의 출력 신호 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 1 간섭 제거 회로(110-1)에 입력되는 상기 입력 신호(D_in)의 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 1 간섭 제거 회로(110-1)는 상기 제 1-1 쉬프트 레지스터(311)의 출력 신호 즉, 상기 제 1 출력 신호(D_outA) 및 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 1 간섭 제거 회로(110-1)에 입력되는 상기 입력 신호(D_in)의 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120-1)는 상기 제 2 샘플링 신호(D_sB) 및 상기 제 2 가중치 적용 신호(W2)에 응답하여 상기 제 2 간섭 제거 회로(120-1)에 입력되는 상기 입력 신호(D_in)의 제 2 포스트 커서(2^nd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120-1)는 상기 제 1-2 쉬프트 레지스터(312)의 출력 신호 및 상기 제 3 가중치 적용 신호(W3)에 응답하여 상기 제 2 간섭 제거 회로(120-1)에 입력되는 상기 입력 신호(D_in)의 제 3 포스트 커서(3^rd post cursor) 성분을 제거할 수 있다. 상기 제 2 간섭 제거 회로(120-1)는 상기 제 2-1 쉬프트 레지스터(321)의 출력 신호 즉, 상기 제 2 출력 신호(D_outB) 및 상기 제 4 가중치 적용 신호(W4)에 응답하여 상기 제 2 간섭 제거 회로(120-1)에 입력되는 상기 입력 신호(D_in)의 제 4 포스트 커서(4^th post cursor) 성분을 제거할 수 있다. 이때, 가중치 제어 회로(400)는 심볼 간 간섭 정보에 따라 전압 레벨이 결정된 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)을 출력할 수 있다. 상기 가중치 제어 회로(400)는 상기 제 1 내지 제 4 포스트 커서(1^st post cursor, 2^nd post cursor, 3^rd post cursor, 4^th post cursor) 성분의 간섭 양에 따라 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)의 전압 레벨을 결정하고, 결정된 전압 레벨의 상기 제 1 내지 제 4 가중치 적용 신호(W1, W2, W3, W4)를 저장할 수 있다.

상기 샘플링 회로(200-1)는 상기 제 1 가중치 적용 신호(W1) 및 상기 클럭(CLK)에 응답하여 상기 제 1 간섭 제거 신호(D_icA)의 제 1 포스트 커서(1^st post cursor)을 제거하고, 상기 제 1 포스트 커서(1^st post cursor) 성분이 제거된 상기 제 1 간섭 제거 신호(D_icA)를 클럭(CLK)에 응답하여 샘플링하고, 샘플링한 결과를 상기 제 1 샘플링 신호(D_sA)로서 출력할 수 있다. 또한 상기 샘플링 회로(200-1)는 상기 제 1 가중치 적용 신호(W1) 및 상기 클럭(CLK)에 응답하여 제 2 간섭 신호(D_icB)의 제 1 포스트 커서(1^st post cursor)성분을 제거하고, 상기 제 1 포스트 커서(1^st post cursor) 성분이 제거된 상기 제 2 간섭 제거 신호(D_icB)를 제 2 샘플링 신호(D_sB)로서 출력할 수 있다.

상기 제 1-1 쉬프트 레지스터(311)는 상기 제 1 샘플링 신호(D_sA)를 상기 클럭(CLK)의 설정된 주기(예를 들어, 1주기)만큼 쉬프팅시켜 상기 제 1 출력 신호(D_outA)로서 출력할 수 있다.

상기 제 1-2 쉬프트 레지스터(312)는 상기 제 1 샘플링 신호(D_sA)를 상기 클럭 바(CLK_b)의 설정된 주기(예를 들어, 1주기)만큼 쉬프팅시켜 출력할 수 있다.

상기 제 2-1 쉬프트 레지스터(321)는 상기 제 2 샘플링 신호(D_sB)를 상기 클럭(CLK)의 설정된 주기(예를 들어, 1주기)만큼 쉬프팅시켜 상기 제 2 출력 신호(D_outB)로서 출력할 수 있다.

상기 제 2-2 쉬프트 레지스터(322)는 상기 제 2 샘플링 신호(D_sB)를 상기 클럭 바(CLK_b)의 설정된 주기(예를 들어, 1주기)만큼 쉬프팅시켜 출력할 수 있다.

도 5에 도시된 본 발명의 실시예에 다른 심볼 간섭 제거 회로가 도 2에 도시된 본 발명의 실시예에 따른 심볼 간섭 제거 회로와 다른 점은 상기 제 3 포스트 커서(3^rd post cursor) 성분의 제거 타이밍이다. 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB)을 상기 클럭(CLK)보다 반주기 빠른 상기 클럭 바(CLK_b)를 이용하여 쉬프팅시키고, 쉬프팅된 상기 제 1 및 제 2 샘플링 신호(D_sA, D_sB)를 상기 제 3 포스트 커서(3^rd post cursor) 성분 제거에 이용한다. 그러므로, 도 5에 도시된 본 발명의 실시예에 따른 심볼 간섭 제거 회로는 도 3에 도시된 본 발명의 실시예에 따른 심볼 간섭 제거 회로에 비해, 상기 제 3 포스트 커서 성분(3^rd post cursor)을 제거하는 타이밍을 상기 클럭(CLK)의 반주기만큼 앞당겨, 심볼 간섭 제거 회로의 응답 속도를 높일 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (10)

1. 제 2 가중치 적용 신호, 제3 가중치 적용 신호, 제 4 가중치 적용 신호, 샘플링 신호 및 쉬프트 레지스터들의 출력 신호에 따라 입력 신호의 제 2 포스트 커서 성분, 제 3 포스트 커서 성분 및 제 4 포스트 커서 성분을 제거하여 간섭 제거 신호를 생성하는 간섭 제거 회로;
   제 1 가중치 적용 신호 및 클럭에 응답하여 상기 간섭 제거 신호의 제 1 포스트 커서 성분을 제거하고, 상기 제 1 포스트 커서 성분이 제거된 상기 간섭 제거 신호를 샘플링하여 상기 샘플링 신호를 생성하는 샘플링 회로; 및
   상기 클럭과 위상이 반대인 클럭 바의 설정된 주기만큼 상기 샘플링 신호를 쉬프팅시키고, 상기 클럭의 설정된 주기만큼 상기 샘플링 신호를 쉬프팅시켜 상기 간섭 제거 회로에 쉬프팅된 신호들을 제공하는 상기 쉬프트 레지스터들을 포함하는 것을 특징으로 하는 심볼 간섭 제거 회로.
2. 제 1 항에 있어서,
   상기 제 1 내지 제 4 가중치 적용 신호를 저장하여 출력하는 가중치 제어 회로를 더 포함하는 것을 특징으로 하는 심볼 간섭 제거 회로.
3. 제 1 항에 있어서,
   상기 쉬프트 레지스터들은
   상기 클럭에 응답하여 상기 샘플링 신호를 상기 클럭의 설정된 주기만큼 쉬프팅시켜 출력하는 적어도 하나의 제 1 쉬프트 레지스터, 및
   상기 클럭 바에 응답하여 상기 샘플링 신호를 상기 클럭 바의 설정된 주기만큼 쉬프팅시켜 출력하는 적어도 하나의 제 2 쉬프트 레지스터를 포함하는 것을 특징으로 하는 심볼 간섭 제거 회로.
4. 제 1 항에 있어서,
   상기 간섭 제거 회로는
   상기 간섭 제거 회로에 입력되는 상기 입력 신호를 입력 받는 버퍼,
   상기 버퍼의 출력단에 연결되며, 상기 제 2 내지 제 4 가중치 적용 신호, 상기 샘플링 신호 및 상기 쉬프트 레지스터들의 출력 신호에 응답하여 상기 제 2 내지 제 4 포스트 커서 성분을 제거하는 커서 성분 제거 회로들을 포함하는 것을 특징으로 하는 심볼 간섭 제거 회로.
5. 제 4 항에 있어서,
   상기 커서 성분 제거 회로들 각각은
   드레인에 상기 버퍼의 출력단이 연결되고, 게이트에 해당하는 쉬프트 레지스터의 출력 신호 또는 상기 샘플링 신호가 입력되는 적어도 하나의 제 1 트랜지스터, 및
   드레인에 상기 제 1 트랜지스터의 소오스가 연결되고, 게이트에 해당하는 가중치 적용 신호가 입력되며 소오스에 접지단이 연결되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 심볼 간섭 제거 회로.
6. 제 2 가중치 적용 신호, 제3 가중치 적용 신호, 제 4 가중치 적용 신호, 제 1 샘플링 신호, 제 1-1쉬프트 레지스터, 및 제 2-2 쉬프트 레지스터의 출력 신호에 따라 입력 신호의 제 2 포스트 커서 성분, 제 3 포스트 커서 성분 및 제 4 포스트 커서 성분을 제거하여 제 1 간섭 제거 신호를 생성하는 제 1 간섭 제거 회로;
   상기 제 2 가중치 적용 신호, 상기 제3 가중치 적용 신호, 상기 제 4 가중치 적용 신호, 제 2 샘플링 신호, 제 1-2쉬프트 레지스터, 및 제 2-1쉬프트 레지스터의 출력 신호에 따라 상기 입력 신호의 제 2 포스트 커서 성분, 제 3 포스트 커서 성분 및 제 4 포스트 커서 성분을 제거하여 제 2 간섭 제거 신호를 생성하는 제 2 간섭 제거 회로;
   제 1 가중치 적용 신호 및 클럭에 응답하여 상기 제 1 및 제 2 간섭 제거 신호의 제 1 포스트 커서 성분을 제거하고, 제 1 포스트 커서 성분이 제거된 상기 제 1 및 제 2 간섭 제거 신호를 각각 샘플링하여 상기 제 1 및 제 2 샘플링 신호를 생성하는 샘플링 회로;
   상기 클럭의 설정된 주기만큼 상기 제 1 샘플링 신호를 쉬프팅시켜 출력하는 상기 제 1-1 쉬프트 레지스터;
   상기 클럭과 위상이 반대인 클럭 바의 설정된 주기만큼 상기 제 1 샘플링 신호를 쉬프팅시켜 출력하는 상기 제 1-2 쉬프트 레지스터;
   상기 클럭의 설정된 주기만큼 상기 제 2 샘플링 신호를 쉬프팅시켜 출력하는 상기 제 2-1 쉬프트 레지스터; 및
   상기 클럭 바의 설정된 주기만큼 상기 제 2 샘플링 신호를 쉬프팅시켜 출력하는 상기 제 2-2 쉬프트 레지스터를 포함하는 것을 특징으로 하는 심볼 간섭 제거 회로.
7. 제 6 항에 있어서,
   상기 제 1 내지 제 4 가중치 적용 신호를 저장하여 출력하는 가중치 제어 회로를 더 포함하는 것을 특징으로 하는 심볼 간섭 제거 회로.
8. 제 6 항에 있어서,
   상기 입력 신호는 차동 신호인 것을 특징으로 하는 심볼 간섭 제거 회로.
9. 제 6 항에 있어서,
   상기 제 1 간섭 제거 회로는
   상기 입력 신호를 버퍼링하는 버퍼,
   상기 제 1 샘플링 신호 및 상기 제 2 가중치 적용 신호에 응답하여 상기 제 2 포스트 커서 성분을 제거하는 제 2 커서 성분 제거 회로,
   상기 제 2-2 쉬프트 레지스터의 출력 신호 및 상기 제 3 가중치 적용 신호에 응답하여 상기 제 3 포스트 커서 성분을 제거하는 제 3 커서 성분 제거 회로, 및
   상기 제 1-1 쉬프트 레지스터의 출력 신호 및 상기 제 4 가중치 적용 신호에 응답하여 상기 제 4 포스트 커서 성분을 제거하는 제 4 커서 성분 제거 회로를 포함하는 것을 특징으로 하는 심볼 간섭 제거 회로.
10. 제 6 항에 있어서,
    상기 제 2 간섭 제거 회로는
    상기 입력 신호를 버퍼링하는 버퍼,
    상기 제 2 샘플링 신호 및 상기 제 2 가중치 적용 신호에 응답하여 상기 제 2 포스트 커서 성분을 제거하는 제 2 커서 성분 제거 회로,
    상기 제 1-2 쉬프트 레지스터의 출력 신호 및 상기 제 3 가중치 적용 신호에 응답하여 상기 제 3 포스트 커서 성분을 제거하는 제 3 커서 성분 제거 회로, 및
    상기 제 2-1 쉬프트 레지스터의 출력 신호 및 상기 제 4 가중치 적용 신호에 응답하여 상기 제 4 포스트 커서 성분을 제거하는 제 4 커서 성분 제거 회로를 포함하는 것을 특징으로 하는 심볼 간섭 제거 회로.

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