TWI508087B - 記憶體信號的動態相位追蹤方法及其相關控制電路 - Google Patents

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Description

記憶體信號的動態相位追蹤方法及其相關控制電路
本發明是有關於一種記憶體控制電路與控制方法，且特別是有關於一種記憶體信號的動態相位追蹤方法及其相關控制電路。
一般來說，記憶體控制器(memory controller)連接至記憶體模組，可將資料寫入記憶體模組或者由記憶體模組中讀取資料。現今最普遍的記憶體模組即為雙倍資料速率(double data rate，以下簡稱DDR)記憶體模組。
當記憶體控制器發出寫入指令時，資料可從記憶體控制器傳送至於記憶體模組並儲存。而當記憶體控制器發出讀取指令時，資料可從記憶體模組傳送至記憶體控制器，並進行後續處理。
請參照第1圖，其所繪示為記憶體控制器與記憶體模組之間的連線示意圖。記憶體控制器100與DDR記憶體模組200之間的信號至少包括：外部時脈CLKext、位址信號、指令信號、資料串列信號DQ0~DQ7與資料觸發(data strobe)信號DQS。指令信號包括寫入致能信號WE；位址信號包括記憶體位址信號A0~A13、列位址觸發信號(row address strobe)RAS及行位址觸發信號(column address strobe)CAS。
DDR交易(transaction)包括以下步驟：首先，記憶體控制器100發出指令信號以及位址信號，而DDR記憶體模組200根據指令信號以及位址信號來獲得指令，該指令可為寫入指令或 者讀取指令。接著，DDR記憶體模組200即根據指令儲存或輸出資料。
當該指令為寫入指令時，資料串列信號DQ0~DQ7與資料觸發信號DQS係由記憶體控制器200所產生。因此，DDR記憶體模組200根據記憶體控制器100所產生的資料觸發信號DQS來拴鎖(latch)資料串列信號DQ0~DQ7上的資料並且寫入DDR記憶體模組200內對應的記憶體位址內。
從記憶體模組200接收到讀取指令到資料準備好可以輸出的時間稱為行位址觸發延遲時間(CAS latency)CL。以CL=2為例，當指令為讀取指令時，DDR記憶體模組200會在2個外部時脈CLKext的週期後，才會驅動資料串列信號DQ0~DQ7。此時，記憶體控制器100可根據資料觸發信號DQS來拴鎖資料串列信號DQ0~DQ7並獲得相對應記憶體位址內的資料。
請參照第2圖，其所繪示為讀取指令時的信號時序圖。一般來說，DDR記憶體模組200於輸出資料時，會產生資料觸發信號DQS以及資料串列信號DQ0~DQ7，此時資料觸發信號DQS的頻率與外部時脈CLKext相同；反之，DDR記憶體模組200未輸出資料之前，資料觸發信號DQS係位於高阻抗(high impedance)的第三狀態(tri-state)。
由第2圖可知，於時間T0時，由位址信號(Address signal)與指令信號(Command signal)可獲得記憶體位址A0~A13與讀取指令(Read)，而其他時間則是無運作指令(no operation，NOP)。由於行位址觸發延遲時間CL為2個外部時脈CLKext週期(CL=2)，因此，資料觸發信號DQS於T1時間由第三狀態轉變為低準位，並於T2時間至T4時間之間產生高低準位變換，而於時間T4之後再次轉變為第三狀態。經過了2個外部時脈CLKext週期的行位址觸發延遲時間(CL=2)後，於時間T2至T4的時間內，資料串列信號DQ0~DQ7上依序產生D0、D1、D2、D3的資料。因此，記憶體控制器100即可根據資料觸發信號DQS的上升 緣與下降緣來拴鎖資料串列信號DQ0~DQ7的D0、D1、D2、D3資料。
理論上，記憶體控制器100可將接收到的資料觸發信號DQS延遲相位90度後即可用以拴鎖資料串列信號DQ0~DQ7。然而，由於印刷電路板的佈局、記憶體控制器100內部電路製程與電壓的誤差，以及其他外在因素(例如環境溫度)將導致記憶體信號的飄移，例如資料串列信號DQ0~DQ7的漂移。因此，DQS延遲相位90度後可能無法正常讀取到資料串列信號DQ0~DQ7。
請參照第3圖，其所繪示為記憶體控制器100收到資料串列信號DQ的眼圖(eye pattern)及其資料觸發信號DQS示意圖。由於記憶體信號的漂移，所以記憶體控制器100在正常操作前必須先設定資料觸發信號DQS的最佳延遲相位，使得資料觸發信號DQS可以正確拴鎖資料串列信號DQ。換句話說，在記憶體控制器100進入正常操作模式之前，記憶體控制器必須要先進行掃描測試(scanning test)以建立一資料觸發信號DQS安全相位範圍。
在進行掃描測試時，記憶體控制器100會逐漸改變資料觸發信號DQS的延遲相位，並據以讀取DDR記憶體模組200中的資料。如第3圖所示，當資料觸發信號DQS的延遲相位在t1至t2之間時，可正確地讀取DDR記憶體模組200中的資料。則延遲時間為t1至t2之間的範圍即稱為資料觸發信號DQS安全相位範圍。
於確認DQS安全相位範圍之後，即可據以設定資料觸發信號DQS的最佳延遲相位為ta，其中ta=(t1+t2)/2。亦即，設定資料觸發信號DQS位於DQS安全相位範圍的中央。如此即可確保記憶體控制器100於正常操作時能夠正確地讀取DDR記憶體模組200中的資料。而當資料觸發信號DQS的相位設定完成後，整個系統才可正式啟動並進入正常操作模式。
然而，在實際的情況中，當整個系統在持續運作時，不同的系統負載會影響電路內部的電流與溫度分佈，甚至在環境溫度有劇烈變動的情況下，都會影響到記憶體控制器100與DDR記憶體模組200之間訊號的信號品質，導致記憶體信號的漂移更加嚴重。此時，將造成DQS安全相位範圍的移動或者DQS安全相位範圍的縮小。
由於習知技術資料觸發信號DQS的最佳延遲相位在正式啟動前已經設定完成且無法再更改，因此，當整個系統在持續運作時，當DQS安全相位範圍改變，將導致資料觸發信號DQS無法根據先前所設定的最佳延遲相位來讀取DDR記憶體模組200中的資料。
有鑑於此，本發明的目的在於提出一種記憶體信號的動態相位追蹤方法及其相關控制電路。於正常操作時，記憶體控制器能夠持續追蹤DQS安全相位範圍，並據以更新資料觸發信號DQS的最佳延遲相位。
本發明提出一種記憶體信號的動態相位追蹤方法，應用於一記憶體控制器存取一記憶體模組，該方法包括下列步驟：發出一存取記憶體命令以及一使用要求至仲裁器以要求記憶體模組的使用權；於獲得使用權時，將存取命令傳遞至記憶體模組，並宣告一旗標信號；於該旗標信號宣告時，更新一延遲相位並據以調整記憶體信號以讀取記憶體模組的輸出資料；判斷該延遲相位所對應的測試資料以更新一記錄；以及根據該記錄來更新最佳延遲相位，並利用更新的該最佳延遲相位調整記憶體信號以存取記憶體模組的輸出資料。
本發明亦提供一種記憶體控制器，連接於一存取單元與一記憶體模組之間，記憶體控制器包括：仲裁單元，連接於存取單元；自我測試單元，連接於仲裁單元，其中存取單元與自 我測試單元皆可發出一存取記憶體命令至仲裁器以要求該記憶體模組的使用權；控制單元，連接至仲裁單元；輸出入控制單元，連接至控制單元與記憶體模組；相位切換單元，連接於輸出入控制單元、控制單元、與自我測試單元，其中，於自我測試單元獲得使用權時，控制單元動作一旗標信號並傳遞至相位切換單元，且記憶體模組接收自我測試單元的存取命令；其中，於旗標信號動作時，自我測試單元提供延遲相位，使得輸出入控制單元根據延遲相位調整記憶體信號以讀取記憶體模組的輸出資料。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧記憶體控制器
200‧‧‧DDR記憶體模組
400‧‧‧記憶體控制器
410‧‧‧第一存取單元
420‧‧‧第二存取單元
430‧‧‧仲裁單元
450‧‧‧自我測試單元
455‧‧‧相位計算器
460‧‧‧控制單元
465‧‧‧相位切換控制器
470‧‧‧輸出入控制單元
480‧‧‧相位切換單元
490‧‧‧DDR記憶體模組
第1圖所繪示為記憶體控制器與記憶體模組之間的連線示意圖。
第2圖所繪示為讀取指令時的信號時序圖。
第3圖所繪示為記憶體控制器收到資料串列信號DQ的眼圖及其資料觸發信號DQS示意圖。
第4圖所繪示為運用本發明記憶體控制器之記憶體存取系統示意。
第5圖所繪示為本發明記憶體控制器在正常操作下之相關信號示意圖。
第6圖所繪示為本發明記憶體信號的動態相位追蹤方法流程圖。
請參考第4圖，其所繪示為運用本發明記憶體控制器400之記憶體存取系統示意圖。記憶體存取系統包括第一存取單元410與第二存取單元420連接至記憶體控制器400，而記憶 體控制器400連接至DDR記憶體模組490。第一存取單元410與第二存取單元420在系統正常操作時可任意存取DDR記憶體模組490中的資料。第一存取單元410與第二存取單元420可為中央處理器(CPU)、數位電視顯示控制電路(DTV controller)、USB介面控制電路(USB interface controller)等等。
記憶體控制器400包括仲裁單元(arbitrating unit)430、自我測試單元(built-in self test unit，以下簡稱BIST單元)450、控制單元460、輸出入控制單元470與相位切換單元480。
於一具體實施例中，在記憶體存取系統正常操作前，進行掃描測試以確定DQS安全相位範圍，並據以設定資料觸發信號DQS的最佳延遲相位。
於掃描測試時，仲裁單元430尚未啟動。自我測試單元450先發出寫入指令，將測試資料經由控制單元460、輸出入控制單元470儲存至DDR記憶體模組490。再者，自我測試單元450更控制相位切換單元480持續地調整輸出入控制單元470接收到的資料觸發信號DQS之延遲相位，進而使得控制單元460據以讀取DDR記憶體490的測試資料並傳送至自我測試單元450。
當自我測試單元450能成功地讀取DDR記憶體490的測試資料時，代表此時的資料觸發信號DQS之延遲相位落在DQS安全相位範圍；反之，當自我測試單元450無法成功地讀取DDR記憶體490的測試資料時，代表此時的資料觸發信號DQS之延遲相位沒有落在DQS安全相位範圍。
當掃描測試結束時，自我測試單元450已經建立一DQS安全相位範圍，並可設定資料觸發信號DQS之最佳延遲相位傳遞至相位切換單元480。之後，而輸出入控制單元470即據以延遲資料觸發信號DQS並使得記憶體存取系統進入正常操作模式。
於正常操作模式時，第一存取單元410與第二存取 單元420皆可對DDR記憶體模組490發出存取記憶體命令以及使用要求。而仲裁單元430根據預定的優先使用順序(priority)決定第一存取單元410或者第二存取單元420具有存取DDR記憶體模組490的使用權利。
於此實施例中，當第一存取單元410具有存取DDR記憶體模組490的使用權利時，第一存取單元410發出的存取記憶體命令，經由控制單元460、輸出入控制單元470至DDR記憶體模組490。而DDR記憶體模組490產生輸出資料時，輸出入控制單元470會根據相位切換單元480所提供的最佳延遲相位，並將資料觸發信號DQS延遲最佳延遲相位後傳遞至控制單元。此時，控制單元460即可根據延遲後的資料觸發信號DQS以及資料串列信號DQ來獲得DDR記憶體模組490所輸出的資料。然後，經由仲裁單元430傳遞至第一存取單元410。當然，記憶體控制器400也可以連接至更多的外部存取單元，而仲裁單元430可以決定其中之一具有存取DDR記憶體模組490的使用權利。舉例而言，存取記憶體命令至少包括寫入指令、讀取指令、無宣告指令等等。
於此實施例中，自我測試單元450更連接至仲裁單元430，並在記憶體控制器400正常操作時追蹤資料觸發信號DQS。亦即，在掃描測試時，自我測試單元450係經由控制單元460、輸出入控制單元470對DDR記憶體模組490進行追蹤資料觸發信號DQS的延遲相位測試。而在正常操作模式時，自我測試單元450需要經由仲裁單元430授予使用權利才可對DDR記憶體模組490進行追蹤資料觸發信號DQS的延遲相位測試。
當自我測試單元450需要調整資料觸發信號DQS時，需要先經由仲裁單元430授予使用權利。一般來說，自我測試單元450可以設定具有較低的優先權。亦即，當第一存取單元410與第二存取單元420皆未對於DDR記憶體模組490進行資料存取時，自我測試單元450才可進行資料觸發信號DQS的調整。
控制單元460包括相位切換控制器465，其可產生一旗標信號(Flag)至相位切換單元480。而相位切換單元480需要在旗標信號(Flag)宣告(assert)時才可以據以控制輸出入控制單元470延遲資料觸發信號DQS。再者，自我測試單元450包括相位計算器455，可產生一相位信號(Phase)至相位切換單元480，而相位切換單元480在旗標信號(Flag)宣告時，根據一相位信號(Phase)來控制輸出入控制單元470將資料觸發信號DQS延遲一特定相位。
於正常操作下，當自我測試單元450能成功地讀取DDR記憶體490的測試資料時，代表此時的資料觸發信號DQS之延遲相位落在DQS安全相位範圍；反之，當自我測試單元450無法成功地讀取DDR記憶體490的測試資料時，代表此時的資料觸發信號DQS之延遲相位沒有落在DQS安全相位範圍。所以在正常操作下，記憶體控制器400也可以進行資料觸發信號DQS的動態追蹤。當自我測試單元450確認DQS安全相位範圍已經變更時，自我測試單元450即可更新最佳延遲相位，以避免產生DDR記憶體模組490讀取錯誤的情形發生。
請參照第5圖，其所繪示為根據本發明具體實施例之記憶體控制器在正常操作下之相關信號示意圖。群組I的信號為DDR記憶體模組490產生的信號，而群組II的信號為記憶體控制器400內部所調整的信號。
如圖所示，外部存取單元(例如第一存取單元410或第二存取單元420)讀取DDR記憶體模組490。因此，如群組I的信號所示，DDR記憶體模組490根據讀取指令(read0)於資料串列信號DQ中產生d0~d3資料以及資料觸發信號DQS。如群組II的信號所示，DDR記憶體模組490內部將資料觸發信號DQS延遲一最佳延遲相位(Ta)成為延遲資料觸發信號DQS_d，並據以拴鎖d0~d3資料。其中，最佳延遲相位(Ta)係在掃描測試時決定。
當自我測試單元450欲進行資料觸發信號DQS的相 位調整時。自我測試單元450利用讀取指令(read1)與(read2)來讀取DDR記憶體模組490。因此，如群組I的信號所示，DDR記憶體模組490於資料串列信號DQ中產生d4~db以及資料觸發信號DQS。如群組II的信號所示，DDR記憶體模組490內部的旗標信號(Flag)宣告，代表相位切換單元480可以調整資料觸發信號DQS的相位。因此，資料觸發信號DQS被延遲另一延遲相位(Tb)成為延遲資料觸發信號DQS_d，並據以拴鎖d4~db資料。於此實施例中，當旗標信號(Flag)解除宣告後，記憶體控制器400內的延遲相位會回復為最佳延遲相位(Ta)，並據以讀取DDR記憶體模組490的輸出資料。換句話說，於未更改最佳延遲相位的情況下，當旗標信號(Flag)解除宣告後，DDR記憶體控制器400回復為掃描測試時所決定的最佳延遲相位(Ta)。
當自我測試單元450進行多次的相位調整後，其測試結果皆會記錄於相位計算器455。當相位計算器455根據上述之測試結果得知DQS安全相位範圍已經有所變更時，自我測試單元450即可再次計算出最佳延遲相位。而記憶體控制器400可在DDR記憶體模組490未在進行資料存取時更改最佳延遲相位。
較佳地，自我測試單元450與外部存取單元(例如第一存取單元410或第二存取單元420)的讀取指令之間可利用多個無運作指令(NOP)隔開，以確保外部存取單元(例如第一存取單元410或第二存取單元420)接收到讀取資料後才可進行資料觸發信號DQS的延遲調整。
請參照第6圖，其所繪示為本發明具體實施例之記憶體信號的動態相位追蹤方法流程圖，應用於記憶體控制器400正常操作之下。此處記憶體信號僅以資料觸發信號DQS為例但並不限定於此，當然也可以將其他的記憶體信號予以延遲並進行追蹤。
於開始進行時，自我測試單元發出一存取記憶命令以及使用要求至仲裁單元(步驟S604)。當仲裁單元未授予使用權 利(步驟S604)時，回至步驟S602；反之，當仲裁單元授予使用權利(步驟S604)時，先發出該存取記憶命令中的多個無運作指令(NOP)，並控制旗標信號(Flag)宣告(步驟S606)。
接著，於控制旗標信號(Flag)宣告時，相位切換單元調整延遲相位(步驟S608)。接著，根據延遲相位來調整記憶體信號(例如資料觸發信號DQS)，並據以讀取DDR記憶體模組的輸出資料(步驟S610)。接著，自我測試單元判斷所讀取的資料，並記錄於相位計算器(步驟S612)。
當相位計算器並未累積多次的判斷記錄時，尚無法確認DQS安全相位範圍已經有所變更。亦即，相位計算器必須累積多次的判斷記錄，才可決定DQS安全相位範圍已經有所變更，並且據以改變最佳延遲相位。當相位計算器不需要改變最佳延遲相位(步驟S614)時，則回到步驟S602讓自我測試單元繼續發出一存取記憶命令至仲裁單元，以進行記憶體的相位調整；反之，當相位計算器需要改變最佳延遲相位(步驟S614)時，則在DDR記憶體模組未進行存取時更新最佳延遲相位。之後，則回到步驟S602繼續進行記憶體的相位調整。
於DDR記憶體模組未進行存取時更新最佳延遲相位，可以確保未來的讀取資料不會出現錯誤。較佳地，可以在進行刷新時更新最佳延遲相位。因此，在更新最佳延遲相位後，即利用此更新的最佳延遲相位調整記憶體信號(資料觸發信號DQS)以讀取DDR記憶體模組的輸出資料。
由以上的說明可知，本發明的優點在於提出一種記憶體信號的動態相位追蹤方法及其相關控制電路。於正常操作時，記憶體控制器能夠持續追蹤DQS安全相位範圍，並據以更新資料觸發信號DQS的最佳延遲相位，防止DDR記憶體存取資料錯誤的情形發生。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識 者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S602~S616‧‧‧步驟流程

Claims (13)

  1. 一種記憶體信號的動態相位追蹤方法，應用於一記憶體控制器存取一記憶體模組，該方法包括下列步驟：發出一存取記憶體命令以及一使用要求至一仲裁器以要求該記憶體模組的一使用權；於獲得該使用權時，將該存取命令傳遞至該記憶體模組，並宣告一旗標信號；於該旗標信號宣告時，更新一延遲相位並據以調整一記憶體信號以讀取該記憶體模組的輸出資料；判斷該延遲相位所對應的測試資料以更新一記錄；以及根據該記錄來更新一最佳延遲相位，並利用更新的該最佳延遲相位調整該記憶體信號以存取該記憶體模組的輸出資料。
  2. 如申請專利範圍第1項所述之動態相位追蹤方法，其中，該存取命令包括複數個無運作指令。
  3. 如申請專利範圍第1項所述之動態相位追蹤方法，其中，該記憶體模組為一雙倍資料速率記憶體模組，該記憶體信號為一資料觸發信號。
  4. 如申請專利範圍第1項所述之動態相位追蹤方法，更包括，於該記憶體模組並未進行存取時，更新該最佳延遲相位。
  5. 如申請專利範圍第1項所述之動態相位追蹤方法，更包括，於該記憶體模組進行一刷新動作時，更新該最佳延遲相位。
  6. 一種記憶體控制器，耦接於一存取單元與一記憶體模組之間，該記憶體控制器包括：一仲裁單元，耦接於該存取單元； 一自我測試單元，耦接於該仲裁單元，以發出一存取記憶體命令與一使用要求至該仲裁單元以要求該記憶體模組的一使用權：一控制單元，耦接至該仲裁單元；一輸出入控制單元，耦接至該控制單元與該記憶體模組；一相位切換單元，耦接於該輸出入控制單元、該控制單元與該自我測試單元，其中，於該自我測試單元獲得該使用權時，該控制單元宣告一旗標信號並傳遞至該相位切換單元，且該記憶體模組可以由該自我測試單元進行存取；其中，於該旗標信號宣告時，該自我測試單元提供一延遲相位，使得輸出入控制單元根據該延遲相位調整一記憶體信號以讀取該記憶體模組的輸出資料。
  7. 如申請專利範圍第6項所述之記憶體控制器，其中，該自我測試單元判斷該延遲相位所對應的輸出資料，並形成一記錄暫存於一相位計算器；以及，該自我測試單元根據該記錄來更新一最佳延遲相位。
  8. 如申請專利範圍第7項所述之記憶體控制器，其中，該記憶體控制器於該旗標信號不宣告時，利用更新的該最佳延遲相位調整該記憶體信號以讀取該記憶體模組的輸出資料。
  9. 如申請專利範圍第7項所述之記憶體控制器，其中於該記憶體模組未進行存取時，更新該最佳延遲相位。
  10. 如申請專利範圍第7項所述之記憶體控制器，其中於該記憶體模組進行一刷新動作時，更新該最佳延遲相位。
  11. 如申請專利範圍第6項所述之記憶體控制器，其中該存取命令包括多個無運作指令。
  12. 如申請專利範圍第6項所述之記憶體控制器，其中，該記憶體模組為一雙倍資料速率記憶體模組，該記憶體信號為一資料觸發信號。
  13. 如申請專利範圍第6項所述之記憶體控制器，其中，該存取單元為一中央處理器、一數位電視顯示控制電路或一USB介面控制電路。
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