CN104298627B - 存储器信号的动态相位追踪方法及其相关控制电路 - Google Patents

存储器信号的动态相位追踪方法及其相关控制电路 Download PDF

Info

Publication number
CN104298627B
CN104298627B CN201310297783.XA CN201310297783A CN104298627B CN 104298627 B CN104298627 B CN 104298627B CN 201310297783 A CN201310297783 A CN 201310297783A CN 104298627 B CN104298627 B CN 104298627B
Authority
CN
China
Prior art keywords
memory
unit
memory module
access
signals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310297783.XA
Other languages
English (en)
Other versions
CN104298627A (zh
Inventor
张雍
林政南
陈忠敬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MStar Semiconductor Inc Taiwan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MStar Semiconductor Inc Taiwan filed Critical MStar Semiconductor Inc Taiwan
Priority to CN201310297783.XA priority Critical patent/CN104298627B/zh
Publication of CN104298627A publication Critical patent/CN104298627A/zh
Application granted granted Critical
Publication of CN104298627B publication Critical patent/CN104298627B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明提出一种存储器信号的动态相位追踪方法及其相关控制电路，应用于一存储器控制器存取一存储器模块。动态相位追踪方法包括下列步骤：发出一存取存储器命令以及一使用要求至仲裁单元以要求存储器模块的使用权；于获得使用权时，将存取命令传递至存储器模块，并宣告旗标信号；于旗标信号宣告时，更新延迟相位并据以调整存储器信号以读取存储器模块的输出数据；判断该延迟相位所对应的测试数据以更新一记录；以及根据该记录来更新一最佳延迟相位，并利用更新的最佳延迟相位调整存储器信号以存取存储器模块的输出数据。

Description

存储器信号的动态相位追踪方法及其相关控制电路
技术领域
本发明是有关于一种存储器控制电路与控制方法，且特别是有关于一种存储器信号的动态相位追踪方法及其相关控制电路。
背景技术
一般来说，存储器控制器(memory controller)连接至存储器模块，可将数据写入存储器模块或者由存储器模块中读取数据。现今最普遍的存储器模块即为双倍数据速率(double data rate，以下简称DDR)存储器模块。
当存储器控制器发出写入指令时，数据可从存储器控制器传送至于存储器模块并储存。而当存储器控制器发出读取指令时，数据可从存储器模块传送至存储器控制器，并进行后续处理。
请参照图1，其所绘示为存储器控制器与存储器模块之间的连线示意图。存储器控制器100与DDR存储器模块200之间的信号至少包括：外部时脉CLKext、地址信号、指令信号、数据串列信号DQ0～DQ7与数据触发(data strobe)信号DQS。指令信号包括写入致能信号WE；地址信号包括存储器地址信号A0～A13、列地址触发信号(row address strobe)RAS及行地址触发信号(column address strobe)CAS。
DDR交易(transaction)包括以下步骤：首先，存储器控制器100发出指令信号以及地址信号，而DDR存储器模块200根据指令信号以及地址信号来获得指令，该指令可为写入指令或者读取指令。接着，DDR存储器模块200即根据指令储存或输出数据。
当该指令为写入指令时，数据串列信号DQ0～DQ7与数据触发信号DQS是由存储器控制器200所产生。因此，DDR存储器模块200根据存储器控制器100所产生的数据触发信号DQS来拴锁(latch)数据串列信号DQ0～DQ7上的数据并且写入DDR存储器模块200内对应的存储器地址内。
从存储器模块200接收到读取指令到数据准备好可以输出的时间称为行地址触发延迟时间(CAS latency)CL。以CL＝2为例，当指令为读取指令时，DDR存储器模块200会在2个外部时脉CLKext的周期后，才会驱动数据串列信号DQ0～DQ7。此时，存储器控制器100可根据数据触发信号DQS来拴锁数据串列信号DQ0～DQ7并获得相对应存储器地址内的数据。
请参照图2，其所绘示为读取指令时的信号时序图。一般来说，DDR存储器模块200于输出数据时，会产生数据触发信号DQS以及数据串列信号DQ0～DQ7，此时数据触发信号DQS的频率与外部时脉CLKext相同；反之，DDR存储器模块200未输出数据之前，数据触发信号DQS是位于高阻抗(high impedance)的第三状态(tri-state)。
由图2可知，于时间T0时，由地址信号(Address signal)与指令信号(Commandsignal)可获得存储器地址A0～A13与读取指令(Read)，而其他时间则是无运作指令(nooperation，NOP)。由于行地址触发延迟时间CL为2个外部时脉CLKext周期(CL＝2)，因此，数据触发信号DQS于T1时间由第三状态转变为低电位，并于T2时间至T4时间之间产生高低电位变换，而于时间T4之后再次转变为第三状态。经过了2个外部时脉CLKext周期的行地址触发延迟时间(CL＝2)后，于时间T2至T4的时间内，数据串列信号DQ0～DQ7上依序产生D0、D1、D2、D3的数据。因此，存储器控制器100即可根据数据触发信号DQS的上升缘与下降缘来拴锁数据串列信号DQ0～DQ7的D0、D1、D2、D3数据。
理论上，存储器控制器100可将接收到的数据触发信号DQS延迟相位90度后即可用以拴锁数据串列信号DQ0～DQ7。然而，由于印刷电路板的布局、存储器控制器100内部电路制程与电压的误差，以及其他外在因素(例如环境温度)将导致存储器信号的飘移，例如数据串列信号DQ0～DQ7的漂移。因此，DQS延迟相位90度后可能无法正常读取到数据串列信号DQ0～DQ7。
请参照图3，其所绘示为存储器控制器100收到数据串列信号DQ的眼图(eyepattern)及其数据触发信号DQS示意图。由于存储器信号的漂移，所以存储器控制器100在正常操作前必须先设定数据触发信号DQS的最佳延迟相位，使得数据触发信号DQS可以正确拴锁数据串列信号DQ。换句话说，在存储器控制器100进入正常操作模式之前，存储器控制器必须要先进行扫描测试(scanning test)以建立一数据触发信号DQS安全相位范围。
在进行扫描测试时，存储器控制器100会逐渐改变数据触发信号DQS的延迟相位，并据以读取DDR存储器模块200中的数据。如图3所示，当数据触发信号DQS的延迟相位在t1至t2之间时，可正确地读取DDR存储器模块200中的数据。则延迟时间为t1至t2之间的范围即称为数据触发信号DQS安全相位范围。
于确认DQS安全相位范围之后，即可据以设定数据触发信号DQS的最佳延迟相位为ta，其中ta＝(t1+t2)/2。亦即，设定数据触发信号DQS位于DQS安全相位范围的中央。如此即可确保存储器控制器100于正常操作时能够正确地读取DDR存储器模块200中的数据。而当数据触发信号DQS的相位设定完成后，整个系统才可正式启动并进入正常操作模式。
然而，在实际的情况中，当整个系统在持续运作时，不同的系统负载会影响电路内部的电流与温度分布，甚至在环境温度有剧烈变动的情况下，都会影响到存储器控制器100与DDR存储器模块200之间信号的信号品质，导致存储器信号的漂移更加严重。此时，将造成DQS安全相位范围的移动或者DQS安全相位范围的缩小。
由于已知技术数据触发信号DQS的最佳延迟相位在正式启动前已经设定完成且无法再更改，因此，当整个系统在持续运作时，当DQS安全相位范围改变，将导致数据触发信号DQS无法根据先前所设定的最佳延迟相位来读取DDR存储器模块200中的数据。
发明内容
有鉴于此，本发明的目的在于提出一种存储器信号的动态相位追踪方法及其相关控制电路。于正常操作时，存储器控制器能够持续追踪DQS安全相位范围，并据以更新数据触发信号DQS的最佳延迟相位。
本发明提出一种存储器信号的动态相位追踪方法，应用于一存储器控制器存取一存储器模块，该方法包括下列步骤：发出一存取存储器命令以及一使用要求至仲裁单元以要求存储器模块的使用权；于获得使用权时，将存取命令传递至存储器模块，并宣告一旗标信号；于该旗标信号宣告时，更新一延迟相位并据以调整存储器信号以读取存储器模块的输出数据；判断该延迟相位所对应的测试数据以更新一记录；以及根据该记录来更新最佳延迟相位，并利用更新的该最佳延迟相位调整存储器信号以存取存储器模块的输出数据。
本发明亦提供一种存储器控制器，连接于一存取单元与一存储器模块之间，存储器控制器包括：仲裁单元，连接于存取单元；自我测试单元，连接于仲裁单元，其中存取单元与自我测试单元皆可发出一存取存储器命令至仲裁单元以要求该存储器模块的使用权；控制单元，连接至仲裁单元；输出/输入控制单元，连接至控制单元与存储器模块；相位切换单元，连接于输出/输入控制单元、控制单元、与自我测试单元，其中，于自我测试单元获得使用权时，控制单元动作一旗标信号并传递至相位切换单元，且存储器模块接收自我测试单元的存取命令；其中，于旗标信号动作时，自我测试单元提供延迟相位，使得输出/输入控制单元根据延迟相位调整存储器信号以读取存储器模块的输出数据。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1所绘示为存储器控制器与存储器模块之间的连线示意图。
图2所绘示为读取指令时的信号时序图。
图3所绘示为存储器控制器收到数据串列信号DQ的眼图及其数据触发信号DQS示意图。
图4所绘示为运用本发明存储器控制器的存储器存取系统示意。
图5所绘示为本发明存储器控制器在正常操作下的相关信号示意图。
图6所绘示为本发明存储器信号的动态相位追踪方法流程图。
图中标号说明：
100：存储器控制器
200：DDR存储器模块
400：存储器控制器
410：第一存取单元
420：第二存取单元
430：仲裁单元
450：自我测试单元
455：相位计算器
460：控制单元
465：相位切换控制器
470：输出/输入控制单元
480：相位切换单元
490：DDR存储器模块
具体实施方式
请参考图4，其所绘示为运用本发明存储器控制器400的存储器存取系统示意图。存储器存取系统包括第一存取单元410与第二存取单元420连接至存储器控制器400，而存储器控制器400连接至DDR存储器模块490。第一存取单元410与第二存取单元420在系统正常操作时可任意存取DDR存储器模块490中的数据。第一存取单元410与第二存取单元420可为中央处理器(CPU)、数字电视显示控制电路(DTV controller)、USB接口控制电路(USBinterface controller)等等。
存储器控制器400包括仲裁单元(arbitrating unit)430、自我测试单元(built-in self test unit，以下简称BIST单元)450、控制单元460、输出/输入控制单元470与相位切换单元480。
于一具体实施例中，在存储器存取系统正常操作前，进行扫描测试以确定DQS安全相位范围，并据以设定数据触发信号DQS的最佳延迟相位。
于扫描测试时，仲裁单元430尚未启动。自我测试单元450先发出写入指令，将测试数据经由控制单元460、输出/输入控制单元470储存至DDR存储器模块490。再者，自我测试单元450更控制相位切换单元480持续地调整输出/输入控制单元470接收到的数据触发信号DQS的延迟相位，进而使得控制单元460据以读取DDR存储器490的测试数据并传送至自我测试单元450。
当自我测试单元450能成功地读取DDR存储器490的测试数据时，代表此时的数据触发信号DQS的延迟相位落在DQS安全相位范围；反之，当自我测试单元450无法成功地读取DDR存储器490的测试数据时，代表此时的数据触发信号DQS的延迟相位没有落在DQS安全相位范围。
当扫描测试结束时，自我测试单元450已经建立一DQS安全相位范围，并可设定数据触发信号DQS的最佳延迟相位传递至相位切换单元480。之后，而输出/输入控制单元470即据以延迟数据触发信号DQS并使得存储器存取系统进入正常操作模式。
于正常操作模式时，第一存取单元410与第二存取单元420皆可对DDR存储器模块490发出存取存储器命令以及使用要求。而仲裁单元430根据预定的优先使用顺序(priority)决定第一存取单元410或者第二存取单元420具有存取DDR存储器模块490的使用权利。
于此实施例中，当第一存取单元410具有存取DDR存储器模块490的使用权利时，第一存取单元410发出的存取存储器命令，经由控制单元460、输出/输入控制单元470至DDR存储器模块490。而DDR存储器模块490产生输出数据时，输出/输入控制单元470会根据相位切换单元480所提供的最佳延迟相位，并将数据触发信号DQS延迟最佳延迟相位后传递至控制单元。此时，控制单元460即可根据延迟后的数据触发信号DQS以及数据串列信号DQ来获得DDR存储器模块490所输出的数据。然后，经由仲裁单元430传递至第一存取单元410。当然，存储器控制器400也可以连接至更多的外部存取单元，而仲裁单元430可以决定其中之一具有存取DDR存储器模块490的使用权利。举例而言，存取存储器命令至少包括写入指令、读取指令、无宣告指令等等。
于此实施例中，自我测试单元450更连接至仲裁单元430，并在存储器控制器400正常操作时追踪数据触发信号DQS。亦即，在扫描测试时，自我测试单元450是经由控制单元460、输出/输入控制单元470对DDR存储器模块490进行追踪数据触发信号DQS的延迟相位测试。而在正常操作模式时，自我测试单元450需要经由仲裁单元430授予使用权利才可对DDR存储器模块490进行追踪数据触发信号DQS的延迟相位测试。
当自我测试单元450需要调整数据触发信号DQS时，需要先经由仲裁单元430授予使用权利。一般来说，自我测试单元450可以设定具有较低的优先权。亦即，当第一存取单元410与第二存取单元420皆未对于DDR存储器模块490进行数据存取时，自我测试单元450才可进行数据触发信号DQS的调整。
控制单元460包括相位切换控制器465，其可产生一旗标信号(Flag)至相位切换单元480。而相位切换单元480需要在旗标信号(Flag)宣告(assert)时才可以据以控制输出/输入控制单元470延迟数据触发信号DQS。再者，自我测试单元450包括相位计算器455，可产生一相位信号(Phase)至相位切换单元480，而相位切换单元480在旗标信号(Flag)宣告时，根据一相位信号(Phase)来控制输出/输入控制单元470将数据触发信号DQS延迟一特定相位。
于正常操作下，当自我测试单元450能成功地读取DDR存储器490的测试数据时，代表此时的数据触发信号DQS的延迟相位落在DQS安全相位范围；反之，当自我测试单元450无法成功地读取DDR存储器490的测试数据时，代表此时的数据触发信号DQS的延迟相位没有落在DQS安全相位范围。所以在正常操作下，存储器控制器400也可以进行数据触发信号DQS的动态追踪。当自我测试单元450确认DQS安全相位范围已经变更时，自我测试单元450即可更新最佳延迟相位，以避免产生DDR存储器模块490读取错误的情形发生。
请参照图5，其所绘示为根据本发明具体实施例的存储器控制器在正常操作下的相关信号示意图。群组I的信号为DDR存储器模块490产生的信号，而群组II的信号为存储器控制器400内部所调整的信号。
如图所示，外部存取单元(例如第一存取单元410或第二存取单元420)读取DDR存储器模块490。因此，如群组I的信号所示，DDR存储器模块490根据读取指令(read0)于数据串列信号DQ中产生d0～d3数据以及数据触发信号DQS。如群组II的信号所示，DDR存储器模块490内部将数据触发信号DQS延迟一最佳延迟相位(Ta)成为延迟数据触发信号DQS_d，并据以拴锁d0～d3数据。其中，最佳延迟相位(Ta)是在扫描测试时决定。
当自我测试单元450欲进行数据触发信号DQS的相位调整时。自我测试单元450利用读取指令(read1)与(read2)来读取DDR存储器模块490。因此，如群组I的信号所示，DDR存储器模块490于数据串列信号DQ中产生d4～db以及数据触发信号DQS。如群组II的信号所示，DDR存储器模块490内部的旗标信号(Flag)宣告，代表相位切换单元480可以调整数据触发信号DQS的相位。因此，数据触发信号DQS被延迟另一延迟相位(Tb)成为延迟数据触发信号DQS_d，并据以拴锁d4～db数据。于此实施例中，当旗标信号(Flag)解除宣告后，存储器控制器400内的延迟相位会回复为最佳延迟相位(Ta)，并据以读取DDR存储器模块490的输出数据。换句话说，于未更改最佳延迟相位的情况下，当旗标信号(Flag)解除宣告后，DDR存储器控制器400回复为扫描测试时所决定的最佳延迟相位(Ta)。
当自我测试单元450进行多次的相位调整后，其测试结果皆会记录于相位计算器455。当相位计算器455根据上述的测试结果得知DQS安全相位范围已经有所变更时，自我测试单元450即可再次计算出最佳延迟相位。而存储器控制器400可在DDR存储器模块490未在进行数据存取时更改最佳延迟相位。
较佳地，自我测试单元450与外部存取单元(例如第一存取单元410或第二存取单元420)的读取指令之间可利用多个无运作指令(NOP)隔开，以确保外部存取单元(例如第一存取单元410或第二存取单元420)接收到读取数据后才可进行数据触发信号DQS的延迟调整。
请参照图6，其所绘示为本发明具体实施例的存储器信号的动态相位追踪方法流程图，应用于存储器控制器400正常操作之下。此处存储器信号仅以数据触发信号DQS为例但并不限定于此，当然也可以将其他的存储器信号予以延迟并进行追踪。
于开始进行时，自我测试单元发出一存取记忆命令以及使用要求至仲裁单元(步骤S604)。当仲裁单元未授予使用权利(步骤S604)时，回至步骤S602；反之，当仲裁单元授予使用权利(步骤S604)时，先发出该存取记忆命令中的多个无运作指令(NOP)，并控制旗标信号(Flag)宣告(步骤S606)。
接着，于控制旗标信号(Flag)宣告时，相位切换单元调整延迟相位(步骤S608)。接着，根据延迟相位来调整存储器信号(例如数据触发信号DQS)，并据以读取DDR存储器模块的输出数据(步骤S610)。接着，自我测试单元判断所读取的数据，并记录于相位计算器(步骤S612)。
当相位计算器并未累积多次的判断记录时，尚无法确认DQS安全相位范围已经有所变更。亦即，相位计算器必须累积多次的判断记录，才可决定DQS安全相位范围已经有所变更，并且据以改变最佳延迟相位。当相位计算器不需要改变最佳延迟相位(步骤S614)时，则回到步骤S602让自我测试单元继续发出一存取记忆命令至仲裁单元，以进行存储器的相位调整；反之，当相位计算器需要改变最佳延迟相位(步骤S614)时，则在DDR存储器模块未进行存取时更新最佳延迟相位。之后，则回到步骤S602继续进行存储器的相位调整。
于DDR存储器模块未进行存取时更新最佳延迟相位，可以确保未来的读取数据不会出现错误。较佳地，可以在进行刷新时更新最佳延迟相位。因此，在更新最佳延迟相位后，即利用此更新的最佳延迟相位调整存储器信号(数据触发信号DQS)以读取DDR存储器模块的输出数据。
由以上的说明可知，本发明的优点在于提出一种存储器信号的动态相位追踪方法及其相关控制电路。于正常操作时，存储器控制器能够持续追踪DQS安全相位范围，并据以更新数据触发信号DQS的最佳延迟相位，防止DDR存储器存取数据错误的情形发生。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (13)

1.一种存储器信号的动态相位追踪方法，应用于一存储器控制器存取一存储器模块，该方法包括下列步骤：
发出一第一存取存储器命令以及一第一使用要求至一仲裁单元以要求该存储器模块的一第一使用权；
于获得该第一使用权时，将该存取命令传递至该存储器模块，并宣告一旗标信号；
于该旗标信号宣告时，更新一延迟相位并据以调整一存储器信号以读取该存储器模块的输出数据；
判断该延迟相位所对应的测试数据以更新一记录；以及
根据该记录来更新一最佳延迟相位，并利用更新的该最佳延迟相位调整该存储器信号以存取该存储器模块的输出数据；
其中，该第一使用权的优先权低于一存取单元向该仲裁单元要求的该存储器模块的一第二使用权。
2.如权利要求1所述的动态相位追踪方法，其特征在于，该第一存取存储器命令包括多个无运作指令。
3.如权利要求1所述的动态相位追踪方法，其特征在于，该存储器模块为一双倍数据速率存储器模块，该存储器信号为一数据触发信号。
4.如权利要求1所述的动态相位追踪方法，更包括，于该存储器模块并未进行存取时，更新该最佳延迟相位。
5.如权利要求1所述的动态相位追踪方法，更包括，于该存储器模块进行一刷新动作时，更新该最佳延迟相位。
6.一种存储器控制器，耦接于一存取单元与一存储器模块之间，该存储器控制器包括：
一仲裁单元，耦接于该存取单元；
一自我测试单元，耦接于该仲裁单元，以发出一第一存取存储器命令与一第一使用要求至该仲裁单元以要求该存储器模块的一第一使用权；
一控制单元，耦接至该仲裁单元；
一输出/输入控制单元，耦接至该控制单元与该存储器模块；
一相位切换单元，耦接于该输出/输入控制单元、该控制单元与该自我测试单元，
其中，于该自我测试单元获得该第一使用权时，该控制单元宣告一旗标信号并传递至该相位切换单元，且该存储器模块可以由该自我测试单元进行存取；
其中，于该旗标信号宣告时，该自我测试单元提供一延迟相位，使得输出/输入控制单元根据该延迟相位调整一存储器信号以读取该存储器模块的输出数据；
其中，该存取单元发出一第二存取存储器命令与一第二使用要求至该仲裁单元以要求该存储器模块的一第二使用权，其中该自我测试单元较该存取单元具有较低的优先权。
7.如权利要求6所述的存储器控制器，其特征在于，该自我测试单元判断该延迟相位所对应的输出数据，并形成一记录暂存于一相位计算器；以及，该自我测试单元根据该记录来更新一最佳延迟相位。
8.如权利要求7所述的存储器控制器，其特征在于，该存储器控制器于该旗标信号不宣告时，利用更新的该最佳延迟相位调整该存储器信号以读取该存储器模块的输出数据。
9.如权利要求7所述的存储器控制器，其特征在于，于该存储器模块未进行存取时，更新该最佳延迟相位。
10.如权利要求7所述的存储器控制器，其特征在于，于该存储器模块进行一刷新动作时，更新该最佳延迟相位。
11.如权利要求6所述的存储器控制器，其特征在于，该第一存取存储器命令包括多个无运作指令。
12.如权利要求6所述的存储器控制器，其特征在于，该存储器模块为一双倍数据速率存储器模块，该存储器信号为一数据触发信号。
13.如权利要求6所述的存储器控制器，其特征在于，该存取单元为一中央处理器、一数字电视显示控制电路或一USB接口控制电路。
CN201310297783.XA 2013-07-16 2013-07-16 存储器信号的动态相位追踪方法及其相关控制电路 Active CN104298627B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310297783.XA CN104298627B (zh) 2013-07-16 2013-07-16 存储器信号的动态相位追踪方法及其相关控制电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310297783.XA CN104298627B (zh) 2013-07-16 2013-07-16 存储器信号的动态相位追踪方法及其相关控制电路

Publications (2)

Publication Number Publication Date
CN104298627A CN104298627A (zh) 2015-01-21
CN104298627B true CN104298627B (zh) 2017-08-04

Family

ID=52318358

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310297783.XA Active CN104298627B (zh) 2013-07-16 2013-07-16 存储器信号的动态相位追踪方法及其相关控制电路

Country Status (1)

Country Link
CN (1) CN104298627B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105989896A (zh) * 2015-02-25 2016-10-05 晨星半导体股份有限公司 存储器自我测试装置与方法
CN112309444B (zh) * 2019-07-30 2023-10-13 群联电子股份有限公司 存储器接口电路、存储器存储装置及设定状态检测方法
CN116010311A (zh) * 2023-03-24 2023-04-25 北京探境科技有限公司 相位调整方法、装置、电子设备及可读存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1635578A (zh) * 2003-12-30 2005-07-06 瑞昱半导体股份有限公司 存储装置读取相位自动校正方法与相关机制
CN101364425A (zh) * 2007-08-08 2009-02-11 联发科技股份有限公司 存储器控制方法及其电路
CN102347081A (zh) * 2010-07-30 2012-02-08 联芯科技有限公司 用于ddr控制器中dqs延迟的相位校准方法及装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007141183A (ja) * 2005-11-22 2007-06-07 Hitachi Ltd 記憶制御装置及び記憶制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1635578A (zh) * 2003-12-30 2005-07-06 瑞昱半导体股份有限公司 存储装置读取相位自动校正方法与相关机制
CN101364425A (zh) * 2007-08-08 2009-02-11 联发科技股份有限公司 存储器控制方法及其电路
CN102347081A (zh) * 2010-07-30 2012-02-08 联芯科技有限公司 用于ddr控制器中dqs延迟的相位校准方法及装置

Also Published As

Publication number Publication date
CN104298627A (zh) 2015-01-21

Similar Documents

Publication Publication Date Title
US9851744B2 (en) Address and control signal training
TWI508087B (zh) 記憶體信號的動態相位追蹤方法及其相關控制電路
US10482936B2 (en) Signal training for prevention of metastability due to clocking indeterminacy
KR102011092B1 (ko) 프로그래머블 지연을 가진 동적 랜덤 액세스 메모리(dram) 명령을 생성하기 위한 메모리 물리 계층 인터페이스 로직
US7138823B2 (en) Apparatus and method for independent control of on-die termination for output buffers of a memory device
US8819474B2 (en) Active training of memory command timing
US20140181429A1 (en) Multi-dimensional hardware data training between memory controller and memory
US20150302907A1 (en) Apparatuses and methods for implementing masked write commands
US8422319B2 (en) System and method for gate training in a memory system
CN104298627B (zh) 存储器信号的动态相位追踪方法及其相关控制电路
US8607104B2 (en) Memory diagnostics system and method with hardware-based read/write patterns
US9160339B2 (en) Semiconductor device having calibration circuit that adjusts impedance of output buffer
JP2007164599A (ja) メモリモジュール
JP2007249738A (ja) メモリアクセス制御装置
US9218855B2 (en) Semiconductor device and memory control method
TWI588841B (zh) 記憶體控制器及其信號產生方法
KR101282275B1 (ko) 반도체 기억 장치, 및 반도체 기억 장치를 포함하는 정보 처리 장치
CN104281544B (zh) 存储器控制器及其信号产生方法
US20220059154A1 (en) Signal skew in source-synchronous system
JP2015207333A (ja) 半導体装置及びこれを備える情報処理システム
US11955163B2 (en) Method and circuit for adaptive column-select line signal generation
KR101907072B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US20240078173A1 (en) Apparatuses and methods for training operations
CN116364135A (zh) 用于堆叠式存储器装置中的读取时钟定时对准的设备、系统和方法
Sampayo Hardware Implementation of multiple encoding schemes during memory transfers

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200407

Address after: No.1, Duhang 1st Road, Hsinchu City, Hsinchu Science Park, Taiwan, China

Patentee after: MEDIATEK Inc.

Address before: Taiwan Hsinchu County Tai Yuan Street China jhubei City, No. 26 4 floor 1

Patentee before: MStar Semiconductor, Inc.

TR01 Transfer of patent right