CN116364135A - 用于堆叠式存储器装置中的读取时钟定时对准的设备、系统和方法 - Google Patents

用于堆叠式存储器装置中的读取时钟定时对准的设备、系统和方法 Download PDF

Info

Publication number
CN116364135A
CN116364135A CN202211663953.7A CN202211663953A CN116364135A CN 116364135 A CN116364135 A CN 116364135A CN 202211663953 A CN202211663953 A CN 202211663953A CN 116364135 A CN116364135 A CN 116364135A
Authority
CN
China
Prior art keywords
die
clock
read clock
delay
core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211663953.7A
Other languages
English (en)
Inventor
中井清吉
成井诚司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN116364135A publication Critical patent/CN116364135A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Databases & Information Systems (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

用于堆叠式存储器装置中的读取时钟定时对准的设备、系统和方法。接口裸片将读取时钟提供到核心裸片。所述核心裸片包含串行化器和可调整的延迟电路，所述串行化器为数据产生基于所述读取时钟的定时，所述可调整的延迟电路将经延迟读取时钟提供回到所述接口裸片。所述接口裸片以基于从所述核心裸片接收到的所述经延迟读取时钟的定时输出所述数据。以此方式，所述读取时钟沿返回时钟路径从接口裸片通过所述核心裸片的延迟电路并且在控制数据输出定时之前回到所述接口裸片。每个核心裸片可调整所述读取时钟的延迟的所述定时，以便更好地将所述读取时钟与从所述裸片提供的数据的所述定时对准。

Description

用于堆叠式存储器装置中的读取时钟定时对准的设备、系统 和方法
技术领域
本公开大体上涉及半导体装置，例如半导体存储器装置。
背景技术
存储器装置可为堆叠式存储器装置，其中各自含有存储器阵列的多个核心裸片堆叠在接口裸片的顶部上。接口裸片可具有连接到一或多个外部装置的端子。接口裸片可与核心裸片通信以执行各种操作，例如读取或写入到核心裸片中的一或多个中的存储器阵列的操作。
核心裸片和接口裸片可通过穿硅通孔(TSV)耦合。例如命令和/或数据的信息可花时间沿接口裸片和核心裸片之间的TSV传播。由于可能花费不同时间量将信息传递到堆叠中的不同核心裸片，因此数据对准器可用于添加延迟以确保来自不同核心裸片的数据在到达接口裸片的时间上对准。
发明内容
本公开的方面涉及一种设备，包括：接口裸片，其被配置成提供读取时钟；核心裸片，其堆叠在所述接口裸片上，所述核心裸片包括：延迟电路，其被配置成接收所述读取时钟并且提供经延迟读取时钟；以及串行化器，其被配置成为数据提供基于所述读取时钟的定时；并且所述接口裸片进一步包括输出电路，所述输出电路被配置成为所述读取数据提供基于来自所述接口裸片的所述经延迟读取时钟的定时。
本公开的另一方面涉及一种设备，包括：多个核心裸片；接口裸片，其被配置成将读取时钟提供到所述多个核心裸片，并且被配置成从所述多个核心裸片中的选定核心裸片接收经延迟读取时钟，所述接口裸片包括输出电路，所述输出电路被配置成为从所述多个核心裸片中的所述选定核心裸片接收到的数据提供基于所述经延迟读取时钟的定时。
本公开的又一方面涉及一种方法，包括：将读取时钟从接口裸片提供到核心裸片；以基于所述读取时钟的定时使来自所述核心裸片的存储器阵列的数据串行化；延迟所述核心裸片中的所述读取时钟；以及以基于从所述核心裸片接收到的所述经延迟读取时钟的定时从所述接口裸片输出所述读取数据。
附图说明
图1为根据本公开的一些实施例的半导体装置的框图。
图2为根据本公开的一些实施例的存储器装置的框图。
图3为根据本公开的一些实施例的读取路径的示意图。
图4为根据本公开的一些实施例的读取路径的框图。
图5为表示根据本公开的一些实施例的堆叠式存储器中的实例定时延迟的表。
图6为根据本公开的一些实施例的原生读取路径的示意图。
图7为根据本公开的一些实施例的方法的框图。
具体实施方式
以下对某些实施例的描述在本质上仅是示例性的，并且决不意图限制本公开的范围或其应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，以及借助于说明示出的其中可实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的系统和方法，并且应理解，可利用其它实施例，并且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，为清晰起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免使本公开的实施例的描述混淆不清。因此，以下详细描述不应在限制性意义上理解，并且本公开的范围仅由所附权利要求书限定。
存储器装置可包含堆叠在接口裸片上的各自包含存储器阵列的多个核心裸片，所述接口裸片在外部装置与核心裸片之间通信。每个存储器阵列具有多个存储器单元，每个存储器单元位于字线(行)与数字线(列)的相交点处。在例如读取或写入操作之类的存取操作期间，接口裸片可接收可指定核心裸片中的一或多个中的存储器单元的命令和地址。可能重要的是对准在接口与核心裸片之间通过的数据的定时以使得信息在可预测的定时下到达给定核心裸片(和/或从给定核心裸片被接收)。信息应以大致相同的定时(例如，在彼此的容差内的定时)到达每个核心裸片(或从每个核心裸片被接收)。然而，由于每个核心裸片与接口裸片的距离不同，因此信息在不同核心裸片与接口之间通过的时间量也不同。为了促进这一点并实现定时对准，可使用对准电路来施加延迟。可以在装置的读取路径和写入路径中使用不同的对准电路(例如，可存在读取对准电路和写入对准电路)。核心裸片和接口裸片可具有其中传输数据和命令的原生路径，以及被设计成模拟沿原生路径的延迟并且用于确定原生路径中的对准电路的定时的副本路径。
时钟信号用于管理存取操作。例如，读取时钟可以控制读取操作的定时。读取时钟由接口裸片提供到一或多个核心裸片。那些核心裸片为读取数据提供基于读取时钟的定时。接口裸片中的数据锁存器以基于读取时钟的定时对从核心裸片接收到的数据进行锁存。读取时钟应与从不同核心裸片传输的数据的定时对准，使得数据锁存器与由核心裸片提供的数据同步。在常规存储器装置中，将读取时钟提供到核心裸片并且还提供到接口裸片内的延迟电路。接口裸片中的延迟电路在读取时钟到达数据锁存器之前添加可配置的延迟量。然而，这可能会产生问题，因为读取时钟的延迟可能无法考虑不同切片(例如，不同核心裸片)之间的定时差异。
本公开涉及用于堆叠式存储器装置中的读取时钟定时对准的设备、系统和方法。在本公开的实例存储器装置中，接口裸片接收读取时钟，并且接着将所述读取时钟提供到所有核心裸片(例如，切片)。每个核心裸片包含使读取时钟延迟并且将经延迟读取时钟提供回到接口裸片的延迟电路。数据锁存器接着使用从核心裸片接收到的经延迟读取时钟来控制捕获来自所述核心裸片的数据的定时。由于读取时钟在返回到数据锁存器之前通过核心裸片，所以读取时钟可包含特定于所述核心裸片的延迟(例如，传播延迟、温度延迟等)。
图1为根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如DRAM装置。DRAM装置可包含接口裸片和堆叠在接口裸片上的多个核心裸片。在图1的实例图中，示出了某些组件定位在接口裸片130上，而其它组件示出为核心裸片140中的每一者的部分。为了清楚起见，仅示出单个核心裸片140及其组件，然而，可以存在多个核心裸片(例如，2个、4个、6个、8个、16个或更多个)，每个核心裸片具有彼此类似的组件。图1的实例装置100示出接口裸片130与核心裸片140之间的组件的特定布置，然而，在其它实施例中可使用其它布置(例如，在一些实施例中，刷新控制电路116可在接口裸片130上)。为了说明，核心裸片140被绘制为比接口裸片130小的方框，然而，核心裸片140和接口130可彼此具有任何尺寸关系。例如，核心裸片和接口裸片可具有大致相同的尺寸。
半导体装置100包含处于核心裸片140中的每一者上的存储器阵列118。存储器阵列118示出为包含多个存储器存储体。在图1的实施例中，存储器阵列118示出为包含八个存储器存储体BANK0-BANK7。在其它实施例的存储器阵列118中可以包含更多或更少存储体。每个存储器存储体包含多个字线WL、多个位线BL，以及布置在所述多个字线WL与所述多个位线BL的相交点处的多个存储器单元MC。由行解码器108执行对字线WL的选择并且由列解码器110执行对位线BL的选择，所述字线WL和所述位线BL中的每一者也可位于核心裸片中的每一者上。在图1的实施例中，行解码器108包含用于每个存储器存储体的相应行解码器，并且列解码器110包含用于每个存储器存储体的相应列解码器。位线BL耦合到存储器阵列118的相应感测放大器(SAMP)。来自位线BL的读取数据由感测放大器SAMP放大，并且通过耦合到读取/写入放大器(RWAMP)120的互补局部数据线(LIOT/B)、传送门(TG)和互补主数据线(MIOT/B)传送到读取/写入放大器120。相反地，从RWAMP控制电路120输出的写入数据通过互补主数据线MIOT/B、传送门TG和互补局部数据线LIOT/B传送到感测放大器SAMP，并且写入在耦合到位线BL的存储器单元MC中。
半导体装置100可采用位于接口裸片130上的多个外部端子，包含耦合到命令和地址总线以接收命令和地址的命令和地址(C/A)端子，以及用于接收时钟CK和/CK的CS信号时钟端子、用于提供数据的数据端子DQ，以及用于接收电源电势VDD、VSS、VDDQ和VSSQ的电源端子。
为接口裸片130上的时钟端子供应外部时钟CK和/CK，所述外部时钟CK和/CK被提供到输入电路112。外部时钟可为互补的。输入电路112基于CK和/CK时钟产生内部时钟ICLK。ICLK时钟提供到命令解码器106和内部时钟发生器114。内部时钟发生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于不同内部电路的定时操作。将内部数据时钟LCLK提供到输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。
内部时钟LCLK可包含用于控制读取操作的定时的读取时钟(RCLK)，以及用于控制写入操作的定时的写入时钟(WCLK)。内部时钟LCLK可被传递到I/O电路122，并且还可被传递到核心裸片140的内部组件，例如RWAMP 120。核心裸片140中的不同者可具有不同的时间滞后量(例如，归因于不同核心裸片的不同温度、距接口裸片130的不同距离等)。核心裸片144中的每一者可具有沿着读取和写入原生路径144的对准器。对准器包含一或多个延迟电路，所述延迟电路可向核心裸片140中的信号添加可配置的差不多的延迟时间。核心裸片140还可包含副本路径142，所述副本路径可用于测量所述裸片中的延迟量。副本路径还可包含可调整以确定适当时长延迟的延迟电路。在一些实施例中，接口裸片130还包含副本对准器。接口裸片130上的副本对准器可在定时对准期间充当初级对准器，并且核心裸片130的对准器142和144可充当次级对准器。接口裸片130上的副本对准器可包含例如状态机之类的各种控制电路，以操作对准过程。可以使用关于副本路径中的延迟的信息来调整接口裸片的对准器电路中(例如，在内部时钟发生器114中)的原生路径中的延迟。本文中将更详细地描述对准核心和接口裸片的定时的细节。
为简洁起见，本文中将仅详细地论述与读取时钟的路径相关的细节。然而，应理解，写入时钟WCLK还可具有其自身的对准器和路径(未示出)。内部时钟发生器提供读取时钟RCLK和振荡器信号。振荡器信号可由副本路径142使用以确定要在原生读取路径对准器144中针对读取时钟应用的延迟量。将读取时钟RCLK从接口裸片130提供到核心裸片140的原生对准器144，所述原生对准器基于副本对准器142应用可配置的延迟量。将经延迟读取时钟提供到RWAMP以控制何时提供数据，并且还提供到接口裸片130的IO电路122中的数据锁存器。由IO电路122以基于从原生对准器144接收到的经延迟RCLK的定时接收由核心裸片140的RWAMP 120提供的数据。
C/A端子可供应有存储器地址。经由命令/地址输入电路102将供应给C/A端子的存储器地址传送到地址解码器104。地址解码器104接收地址并且将经解码行地址XADD供应到行解码器108并且将经解码列地址YADD供应到列解码器110。地址解码器104还可供应经解码存储体地址BADD，所述经解码存储体地址可指示含有经解码行地址XADD和列地址YADD的存储器阵列118的存储体。可为C/A端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD和存储体地址BADD相关联。
命令可以作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以对内部命令信号进行解码以生成用于执行操作的各个内部信号和命令的电路。例如，命令解码器106可以提供用以选择字线的行命令信号和用以选择位线的列命令信号。
装置100可接收作为读取命令的存取命令。当接收到读取命令并且及时为存储体地址、行地址和列地址供应读取命令时，从存储器阵列118中对应于行地址和列地址的存储器单元读取读取数据。由命令解码器106接收读取命令，所述命令解码器提供内部命令以使得来自存储器阵列118的读取数据提供到ECC控制电路120。读取命令还可使与读取数据相关联的一或多个奇偶校验位沿着MIOT/B提供到ECC控制电路120。ECC控制电路120可使用奇偶校验位以确定读取数据是否包含任何错误，并且如果检测到任何错误，那么可校正所述错误以产生经校正读取数据(例如，通过改变所标识的错误的位的状态)。经校正读取数据经由输入/输出电路122从数据端子DQ输出到装置100外部。
装置100可接收为写入命令的存取命令。当接收到写入命令并且与所述写入命令一起适时供应存储体地址、行地址和列地址时，通过DQ端子向ECC控制电路120供应写入数据。供应到数据端子DQ的写入数据被写入到存储器阵列118中对应于所述行地址和列地址的存储器单元。写入命令由命令解码器106接收，所述命令解码器提供内部命令以使得写入数据由输入/输出电路122中的数据接收器接收。还可以将写入时钟提供到外部时钟端子，以对通过输入/输出电路122的数据接收器对写入数据的接收进行定时。经由输入/输出电路122将写入数据供应到ECC控制电路120。ECC控制电路120可基于写入数据产生多个奇偶校验位，并且可将所述写入数据和所述奇偶校验位提供到存储器阵列118以写入到存储器单元MC中。
装置100还可接收使其执行作为自刷新模式的部分的一或多个刷新操作的命令。在一些实施例中，自刷新模式命令可以在外部发到存储器装置100。在一些实施例中，自刷新模式命令可由装置的组件周期性地产生。在一些实施例中，当外部信号指示自刷新进入命令时，还可激活刷新信号AREF。刷新信号AREF可以是当命令解码器106接收指示进入自刷新模式的信号时被激活的脉冲信号。刷新信号AREF可紧接在命令输入之后激活，且此后可按所需内部定时循环激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的定时。因此，刷新操作可自动地继续。自刷新退出命令可使刷新信号AREF的自动激活停止且返回到空闲状态。刷新信号AREF被供应到刷新控制电路116。刷新控制电路116将刷新行地址RXADD供应到行解码器108，所述行解码器可刷新由刷新行地址RXADD指示的一或多个字线WL。
向电源端子供应电源电势VDD和VSS。将电源电势VDD和VSS供应到内部电压发生器电路124。内部电压发生器电路124基于供应到电源端子的电源电势VDD和VSS产生各种内部电势，例如VPP、VOD、VARY、VPERI等。
还向电源端子供应电源电势VDDQ和VSSQ。电源电势VDDQ和VSSQ供应给输入/输出电路122。在本公开的一些实施例中，供应给电源端子的电源电势VDDQ和VSSQ可为与供应给电源端子的电源电势VDD和VSS相同的电势。在本公开的另一实施例中，供应给电源端子的电源电势VDDQ和VSSQ可为与供应给电源端子的电源电势VDD和VSS不同的电势。供应到电源端子的电源电势VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的电源噪声不会传播到其它电路块。
图2为根据本公开的一些实施例的存储器装置的框图。在一些实施例中，存储器装置200可表示例如图1的装置100之类的存储器装置的横截面视图。存储器装置200包含接口(IF)裸片210，以及堆叠在接口裸片210上的对个核心裸片220。此处，核心裸片220被标记为核心裸片0到核心裸片N-1，总共由N个核心裸片。
接口裸片210可具有多个端子以将装置200耦合到外部装置。例如，接口裸片210可包含例如时钟端子、电源端子、数据端子DQ 213、命令端子等端子。核心裸片220可通过一或多个穿硅通孔(TSV)耦合到接口裸片210，所述TSV可穿透堆叠并且在核心裸片220与接口裸片210之间传送命令、信号和/或数据。在图2中，示出三组TSV、控制路径TSV 231、原生路径TSV 232以及副本路径TSV 234。TSV 231、232和234包含将装置200的不同裸片连接到彼此的一或多个信号线。虽然控制路径TSV 231、原生路径TSV 232和副本路径TSV 234被单独示出，但在一些实施例中，可在两个TSV组之间共享某些信号线。
如可见，堆叠较高的裸片(例如，核心裸片N-1)可以比距离较近的裸片(例如，核心裸片0)离接口裸片210更远。另外，不同的核心裸片220可具有不同温度、制造差异等，这也可以调整例如核心裸片220与接口裸片210之间的信号和数据之类的信息的行进时间。因此，在接口裸片210与核心裸片220中的不同者之间可能存在不同的传播时间。为了防止在装置200中传送的信号和/或数据的未对准，对准器电路可用于提供沿核心裸片220和接口裸片210中的原生信号路径202的可调整的延迟。可基于沿副本路径204测得的信号对准来调整这些延迟，所述副本路径可包含意图模拟沿原生路径202的定时的电路。
原生路径202可包含原生路径TSV 232，所述原生路径TSV在核心裸片220的存储器阵列与接口裸片210之间传送信息(例如，例如命令以及时钟信号和数据之类的信号)。副本路径204可包含副本路径TSV 234和意图模拟信号和数据沿原生路径202传播所花费的时间量的其它电路。原生路径202和副本路径204还可包含可变延迟电路，所述可变延迟电路可被调整以对准不同核心裸片220之间的信号和数据传播时间。例如，原生路径202包含核心裸片220中的原生路径延迟电路222和IF裸片210中的原生路径延迟电路212，而副本路径204包含核心裸片220中的副本路径延迟电路224和IF裸片210中的副本路径延迟电路214。接口裸片210还可包含额外副本延迟电路211，这可有助于控制电路216和226的对准。例如，可将副本路径延迟211与副本路径延迟214进行比较以确定哪一个更快。IF对准器控制216可基于来自接口裸片210(例如，来自振荡器219)的信号来计算和更新延迟，并且接着更新原生路径202和副本路径204中的延迟。
延迟电路211、212、222、214和224中的每一个可包含可基于控制电路而调整的一或多个可变延迟电路。IF对准器控制216可控制IF裸片210的延迟电路212和214中的调整，而核心对准器控制226可控制核心裸片220的延迟电路222和224中的调整。为清楚起见，已在图2中简化和/或省略了示出对准器控制电路216和226如何耦合到延迟电路212、222、214和224的信号线。在图3和4中更详细地描述了实例耦合。
控制TSV 231可用于在控制电路216和226与状态机218之间传送信息。例如，控制TSV 231可用于传送例如指示状态机218处于哪个状态的信号、指示正在调整核心裸片220中的哪一者的标识信息和/或其它相关信号等信息。
如图2的实例中所示，原生路径202包含数据端子DQ 213，所述数据端子DQ通过原生路径TSV 232耦合到核心裸片220中的存储器阵列。原生路径TSV 232还分配来自时钟电路215(例如，图1的内部时钟发生器114)的时钟信号，所述时钟电路可基于外部时钟(未示出)产生内部时钟信号。由时钟电路215提供的时钟信号可控制对接口裸片210与核心裸片220之间的操作的定时。副本路径204可包含副本路径TSV 234，所述副本路径TSV将振荡器信号OSC从接口裸片210的振荡器电路217提供到核心裸片220的延迟电路224。振荡器信号可通过一或多个延迟电路214和224。状态机218可调整副本路径204的延迟电路214和224中的延迟并且测量振荡器信号的对准。基于产生对准的副本路径204中的值，还可调整原生路径202中的延迟值。例如，延迟值可在副本路径与原生路径之间匹配。
在实例写入操作中，可在DQ端子213处提供数据，并且接着沿TSV 232将数据传递到核心裸片220中的一或多个选定核心裸片。时钟电路215可提供写入时钟，所述写入时钟可由原生路径接口延迟调整以提供经延迟接口写入时钟。经延迟接口写入时钟可用于确定沿TSV 232将来自DQ垫213的数据提供到核心裸片220中的选定核心裸片的定时。写入时钟还可向上通过TSV 232到达核心裸片220中的选定核心裸片中的原生路径核心延迟电路222，所述原生路径核心延迟电路可提供核心经延迟写入时钟信号。核心经延迟写入时钟信号可确定沿TSV 232接收数据的定时。基于来自振荡器电路217的振荡器信号OSC的传播，状态机218可以调整原生路径202中的延迟以确保写入数据与写入时钟对准地到达存储器阵列。
接口裸片210中的状态机218分别操作接口210和核心裸片220中的控制电路216和226。控制电路216和226可调整其相应裸片的副本路径214和224中的延迟并且测量信号的对准(例如，测量信号之间的相位差)。状态机218可以控制正在调整哪些电路和哪些延迟并且监测所测量的对准。设置在副本路径204中的延迟还可应用于原生路径202中的对准电路212和222。一旦所测量的对准在容差内，则延迟可使装置200进入定时对准。核心裸片220和IF裸片210中的每一者可具有彼此不同的延迟。
状态机218可更新延迟值，作为存储器装置200中进行中的过程的部分。例如，状态机218可使用初始状态集合来建立接口对准器控制电路216中和核心对准器控制电路226中的每一者中的延迟。在初始状态之后，状态机218可操作保持延迟对准的维持状态。为了防止不必要的调整，维持状态可使用求平均来确定延迟值何时已经偏离对准。状态机218还可限定下溢和上溢限制。当超过这些限制中的一者时，状态机218可移位到快速对准模式，包含调整接口对准器控制216中的延迟的状态，接着是调整核心裸片220中的每一者中的核心对准器控制电路226中的延迟而不进行平均的过程。一旦状态机218确定不再符合上溢/下溢条件，状态机218就可返回到维持状态。
在一些实施例中，可在读取路径与写入路径之间划分原生路径电路212和222中以及副本路径延迟电路214和224中的延迟。例如，延迟电路可各自包含一或多个读取路径延迟电路和一或多个写入路径延迟电路，这些电路中的每一者可具有其自身的单独的延迟值。类似地，状态机218可具有用于设置读取路径中的值的第一过程和用于设置写入路径中的延迟值的第二过程。
图3为根据本公开的一些实施例的读取路径的示意图。装置300可为图2的装置200和/或图1的装置100的实施方案。装置300包含接口裸片306和多个堆叠式核心裸片。在图3的实例中，仅详细描述单个核心裸片350(核心裸片切片N-1)。然而，核心裸片中的每一者可具有与所描述的核心裸片350类似的组件和操作。装置300示出在读取操作期间在信号和数据的定时对准中使用的组件。图3中所示的组件中的一些组件还可在其它操作(例如，写入操作)中使用。例如，对准器控制电路390和392可为管理写入路径中的延迟的对准器控制电路(例如，图2的226)的部分。类似地，对准器控制电路330可为管理写入路径中的延迟的对准器控制电路(例如，图2的216)的部分。
接口裸片306和核心裸片350包含原生路径302和副本路径304(例如，图2的原生路径202和副本路径204)。原生路径用于提供信号和数据。在这种情况下，将读取命令提供到接口裸片306，所述接口裸片沿TSV路径将读取命令传递到所指示的核心裸片350。核心裸片350从存储器阵列检索数据，并且沿TSV路径将数据提供回到接口裸片306上的输出锁存器或数据锁存器312，所述输出锁存器或数据锁存器接着可将数据提供到输出端子(例如，DQ端子)或其它输出电路系统。除原生路径302之外，核心裸片350和IF裸片306还包含副本路径304，所述副本路径包含可用于模拟和测量延迟时间的电路，所述延迟时间模拟在原生路径302中的接口裸片306与核心裸片350之间的那些延迟时间。对准器控制电路330、390和392可使用对沿副本路径304的数据对准的测量来设置原生路径302中的可变延迟。
接口裸片306的原生路径302包含接收读取时钟信号RCLK作为读取操作的部分的缓冲器电路308。读取时钟RCLK可用于对接收从核心裸片350检索的数据进行定时，这可由地址指示。缓冲器电路308沿TSV堆叠将读取时钟RCLK提供到核心裸片350。在核心裸片350的原生路径302中，缓冲器352接收读取时钟RCLK并且将其提供到第一原生延迟电路354。第一原生延迟电路354可基于由第一对准器控制电路392提供的信号RCD1所控制的可调整的延迟量来提供经延迟读取时钟。第一原生延迟电路354可为粗略和精细调整电路。在粗略和精细调整电路中，可以激活不同数目的门来调整延迟。一些门可具有相对较长的延迟时间(粗略调整)，而其它门可具有相对较短的延迟时间。例如，每个激活的粗略门可具有激活精细门的约10倍的延迟。通过控制活动的粗略门和精细门的数目，可以控制第一原生延迟电路354中的延迟量。第一对准器控制电路392提供控制信号RCD1，所述控制信号RCD1通过确定多少(和哪种类型的)栅极是活动的来确定第一原生延迟电路354的总延迟时间。控制信号RCD1可具有指定活动粗略门的数目的粗略部分，以及指定活动精细门的数目的精细部分。
第一原生延迟电路354将经延迟读取时钟提供到时钟树356和第二原生延迟电路362。时钟树356将经延迟读取时钟分配到存储器的各种电路。为了说明清楚起见，仅示出从第一原生延迟电路354到本地锁存器358的时钟树356的单个路径。本地锁存器358可为数据串行化器电路的部分，其并行地(例如，从存储器阵列)接收数据，并且接着以基于从第一对准器延迟电路354接收到的读取时钟的定时将所述数据转换成串行格式。时钟树356可将信号分配到核心裸片350的许多其它电路(例如，其它本地锁存器)。本地锁存器358具有输入端子，所述输入端子耦合到存储器阵列以接收从存储器阵列(未示出)读取的数据。数据可基于在接口裸片306处接收到的命令而提供并且被传递到核心裸片(例如，读取命令、列、行和存储体地址)。本地锁存器358具有耦合到时钟树356的输出的时钟端子。本地锁存器358以基于经延迟读取时钟的定时对从存储器阵列读取的数据进行锁存，所述经延迟读取时钟由第一原生延迟电路354延迟并且由时钟树356进行分配。本地锁存器358中的数据通过缓冲器电路360提供通过TSV堆叠到达输出锁存器312。
第二原生延迟电路362从第一原生延迟电路354接收经延迟读取时钟。第二原生延迟电路362也可为粗略和精细(C&F)型延迟电路，其具有由第二对准器控制电路390提供的信号RCD2所控制的可调整的延迟量。与其它C&F型延迟电路类似，第二原生延迟电路362可以接收控制信号(例如，RCD2)，所述控制信号包含指定要激活的粗略门和精细门的数目的粗略延迟值和精细延迟值。在由RCD2确定的时间量之后，第二原生延迟电路362通过缓冲器364将经延迟读取时钟RRCLK提供到TSV堆叠。经延迟读取时钟RRCLK沿TSV堆叠传递回到接口裸片306，其中与核心裸片350的时钟树356类似的时钟树310将时钟RRCLK分配到输出锁存器312。
输出锁存器312具有耦合到TSV堆叠的数据端子，所述数据端子提供从存储器阵列读取并且存储在本地锁存器358中的数据。输出锁存器312具有从时钟树310接收经延迟时钟信号RRCLK的时钟端子。尽管图3中未示出，但输出锁存器312可将数据提供到输出电路和/或DQ端子(例如，图2的DQ端子213)。
副本路径304可大体上类似于原生路径302，以便模拟信号RCLK和RRCLK以及数据的延迟。在副本路径中，接口裸片306提供振荡器信号OSC(例如，来自图2的振荡器电路，例如217)。振荡器信号OSC可模拟时钟信号，例如读取时钟RCLK。振荡器信号OSC通过缓冲器电路314(例如，类似于缓冲器308)传递通过TSV堆叠到达核心裸片350。缓冲器314还将信号OSC提供到接口延迟电路316。接口延迟电路316具有由接口裸片306中的接口对准器控制电路330提供的控制信号IFD所确定的可变延迟量。接口延迟电路316通过副本时钟树318将经延迟振荡器信号提供到第一相位检测器320。副本时钟树318可为模拟沿原生路径302的时钟树310的延迟时间的延迟电路。因此，副本时钟树318可匹配信号沿时钟树310传递所花费的延迟时间，但可不必匹配时钟树310的布局。
在核心裸片350中，缓冲器电路366将振荡器信号OSC从接口裸片306传递到第一副本延迟电路368。第一副本延迟电路368可为模拟第一原生延迟电路354的行为的粗略和精细延迟电路，并且其可大体类似于第一原生延迟电路354。第一副本延迟电路368还具有由第一对准器控制电路392提供的信号RCD1所控制的可变延迟量。第一副本延迟电路368沿TSV堆叠将经延迟振荡器信号提供回到接口裸片306中的第一相位检测器320。
第一相位检测器320测量由接口延迟电路316延迟的振荡器信号与来自第一副本延迟电路368的经延迟振荡器信号之间的相位差。第一相位检测器320提供所测量的相位差信号PD1。第一对准器控制电路392和接口对准器控制电路330使用所测量的相位差信号PD1来设置信号RCD1和IFD的值，如本文中更详细地解释的。
第一副本延迟电路368还将经延迟振荡器信号提供到核心裸片350的微调延迟电路370。微调延迟电路370可具有被设置成微调副本路径304的操作的可调整的延迟量。例如，微调熔丝可用于设置微调延迟电路370的延迟。微调延迟电路370可为设置和保持延迟电路。微调延迟电路370将经延迟振荡器信号提供到副本时钟树376，所述副本时钟树将信号提供到本地锁存器372。副本时钟树376是延迟电路，其具有复制时钟树356的延迟时间(例如，与所述延迟时间基本上相同)的延迟时间。本地锁存器372使用经延迟振荡器信号以对从存储器阵列存储并且接着通过缓冲器提供到接口裸片306的数据进行计时。副本时钟树376、本地锁存器372和缓冲器374可类似于原生路径302中的时钟树356、本地锁存器358和缓冲器360。
微调延迟电路370将经延迟振荡器信号提供到第二副本延迟电路378。第二副本延迟电路378具有由来自第二对准器控制电路390的信号RCD2控制的可变延迟量。第二副本延迟电路378可为粗略和精细调整电路。第二副本延迟电路378通过缓冲器380沿TSV堆叠将经延迟振荡器信号提供回到接口裸片306中的副本时钟树322。副本时钟树322将经延迟振荡器信号提供到第二相位检测器324。类似于副本时钟树318的副本时钟树322可匹配时钟树310的延迟时间。第二相位检测器324还从本地锁存器372接收数据，所述本地锁存器由第一副本延迟电路368(和微调延迟电路370)延迟的振荡器信号进行计时。相位检测器324基于经延迟时钟振荡器信号与数据之间的所测量的相位差提供信号PD2。信号PD2由接口对准器控制330(连同信号PD1)使用以设置接口延迟IFD的值，并且由第二对准器控制电路390使用以设置控制信号RCD2的值，如本文中更详细描述的。
副本时钟树376、318和322可各自匹配信号沿对应时钟树(例如，针对副本时钟树376的356和针对副本时钟树318和322的310)传播所花费的延迟时间。副本时钟树可以是延迟电路，并且可以不包含分支路径。
图4为根据本公开的一些实施例的读取路径的框图。在一些实施例中，读取路径400可包含在图1的存储器装置100和/或图2的存储器装置200上。读取路径400可大体上类似于图3的读取路径300。虽然图3的读取路径300可示出某些组件的实例实施方案，但读取路径400示出沿读取路径400的不同功能元件。
读取路径400包含原生路径402(例如，图2的202和/或图3的302)和副本路径404(例如，图2的204和/或图3的304)。读取路径400从内部裸片传递，所述内部裸片连接到外部装置(例如，存储器控制器)并且连接到包含存储器单元以存储数据的一或多个核心裸片450。为简洁起见，相对于图4示出/描述仅单个核心裸片450。各种穿硅通孔(TSV)430-439耦合核心裸片450与接口裸片406之间的各种信号和数据。
在原生路径402中，沿TSV 430将读取时钟RCLK从接口裸片406提供到核心裸片450，在所述核心裸片处所述读取时钟RCLK被延迟电路455延迟。沿TSV 434将延迟时钟信号RRCLK提供回到接口裸片406，其中所述延迟时钟信号RRCLK用于沿TSV432对从核心裸片450接收到的数据进行计时。
接口裸片406包含时钟缓冲器407，所述时钟缓冲器将读取时钟RCLK提供到TSV430。缓冲器407可从内部时钟发生器(例如，图1的114)接收读取时钟RCLK，所述内部时钟发生器又可以使读取时钟RCLK基于外部接收到的时钟信号。TSV 430将读取时钟提供到核心裸片450，其中输入缓冲器452将读取时钟RCLK提供到逻辑延迟453和第一原生对准器电路454(例如，图3的354)。逻辑延迟453可表示核心裸片450的逻辑电路中固有的延迟。第一对准器电路454可包含可配置的延迟量(例如，由第一对准器控制电路(例如，图3的392)设置的)。例如，第一延迟码(图4中未示出)可用于设置第一对准器电路454中的延迟量。
第一对准器电路454将经延迟读取时钟提供到缓冲器456并且提供到第二原生对准器电路462。缓冲器456将读取时钟提供到时钟树457，所述时钟树将读取时钟分配到存储器的各种组件，例如，分配到数据串行化器458的不同锁存器(例如，图3的358)。数据串行化器458以基于读取时钟的定时对数据(例如，来自例如图1的118的存储器阵列)进行锁存。数据串行化器可至少部分地基于读取时钟的定时将并行数据从存储器阵列转换成串行化数据。通过输出驱动器460将串行化数据提供到DQ TSV(TSVDQ)432，所述DQ TSV将串行化数据传输回到接口裸片406。
核心裸片450的第二原生对准器电路462(例如，图3的第二原生对准器362)还接收由第一原生对准器电路454延迟的读取时钟信号，并且进一步延迟读取时钟。第二原生对准器电路462具有基于由第二对准器控制电路490(例如，图3的390)提供的第二延迟码DelayCode 2(例如，RCD2)的可配置的延迟量。第二原生对准器电路462将经延迟读取时钟提供到数据串行化器副本463。数据串行化器副本463添加额外的延迟量，所述延迟量复制由数据串行化器458添加的延迟。通过输出缓冲器464提供经延迟读取时钟作为返回的读取时钟RRCLK。沿TSV 434将返回的读取时钟RRCLK提供到接口裸片406的输入缓冲器441。
在接口裸片406中，从核心裸片450接收到的返回的时钟信号RRCLK由输入缓冲器441提供到延迟电路442。延迟电路442可添加固定的延迟量或可配置的延迟量。延迟电路442将时钟RRCLK提供到时钟树410(例如，图3的310)，所述时钟树将时钟RRCLK分配到输出电路440(例如，图3的340)。输出电路以基于通过时钟树410提供的读取时钟RRCLK的定时将串行化数据提供到输出端子。
以此方式，读取时钟RCLK在作为在核心裸片450中延迟的返回的RRCLK返回之前通过核心裸片450，返回到接口裸片406。由于可配置的延迟电路454和462可在核心裸片450中的每一者中具有不同的延迟时间，因此返回的读取时钟RRCLK可具有特定于从其接收串行化数据的核心裸片450的延迟。
转向副本路径404，副本路径404可用于复制原生路径402中的延迟量，测量副本路径404的对准，并且设置副本路径404和原生路径402中的可配置延迟以使两个路径的定时对准。副本路径404的组件包含意图复制原生路径402的操作的许多组件。为简洁起见，将不再详细地描述与原生路径402的组件的操作类似的沿副本路径404的组件的操作。
接口裸片的副本路径404包含模拟读取时钟RCLK的振荡器信号OSC。信号OSC可由接口裸片406的振荡器电路(未示出)产生。振荡器信号OSC通过输出缓冲器414提供通过TSV436到达输入缓冲器466。核心裸片450可接收振荡器信号作为RCLK_OSC，并且可使用所述振荡器信号复制原生路径402的读取时钟RCLK。输入缓冲器455将信号RCLK_OSC提供到逻辑延迟469(其可复制453)并且通过所述逻辑延迟到达第一对准器延迟电路468(其可复制454)。第一副本对准器延迟电路468将经延迟振荡器信号提供到缓冲器471并且提供到第二副本对准器延迟电路478(其复制第二原生对准器延迟电路462)。
第二对准器延迟电路478基于由第二对准器控制电路490提供的第二延迟码使RCLK_OSC延迟可配置的量。通过数据串行化器副本472(例如，463)和输出驱动器474(例如，464)将经延迟RCLK_OSC作为返回的时钟振荡器信号RRCLK_OSC提供到返回时钟TSV 439。第一副本对准器延迟468还将经延迟RCLK_OSC提供到缓冲器471，所述缓冲器通过设置和保持延迟电路470(例如，图3的370)将振荡器信号提供到时钟树副本473(例如，457)。设置和保持延迟电路470可具有可设置的延迟量，并且可用于与原生路径402相比微调副本路径404的延迟。
副本时钟树473将RCLK_OSC分配到数据串行化器475，所述数据串行化器以基于RCLK_OSC的定时使数据串行化。通过输出驱动器476将串行化数据提供到TSVDQ 438再到相位检测器424。
返回时钟TSV 439通过接口裸片406的输入缓冲器444、延迟电路416和时钟树副本422将经延迟振荡器信号RCLK_OSC提供到相位检测器424。相位检测器424(例如，图3的324)基于串行化数据与从核心裸片450接收到的振荡器信号RCLK_OSC之间的所测量的相位差提供信号。来自相位检测器424的信号沿TSV 437被提供回到核心裸片450，其中第二对准器控制电路490基于来自相位检测器424的信号设置第二延迟码的值。第二延迟码又确定第二延迟电路462和478中的可配置的延迟量。
以此方式，以类似于原生路径402的读取时钟的方式，振荡器RCLK_OSC在返回到接口裸片406之前通过一对可配置的延迟电路468和478从接口裸片406传递到核心裸片450。以此方式，振荡器可具有特定于每个核心裸片450的延迟量。
图5为表示根据本公开的一些实施例的堆叠式存储器中的实例定时延迟的表。表500包含表示堆叠式存储器装置的副本路径504和原生路径502中的延迟时间的块。例如，在一些实例实施例中，表500可表示图1的存储器100、图2的存储器200、图3的存储器300和/或图4的存储器400中的定时。特别地，表500示出由与关于图4所描述的组件类似的组件引起的延迟时间。将参考图4的组件以示出可提供此类延迟的物理组件。
在表500中，不同块的宽度用于表示由所述组件引起的延迟，其中较长的延迟由较宽的方框表示。图5中所示的定时仅为举例，并且方框的宽度可不按比例调整。
副本路径504和原生路径502被分成沿数据路径和返回时钟路径的延迟，所述数据路径跟踪从接口裸片提供通过核心裸片到达数据串行化器的时钟信号，并且接着跟踪从核心裸片返回到接口裸片的串行化数据的延迟，所述返回时钟路径还在时钟信号通过核心裸片并且接着返回到接口裸片时跟踪时钟信号。
原生路径402示出由输入缓冲器550(例如，452)、逻辑延迟(例如，453)和第一对准器延迟(例如，454)引起的延迟。在第一对准器延迟之后，在数据路径与返回时钟路径之间存在分支，因为第一对准器延迟电路454将经延迟读取时钟提供到第二对准器延迟462(例如，沿返回时钟路径)并且提供到缓冲器456(并且通过所述缓冲器提供到串行化器458)。
沿着数据路径，在第一对准器延迟554之后，存在来自缓冲器556(例如，456)、时钟树560(例如，457)、串行化器562(例如，458)、输出缓冲器564(例如，460)、TSV 556(例如，432)的进一步延迟，并且接着为数据窗567的定时。数据窗表示数据存在的定时并且可被输出电路捕获。
沿着返回时钟路径，存在由第二延迟电路568(例如，462)、副本串行化器570(例如，463)、输出缓冲器572(例如，464)、TSV 574(例如，434)、输入缓冲器576(例如，441和442)和时钟树578(例如，410)提供的延迟。
因此，在时钟路径的定时之后，存在以时钟树578的末端结束的总延迟量，其表示信号RRCLK离开时钟树410并且到达输出电路440。在数据路径之后，数据窗567表示数据对于在输出电路440处捕获有效的时间。因此，如虚线所示，调整定时，使得返回时钟路径的定时结束在数据窗内，使得可有效地捕获数据。可基于来自副本路径504的测量来调整第一对准器延迟554和第二对准器延迟568。特别地，可调整延迟以使得读取时钟RRCLK大致在数据窗567的中间离开时钟树578。实例理想对准可使时钟树578在数据窗567的开始之后的定时tSetup和在数据窗567的结束之前的时间tHold结束。定时tSetup和tHold可以表示在tSh/tH延迟电路470中建立的定时。
关于副本路径，将模拟读取时钟的振荡器信号提供到输入缓冲器510(例如，466)、逻辑延迟512(例如，469)和第一对准器延迟514(例如，468)。在对准器延迟468之后，路径进行分支。沿第一对准器延迟514之后的数据路径，存在缓冲器延迟516(例如，471)、设置延迟518(例如，470)、时钟树副本520(例如，473)、数据串行化器522(例如，475)、输出缓冲器524(例如，476)和TSV 526(例如，438)。TSV 526的块的末端指示何时可在相位检测器424处获得数据，其中虚线表示响应于返回时钟路径的末端通过相位检测器424锁存数据的时间。
沿着时钟返回路径，在第一对准器延迟514之后，存在第二对准器延迟528(例如，478)、用于串行化器530的副本(例如，472)、输出缓冲器532(例如，474)、TSV 534(例如，439)、输入缓冲器和延迟536(例如，416和422)和时钟树538(例如，422)。时钟树块538的末端表示返回的读取时钟振荡器何时到达相位检测器424。
基于相位检测器将信号提供到第二对准器控制490的定时，可调整第二对准器延迟528的定时以确保时钟树578的末端落入数据窗567内。例如，可调整定时以使得沿副本路径504的缓冲器516和设置延迟518的定时大致等于第二对准器延迟528/568与输入缓冲器和延迟536/576的长度。
由于如从图5可以看出，第1对准器延迟影响数据路径和返回时钟路径，因此第二对准器延迟528/568可以最适用于相对于数据路径的定时调整返回时钟路径的定时。
图6为根据本公开的一些实施例的原生读取路径的示意图。在一些实施例中，读取路径600可表示图4的时钟树410和457的实例实施方案。读取路径600示出核心裸片中的时钟树630(例如，图4的457)和接口裸片602中的时钟树640(例如，图4的422)。时钟树630用于将读取时钟RCLK分配在核心裸片604中，而时钟树640将经延迟读取时钟RRCLK分配到输出电路636。两个时钟树630和640可具有大体上相同的形状(例如，相同或大体上类似的电路配置)，使得它们具有类似的定时延迟。
读取时钟RCLK由接口裸片602的输出缓冲器610提供通过TSV 612到达核心裸片604。输入缓冲器614接收读取时钟RCLK并且通过逻辑延迟616将所述读取时钟RCLK提供到第一对准器延迟电路618(例如，图4的462)。第一对准器延迟电路618通过缓冲器619将经延迟时钟提供到时钟树630。时钟树630将时钟信号RCLK分配到不同的数据串行化器650。时钟树630包含多个缓冲器，例如632，其将时钟信号提供到目的地，例如实例数据串行化器650。串行化器650以基于读取时钟RCLK的定时提供数据，并且通过TSV 654将数据提供到接口裸片602中的输出电路656。
沿着返回时钟路径，对准器延迟618还将时钟提供到第二对准器延迟620，所述第二对准器延迟将经延迟读取时钟提供到数据串行化器副本622并且提供到输出缓冲器624。输出缓冲器624通过TSV 626将返回的读取时钟RRCLK提供到接口裸片602的输入缓冲器628。输入缓冲器628将RRCLK提供到时钟树640。时钟树640包含多个缓冲器，例如642，其将时钟信号提供到目的地，例如实例输出电路656。
图7为根据本公开的一些实施例的方法的框图。在一些实施例中，方法700可由图1-6中所示的设备或系统中的一或多者实施。
方法700包含框710，其描述了将读取时钟从接口裸片提供到核心裸片。例如，接口裸片中的缓冲器(例如，图4的407)可将沿第一TSV将读取时钟提供到核心裸片。核心裸片可为堆叠在接口裸片上的多个核心裸片中的一者。
方法700包含方框720，其描述了基于读取时钟使来自核心裸片的存储器阵列的数据串行化。核心裸片可包含第一延迟电路(例如，图4的454)，所述第一延迟电路可在沿数据路径将时钟提供到数据再到串行化器之前延迟读取时钟。串行化器沿TSV将经串行化数据提供回到接口裸片。
方法700包含方框730，其描述了延迟核心裸片中的读取时钟。核心裸片包含沿时钟返回路径的延迟电路(例如，462)，所述延迟电路使读取时钟延迟可调整的量以产生经延迟读取时钟。可沿第三TSV将经延迟时钟信号提供到接口裸片。方法700可包含测量振荡器信号沿副本路径的对准并且基于所测量的对准设置延迟量。例如，相位检测器(例如，图4的424)可测量对准并且将信号提供到设定延迟量的对准器控制电路(例如，图4的490)。
方法700包含方框740，其描述了以基于从核心裸片接收到的经延迟读取时钟的定时从接口裸片输出读取数据。例如，输出电路(例如，图4的440)从核心裸片接收数据并且从核心裸片接收经延迟时钟信号，并且以基于经延迟时钟信号的定时提供输出数据。
当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例和/或过程组合或分离和/或在根据本发明系统、装置和方法的单独装置或装置部分当中执行。
最后，上文的论述仅旨在说明本发明系统，且不应解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考示例性实施例详细地描述了本发明系统，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下，所属领域的技术人员可设计众多修改和替代实施例。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
接口裸片，其被配置成提供读取时钟；
核心裸片，其堆叠在所述接口裸片上，所述核心裸片包括：
延迟电路，其被配置成接收所述读取时钟并且提供经延迟读取时钟；以及
串行化器，其被配置成为数据提供基于所述读取时钟的定时；并且
所述接口裸片进一步包括输出电路，所述输出电路被配置成为所述读取数据提供基于来自所述接口裸片的所述经延迟读取时钟的定时。
2.根据权利要求1所述的设备，其中所述核心裸片包括被配置成将所述经延迟读取时钟分配到所述串行化器的第一时钟树，并且其中所述接口裸片包括被配置成将所述经延迟读取时钟分配到所述输出电路的第二时钟树。
3.根据权利要求2所述的设备，其中所述第一时钟树和所述第二时钟树具有基本上相同的电路配置。
4.根据权利要求1所述的设备，
其中所述接口裸片进一步被配置成提供振荡器信号，
其中所述核心裸片进一步包括：
第二延迟电路，其被配置成接收所述振荡器信号并且提供经延迟振荡器信号；以及
副本串行化器，其被配置成为数据提供基于所述振荡器信号的定时，
其中所述接口裸片进一步包括相位检测器，所述相位检测器被配置成基于来自所述接口裸片的所述数据和所述经延迟振荡器信号提供经测量相位信号，并且
其中所述核心裸片进一步包括对准器控制电路，所述对准器控制电路被配置成基于所述经测量相位信号设置所述延迟电路的延迟。
5.根据权利要求1所述的设备，其中所述延迟电路为能粗略调整和精细调整的延迟电路。
6.根据权利要求1所述的设备，其进一步包括第二延迟电路，所述第二延迟电路被配置成接收所述读取时钟，将所述读取时钟延迟可配置量，并且将所述读取时钟提供到延迟电路和所述串行化器。
7.根据权利要求1所述的设备，其中所述核心裸片进一步包括数据串行化器副本电路，所述数据串行化器副本电路被配置成接收所述经延迟时钟信号并且将所述经延迟时钟信号提供到所述接口裸片。
8.一种设备，其包括：
多个核心裸片；
接口裸片，其被配置成将读取时钟提供到所述多个核心裸片，并且被配置成从所述多个核心裸片中的选定核心裸片接收经延迟读取时钟，所述接口裸片包括输出电路，所述输出电路被配置成为从所述多个核心裸片中的所述选定核心裸片接收到的数据提供基于所述经延迟读取时钟的定时。
9.根据权利要求8所述的设备，其中所述输出电路将所述数据提供到所述接口裸片的输出端子。
10.根据权利要求8所述的设备，其进一步包括：
第一穿硅通孔TSV，其被配置成将所述读取时钟从所述接口裸片提供到所述多个核心裸片；
第二TSV，其被配置成将来自所述多个核心裸片的所述数据提供到所述接口裸片；以及
第三TSV，其被配置成将所述经延迟读取时钟从所述多个核心裸片提供到所述接口裸片。
11.根据权利要求8所述的设备，其中所述多个核心裸片中的每一者包含延迟电路，所述延迟电路被配置成提供所述读取时钟与所述经延迟读取时钟之间的可调整的延迟量。
12.根据权利要求11所述的设备，其中所述多个核心裸片中的每一者包含对准器控制电路，所述对准器控制电路被配置成设置所述多个核心裸片中的一者中的所述延迟量。
13.根据权利要求8所述的设备，其中所述多个核心裸片中的每一者包含相应时钟树，所述相应时钟树被配置成将所述读取时钟分配到相应数据串行化器，所述相应数据串行化器被配置成为所述数据提供基于所述读取时钟的定时。
14.根据权利要求8所述的设备，其进一步包括数据路径和返回时钟路径，所述数据路径被配置成将所述数据从所述多个核心裸片中的所述选定核心裸片提供到所述接口裸片，所述返回时钟路径被配置成将所述经延迟时钟信号从所述多个核心裸片中的所述选定核心裸片提供到所述接口裸片。
15.一种方法，其包括：
将读取时钟从接口裸片提供到核心裸片；
以基于所述读取时钟的定时使来自所述核心裸片的存储器阵列的数据串行化；
延迟所述核心裸片中的所述读取时钟；以及
以基于从所述核心裸片接收到的所述经延迟读取时钟的定时从所述接口裸片输出所述读取数据。
16.根据权利要求15所述的方法，其进一步包括调整所述经延迟读取时钟与所述读取时钟之间的延迟时间。
17.根据权利要求16所述的方法，其进一步包括沿副本路径测量对振荡器信号的对准，并且基于经测量延迟调整所述延迟时间。
18.根据权利要求15所述的方法，其进一步包括用所述核心裸片中的第一延迟电路和第二延迟电路延迟所述读取时钟。
19.根据权利要求15所述的方法，其进一步包括调整所述第一延迟电路的延迟和所述第二延迟电路的延迟。
20.根据权利要求15所述的方法，其进一步包括：
沿从所述接口裸片到所述核心裸片的第一TSV提供所述读取时钟；
沿从所述核心裸片到所述接口裸片的第二TSV接收所述经延迟读取时钟；以及
沿从所述核心裸片到所述接口裸片的第三TSV接收所述读取数据。
CN202211663953.7A 2021-12-28 2022-12-23 用于堆叠式存储器装置中的读取时钟定时对准的设备、系统和方法 Pending CN116364135A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/563,878 2021-12-28
US17/563,878 US11854601B2 (en) 2021-12-28 2021-12-28 Apparatuses, systems, and methods for read clock timing alignment in stacked memory devices

Publications (1)

Publication Number Publication Date
CN116364135A true CN116364135A (zh) 2023-06-30

Family

ID=86897096

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211663953.7A Pending CN116364135A (zh) 2021-12-28 2022-12-23 用于堆叠式存储器装置中的读取时钟定时对准的设备、系统和方法

Country Status (2)

Country Link
US (1) US11854601B2 (zh)
CN (1) CN116364135A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8453096B2 (en) 2011-01-28 2013-05-28 Lsi Corporation Non-linear common coarse delay system and method for delaying data strobe
KR102512754B1 (ko) 2018-03-30 2023-03-23 삼성전자주식회사 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치
US10643685B1 (en) * 2018-11-01 2020-05-05 Realtek Semiconductor Corporation Control circuit, sampling circuit for synchronous dynamic random-access memory, method of reading procedure and calibration thereof
US11315614B2 (en) * 2019-10-07 2022-04-26 Samsung Electronics Co., Ltd. Memory device including interface circuit and method of operating the same
KR20220037142A (ko) * 2020-09-17 2022-03-24 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 시스템

Also Published As

Publication number Publication date
US11854601B2 (en) 2023-12-26
US20230206985A1 (en) 2023-06-29

Similar Documents

Publication Publication Date Title
US10984844B2 (en) Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
US11550741B2 (en) Apparatuses and methods including memory commands for semiconductor memories
US10860469B2 (en) Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
US20060158214A1 (en) Apparatus and method for independent control of on-die termination for ouput buffers of a memory device
US8369122B2 (en) Semiconductor apparatus
JP5600049B2 (ja) 半導体装置
US10218340B2 (en) Adjustable delay circuit for optimizing timing margin
US6850459B2 (en) Synchronous semiconductor memory device allowing adjustment of data output timing
CN111798888B (zh) 用于感测放大器的补偿的设备及方法
US10699768B2 (en) Apparatuses and methods for command signal delay
US11854601B2 (en) Apparatuses, systems, and methods for read clock timing alignment in stacked memory devices
US11145354B2 (en) Apparatuses and methods to perform duty cycle adjustment with back-bias voltage
US11830538B2 (en) Apparatuses, systems, and methods for data timing alignment in stacked memory
US20240135984A1 (en) Apparatuses, systems, and methods for data timing alignment with fast alignment mode
US11869580B2 (en) Apparatuses, systems, and methods for counter-based read clock in stacked memory devices
US11567128B2 (en) Measurement of internal wire delay
US20240013823A1 (en) Apparatuses for timing control in write path
US20230410879A1 (en) Apparatuses and methods for input buffer enable clock synchronization
US8213245B2 (en) Semiconductor memory device
KR20140146331A (ko) 데이터 스트로브 제어 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication