TWI740153B

TWI740153B - 偽靜態隨機存取記憶體及其資料寫入方法

Info

Publication number: TWI740153B
Application number: TW108118913A
Authority: TW
Inventors: 中岡裕司
Original assignee: 華邦電子股份有限公司
Priority date: 2019-05-31
Filing date: 2019-05-31
Publication date: 2021-09-21
Also published as: TW202046307A

Abstract

一種偽靜態隨機存取記憶體及其資料寫入方法。資料寫入方法包括：提供具有基礎週期的基礎時脈信號；致能晶片致能信號以執行寫入操作，並在晶片致能信號的被致能時間區間接收寫入資料；依據寫入命令致能信號而以基礎週期為間隔依序產生多個內部時脈信號；接收刷新衝突信號，並判斷刷新衝突信號是否被致能；以及當刷新衝突信號被致能時，延遲內部時脈信號，並且依據經延遲的內部時脈信號將寫入資料寫入至選中感測放大器。

Description

偽靜態隨機存取記憶體及其資料寫入方法

本發明是有關於一種記憶體的控制方法，且特別是有關於一種偽靜態隨機存取記憶體及其資料寫入方法。

近年來，隨著半導體記憶體元件之整合水準變得愈來愈高且存在對更高速度之需求，對於同時具有靜態隨機存取記憶體(Static Random Access Memory)及動態隨機存取記憶體(Dynamic Random Access Memory)之優點的偽靜態隨機存取記憶體(Pseudo Static Random Access Memory)的需求持續增加，特別是運用在行動裝置中。

偽靜態隨機存取記憶體為具有動態隨機存取記憶體之單元結構及靜態隨機存取記憶體之周邊電路的記憶體元件。雖然偽靜態隨機存取記憶體具有大容量及低成本的優點，但需要考慮定期執行刷新操作的需求。當刷新操作與寫入操作發生衝突時，現有的偽靜態隨機存取記憶體存常會以縮短刷新週期的方式來保持資料的可靠度，然而上述方式會導致待機時電流增加，從而有功耗增加的問題。

本發明提供一種偽靜態隨機存取記憶體及其資料寫入方法，可調整內部時脈信號，以避免刷新操作與寫入操作發生衝突。

本發明的資料寫入方法適用於偽靜態隨機存取記憶體。資料寫入方法包括：提供具有基礎週期的基礎時脈信號；致能晶片致能信號以執行寫入操作，並在晶片致能信號的被致能時間區間接收寫入資料；依據寫入命令致能信號而以基礎週期為間隔依序產生多個內部時脈信號；接收刷新衝突信號，並判斷刷新衝突信號是否被致能；以及當刷新衝突信號被致能時，延遲內部時脈信號，並且依據經延遲的內部時脈信號將寫入資料寫入至選中感測放大器。

本發明的偽靜態隨機存取記憶體包括控制器、內部時脈產生器以及寫入緩衝器。控制器用以接收具有基礎週期的基礎時脈信號以及晶片致能信號。內部時脈產生器耦接控制器，用以依據由控制器所傳送的寫入命令致能信號而以基礎週期為間隔依序產生多個內部時脈信號。寫入緩衝器耦接控制器以及內部時脈產生器，用以依據內部時脈信號將寫入資料寫入至選中感測放大器。其中當刷新衝突信號被致能時，內部時脈產生器延遲內部時脈信號。

基於上述，本發明的偽靜態隨機存取記憶體能夠以基礎週期為間隔依序產生多個內部時脈信號。當刷新操作與寫入操作發生衝突時，本發明的偽靜態隨機存取記憶體不用縮短刷新週期而能夠透過延遲內部時脈信號的方式來延遲寫入操作的時間，以順利執行刷新操作與寫入操作。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100:偽靜態隨機存取記憶體

110:控制器

120:內部時脈產生器

130:寫入緩衝器

210:控制邏輯電路

220:時脈緩衝器

230:刷新衝突判斷電路

310:閂鎖電路

320、720:開關電路

330:緩衝電路

340、740~746:延遲單元

410:致能信號產生電路

420:內部時脈產生電路

430:延遲電路

510:偶數寫入緩衝器

520:奇數寫入緩衝器

710~718:長延遲單元

730:轉換電路

810~880、910~960:開關

A1~A3、W:位址資料

ADj:位址資料信號

CCLK1~CCLK4:單脈衝時脈信號

CE#、CE0:晶片致能信號

CLK:基礎時脈信號

CLKCE:致能單脈衝信號

CSL:控制信號

CWE:寫入命令致能信號

CWED:寫入命令致能延遲信號

Din、D0~D7:寫入資料

Din_E、Dout_E:偶數資料

Din_O、Dout_O:奇數資料

Dout:輸出資料

ICKE1~ICKE4:內部時脈致能信號

ICLK1~ICLK4:內部時脈信號

ICLK1D~ICLK4D:內部時脈延遲信號

ICLKB:反基準時脈信號

ICLKT:正基準時脈信號

INV1~INV64:反相器

NAND1~NAND19:反及閘

NOR1~NOR4:反或閘

RASB:子字元線驅動信號

REF:刷新信號

REFC:刷新衝突信號

S1010~S1050:步驟

圖1是依照本發明一實施例的偽靜態隨機存取記憶體的方塊示意圖。

圖2是依照本發明一實施例的控制器的方塊示意圖。

圖3是依照本發明一實施例的刷新衝突判斷電路的示意圖。

圖4是依照本發明一實施例的內部時脈產生器的方塊示意圖。

圖5是依照本發明一實施例的寫入緩衝器的方塊示意圖。

圖6A及圖6B是依照本發明一實施例的資料寫入方法的波形示意圖。

圖7是依照本發明一實施例的延遲電路的示意圖。

圖8是依照本發明一實施例的致能信號產生電路的示意圖。

圖9是依照本發明一實施例的內部時脈產生電路的部分示意圖。

圖10是依照本發明一實施例的偽靜態隨機存取記憶體的資料寫入方法的流程圖。

以下請參照圖1，圖1是依照本發明一實施例的偽靜態隨機存取記憶體的方塊示意圖。偽靜態隨機存取記憶體100包括控制器110、內部時脈產生器120以及寫入緩衝器130。控制器110用以接收具有基礎週期的基礎時脈信號CLK以及晶片致能信號CE#。

控制器110可以是利用多個邏輯閘所組成的邏輯電路(但不限於此)。舉例來說，圖2是依照本發明一實施例的控制器的方塊示意圖。在圖2中，控制器110包括控制邏輯電路210、時脈緩衝器220以及刷新衝突判斷電路230。控制邏輯電路210可依據晶片致能信號CE#產生供記憶體內部使用的晶片致能信號CE0。並且，控制邏輯電路210可依據晶片致能信號CE#觸發產生致能單脈衝信號CLKCE。此外，當要執行寫入操作時，控制邏輯電路210可致能寫入命令致能信號CWE，並且輸出控制信號CSL來對寫入操作進行控制。

時脈緩衝器220耦接控制邏輯電路210。時脈緩衝器220可依據晶片致能信號CE0以及基礎時脈信號CLK而在晶片致能信號CE0的被致能時間區間產生正基準時脈信號ICLKT以及反基準時脈信號ICLKB。

刷新衝突判斷電路230耦接控制邏輯電路210。刷新衝突判斷電路230用以接收表示進行刷新動作的刷新信號REF以及致能單脈衝信號CLKCE。刷新信號REF例如是被計時器(未繪示)定時致能，以定期執行偽靜態隨機存取記憶體100的刷新操作。並且，刷新衝突判斷電路230依據晶片致能信號CE0以及刷新信號REF而在致能單脈衝信號CLKCE產生時致能刷新衝突信號REFC。

舉例來說，圖3是依照本發明一實施例的刷新衝突判斷電路的示意圖。請參照圖3，刷新衝突判斷電路230包括閂鎖電路310、開關電路320以及緩衝電路330。緩衝電路330內包含延遲單元340。閂鎖電路310接收刷新信號REF以及晶片致能信號CE0。當致能單脈衝信號CLKCE產生時，開關電路320會導通。此時，若對應於寫入操作的晶片致能信號CE0以及對應於刷新操作的刷新信號REF同時被致能時(舉例來說，晶片致能信號CE0被拉低至低邏輯準位，刷新信號REF被提高至高邏輯準位時)，並且能夠藉由閂鎖電路310的配置來經由緩衝電路330致能刷新衝突信號REFC。

請回到圖1，在圖1中，內部時脈產生器120耦接控制器110。內部時脈產生器120用以依據由控制器110所傳送的寫入命令致能信號CWE而以基礎週期為間隔依序產生4個內部時脈信號ICLK1~ICLK4。其中每個內部時脈信號ICLK1~ICLK4的週期相同且為基礎週期的整數倍(例如為8倍)。並且，內部時脈產生器 120可將內部時脈信號ICLK1~ICLK4轉換為4個單脈衝時脈信號CCLK1~CCLK4。

舉例來說，圖4是依照本發明一實施例的內部時脈產生器的方塊示意圖。內部時脈產生器120包括致能信號產生電路410、內部時脈產生電路420以及延遲電路430。致能信號產生電路410用以依據寫入命令致能信號CWE以及反基準時脈信號ICLKB而以基礎週期為間隔依序產生4個內部時脈致能信號ICKE1~ICKE4。

內部時脈產生電路420耦接致能信號產生電路410。內部時脈產生電路420用以依據內部時脈致能信號ICKE1~ICKE4以及正基準時脈信號ICLKT產生內部時脈信號ICLK1~ICLK4。

延遲電路430耦接內部時脈產生電路420。當刷新衝突信號REFC被致能時，延遲電路430可延遲內部時脈信號ICLK1~ICLK4。具體來說，延遲電路430可接收刷新衝突信號REFC以及寫入命令致能信號CWE，並且依據刷新衝突信號REFC而決定是否需延遲內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE。

當刷新衝突信號REFC被致能時，延遲電路430可大幅延遲內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE，並且將經延遲的內部時脈信號ICLK1~ICLK4轉換為4個單脈衝時脈信號CCLK1~CCLK4。然後，延遲電路430可將單脈衝時脈信號CCLK1~CCLK4傳送至寫入緩衝器130。

當刷新衝突信號REFC未被致能時，延遲電路430就不會大幅延遲內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE，而直接將未經延遲的內部時脈信號ICLK1~ICLK4轉換為4個單脈衝時脈信號CCLK1~CCLK4。然後，延遲電路430可將單脈衝時脈信號CCLK1~CCLK4傳送至寫入緩衝器130。

請回到圖1，在圖1中，寫入緩衝器130耦接控制器110以及內部時脈產生器120。寫入緩衝器130用以依據由內部時脈信號ICLK1~ICLK4轉換而成的單脈衝時脈信號CCLK1~CCLK4以及控制信號CSL，將寫入資料Din輸出為輸出資料Dout而寫入至記憶體陣列中的至少一選中感測放大器(未繪示)。

具例來說，圖5是依照本發明一實施例的寫入緩衝器的方塊示意圖。寫入緩衝器130包括偶數寫入緩衝器510以及奇數寫入緩衝器520。寫入資料Din可包括奇數資料Din_O以及偶數資料Din_E。寫入緩衝器130可透過偶數寫入緩衝器510以及奇數寫入緩衝器520而依據內部的單脈衝時脈信號CCLK1~CCLK4以及控制信號CSL同時將奇數資料Dout_O以及偶數資料Dout_E寫入至記憶體陣列中的選中感測放大器。

圖6A及圖6B是依照本發明一實施例的資料寫入方法的波形示意圖。以下以圖6A及圖6B來具體說明在上述圖1~圖5的實施例中所使用的各種信號的動作與時序。關於偽靜態隨機存取記憶體100的工作細節，偽靜態隨機存取記憶體100藉由控制器110接收基礎時脈信號CLK與晶片致能信號CE#。在本實施例中，晶片致能信號CE#為低準位活動(low active)的信號，也就是說，當晶片致能信號CE#在致能狀態時，為低邏輯準位。當然，在本發明其他實施例中，晶片致能信號CE#也可以是高準位活動(high active)的信號，沒有一定的限制。

在圖6A中，晶片致能信號CE#在第一時間點TA1時被致能，同時，控制器110接收在第一時間點TA1被致能的晶片致能信號CE#以執行第一寫入操作，並在晶片致能信號CE#被致能的時間區間中接收一位址資料信號ADj，使得位址資料W、A1~A3以及寫入資料Din(寫入資料D0~D7)可依序被接收。

如圖6A所示，控制器110中的控制邏輯電路210可依據晶片致能信號CE#產生供記憶體內部使用的晶片致能信號CE0。並且，控制器110中的時脈緩衝器220可依據晶片致能信號CE0以及基礎時脈信號CLK而在晶片致能信號CE0的被致能時間區間產生正基準時脈信號ICLKT以及反基準時脈信號ICLKB。

當要進行寫入操作或刷新操作時，控制器110中的控制邏輯電路210可致能子字元線驅動信號RASB以啟動記憶體陣列中所對應的子字元線。

如圖6A所示，在要執行第一寫入操作時，控制邏輯電路210可依據晶片致能信號CE#觸發產生致能單脈衝信號CLKCE。此時，控制器110中的刷新衝突判斷電路230可依據表示進行刷新動作的刷新信號REF來判斷寫入操作與刷新操作是否發生衝突。

在圖6A中，在第二時間點TA2的單脈衝信號CLKCE產生後，刷新衝突信號REFC並未被刷新衝突判斷電路230致能。也就是說，第一寫入操作不會跟任何刷新操作產生衝突。因此，如圖6A及圖6B所示，內部時脈產生器120中的延遲電路430就不會大幅延遲內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE，而直接將內部時脈信號ICLK1~ICLK4轉換為4個單脈衝時脈信號CCLK1~CCLK4。並且，寫入緩衝器130可依據內部的單脈衝時脈信號CCLK1~CCLK4，並且透過控制信號CSL的四個脈波同時將奇數資料Dout_O以及偶數資料Dout_E依序寫入至記憶體陣列中的選中感測放大器。

為了方便說明，除了表示原始波形的內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE，在圖6A及圖6B中還以內部時脈延遲信號ICLK1D~ICLK4D以及寫入命令致能延遲信號CWED表示受延遲的情況。因此，在第二時間點TA2的單脈衝信號CLKCE產生後，由於針對第一寫入操作不需延遲內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE，內部時脈信號ICLK1~ICLK4與內部時脈延遲信號ICLK1D~ICLK4D的波形相同，寫入命令致能信號CWE與寫入命令致能延遲信號CWED的波形相同。

另一方面，在圖6A中，晶片致能信號CE#在第三時間點TA3時被致能，同時，控制器110接收在第三時間點TA3被致能的晶片致能信號CE#以執行第二寫入操作。

然而，如圖6A所示，在第四時間點TA4的單脈衝信號CLKCE產生後，刷新衝突信號REFC被刷新衝突判斷電路230致能了。也就是說，第二寫入操作會跟刷新操作產生衝突。因此，如圖6A及圖6B所示，內部時脈產生器120中的延遲電路430就會大幅延遲內部時脈信號ICLK1~CLK4以及寫入命令致能信號CWE(在圖6A及圖6B中表示為內部時脈延遲信號ICLK1D~ICLK4D以及寫入命令致能延遲信號CWED)，以順利完成刷新操作。

並且，寫入緩衝器130可依據由經延遲的內部時脈信號ICLK1~ICLK4(在圖6B中表示為內部時脈延遲信號ICLK1D~ICLK4D)轉換的內部單脈衝時脈信號CCLK1~CCLK4，並且透過控制信號CSL的四個脈波同時將奇數資料Dout_O以及偶數資料Dout_E依序寫入至記憶體陣列中的選中感測放大器，以達到延遲寫入操作的作用。

以下舉例說明延遲電路430的詳細結構。圖7是依照本發明一實施例的延遲電路的示意圖。請參照圖7，延遲電路430包括長延遲單元710~718、開關電路720以及轉換電路730。延遲電路430可接收內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE。在圖7中，內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE可經由反相器INV1~INV5而到達長延遲單元710~718以及開關電路720。

在圖7中，開關電路720包括多個開關以及反相器 INV6。刷新衝突信號REFC可經由反相器INV7而到達開關電路720，從而對開關電路720進行開關控制。如圖7所示，開關電路720中的開關可分為通過長延遲單元710~718的路徑開關以及未通過長延遲單元710~718的路徑開關。長延遲單元710~718用以大幅延遲內部時脈信號ICLK1~CLK4以及寫入命令致能信號CWE。當刷新衝突信號REFC未被致能時，通過長延遲單元710~718的路徑開關會斷開，未通過長延遲單元710~718的路徑開關會導通。此時，內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE不會通過長延遲單元710~718，延遲電路430就不會大幅延遲內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE。相反地，當刷新衝突信號REFC被致能時，通過長延遲單元710~718的路徑開關會導通，未通過長延遲單元710~718的路徑開關會斷開。此時，內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE會通過長延遲單元710~718，延遲電路430就會大幅延遲內部時脈信號ICLK1~ICLK4以及寫入命令致能信號CWE。

轉換電路730包括反相器INV8~INV24、反及閘NAND1~NAND12、反或閘NOR1~NOR4以及延遲單元740~746。如圖7所示的電路配置方式，轉換電路730可將內部時脈信號ICLK1~ICLK4轉換為4個單脈衝時脈信號CCLK1~CCLK4，而產生如圖6A及圖6B所示的信號波形。

以下舉例說明致能信號產生電路410的詳細結構。圖8 是依照本發明一實施例的致能信號產生電路的示意圖。請參照圖8，致能信號產生電路410包括反相器INV25~INV44、反及閘NAND13~NAND16以及開關810~880。

致能信號產生電路410接收反基準時脈信號ICLKB、寫入命令致能信號CWE以及由控制邏輯電路210產生的晶片致能信號CE0，並將反基準時脈信號ICLKB、寫入命令致能信號CWE以及晶片致能信號CE0分別輸入至反相器INV25~INV27。

如圖8所示，開關810~880受控於反基準時脈信號ICLKB。如圖8所示的電路配置方式，致能信號產生電路410可透過開關810~880的控制，並且依據寫入命令致能信號CWE以及晶片致能信號CE0而以基礎週期為間隔依序產生4個內部時脈致能信號ICKE1~ICKE4，進而產生如圖6A及圖6B所示的信號波形。

時脈產生電路420可依據內部時脈致能信號ICKE1~ICKE4以及正基準時脈信號ICLKT產生內部時脈信號ICLK1~ICLK4。以下圖9以用以產生內部時脈信號ICLK1的電路結構為範例舉例說明內部時脈產生電路420的結構。另外，用以產生其他內部時脈信號ICLK2~ICLK4的電路結構可以此類推。

圖9是依照本發明一實施例的內部時脈產生電路的部分示意圖。請參照圖9，內部時脈產生電路420包括反相器INV45~INV64、反及閘NAND17~NAND19以及開關910~960。

內部時脈產生電路420接收正基準時脈信號ICLKT以及內部時脈致能信號ICKE1。開關910~960受控於正基準時脈信號ICLKT。如圖9所示的電路配置方式，致能信號產生電路410可透過開關910~960的控制，並依據內部時脈致能信號ICKE1而產生週期為基礎週期的8倍的內部時脈信號ICLK1，進而產生如圖6A及圖6B所示的信號波形。

圖10是依照本發明一實施例的偽靜態隨機存取記憶體的資料寫入方法的流程圖。請參照圖10，在本實施例中偽靜態隨機存取記憶體的資料寫入方法包括下列步驟。提供具有基礎週期的基礎時脈信號(步驟S1010)。致能晶片致能信號以執行寫入操作，並在晶片致能信號的被致能時間區間接收寫入資料(步驟S1020)。並且，依據寫入命令致能信號而以基礎週期為間隔依序產生多個內部時脈信號，其中每個內部時脈信號的週期相同且為基礎週期的整數倍(步驟S1030)。接著，接收刷新衝突信號，並判斷刷新衝突信號是否被致能(步驟S1040)。最後，當刷新衝突信號被致能時，延遲內部時脈信號，並且依據經延遲的內部時脈信號將寫入資料寫入至選中感測放大器(步驟S1050)。其中，上述步驟S1010、S1020、S1030、S1040及S1050的順序為用以說明，本發明實施例並不以此為限。並且，上述步驟S1010、S1020、S1030、S1040及S1050的細節可參照圖1至圖9的實施例，在此則不再贅述。

綜上所述，本發明的偽靜態隨機存取記憶體能夠依據多個內部時脈信號來進行寫入操作。當定期產生的刷新操作與寫入操作發生衝突時，本發明的偽靜態隨機存取記憶體不用縮短刷新週期而能夠透過延遲內部時脈信號的方式來延遲寫入操作的時間。藉此，能夠順利執行刷新操作與寫入操作，並且不會增加功耗。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

S1010~S1050:步驟

Claims

一種資料寫入方法，適用於一偽靜態隨機存取記憶體，包括：提供具有一基礎週期的一基礎時脈信號；致能一晶片致能信號以執行一寫入操作，並在該晶片致能信號的被致能時間區間接收一寫入資料；依據一寫入命令致能信號而以該基礎週期為間隔依序產生多個內部時脈信號；接收一刷新衝突信號，並判斷該刷新衝突信號是否被致能；以及當該刷新衝突信號被致能時，延遲該些內部時脈信號，並且依據經延遲的該些內部時脈信號分別將該寫入資料所包含的多個資料依序寫入至至少一選中感測放大器，以延遲該寫入操作的時間，其中在接收該刷新衝突信號的步驟之前，更包括：當一刷新動作與該寫入操作發生衝突時，致能該刷新衝突信號。
如申請專利範圍第1項所述的資料寫入方法，其中每個內部時脈信號的週期相同且為該基礎週期的整數倍。
如申請專利範圍第1項所述的資料寫入方法，其中在判斷該刷新衝突信號是否被致能的步驟之後，更包括：當該刷新衝突信號未被致能時，依據未延遲的該些內部時脈信號將該寫入資料寫入至該至少一選中感測放大器。
如申請專利範圍第1項所述的資料寫入方法，更包括：依據該晶片致能信號以及該基礎時脈信號而在該晶片致能信號的被致能時間區間產生一正基準時脈信號以及一反基準時脈信號。
如申請專利範圍第4項所述的資料寫入方法，其中依據該寫入命令致能信號而以該基礎週期為間隔依序產生該些內部時脈信號的步驟包括：依據該寫入命令致能信號以及該反基準時脈信號而以該基礎週期為間隔依序產生多個內部時脈致能信號；以及依據該些內部時脈致能信號以及該正基準時脈信號產生該些內部時脈信號。
如申請專利範圍第1項所述的資料寫入方法，其中當該刷新動作與該寫入操作發生衝突時，致能該刷新衝突信號的步驟包括：接收表示進行該刷新動作的一刷新信號以及經該晶片致能信號觸發產生的一致能單脈衝信號；以及依據該晶片致能信號以及該刷新信號而在該致能單脈衝信號產生時致能該刷新衝突信號。
如申請專利範圍第1項所述的資料寫入方法，其中該寫入資料包括一奇數資料以及一偶數資料，且依據經延遲的該些內部時脈信號分別將該寫入資料所包含的該些資料依序寫入至該至少一選中感測放大器的步驟包括：將經延遲的該些內部時脈信號轉換為多個單脈衝時脈信號；以及依據該些單脈衝時脈信號同時將該奇數資料以及該偶數資料寫入至該至少一選中感測放大器。
一種偽靜態隨機存取記憶體，包括：一控制器，用以接收具有一基礎週期的一基礎時脈信號以及晶片致能信號，以執行一寫入操作；一內部時脈產生器，耦接該控制器，用以依據由該控制器所傳送的一寫入命令致能信號而以該基礎週期為間隔依序產生多個內部時脈信號，當一刷新衝突信號被致能時，該內部時脈產生器延遲該些內部時脈信號；以及一寫入緩衝器，耦接該控制器以及該內部時脈產生器，用以依據經延遲的該些內部時脈信號分別將一寫入資料所包含的資料依序寫入至至少一選中感測放大器，以延遲該寫入操作的時間，其中該控制器包括包括一刷新衝突判斷電路，當一刷新動作與該寫入操作發生衝突時，該刷新衝突判斷電路致能該刷新衝突信號。
如申請專利範圍第8項所述的偽靜態隨機存取記憶體，其中每個內部時脈信號的週期相同且為該基礎週期的整數倍。
如申請專利範圍第8項所述的偽靜態隨機存取記憶體，其中該控制器包括一時脈緩衝器，該時脈緩衝器依據該晶片致能信號以及該基礎時脈信號而在該晶片致能信號的被致能時間區間產生一正基準時脈信號以及一反基準時脈信號。
如申請專利範圍第10項所述的偽靜態隨機存取記憶體，其中該內部時脈產生器包括：一致能信號產生電路，用以依據該寫入命令致能信號以及該反基準時脈信號而以該基礎週期為間隔依序產生多個內部時脈致能信號；一內部時脈產生電路，耦接該致能信號產生電路，用以依據該些內部時脈致能信號以及該正基準時脈信號產生該些內部時脈信號；以及一延遲電路，耦接該內部時脈產生電路，當該刷新衝突信號被致能時，延遲該些內部時脈信號。
如申請專利範圍第11項所述的偽靜態隨機存取記憶體，其中該寫入資料包括一奇數資料以及一偶數資料，該延遲電路將該些內部時脈信號轉換為多個單脈衝時脈信號，並將該些單脈衝時脈信號傳送至該寫入緩衝器，該寫入緩衝器依據該些單脈衝時脈信號同時將該奇數資料以及該偶數資料寫入至該至少一選中感測放大器。
如申請專利範圍第8項所述的偽靜態隨機存取記憶體，其中該控制器更包括：一控制邏輯電路，耦接該刷新衝突判斷電路，用以依據該晶片致能信號觸發產生一致能單脈衝信號，該刷新衝突判斷電路接收表示進行該刷新動作的一刷新信號以及該致能單脈衝信號，並且依據該晶片致能信號以及該刷新信號而在該致能單脈衝信號產生時致能該刷新衝突信號。