KR102102825B1 - 리프레시 동작을 수행하는 다이를 구비하는 장치 - Google Patents

리프레시 동작을 수행하는 다이를 구비하는 장치 Download PDF

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Abstract

일부 실시예는 원래의 클록 신호를 생성하는 발진기를 갖는 인터페이스 칩; 및 제1 메모리 셀들을 갖는 제1 메모리 칩과 제2 메모리 셀들을 갖는 제2 메모리 칩을 포함하는 장치를 포함한다. 상기 제1 메모리 셀들은 상기 원래의 클록 신호에 기초한 제1 클록 신호에 응답하여 리프레시될 수 있다. 상기 제2 메모리 셀들은 상기 원래의 클록 신호에 기초한 제2 클록 신호에 응답하여 리프레시될 수 있다.

Description

리프레시 동작을 수행하는 다이를 구비하는 장치
우선권 신청
본 출원은 전체 내용이 본 명세서에 병합된 2015년 5월 18일자로 출원된 미국 출원 번호 14/714,962의 우선권의 이익을 주장한다.
DRAM(Dynamic Random Access Memory)과 같은 일부 반도체 소자는 논리적 데이터의 저장된 상태를 유지하기 위해 메모리 셀들의 충전을 복원하기 위해 리프레시(refresh) 동작을 수행한다. 일반적으로, 이 리프레시 동작은 DRAM의 단일 다이(die)와 관련하여 주기적으로 또는 명령에 기초하여 수행된다. 복수의 다이가 관련될 때, 동작은 보다 복잡하여, 전류 소비 및 안정성이 제어하기 더 어려워진다.
본 발명의 제1 양태에 따라, 장치는 원래의 클록 신호를 생성하는 발진기를 포함하는 인터페이스 칩; 상기 원래의 클록 신호에 응답하여 제1 클록 신호를 수신하도록 구성된 제1 단자, 제1 제어 신호가 공급되는 제2 단자, 및 상기 제1 제어 신호가 활성일 때 상기 제1 클록 신호에 응답하여 데이터 리프레시 동작을 받는 제1 메모리 셀들을 포함하는 제1 메모리 칩; 및 상기 원래의 클록 신호에 응답하여 제2 클록 신호를 수신하도록 구성된 제3 단자, 제2 제어 신호가 공급되는 제4 단자, 및 상기 제2 제어 신호가 활성일 때 상기 제2 클록 신호에 응답하여 데이터 리프레시 동작을 받는 제2 메모리 셀들을 포함하는 제2 메모리 칩을 포함한다.
본 발명의 제2 양태에 따라, 장치는 서로 적층된 제1 및 제2 메모리 칩을 포함하는 칩 스택 구조물, 및 상기 칩 스택 구조물에 결합된 인터페이스 칩을 포함한다. 상기 제1 메모리 칩은 제1 및 제2 단자, 및 복수의 제1 메모리 셀을 포함한다. 상기 제2 메모리 칩은 제3, 제4 및 제5 단자를 포함한다. 상기 제1 및 제2 메모리 칩은 상기 제1 메모리 칩의 상기 제2 단자가 상기 제2 메모리 칩의 상기 제5 단자에 전기적으로 연결되도록 서로 적층된다. 상기 인터페이스 칩은 제6, 제7 및 제8 단자를 포함하고, 상기 인터페이스 칩은, 상기 인터페이스 칩의 상기 제6, 제7 및 제8 단자가 상기 제2 메모리 칩의 상기 제3, 제4 및 제5 단자에 전기적으로 연결되도록 상기 칩 스택 구조물에 결합되고, 상기 제2 단자는 상기 제1 메모리 칩의 제1 명령 디코더 회로에 결합되고, 상기 제4 단자는 상기 제2 메모리 칩의 제2 명령 디코더 회로에 결합된다. 상기 제1 및 제2 명령 디코더 회로는 서로 독립적으로 동작한다.
본 발명의 제3 양태에 따라, 장치는 발진기 신호를 제공하는 발진기 회로를 포함하는 인터페이스 칩; 제1 노드에서 공급되는 제1 리프레시 인에이블 신호 및 제2 노드에서 공급되는 제1 발진기 인에이블 신호에 응답하여 제1 리프레시 동작이 수행되는 제1 메모리 칩; 제3 노드에서 공급되는 제2 리프레시 인에이블 신호 및 제4 노드에서 공급되는 제2 발진기 인에이블 신호에 응답하여 제2 리프레시 동작이 수행되는 제2 메모리 칩을 포함한다. 상기 제1 및 제3 노드는 상기 인터페이스 칩으로부터 상기 제1 및 제2 리프레시 인에이블 신호를 서로 독립적으로 수신하도록 구성된다. 상기 제2 및 제4 노드는, 상기 제1 및 제3 노드가 상기 제1 및 제2 리프레시 인에이블 신호를 동시에 수신할 때에도 상기 제1 및 제2 리프레시 동작이 서로 다른 타이밍에서 수행되도록, 상기 발진기 신호에 기초하여, 서로 다른 타이밍에서 상기 제1 및 제2 발진기 인에이블 신호를 수신하도록 구성된다.
도 1은 제1 실시예에 따른 고 대역폭 메모리의 일례를 도시한다.
도 2는 제1 실시예에 따른 고 대역폭 메모리 및 그래픽 처리 장치를 갖는 예시적인 구조를 도시한다.
도 3은 제1 실시예에 따른 인터페이스 다이의 회로의 일례를 도시한다.
도 4는 제2 실시예에 따른 고 대역폭 메모리의 일례를 나타낸다.
도 5는 제2 실시예에 따른 자가-리프레시 타이밍(self-refresh timing)의 일례를 도시한다.
도 6은 제2 실시예에 따른 자가-리프레시 타이밍의 다른 예를 도시한다.
도 7은 제1 실시예에 따른 고 대역폭 메모리의 일례를 도시한다.
도 8은 제3 실시예에 따른 고 대역폭 메모리의 제3 예를 도시한다.
도 9는 제1 실시예에 따른 자가-리프레시 타이밍의 일례를 도시한다.
도 10은 제1 실시예에 따른 코어 다이(core die)의 일례를 도시한다.
도 11은 제1 실시예에 따른 코어 다이의 자가-리프레시 파형의 일례를 도시한다.
도 12는 제4 실시예에 따른 고 대역폭 메모리의 제4 실시예를 도시한다.
도 13은 제5 실시예에 따른 고 대역폭 메모리의 제5 실시예를 도시한다.
이하의 설명은 개시된 발명을 구현하는 반도체 소자(회로, 시스템 등) 및 프로세스(예를 들어, 타이밍, 파형 등)를 포함하는 예시적인 장치를 포함한다. 이하의 설명에서, 설명의 목적으로, 본 발명의 다양한 실시예에 대한 이해를 제공하기 위해 다수의 특정 상세들이 제시된다.
도 1은 제1 실시예에 따른 고 대역폭 메모리(high bandwidth memory: HBM)의 일례를 나타낸다. HBM(100)은 인터페이스 다이(101), 이 인터페이스 다이(101) 위에 코어 다이(102)들의 스택, 이 코어 다이(102)들을 서로 연결시키는 관통 실리콘 비아(through-silicon-via: TSV)(103)들, 및 범프 패드(bump pad)(104)들을 포함할 수 있고, HBM(100)은, 예를 들어, 도 7, 도 8, 도 12 및 도 13을 참조하여 후술되는 고 대역 메모리를 포함할 수 있다.
일부 실시예에서, 범프 패드(104)들은 마이크로 범프(104)들을 포함할 수 있고, 호스트 제어기(미도시)로부터 신호를 수신할 수 있다. 인터페이스 다이(101)는 범프(104)들로부터 TSV(103)들로 신호를 버퍼링할 수 있다. 일부 실시예에서, 코어 다이(102)들은 메모리 셀들을 포함할 수 있는 반면, 인터페이스 다이(101)는 임의의 메모리 셀들을 포함하지 않을 수 있다. 일부 실시예에서, 코어 다이(102)들은 (도 7에 도시된 바와 같은 명령 디코더(116)와 같은) 하나 이상의 명령 디코더를 포함할 수 있다.
일부 실시예에서, 인터페이스 다이(101)는 일부 독립적인 채널들로 분할될 수 있다. 이들 채널은 서로 독립적일 수 있다. HBM(100)은 고속 및 저전력 소비를 갖는 동작을 수행할 수 있는 넓은 데이터 인터페이스를 가질 수 있다. 자가-리프레시 동작은 HBM(100)에서 수행될 수 있다.
도 2는 제1 실시예에 따른 HBM(100) 및 GPU(Graphics Processing Unit)(105)를 포함하는 예시적인 구조(200)를 도시한다. 일부 실시예에서, 신호를 구동하기 위해 HBM(100)과 GPU(105) 사이에 리-드라이버(re-driver)(106)가 배치될 수 있다. 구조물(200)은 제어기(미도시) 또는 프로세서(미도시)에 의해 연결 부분을 통해 액세스되는 반도체 소자, 장치 또는 시스템으로 지칭될 수 있다. 연결 부분은 범프, 볼(ball) 또는 솔더 볼(solder ball)일 수 있다. 도 3은 제1 실시예에 따른 인터페이스 다이(101)의 회로의 일례를 도시한다. 일부 실시예에서, 인터페이스 다이(101)의 회로는 코어 다이(102)를 테스트하는 메모리-내장-자가-테스트(built-in-self-test: BIST) 회로(107), 내부 회로(108)(예를 들어 도 4에 도시된 것), 및 대응하는 마이크로 범프(104)들로부터 신호를 수신하고 대응하는 TSV(103)들로 신호를 전달하기 위한 입력 버퍼(109)를 포함할 수 있다.
도 4는 제2 실시예에 따른 HBM(400)의 제1 예를 도시한다. 도 4에 도시된 바와 같이, HBM(400)은 인터페이스 다이(401) 및 코어 다이(402)들(코어 다이(402A) 및 코어 다이(402B)와 같은 것)의 스택을 포함할 수 있고, 이들은 TSV(403)들에 의해 서로 연결된다.
일부 실시예에서, 인터페이스 다이(401)는 범프(404)(범프_A 및 범프_B와 같은 것) 및 내부 회로(408)(이는 수신기(Rx)(410), 송신기(Tx)(411), 송수신기(Tx Rx)(412), 로직(413) 및 버퍼(414)를 가질 수 있음)를 포함할 수 있다.
일부 실시예에서, 코어 다이(402A)는 DRAM 메모리 어레이(415)에 위치된 메모리 셀들, 명령 디코더(416), 자가 리프레시 발진기(417), 및 데이터 제어기(418)를 포함할 수 있다. 유사하게, 코어 다이(402B)는 DRAM 메모리 어레이(415)에 위치된 메모리 셀들, 명령 디코더(416), 자가 리프레시 발진기(417) 및 데이터 제어기(418)를 포함할 수 있다. 코어 다이(402A) 및 코어 다이(402B)는 각각 명령에 따라 동작할 수 있고, 따라서 서로 독립적으로 동작할 수 있다.
도 5는 제2 실시예에 따라 도 4에 도시된 코어 A 및 코어 B 모두가 자가-리프레시 상태에 있을 때 자가-리프레시 타이밍의 일례를 도시한다. 도 6은 제2 실시예에 따라 도 4에 도시된 코어 A가 자가-리프레시 상태에 있고 도 4에 도시된 코어 B가 자가-리프레시 상태에 있지 않을 때 자가-리프레시 타이밍의 다른 예를 도시한다. 도 5 및 도 6에서, 자가_osc는 자가 리프레시 발진기 신호(Self Refresh Oscillator signal)를 나타내고, ACT는 (GPU에 의해 제공될 수 있는) 활성 명령(Active Command)을 나타내고, WR은 기록(WRITE) 신호를 나타내고, RD는 판독(READ) 신호를 나타낸다.
DRAM 다이(102A)는 자가 리프레시 기능을 갖고, DRAM 다이(102B)도 또한 리프레시 기능을 갖는다. 리프레시 기능은 DRAM의 자가 리프레시 모드로 알려져 있을 수 있다. 자가-리프레시 모드에서, DRAM은 메모리 셀 데이터를 자동으로 리프레시하고, DRAM 내 모든 뱅크가 뱅크의 메모리 셀 데이터를 리프레시하기 위해 활성화될 수 있다.
제2 실시예에서, 2개의 다이(102A, 102B)의 리프레시 동작들은 서로 독립적으로 수행되므로, 이들 2개의 리프레시 동작은 종종 동시에 발생할 수 있고, 이는 도 5에서 동일한 타이밍으로 나타날 수 있다. 그리하여, 2개의 다이(102A, 102B)의 리프레시 동작들이 동일한 타이밍에서 일어나는 소비 전류는 리프레시 동작들이 상이한 타이밍에서 일어나는 소비 전류보다 더 높을 수 있다. 말하자면, 제2 실시예의 HBM에서 피크 전류는 종종 타이밍 리프레시 동작들이 동일한 경우에 높을 수 있다. HMB의 DRAM 다이들은 동시에 많은 양의 전력을 소비할 수 있고, 이에 따라 전력 잡음을 유발하여 자가 리프레시 기능의 무결성에 영향을 미칠 수 있다.
도 7은 제1 실시예에 따른 HBM(700)의 일례를 나타낸다. 상기 설명은 적어도 부분적으로 제1 실시예에 적용 가능하고 및/또는 이와 동일할 수 있으므로, 간략화를 위해 일부 공통된 설명은 생략된다. 예를 들어, 전술한 구성은 제1 실시예에 따라 여기서 참조될 수 있다.
도 7에 도시된 바와 같이, HBM(700)은 인터페이스 다이(701) 및 코어 다이(702)(코어 다이(702A) 및 코어 다이(702B)와 같은 적어도 2개의 다이를 포함함)의 스택을 포함할 수 있고, 이들은 TSV(703)들에 의해 서로 연결된다.
일부 실시예에서, 인터페이스 다이(701)는 범프(704)(범프_A 및 범프_B와 같은 것) 및 내부 회로(708)를 포함할 수 있다. 인터페이스 다이(701)의 내부 회로(708)들은 자가 리프레시 발진기(717), 수신기(710)들, 송신기(711)들, 송수신기(712)들, 로직(713) 및 버퍼(714)들을 포함할 수 있다.
여기서, 일부 실시예에서, 자가 리프레시 발진기(717)는 인터페이스 다이(701)에 위치될 수 있고, 코어 다이(702A) 및 코어 다이(702B) 모두와 공통으로 동작할 수 있다. 대조적으로, 자가 리프레시 발진기(427)는 인터페이스 다이(401)에 위치되지 않고, 도 4의 각 다이(401A 및 402B)에 위치된다. 따라서, 제2 실시예에서, 리프레시 동작은 서로 독립적으로 동작할 수 있다. 제1 실시예에 따라, 자가 리프레시 발진기(717)는 다이(702A, 702B)들을 포함하는 다이의 스택과 공통되게 구성된다.
일부 실시예에서, 자가-리프레시 발진기(717)는 HBM(700)이 예를 들어 리셋 상태에 있지 않을 때 리셋 신호에 따라 활성화될 수 있다.
일부 실시예에서, 코어 다이(702A)는 DRAM 메모리 어레이(715)에 위치된 메모리 셀들, 명령 디코더(716), 데이터 제어기(718) 및 지연 조절 회로(719A)를 포함할 수 있다. 유사하게, 코어 다이(702B)는 DRAM 메모리 어레이(715)에 위치된 메모리 셀들, 명령 디코더(716), 데이터 제어기(718) 및 지연 조절 회로(719B)를 포함할 수 있다. 코어 다이(702A) 및 코어 다이(702B)는 각각 명령에 따라 동작할 수 있고, 이에 따라 서로 독립적으로 동작할 수 있다.
여기서, 제1 실시예에 따라, 코어 다이(702A)의 지연 조절 회로(719A)와 코어 다이(702B)의 지연 조절 회로(719B)는 서로 직렬로 결합된다. 이러한 배열에서, 지연 조절 회로(719A)의 지연 양은 지연 조절 회로(719B)의 지연 양과 동일하게 구성될 수 있고, 지연 조절 회로(719A 및 719B)는 서로 동일하게 구성될 수 있다.
제1 실시예에 따라, 지연 조절 회로(719)(예를 들어, 지연 조절 회로(719A) 및 지연 조절 회로(719B)와 같은 것)로 인해 채널의 리프레시 타이밍이 다를 수 있으므로, 관련된 반도체 소자의 피크 전류 소비가 감소될 수 있다.
도 8은 제3 실시예에 따른 HBM(800)의 제3 실시예를 도시한다. 도 8에 도시된 바와 같이, HBM(800)은 인터페이스 다이(801) 및 코어 다이(802)들(이는 코어 다이(802A) 및 코어 다이(802B)와 같은 적어도 2개의 다이를 포함함)의 스택을 포함할 수 있고, 이들은 TSV(803)들에 의해 서로 연결된다. 상기 설명은 적어도 부분적으로 제3 실시예에 적용 가능하고 및/또는 이와 동일할 수 있으므로, 간략화를 위해 일부 공통된 설명은 생략된다. 예를 들어, 전술한 구성은 제3 실시예에 따라 여기서 참조될 수 있다.
일부 실시예에서, 인터페이스 다이(801)는 범프(범프_A 및 범프_B와 같은 것) 및 내부 회로(808)를 포함할 수 있다. 인터페이스 다이(801)의 내부 회로들은 자가 리프레시 발진기(817), 수신기(810)들, 송신기(811)들, 송수신기(812)들, 로직(813) 및 버퍼(814)들을 포함할 수 있다.
일부 실시예에서, 코어 다이(802A)는 DRAM 메모리 어레이(815)에 위치된 메모리 셀들, 명령 디코더(816), 데이터 제어기(818) 및 지연 조절 회로(819A)를 포함할 수 있다. 유사하게, 코어 다이(802B)는 DRAM 메모리 어레이(815)에 위치된 메모리 셀들, 명령 디코더(816), 및 데이터 제어기(818), 및 지연 조절 회로(819B)를 포함할 수 있다. 코어 다이(802A) 및 코어 다이(802B)는 각각 명령에 따라 동작할 수 있고, 이에 따라 서로 독립적으로 동작할 수 있다.
제2 실시예에 따라, 코어 다이(802A)의 지연 조절 회로(819A)와 코어 다이(802B)의 지연 조절 회로(819B)는 서로 병렬로 결합된다. 이러한 배열에서, 지연 조절 회로(819A)의 지연 양은 지연 조절 회로(819B)의 지연 양과 다를 수 있고, 지연 조절 회로(819A 및 819B)들은 서로 상이하게 구성될 수 있다.
제2 실시예에 따라, 지연 조절 회로(819)(지연 조절 회로(819A) 및 지연 조절 회로(819B)와 같은 것)로 인해 채널들의 리프레시 타이밍이 다를 수 있으므로, 관련된 반도체 소자의 피크 전류 소비가 감소될 수 있다.
도 9는 제1 실시예에 따른 자가-리프레시 타이밍의 일례를 도시한다. 도 9의 타이밍은 다른 실시예에 따라 또한 참조될 수 있다.
도 9에 도시된 바와 같이, 코어 다이(102A) 및 코어 다이(102B)에 대한 2개의 자가 리프레시 동작들은 예를 들어 지연 조절 회로(119A 및 119B)들로 인해 상이한 타이밍 값에서 수행될 수 있다.
실시예들에 따라, 2개의 자가 발진기 신호(자가_OSC_A, 자가_OSC_B)들이 하나의 자가 발진기 신호(자가_OSC_IF)로부터 공통으로 생성되고, 이 2개의 자가 발진기 신호(자가_OSC_A, 자가_OSC_B)들은 다른 타이밍에서 하이(high)가 되도록 트리거되고 활성화된다. 따라서, 스택 내 다이들이 동시에 자가-리프레시 동작들이 수행되는 것을 방지할 수 있고, HMB의 자가-리프레시 동작에서의 피크 전류가 경감되어 제2 실시예보다 더 낮출 수 있다.
도 10은 제1 실시예에 따른 코어 다이(102)의 일례를 도시한다. 도 10에 도시된 구성은 다른 실시예에 따라 또한 참조될 수 있다.
도 10에 도시된 바와 같이, 코어 다이(102)(예를 들어, 도 8에 도시된 코어 다이(102A))는 명령 디코더(116) 및 지연 조절 회로(119)를 포함할 수 있다. 임의의 채널들이 자가-리프레시 모드에 있을 때, 자가 발진기 신호가 코어 다이(102)로 구동될 수 있다. 코어 다이(102) 내 지연 조절 회로(119)는 코어 다이(102)의 각 채널에서 자가 리프레시 타이밍을 변경할 수 있다.
도 11은 제1 실시예에 따른 코어 다이(102)에서의 리프레시 파형의 일례를 도시한다. 도 11의 파형은 다른 실시예에 따라 또한 참조될 수 있다.
도 11에서, "자가_en"은 GPU에 의해 제공될 수 있는 자가 리프레시 진입 신호(Self Refresh Entry signal)를 나타낸다. "자가_종료(self-exit)"은 GPU가 제공할 수 있는 자가 리프레시 종료 신호(Self Refresh Exit signal)를 나타낸다. "자가_st"는 자가 리프레시 상태 신호(Self Refresh State signal)를 나타내고, 이는 "자가_en"으로부터 위로 올라가고 "자가_en"으로부터 아래로 내려갈 수 있다. "자가_osc"는 자가 리프레시 발진기 신호(Self Refresh Oscillator signal)를 나타낸다. "ref_go"는 리프레시 시작 신호(Refresh Start signal)를 나타낸다. "soak"은 "ref_go"의 상승 에지로부터 생성되는 신호를 나타낸다. "soak" 신호는 메모리 어레이 영역으로부터 올 수도 있고, 리프레시 동작을 완료하는 것이 정상임을 나타낼 수 있다. "ref_상태(state)"는 메모리 어레이 영역으로 갈 수 있는 리프레시 명령 (상태) 신호(Refresh Command (State) signal)를 나타낸다. 리프레시 동작은 "ref_상태"의 상승 에지로부터 시작될 수 있고, "ref_상태"의 하강 에지에서 종료될 수 있다.
도 12는 제4 실시예에 따른 HBM(1200)의 일례를 나타낸다. 상기 설명은 적어도 부분적으로 제4 실시예에 적용 가능하고 및/또는 이와 동일할 수 있으므로, 간략화를 위해 일부 공통된 설명은 생략된다. 예를 들어, 전술한 구성은 제4 실시예에 따라 여기서 참조될 수 있다.
도 12에 도시된 바와 같이, HBM(1200)은 인터페이스 다이(1201) 및 코어 다이(1202)들(코어 다이(1202A) 및 코어 다이(1202B)와 같은 것)의 스택을 포함할 수 있고, 이들은 TSV(1203)들에 의해 서로 연결된다.
일부 실시예에서, 인터페이스 다이(1201)는 범프들(범프_A 및 범프_B와 같은 것) 및 내부 회로(1208)들을 포함할 수 있다. 인터페이스 다이(1201)의 내부 회로(1208)들은 자가 리프레시 발진기(1217), 지연 조절 회로(1219A), 지연 조절 회로(1219B), 수신기(1210)들, 송신기(1211)들, 송수신기(1212)들, 로직(1213), 및 버퍼(1214)들을 포함할 수 있다. 지연 조절 회로(1219A)는 예를 들어 자가-리프레시 발진기(1217)로부터 "자가_osc" 신호를 수신할 수 있다.
여기서, 제4 실시예에 따라, 지연 조절 회로(1219A)와 지연 조절 회로(1219B)는 인터페이스 다이(1201)에 위치된다. 대조적으로, 지연 조절 회로(1219A)와 지연 조절 회로(1219B)는 인터페이스 다이(1201)에 위치되지 않고, 코어 다이들에 각각 위치된다.
제4 실시예에 따라, 지연 조절 회로(1219A)는 코어 다이(1202A)에 결합될 수 있다. 지연 조절 회로(1219B)는 지연 조절 회로(1219A)와 코어 다이(1202B) 사이에 결합될 수 있으므로, 지연 조절 회로(1219B)는 지연 조절 회로(1219A)와 직렬로 결합될 수 있다. 이러한 배열에서, 각 코어 다이(코어 다이(1202A) 및 코어 다이(1202B)와 같은 것)의 회로 레이아웃 면적이 감소될 수 있다.
일부 실시예에서, 코어 다이(1202A)는 DRAM 메모리 어레이(1215)에 위치된 메모리 셀들, 명령 디코더(1216) 및 데이터 제어기(1218)를 포함할 수 있다. 유사하게, 코어 다이(1202B)는 DRAM 메모리 어레이(1215)에 위치된 메모리 셀들, 명령 디코더(1216) 및 데이터 제어기(1218)를 포함한다. 코어 다이(1202A) 및 코어 다이(1202B)는 각각 명령에 따라 동작할 수 있고, 이에 따라 서로 독립적으로 동작할 수 있다.
도 13은 제5 실시예에 따른 HBM(1300)의 제5 실시예를 나타낸다. 상기 설명은 적어도 부분적으로 제5 실시예에 적용 가능하고 및/또는 이와 동일할 수 있으므로, 간략화를 위해, 일부 공통된 설명은 생략된다. 예를 들어, 전술한 구성은 제5 실시 형태에 따라 여기서 참조될 수 있다.
도 13에 도시된 바와 같이, HBM(1300)은 인터페이스 다이(1301) 및 코어 다이(1302)들(코어 다이(1302A) 및 코어 다이(1302B)와 같은 것)의 스택을 포함할 수 있고, 이들은 TSV(1303)들에 의해 서로 연결된다.
일부 실시예에서, 인터페이스 다이(1301)는 범프들(범프_A 및 범프_B와 같은 것) 및 내부 회로(1308)들을 포함할 수 있다. 인터페이스 다이(1301)의 내부 회로(1308)들은 자가 리프레시 발진기(1317), 지연 조절 회로(1319A), 지연 조절 회로(1319B), 수신기(1310)들, 송신기(1311)들, 송수신기(1312)들, 로직(1313) 및 버퍼(1314)들을 포함할 수 있다.
여기서, 제4 실시예에 따라, 지연 조절 회로(1319A) 및 지연 조절 회로(1319B)는 인터페이스 다이(1301)에 위치된다. 대조적으로, 지연 조절 회로(1319A) 및 지연 조절 회로(1319B)는 인터페이스 다이(1301)에 위치되지 않고, 코어 다이들에 각각 위치된다.
제4 실시예에 따라, 지연 조절 회로(1319A)와 지연 조절 회로(1319B)는 서로 병렬로 결합되고, 예를 들어 자가-리프레시 발진기(1317)로부터 "자가_osc" 신호를 수신할 수 있다. 지연 조절 회로(1319A)는 자가-리프레시 발진기(1317)와 코어 다이(1302A) 사이에 결합된다. 지연 조절 회로(1319B)는 자가-리프레시 발진기(1317)와 코어 다이(1302B) 사이에 결합된다.
일부 실시예에서, 코어 다이(1302A)는 DRAM 메모리 어레이(1315)에 위치된 메모리 셀들, 명령 디코더(1316) 및 데이터 제어기(1318)를 포함할 수 있다. 유사하게, 코어 다이(1302B)는 DRAM 메모리 어레이(1315)에 위치된 메모리 셀들, 명령 디코더(1316) 및 데이터 제어기(1318)를 포함할 수 있다. 코어 다이(1302A 및 1302B)들은 각각 명령에 따라 동작할 수 있고, 이에 따라 서로 독립적으로 동작할 수 있다.
일부 실시예에서, 인터페이스 다이(1301)의 지연 조절 회로(1319A)는 요소들(예를 들어, 직렬로 인터페이스 다이(1301)의 송신기(111), TSV(1303), 코어 다이(1302A)의 수신기(1310), 및 코어 다이(1302A)의 로직(1313))을 통해 코어 다이(1302A)의 DRAM 메모리 어레이(1315)에 결합될 수 있다. 유사하게, 인터페이스 다이(1301)의 지연 조절 회로(1319B)는 요소들(예를 들어, 직렬로 인터페이스 다이(1301)의 송신기(1311), TSV(1303), 코어 다이(1302A)의 수신기(1310), 코어 다이(1302A)의 로직(1313))을 통해 코어 다이(1302B)의 DRAM 메모리 어레이(1315)에 결합될 수 있다.
이러한 배열에서, 장치는 인터페이스 다이 내에 단지 하나 이상의 자가-리프레시 발진기를 가질 수 있고, 장치의 전력 소비가 감소될 수 있다.
본 발명의 요약서는 독자가 본 발명의 기술적 특성을 신속히 확인할 수 있게 하는 요약서를 요구하는 37 C.F.R. § 1.72(b)에 따르기 위해 제공된 것이다. 이 요약서는 청구범위 또는 그 의미를 해석하거나 제한하는 데 사용되지 않는 것이라는 이해 하에 제출된 것이다. 또한, 전술한 상세한 설명에서, 본 발명을 간결하게 기재할 목적으로 다양한 특징들이 단일 실시예에서 함께 그룹화된 것을 볼 수 있다. 따라서, 이하의 청구 범위는 상세한 설명에 병합되며, 각 청구항은 별개의 실시예로서 각자 존재한다.

Claims (20)

  1. 장치로서,
    원래의 클록 신호를 생성하는 발진기를 포함하는 인터페이스 칩;
    상기 원래의 클록 신호에 응답하여 제1 클록 신호를 수신하는 제1 단자, 제1 제어 신호가 공급되는 제2 단자, 및 상기 제1 제어 신호가 활성일 때 상기 제1 클록 신호에 응답하여 제1 데이터 리프레시 동작을 받는 제1 메모리 셀들을 포함하는 제1 메모리 칩; 및
    상기 원래의 클록 신호에 응답하여 제2 클록 신호를 수신하는 제3 단자, 제2 제어 신호가 공급되는 제4 단자, 및 상기 제2 제어 신호가 활성일 때 상기 제2 클록 신호에 응답하여 제2 데이터 리프레시 동작을 받는 제2 메모리 셀들을 포함하는 제2 메모리 칩을 포함하고,
    상기 발진기는 상기 발진기에 공급되는 리셋 신호에 응답하여 활성화되는, 장치.
  2. 제1항에 있어서, 상기 제2 단자 및 상기 제4 단자는 상기 인터페이스 칩으로부터 상기 제1 제어 신호 및 제2 제어 신호를 독립적으로 수신하는 것인, 장치.
  3. 제1항에 있어서, 상기 제1 단자 및 상기 제2 단자는 상기 인터페이스 칩의 상기 발진기에 전기적으로 직렬로 결합된, 장치.
  4. 제1항에 있어서, 상기 제1 단자 및 상기 제2 단자는 상기 인터페이스 칩의 상기 발진기에 전기적으로 병렬로 결합된, 장치.
  5. 장치로서,
    서로 적층된 제1 메모리 칩 및 제2 메모리 칩을 포함하는 칩 스택 구조물; 및
    상기 칩 스택 구조물에 결합된 인터페이스 칩을 포함하되;
    상기 제1 메모리 칩은 제1 명령 디코더 회로, 제1 클록 신호를 수신하는 제1 단자, 상기 제1 명령 디코더 회로에 결합된 제2 단자, 및 복수의 제1 메모리 셀을 포함하고,
    상기 제2 메모리 칩은 제2 명령 디코더 회로, 제2 클록 신호를 수신하는 제3 단자, 상기 제2 명령 디코더 회로에 결합된 제4 단자, 제5 단자, 및 복수의 제2 메모리 셀을 포함하며,
    상기 제1 메모리 칩의 상기 제2 단자는 상기 제2 메모리 칩의 상기 제5 단자에 전기적으로 결합되고,
    상기 인터페이스 칩은 상기 제2 메모리 칩의 상기 제3 단자, 제4 단자 및 제5 단자에 전기적으로 각각 결합된 제6 단자, 제7 단자 및 제8 단자를 포함하고,
    상기 인터페이스 칩은 상기 제6 단자에서 발진 신호를 생성하는 발진기를 포함하고, 상기 발진기는 상기 발진기에 공급되는 리셋 신호에 응답하여 활성화되는, 장치.
  6. 제5항에 있어서, 상기 제1 메모리 칩의 상기 제1 단자는 상기 제2 메모리 칩의 상기 제3 단자에 전기적으로 결합된, 장치.
  7. 제5항에 있어서, 상기 인터페이스 칩은 제9 단자, 및 상기 제6 단자에서 제1 발진 신호를 생성하고 상기 제9 단자에서 제2 발진 신호를 각각 생성하는 상기 발진기를 포함하며, 상기 제2 메모리 칩은 상기 인터페이스 칩의 상기 제9 단자 및 상기 제1 메모리 칩의 상기 제1 단자에 전기적으로 결합된 제10 단자를 포함하는, 장치.
  8. 제6항에 있어서, 상기 제1 명령 디코더 회로가 제1 리프레시 명령을 수신할 때 상기 제1 단자에서의 상기 제1 클록 신호에 응답하여 상기 제1 메모리 셀들이 리프레시되고, 상기 제2 명령 디코더 회로가 제2 리프레시 명령을 수신할 때 상기 제3 단자에서의 상기 제2 클록 신호에 응답하여 상기 제2 메모리 셀들이 리프레시되는, 장치.
  9. 장치로서,
    발진기 신호를 제공하는 발진기를 포함하는 인터페이스 칩;
    제1 노드에서 공급되는 제1 리프레시 인에이블 신호 및 제2 노드에서 공급되는 제1 발진기 인에이블 신호에 응답하여 제1 리프레시 동작이 수행되는 제1 메모리 칩; 및
    제3 노드에서 공급되는 제2 리프레시 인에이블 신호 및 제4 노드에서 공급되는 제2 발진기 인에이블 신호에 응답하여 제2 리프레시 동작이 수행되는 제2 메모리 칩을 포함하고,
    상기 제1 노드 및 상기 제3 노드는, 상기 인터페이스 칩으로부터, 상기 제1 리프레시 인에이블 신호 및 상기 제2 리프레시 인에이블 신호를 서로 독립적으로 수신하는 것이고, 상기 제2 노드 및 상기 제4 노드는, 상기 발진기 신호에 기초하여, 서로 다른 타이밍 값에서 상기 제1 발진기 인에이블 신호 및 상기 제2 발진기 인에이블 신호를 수신하는 것이고, 상기 발진기는 상기 발진기에 공급되는 리셋 신호에 응답하여 활성화되는, 장치.
  10. 제9항에 있어서,
    상기 제1 메모리 칩은 상기 제2 발진기 인에이블 신호를 지연시켜 상기 제1 발진기 인에이블 신호를 상기 제2 노드에 공급하는 제1 지연 회로를 포함하고,
    상기 제2 메모리 칩은 상기 발진기 신호를 지연시켜 상기 제2 발진기 인에이블 신호를 상기 제4 노드 및 상기 제1 지연 회로에 공급하는 제2 지연 회로를 포함하는, 장치.
  11. 제10항에 있어서, 상기 제1 지연 회로 및 상기 제2 지연 회로는 동일한 지연 양을 갖는, 장치.
  12. 제9항에 있어서,
    상기 제1 메모리 칩은 상기 발진기 신호를 지연시켜 상기 제1 발진기 인에이블 신호를 상기 제2 노드에 공급하는 제1 지연 회로를 포함하고,
    상기 제2 메모리 칩은 상기 발진기 신호를 지연시켜 상기 제2 발진기 인에이블 신호를 상기 제4 노드에 공급하는 제2 지연 회로를 포함하는, 장치.
  13. 제12항에 있어서, 상기 제1 지연 회로 및 상기 제2 지연 회로는 서로 다른 지연 양을 갖는, 장치.
  14. 제9항에 있어서, 상기 인터페이스 칩은,
    상기 제2 발진기 인에이블 신호를 지연시켜 상기 제1 발진기 인에이블 신호를 상기 제2 노드에 공급하는 제1 지연 회로, 및
    상기 발진기 신호를 지연시켜 상기 제2 발진기 인에이블 신호를 상기 제4 노드 및 상기 제1 지연 회로에 공급하는 제2 지연 회로를 포함하는, 장치.
  15. 제14항에 있어서, 상기 제1 지연 회로 및 상기 제2 지연 회로는 동일한 지연 양을 갖는, 장치.
  16. 제9항에 있어서, 상기 인터페이스 칩은,
    상기 발진기 신호를 지연시켜 상기 제1 발진기 인에이블 신호를 상기 제2 노드에 공급하는 제1 지연 회로, 및
    상기 발진기 신호를 지연시켜 상기 제2 발진기 인에이블 신호를 상기 제4 노드에 공급하는 제2 지연 회로를 포함하는, 장치.
  17. 제16항에 있어서, 상기 제1 지연 회로 및 상기 제2 지연 회로는 서로 다른 지연 양을 갖는, 장치.
  18. 삭제
  19. 제9항에 있어서, 상기 제1 메모리 칩 및 상기 제2 메모리 칩은 서로 적층된, 장치.
  20. 제9항에 있어서, 상기 제1 노드 및 상기 제3 노드가 상기 제1 리프레시 인에이블 신호 및 상기 제2 리프레시 인에이블 신호를 실질적으로 동시에 수신할 때 상기 제1 리프레시 동작 및 상기 제2 리프레시 동작은 서로 다른 타이밍 값에서 수행되는, 장치.
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