JP2015127989A - 半導体装置 - Google Patents

Abstract

【課題】複数ランクに分割された積層型の半導体装置においてコマンドを正しく伝送する。
【解決手段】ランク０及びランク１に分割されたコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７に積層されたインターフェースチップＩＦを備える。インターフェースチップＩＦは、ランク０のコアチップＣＣ０〜ＣＣ３にロウ系コマンドを出力する回路と、ランク１のコアチップＣＣ４〜ＣＣ７にロウ系コマンドを出力する回路と、ランク０及びランク１のコアチップＣＣ０〜ＣＣ７にカラム系コマンドを出力する回路とを備える。本発明によれば、ロウ系コマンドを出力するためのコマンド信号出力回路をランク毎に設けていることから、コマンドの発行間隔が短い場合であっても、各コアチップＣＣ０〜ＣＣ７に正しくコマンドを転送することが可能となる。
【選択図】図１１

Description

本発明は半導体装置に関し、特に、インターフェース機能を有するフロントエンド部と、メモリコアを含むバックエンド部とがそれぞれ別個の半導体チップに集積されてなる半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置は、モジュール基板に複数個搭載した状態で使用されることが多い。モジュール化されたＤＲＡＭは、チップ選択信号によって排他的に選択される複数のランク（Ｒａｎｋ）に分類されることがある（特許文献１参照）。異なるランク間においては、データバス上の競合が生じない限り互いに無関係にアクセス可能であることから、モジュール上のＤＲＡＭを複数のランクに分類することによってデータバスの利用効率を高めることができる。

他方、近年においては、メモリコントローラとのインターフェースを行ういわゆるフロントエンド部と、メモリコアを含むバックエンド部とをそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献２参照）。この方法によれば、バックエンド部が集積されたコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。

特開２０１０−１３４９０４号公報 特開２００７−１５８２３７号公報

しかしながら、積層型の半導体装置においては、コマンドの伝送に用いる貫通電極が複数のコアチップ間において共通接続される。このため、積層された複数のコアチップを複数のランクに分類すると、貫通電極上におけるコマンドの転送間隔が短くなり、コマンドを正しく転送できないおそれが生じる。これを防止するためには、異なるランクへのアクセスにおいてもコマンドの競合が生じないよう、コマンドの発行間隔を広げる必要があるが、この場合にはバスの利用効率が低下するという問題が生じる。

本発明による半導体装置は、互いに積層された少なくとも１つの第１の被制御チップ及び少なくとも一つの第２の被制御チップと、前記第１及び第２の被制御チップに積層された制御チップであって、前記第１及び第２の被制御チップに其々第１のコマンド信号を出力する第１及び第２のコマンド信号出力回路を別々に備え、前記第１及び第２の被制御チップに其々第２のコマンド信号を出力する第３のコマンド信号出力回路を共通に備えることを特徴とする。

本発明によれば、第１の被制御チップにコマンド信号を出力するためのコマンド信号出力回路と、第２の被制御チップにコマンド信号を出力するためのコマンド信号出力回路とを別個に設けていることから、コマンドの発行間隔が短い場合であっても、各被制御チップに正しくコマンドを転送することが可能となる。

本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。 図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。 図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。 各コアチップにおける貫通電極ＴＳＶ３の接続関係を説明するための模式図である。 ＬＲＡ−１方式のアドレス割り付けを説明するための模式図である。 ＬＲＡ−２方式のアドレス割り付けを説明するための模式図である。 ＬＲＡ−３方式のアドレス割り付けを説明するための模式図である。 ＰＲＡ方式のアドレス割り付けを説明するための模式図である。 本発明の好ましい第１の実施形態による半導体装置の構成を示すブロック図である。 入力バッファ３１の回路図である。 コマンドデコーダ３２の主要部の回路図である。 リフレッシュ制御回路３３の回路図である。 第１のパルス生成回路１００の回路図である。 カウンタ回路１１０の回路図である。 カウンタ回路１１０の動作を説明するためのタイミング図である。 パルス生成回路１００の動作を説明するためのタイミング図である。 チップアドレス取得回路４２の回路図であり、（ａ）はロウアクセス時にチップアドレスＳＩＤを生成する回路４２ａを示し、（ｂ）はカラムアクセス時にチップアドレスＳＩＤを生成する回路４２ｂを示す。 ロウ比較回路５００に含まれる回路のうち、アクティブコマンドＡＣＴを生成する回路ブロック５１０の回路図である。 ロウ比較回路５００に含まれる回路のうち、プリチャージコマンドＰＲＥ，ＰＲＥＡを生成する回路ブロック５２０の回路図である。 ロウ比較回路５００に含まれる回路のうち、リフレッシュコマンドＲＥＦを生成する回路ブロック５３０の回路図である。 半導体装置１０のリフレッシュ動作を説明するためのタイミング図である。 本発明の第２の実施形態による半導体装置１０ａの構成を示すブロック図である。 リフレッシュ制御回路３３ａのブロック図である。 ロウ比較回路５００ａに含まれる回路のうち、リフレッシュコマンドＲＥＦを生成する回路ブロック５４０の回路図である。 半導体装置１０を用いたデータ処理システムの構成を示す模式的な断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップ（メモリチップ）ＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。

コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。

一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。

本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。

インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。

図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。

コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。

これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。

さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。

このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。

図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。

図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。

シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。

図４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。

図４に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１とパッドＰ２を直接接続するスルーホール電極ＴＨ２が削除されている点において、図３に示した貫通電極ＴＳＶ１と相違している。パッドＰ１は図２に示す内部回路５の例えば出力ノードに接続され、パッドＰ２は図２に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。

図５は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。

図５に示すように、貫通電極ＴＳＶ３は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている。図５では貫通電極ＴＳＶ３を３個だけ示しているが、貫通電極ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において１信号当たりコアチップの枚数分（８個）設けられる。そして、これら８個の貫通電極ＴＳＶ３は、図６に示すように循環的に接続される。図６において実線で示しているのは表面バンプ８５であり、破線で示しているのは裏面バンプ８４である。図６に示すように、貫通電極ＴＳＶ３を循環的に接続すれば、各コアチップＣＣ０〜ＣＣ７の回路構成を互いに同一としつつ、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に個別の情報を与えることができる。例えば、裏面バンプ８４−７の位置に内部回路６を接続した場合、インターフェースチップＩＦから最下層のコアチップＣＣ７の裏面バンプ８４−０〜８４−７に供給する信号は、それぞれコアチップＣＣ０〜ＣＣ７の内部回路６に選択的に供給されることになる。

ここで、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７の詳細な回路構成について説明する前に、本実施形態による半導体装置１０のアドレス割り付けについて説明する。

本実施形態による半導体装置１０は、モード選択によってアドレス割り付けを変更することが可能である。半導体装置１０には、大きく分けてＬＲＡ（Logical Rank Address）方式とＰＲＡ（Physical Rank Address）方式が用意されている。ＬＲＡ方式とは、それぞれ異なるコアチップＣＣ０〜ＣＣ７に設けられた複数のバンクをコントローラから見て１つのバンクとして取り扱うアドレス割り付け方式である。これに対し、ＰＲＡ方式とは、各コアチップＣＣ０〜ＣＣ７に設けられた複数のバンクをそれぞれ１つのバンクとして取り扱うアドレス割り付け方式である。さらに、本実施形態では、ＬＲＡ方式に３タイプ用意されており、便宜上、それぞれＬＲＡ−１方式、ＬＲＡ−２方式、ＬＲＡ−３方式と呼ぶ。以下、各方式について具体的に説明する。

図７は、ＬＲＡ−１方式のアドレス割り付けを説明するための模式図である。図７〜図１０においては一つのマス目がバンクを示している。したがって、一つのコアチップにはバンク０〜バンク７が含まれていることになる。

図７に示すように、ＬＲＡ−１方式とは、ロウアクセス時（アクティブコマンドＡＣＴの発行時）に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎ＋１，Ｘｎ（チップアドレス）に基づいてコアチップＣＣ０〜ＣＣ７のいずれかを選択するとともに、ロウアクセス時及びカラムアクセス時に供給されるバンクアドレス信号ＢＡ０〜ＢＡ２に基づいてバンク０〜バンク７のいずれかを選択する方式である。コントローラからは、異なるコアチップＣＣ０〜ＣＣ７に含まれる同じ番号の８個のバンクが１つのバンクとして認識される。

この方式では、カラムアクセス時（カラムコマンド発行時）にチップアドレスは供給されないが、コントローラは異なるコアチップＣＣ０〜ＣＣ７に含まれる同じ番号の８個のバンクを１つのバンクとして認識していることから、カラムアクセス時にチップアドレスを供給しなくても、どのコアチップＣＣ０〜ＣＣ７に対するカラムアクセスであるのか判別可能である。なぜなら、カラムアクセス時に指定されるバンクがアクティブ状態であるコアチップは、必ず１つだからである。

例えば、図７において丸印で囲ったバンクがアクティブ状態であるとすると、カラムアクセス時に指定されるバンクがバンク０であれば、バンク０がアクティブ状態であるコアチップＣＣ７にてカラムアクセスが行われ、カラムアクセス時に指定されるバンクがバンク１であれば、バンク１がアクティブ状態であるコアチップＣＣ５にてカラムアクセスが行われる、といった具合である。

このように、ＬＲＡ−１方式においては、コアチップＣＣ０〜ＣＣ７の選択がロウアクセス時に行われる。また、コントローラからは１個のＤＲＡＭとして認識されることから、使用されるチップ選択信号（ＣＳ）も１ビットとなる。これにより、例えば、１回のロウアクセスでアクセスされるメモリセル数は１ｋバイトとなり、ランク数は１となる。

図８は、ＬＲＡ−２方式のアドレス割り付けを説明するための模式図である。

図８に示すように、ＬＲＡ−２方式とは、２ビットのチップ選択信号ＣＳ０，ＣＳ１に基づいてコアチップＣＣ０〜ＣＣ３かコアチップＣＣ４〜ＣＣ７を選択し、さらに、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋１，Ｘｎ（チップアドレス）に基づいて、選択された４つのコアチップの中からいずれか１つのコアチップを選択する方式である。バンクアドレス信号ＢＡ０〜ＢＡ２については、ロウアクセス時及びカラムアクセス時の両方において供給される。

この方式では、チップ選択信号を用いてコアチップＣＣ０〜ＣＣ３又はコアチップＣＣ４〜ＣＣ７を選択していることから、コントローラから見たランク数は２となる。また、ＬＲＡ−１方式と同様、コアチップＣＣ０〜ＣＣ７の選択がロウアクセス時に確定することから、例えば、１回のロウアクセスでアクセスされるメモリセル数は、ＬＲＡ−１方式と同様１ｋバイトとなる。尚、この方式においてもカラムアクセス時にはチップアドレスは供給されないが、これによる問題が生じない点はＬＲＡ−１方式と同様である。

この方式においては、コアチップＣＣ０〜ＣＣ３とコアチップＣＣ４〜ＣＣ７とがチップ選択信号ＣＳ０，ＣＳ１によって区別されることから、コアチップＣＣ０〜ＣＣ３に属するバンクと、コアチップＣＣ４〜ＣＣ７に属するバンクは、コントローラから見て別のバンクとして取り扱われる。したがって、図８に示す例のように、コアチップＣＣ２のバンク０とコアチップＣＣ７のバンク０が同時にアクティブ状態となり得る。

図９は、ＬＲＡ−３方式のアドレス割り付けを説明するための模式図である。

図９に示すように、ＬＲＡ−３方式とは、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎに基づいてコアチップＣＣ０とＣＣ２、コアチップＣＣ１とＣＣ３、コアチップＣＣ４とＣＣ６、コアチップＣＣ５とＣＣ７のいずれかを選択し、さらに、カラムアクセス時に供給されるアドレス信号の一部Ｙｎ＋１に基づいて、選択された２つのコアチップの中からいずれか１つのコアチップを選択する方式である。バンクアドレス信号ＢＡ０〜ＢＡ２については、ロウアクセス時及びカラムアクセス時の両方において供給される。

この方式では、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎと、カラムアクセス時に供給されるアドレス信号の一部Ｙｎ＋１によってコアチップＣＣ０〜ＣＣ７の選択が行われる。このため、チップアドレスはＸｎ＋２，Ｘｎ，Ｙｎ＋１となる。また、ロウアクセス時には２つのコアチップがアクティブ状態となることから、１回のロウアクセスでアクセスされるメモリセル数は、ＬＲＡ−１方式及びＬＲＡ−２方式の２倍となり、例えば２ｋバイトである。ランク数は、ＬＲＡ−１方式と同様１ランクである。

図１０は、ＰＲＡ方式のアドレス割り付けを説明するための模式図である。

図１０に示すように、ＰＲＡ方式とは、ロウアクセス時及びカラムアクセス時とも、アドレス信号の一部であるチップアドレスＰ２，Ｐ１，Ｐ０と、バンクアドレス信号ＢＡ０〜ＢＡ２が供給される方式である。この方式においては、コントローラからは全てのバンクが互いに異なるバンクとして認識される。つまり、本実施形態では６４バンクとして認識される。したがって、アクティブ状態となるバンクの数及び組み合わせは任意であり、最大で６４個のバンク全てがアクティブ状態となり得る。

以上が各アドレス割り付け方式の詳細である。これらのアドレス割り付け方式は、モード選択によって切り替えることが可能である。

次に、半導体装置１０の具体的な回路構成について説明する。以下の説明においては、半導体装置１０の動作モードがＬＲＡ−２方式に設定されている場合を例に説明する。

図１１は、本発明の好ましい第１の実施形態による半導体装置の構成を示すブロック図である。

図１１に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、チップ選択端子１３、クロックイネーブル端子１４、アドレス端子１５、データ入出力端子１６、データストローブ端子１７が含まれている。その他、キャリブレーション端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ７には直接接続されない。

クロック端子１１は外部クロック信号ＣＬＫが供給される端子であり、供給された外部クロック信号ＣＬＫは、入力バッファＩＢを介してクロック生成回路２１に供給される。クロック生成回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される。

内部クロック信号ＩＣＬＫはＤＬＬ回路２２に供給される。ＤＬＬ回路２２は、出力用クロック信号ＬＣＬＫを生成する回路であり、生成された出力用クロック信号ＬＣＬＫは、出力バッファ回路５１に供給される。

コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢなどからなるコマンド信号ＣＯＭが供給される端子である。また、チップ選択端子１３はチップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂが供給される端子であり、クロックイネーブル端子１４はクロックイネーブル信号ＣＫＥ０，ＣＫＥ１が供給される端子である。これらのコマンド信号、チップ選択信号及びクロックイネーブル信号は、入力バッファ３１を介してコマンドデコーダ３２に供給される。

図１２は、入力バッファ３１の回路図である。

図１２に示すように、入力バッファ３１は、チップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂ、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢがそれぞれ入力される入力バッファＩＢ１〜ＩＢ７を含んでいる。さらに入力バッファ３１は、入力バッファＩＢ１，ＩＢ２を通過したクロックイネーブル信号ＣＫＥ０，ＣＫＥ１を受け、これらに基づいて内部信号ＰＰＤＴ，ＰＰＤ０Ｔ，ＰＰＤ１Ｔを生成する制御回路３１ａを備えている。内部信号ＰＰＤ０Ｔ，ＰＰＤ１Ｔは、それぞれ入力バッファＩＢ３，ＩＢ４を活性化させる信号として用いられ、内部信号ＰＰＤＴは、入力バッファＩＢ５〜ＩＢ７を活性化させる信号として用いられる。

内部信号ＰＰＤ０Ｔ，ＰＰＤ１Ｔは、それぞれクロックイネーブル信号ＣＫＥ０，ＣＫＥ１に基づいて活性化される信号である。これにより、非活性状態であるチップ選択信号ＣＳ０Ｂ又はＣＳ１Ｂに対応する入力バッファＩＢ３又はＩＢ４の出力が誤って活性化しないようガードされる。また、内部信号ＰＰＤＴは、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１の一方が活性化している場合に活性化する信号である。これにより、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１の一方が活性化すれば、入力バッファＩＢ５〜ＩＢ７は活性化される。そして、入力バッファＩＢ３〜ＩＢ７を通過したこれらコマンド信号ＰＣＳ０，ＰＣＳ１，ＰＲＡＳ，ＰＣＡＳ，ＰＷＥは、図１１に示すコマンドデコーダ３２に供給される。

コマンドデコーダ３２は、入力バッファ３１から出力されたコマンド信号ＰＣＳ０，ＰＣＳ１，ＰＲＡＳ，ＰＣＡＳ，ＰＷＥをデコードすることによって、各種内部コマンドを生成するとともに、生成した内部コマンドをあらかじめ設定されたレイテンシに基づいて遅延させる回路である。コマンドデコーダ３２から出力される内部コマンドは、ＴＳＶバッファ６１，６２を介してコアチップＣＣ０〜ＣＣ７に供給される。コマンドデコーダ３２から出力される内部コマンドには、アクティブコマンドＡＣＴ０，ＡＣＴ１、プリチャージコマンドＰＲＥ０，ＰＲＥ１、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥが含まれる。

図１３は、コマンドデコーダ３２の主要部の回路図である。

図１３に示すように、コマンドデコーダ３２は、コマンド信号ＰＣＳ０，ＰＣＳ１に基づいて内部信号ＰＣＳ０Ｔ，ＰＣＳ１Ｔ，ＰＣＳ０１Ｔを生成する制御回路３２ａと、コマンド信号ＰＲＡＳ，ＰＣＡＳ，ＰＷＥに基づいてこれらの相補信号ＰＲＡＳＴ，ＰＲＳＡＢ，ＰＣＡＳＴ，ＰＣＡＳＢ，ＰＷＥＴ，ＰＷＥＢを生成する制御回路３２ｂ〜３２ｄを備えている。制御回路３２ａは、コマンド信号ＰＣＳ０が活性化している場合には内部信号ＰＣＳ０Ｔをハイレベルに活性化し、コマンド信号ＰＣＳ１が活性化している場合には内部信号ＰＣＳ１Ｔをハイレベルに活性化し、さらに、コマンド信号ＰＣＳ０，ＰＣＳ１の少なくとも一方が活性化している場合には内部信号ＰＣＳ０１Ｔをハイレベルに活性化する。これら内部信号は対応するＡＮＤゲート回路に入力され、その出力がアクティブコマンドＡＣＴ０，ＡＣＴ１、プリチャージコマンドＰＲＥ０，ＰＲＥ１、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥとして用いられる。

アクティブコマンドＡＣＴ０は、コマンド信号ＰＲＡＳ，ＰＣＡＳ，ＰＷＥの組み合わせがアクティブコマンドであることを示しており、且つ、コマンド信号ＰＣＳ０が活性化している場合に生成される。同様に、アクティブコマンドＡＣＴ１は、コマンド信号ＰＲＡＳ，ＰＣＡＳ，ＰＷＥの組み合わせがアクティブコマンドであることを示しており、且つ、コマンド信号ＰＣＳ１が活性化している場合に生成される。このように、ランク０用のアクティブコマンドＡＣＴ０とランク１用のアクティブコマンドＡＣＴ１は、互いに異なるコマンド信号出力回路から出力される。ここで、ランク０とはコアチップＣＣ０〜ＣＣ３に相当し、ランク１とはコアチップＣＣ４〜ＣＣ７に相当する。

プリチャージコマンドＰＲＥ０は、コマンド信号ＰＲＡＳ，ＰＣＡＳ，ＰＷＥの組み合わせがプリチャージコマンドであることを示しており、且つ、コマンド信号ＰＣＳ０が活性化している場合に生成される。同様に、プリチャージコマンドＰＲＥ１は、コマンド信号ＰＲＡＳ，ＰＣＡＳ，ＰＷＥの組み合わせがプリチャージコマンドであることを示しており、且つ、コマンド信号ＰＣＳ１が活性化している場合に生成される。このように、ランク０用のプリチャージコマンドＰＲＥ０とランク１用のプリチャージコマンドＰＲＥ１も、互いに異なるコマンド信号出力回路から出力される。

リードコマンドＲＥＡＤは、コマンド信号ＰＲＡＳ，ＰＣＡＳ，ＰＷＥの組み合わせがリードコマンドであることを示しており、且つ、コマンド信号ＰＣＳ０又はＰＣＳ１が活性化している場合に生成される。ライトコマンドＷＲＩＴＥは、コマンド信号ＰＲＡＳ，ＰＣＡＳ，ＰＷＥの組み合わせがライトコマンドであることを示しており、且つ、コマンド信号ＰＣＳ０又はＰＣＳ１が活性化している場合に生成される。

これらコマンドＡＣＴ０，ＡＣＴ１，ＰＲＥ０，ＰＲＥ１，ＲＥＡＤ，ＷＲＩＴＥのうち、リードコマンドＲＥＡＤ及びライトコマンドＷＲＩＴＥについては、図示しないレイテンシカウンタによって所定のレイテンシが経過した後、コマンドデコーダ３２から出力される。リードコマンドＲＥＡＤ及びライトコマンドＷＲＩＴＥのレイテンシは、アディティブレイテンシＡＬに設定される。アディティブレイテンシＡＬの値は、モードレジスタ６０の設定値によって変化させることができる。

このようにして生成されるコマンドＡＣＴ０，ＡＣＴ１，ＰＲＥ０，ＰＲＥ１，ＲＥＡＤ，ＷＲＩＴＥは、ＴＳＶバッファ６１，６２を介してコアチップＣＣ０〜ＣＣ７に供給される。図１１に示すように、これらコマンドＡＣＴ０，ＡＣＴ１，ＰＲＥ０，ＰＲＥ１，ＲＥＡＤ，ＷＲＩＴＥは、それぞれ異なる貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。したがって、ロウ系のコマンド（ＡＣＴ０，ＡＣＴ１，ＰＲＥ０，ＰＲＥ１）についてはランクごとに別の信号であり、それぞれ別個の貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給される一方、カラム系のコマンド（ＲＥＡＤ，ＷＲＩＴＥ）についてはランク間において共通の信号であり、同じ貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給されることになる。但し、これは本実施形態による半導体装置がＬＲＡ−２方式で動作している場合に限られ、他の方式で動作している場合には、チップ選択信号ＣＳ１Ｂが使用されないため、アクティブコマンドＡＣＴ１及びプリチャージコマンドＰＲＥ１は使用されない。

さらに、図１３には示されていないが、コマンドデコーダ３２が生成するコマンドには、リフレッシュコマンドＲＥＦ０，ＲＥＦ１も含まれる。リフレッシュコマンドＲＥＦ０は、コマンド信号ＰＲＡＳ，ＰＣＡＳ，ＰＷＥの組み合わせがリフレッシュコマンドであることを示しており、且つ、コマンド信号ＰＣＳ０が活性化している場合に生成される。同様に、リフレッシュコマンドＲＥＦ１は、コマンド信号ＰＲＡＳ，ＰＣＡＳ，ＰＷＥの組み合わせがリフレッシュコマンドであることを示しており、且つ、コマンド信号ＰＣＳ１が活性化している場合に生成される。

リフレッシュコマンドＲＥＦ０，ＲＥＦ１は、図１１に示すリフレッシュ制御回路３３に供給される。リフレッシュ制御回路３３は、リフレッシュコマンドＲＥＦ０，ＲＥＦ１及びクロックイネーブル信号ＣＫＥ０，ＣＫＥ１に基づいてリフレッシュコマンドＲＥＦＴ０，ＲＥＦＴ１を生成する。リフレッシュコマンドＲＥＦＴ０は、アクティブコマンドＡＣＴ０及びプリチャージコマンドＰＲＥ０と同様、一方のランク（ランク０）に対応する信号であり、リフレッシュコマンドＲＥＦＴ１は、アクティブコマンドＡＣＴ１及びプリチャージコマンドＰＲＥ１と同様、他方のランク（ランク１）に対応する信号である。

図１１に示すように、リフレッシュコマンドＲＥＦＴ０，ＲＥＦＴ１についても、それぞれ異なる貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。但し、ＬＲＡ−２方式以外のモードで動作している場合には、チップ選択信号ＣＳ１Ｂが使用されないため、リフレッシュコマンドＲＥＦＴ１は使用されない。

図１４は、リフレッシュ制御回路３３の回路図である。

図１４に示すように、リフレッシュ制御回路３３は、第１のパルス生成回路１００、第２のパルス生成回路２００及びオシレータ３００を含んで構成される。第１のパルス生成回路１００と第２のパルス生成回路２００は互いに同じ回路構成を有しており、第１のパルス生成回路１００から出力されるセルフステート信号ＳＥＬＦＳＴ０と第２のパルス生成回路２００から出力されるステート信号ＳＥＬＦＳＴ１がＯＲゲート回路３１０に入力される。ＯＲゲート回路３１０の出力はオシレータ３００に供給され、その動作を制御する。

図１５は、第１のパルス生成回路１００の回路図である。

図１５に示すように、第１のパルス生成回路１００は、カウンタ回路１１０、状態回路１２０、遅延回路１３０及びＳＲラッチ回路１４０，１５０を含んでいる。ＳＲラッチ回路１４０のセット入力端（Ｓ）には、ＮＯＲゲート回路１４１を介してリフレッシュコマンドＲＥＦ０が供給される。このため、リフレッシュコマンドＲＥＦ０がハイレベルに活性化すると、ＳＲラッチ回路１４０がセットされる。

ＳＲラッチ回路１４０の出力は、ワンショットパルス生成回路１４２及び複合ゲート回路１４３に供給される。複合ゲート回路１４３の出力である内部信号ＲＲＥＦＴは、カウンタ回路１１０の出力であるカウント信号ＣＴとともに、ＡＮＤゲート回路１４４に入力される。ＡＮＤゲート回路１４４の出力は、ＮＯＲゲート回路１４１の反転出力とともにＯＲゲート回路１４５に入力され、その出力がリフレッシュコマンドＲＥＦＴ０として用いられる。

ＳＲラッチ回路１５０のセット入力端（Ｓ）には、クロックイネーブル信号ＣＫＥ０の反転信号が入力される。これにより、クロックイネーブル信号ＣＫＥ０がローレベルに変化すると、ＳＲラッチ回路１５０の出力であるセルフステート信号ＳＥＬＦＳＴ０がハイレベルに活性化する。

図１６は、カウンタ回路１１０の回路図である。

図１６に示すように、カウンタ回路１１０は、２つのフリップフロップ回路１１１，１１２と、フリップフロップ回路１１１，１１２の出力ビットＣ０，Ｃ１を受けるＮＡＮＤゲート回路１１３を備えている。フリップフロップ回路１１１，１１２のクロック入力端には内部信号ＲＲＥＦＴが入力されている。これら２つのフリップフロップ回路１１１，１１２は図１６に示すように縦続接続されているため、２ビットのバイナリカウンタを構成する。つまり、図１７に示すように、内部信号ＲＲＥＦＴが活性化する度にフリップフロップ回路１１１の出力ビットＣ０が反転し、内部信号ＲＲＥＦＴが２回活性化するごとにフリップフロップ回路１１２の出力ビットＣ１が反転する。したがって、初期状態においてローレベルであるカウント信号ＣＴは、内部信号ＲＲＥＦＴの活性化に応答してハイレベルとなり、内部信号ＲＲＥＦＴの４回目の活性化に応答してローレベルに戻る。カウンタ回路１１０のカウント値Ｃ０，Ｃ１は、リセット信号Ｒｅｓｅｔに応答してＣ０，Ｃ１＝（０，０）にリセットされる。

図１５に示すように、内部信号ＲＲＥＦＴは、状態回路１２０及び遅延回路１３０にも供給される。状態回路１２０は、内部信号ＲＲＥＦＴが活性化した後、一定期間に亘ってリフレッシュステート信号ＲＥＦＲＳＴをハイレベルとする回路である。リフレッシュステート信号ＲＥＦＲＳＴはリフレッシュ期間中であることを示す信号であり、ＳＲラッチ回路１４０のリセット入力端（Ｒ）に供給される。また、遅延回路１３０は、内部信号ＲＲＥＦＴを遅延させた遅延信号ＲＥを生成する回路である。遅延信号ＲＥは、複合ゲート回路１４３に供給される。

図１８は、パルス生成回路１００の動作を説明するためのタイミング図である。

図１８に示すように、パルス生成回路１００内においては、一回のリフレッシュコマンドＲＥＦ０に応答してＳＲラッチ回路１４０がセットされるため、内部信号ＲＲＥＦＴが活性化する。この内部信号ＲＲＥＦＴは遅延回路１３０に入力され、遅延信号ＲＥとして複合ゲート回路１４３にフィードバックされることから、図１８に示すように、内部信号ＲＲＥＦＴが所定の周期で複数回活性化することになる。内部信号ＲＲＥＦＴはＡＮＤゲート回路１４４及びＯＲゲート回路１４５を介し、リフレッシュコマンドＲＥＦＴ０として出力される。したがって、リフレッシュコマンドＲＥＦＴ０も所定の周期で活性化する。

内部信号ＲＲＥＦＴの活性化回数はカウンタ回路１１０によってカウントされ、４回目でカウント信号ＣＴがローレベルに変化する。これにより、内部信号ＲＲＥＦＴに基づくリフレッシュコマンドＲＥＦＴ０の活性化が禁止される。その後、リフレッシュステート信号ＲＥＦＲＳＴがローレベルに変化し、ＳＲラッチ回路１４０がリセットされる。

このように、パルス生成回路１００は、一回のリフレッシュコマンドＲＥＦ０に応答して、リフレッシュコマンドＲＥＦＴ０を４回活性化する。このうち、１回目はリフレッシュコマンドＲＥＦ０がＯＲゲート回路１４５を通過することによるものであり、２回目から４回目は、ループ状に接続された複合ゲート回路１４３と遅延回路１３０によって自動生成されたものである。

一方、クロックイネーブル信号ＣＫＥ０がローレベルに変化すると、セルフステート信号ＳＥＬＦＳＴ０がハイレベルに活性化するため、オシレータ３００が起動される。オシレータ３００が起動すると、セルフリフレッシュパルスＳＥＬＦ０１が周期的に生成され、これがパルス生成回路１００にフィードバックされる。フィードバックされたセルフリフレッシュパルスＳＥＬＦ０１は、ＡＮＤゲート回路１５１及びＮＯＲゲート回路１４１を介してＳＲラッチ回路１４０をセットする。これにより、クロックイネーブル信号ＣＫＥ０がローレベルに変化すると、ＳＲラッチ回路１４０が周期的にセットされることになる。

第２のパルス生成回路２００についても、入力信号がＣＫＥ０，ＲＥＦ０の代わりにＣＫＥ１，ＲＥＦ１となり、出力信号がＲＥＦＴ０，ＳＥＬＦＳＴ０の代わりにＲＥＦＴ１，ＳＥＬＦＳＴ１となる他は、図１５に示した第１のパルス生成回路１００と同じ回路構成を有し、同じ動作を行う。

アドレス端子１５は、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡが供給される端子であり、供給されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、入力バッファＩＢを介してアドレスラッチ回路４０及びチップアドレス取得回路４２に供給される。

チップアドレス取得回路４２は、供給されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡの一部とチップ選択信号ＣＳ０，ＣＳ１に基づいてチップアドレスＳＩＤを抽出又は生成する回路である。チップアドレス取得回路４２から出力されるチップアドレスＳＩＤは、内部クロック信号ＩＣＬＫに同期してラッチ回路４１にラッチされる。ラッチ回路４１にラッチされたチップアドレスＳＩＤは、ＴＳＶバッファ６１、貫通電極ＴＳＶ及びＴＳＶバッファ６２を介し、コアチップＣＣ０〜ＣＣ７に共通に供給される。また、アドレスラッチ回路４０は、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡの別の一部を内部クロック信号ＩＣＬＫに同期してラッチし、これらをＴＳＶバッファ６１、貫通電極ＴＳＶ及びＴＳＶバッファ６２を介してコアチップＣＣ０〜ＣＣ７に共通に供給する。

図１９はチップアドレス取得回路４２の回路図であり、（ａ）はロウアクセス時にチップアドレスＳＩＤを生成する回路４２ａを示し、（ｂ）はカラムアクセス時にチップアドレスＳＩＤを生成する回路４２ｂを示す。

図１９（ａ）に示すように、ロウアクセス時にチップアドレスＳＩＤを生成する回路４２ａは、ロウアドレスのうちの２ビットＸｎ，Ｘｎ＋１と、チップ選択信号ＣＳ０，ＣＳ１に基づいてチップアドレスＳＩＤを生成する。具体的には、ロウアドレスのビットＸｎをそのままチップアドレスＳＩＤのビットＳＩＤ０として出力し、ロウアドレスのビットＸｎ＋１をそのままチップアドレスＳＩＤのビットＳＩＤ１として出力し、さらに、チップ選択信号ＣＳ０，ＣＳ１に基づいてチップアドレスＳＩＤのビットＳＩＤ２を生成する。チップアドレスＳＩＤのビットＳＩＤ２は、制御回路４００によって生成され、チップ選択信号ＣＳ０が活性化していれば例えばローレベル、チップ選択信号ＣＳ１が活性化していれば例えばハイレベルとされる。但し、ＬＲＡ−２方式以外のモードで動作している場合には、ロウアドレスのビットＸｎ−１がそのままチップアドレスＳＩＤのビットＳＩＤ２として出力される。

図１９（ｂ）に示すように、カラムアクセス時にチップアドレスＳＩＤを生成する回路４２ｂは、バンクアドレスＢＡをデコードするデコーダ４１０と、バンクごとにチップアドレスを保持するチップアドレス保持回路４２０〜４２７，４３０〜４３７とを備える。デコーダ４１０は、アクティブコマンドＡＣＴの発行時に指定されたバンクアドレスＢＡに基づいて、チップアドレス保持回路４２０〜４２７のいずれかとチップアドレス保持回路４３０〜４３７のいずれかを選択する。チップアドレス保持回路４２０〜４２７にはチップ選択信号ＣＳ０が供給されており、チップアドレス保持回路４３０〜４３７にはチップ選択信号ＣＳ１が供給されている。かかる構成により、バンクアドレスＢＡ及びチップ選択信号ＣＳ０，ＣＳ１に基づいて、いずれか１つのチップアドレス保持回路が選択されることになる。

選択されたチップアドレス保持回路には、アクティブコマンドＡＣＴの発行時に指定されたチップアドレスＳＩＤ（ＲＯＷ）が保持される。そして、カラムコマンド発行時に供給されるバンクアドレスＢＡ及びチップ選択信号ＣＳ０，ＣＳ１に基づき、対応するチップアドレス保持回路４２０〜４２７又は４３０〜４３７からチップアドレスを読み出せば、チップアドレスＳＩＤ（ＣＯＬＵＭＮ）を取得することが可能となる。チップアドレスＳＩＤ（ＣＯＬＵＭＮ）とは、カラムコマンドの発行時にアクセスすべきコアチップＣＣ０〜ＣＣ７を示すアドレスである。このようなチップアドレス取得回路４２を用いているのは、ＬＲＡ方式においてはカラムコマンド発行時にチップアドレスが入力されないからである。

このようにして抽出又は生成されたチップアドレスＳＩＤはラッチ回路４１にラッチされた後、貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。尚、ＰＲＡ方式においてはカラムコマンド発行時においてもチップアドレスが入力されることから、ＰＲＡ方式が選択されている場合には、カラムコマンド発行時に入力されたチップアドレスがそのままコアチップＣＣ０〜ＣＣ７に送られる。

データ入出力端子１６は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子であり、出力バッファ回路５１及び入力バッファ回路５２に接続されている。出力バッファ回路５１は、パラレルシリアル変換回路５４を介して供給されるリードデータを受け、これを出力用クロック信号ＬＣＬＫに同期してデータ入出力端子１６に出力する回路である。一方、入力バッファ回路５２は、データ入出力端子１６を介して供給されるライトデータを受け、これをシリアルパラレル変換回路５５に出力する回路である。入力バッファ回路５２の動作は、データストローブ端子１７より供給されるデータストローブ信号ＤＱＳに同期して行われる。パラレルシリアル変換回路５４は、貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換する回路である。また、シリアルパラレル変換回路５５は、入力バッファ回路５２から供給されるシリアルなライトデータをパラレルに変換する回路である。

このように、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、基本的にシリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のＳＤＲＡＭでは、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、データの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との間のリードデータ又はライトデータの転送を２回に分けて行っても構わない。

本実施形態においては、リードデータとライトデータに対して同じ貫通電極ＴＳＶ１を用いているが、リードデータ専用の貫通電極ＴＳＶ１とライトデータ専用の貫通電極ＴＳＶ１を用いても構わない。この場合、リードデータとライトデータが互いに異なる信号パスを介して転送されることになり、ランク間におけるリードデータとライトデータの衝突が生じないことから、カラム系コマンドの発行間隔をより短縮することが可能となる。

また、インターフェースチップＩＦにはパワーダウン制御回路３４がさらに備えられている。パワーダウン制御回路３４は、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１がローレベルに非活性化された場合、それぞれパワーダウンコマンドＰＷＤＮ０，ＰＷＤＮ１を活性化させる回路である。図１１に示すように、パワーダウンコマンドＰＷＤＮ０，ＰＷＤＮ１についても、それぞれ異なる貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。但し、ＬＲＡ−２方式以外のモードで動作している場合には、チップ選択信号ＣＳ１Ｂが使用されないため、パワーダウンコマンドＰＷＤＮ１は使用されない。

さらに、インターフェースチップＩＦには、モードレジスタ６０が備えられている。モードレジスタ６０は、本実施形態による半導体装置の動作モードが設定されるレジスタである。設定される動作モードにはアドレス割り付け方式、つまり、ＬＲＡ−１方式、ＬＲＡ−２方式、ＬＲＡ−３方式及びＰＲＡ方式の区別も含まれる。モードレジスタ６０の出力であるモード信号ＭＯＤＥは各種回路ブロックに供給されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも供給される。例えば、入力バッファ３１は、モード信号ＭＯＤＥがＬＲＡ−２方式を示している場合にはチップ選択信号ＣＳ１及びクロックイネーブル信号ＣＫＥ１を有効とし、逆に、ＬＲＡ−２方式以外の方式を示している場合にはチップ選択信号ＣＳ１及びクロックイネーブル信号ＣＫＥ１を無効化する。また、チップアドレス取得回路４２は、モード信号ＭＯＤＥがどのアドレス割り付け方式を指定しているかに応じて、アドレス信号ＡＤＤの異なる一部を抽出し、これに基づきチップアドレスを生成する。

以上がインターフェースチップＩＦの概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。

図１１に示すように、コアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ７０は、８つのバンクＢａｎｋ０〜Ｂａｎｋ７に分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１１においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ７１によって行われる。また、ビット線ＢＬはセンス回路７２内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ７３によって行われる。

ロウデコーダ７１には、ロウアドレス制御回路７４を介してロウアドレスＲＡが供給される。ロウアドレス制御回路７４には、貫通電極ＴＳＶ１を介してアドレス信号ＡＤＤ及びバンクアドレスＢＡが供給されるとともに、ロウ比較回路５００からアクティブコマンドＡＣＴ及びリフレッシュコマンドＲＥＦが供給される。

ロウアドレス制御回路７４は、アクティブコマンドＡＣＴが活性化している場合には、バンクアドレスＢＡに基づき選択されたバンクのロウデコーダ７１にアドレス信号ＡＤＤを供給する。これにより、指定されたバンクの指定されたワード線が活性化される。つまり、ロウアクセスが行われる。一方、ロウアドレス制御回路７４は、リフレッシュコマンドＲＥＦが活性化している場合には、図示しないリフレッシュカウンタのカウント値を全てのバンクのロウデコーダ７１に供給する。これにより、全てのバンクの指定されたワード線が活性化され、リフレッシュ動作が行われる。

また、ロウ比較回路５００からは、プリチャージコマンドＰＲＥ，ＰＲＥＡも出力される。プリチャージコマンドＰＲＥ，ＰＲＥＡは、プリチャージ制御回路７７に供給される。プリチャージ制御回路７７は、プリチャージコマンドＰＲＥが活性化している場合にはバンクアドレスＢＡにより指定されるバンクをプリチャージし、プリチャージコマンドＰＲＥＡが活性化している場合には全てのバンクをプリチャージする。

カラムデコーダ７３には、カラムアドレス制御回路７５を介してカラムアドレスＣＡが供給される。カラムアドレス制御回路７５には、貫通電極ＴＳＶ１を介してアドレス信号ＡＤＤ及びバンクアドレスＢＡが供給されるとともに、カラム比較回路６００からリードコマンドＲＥＡＤ及びライトコマンドＷＲＩＴＥが供給される。

カラムアドレス制御回路７５は、リードコマンドＲＥＡＤ又はライトコマンドＷＲＩＴＥが活性化している場合、バンクアドレスＢＡに基づき選択されたバンクのカラムデコーダ７３にアドレス信号ＡＤＤを供給する。これにより、指定されたバンクの指定されたセンスアンプがリードライトアンプ７８に接続される。したがって、リードコマンドＲＥＡＤが活性化している場合、センス回路７２を介してメモリセルアレイ７０から読み出されたリードデータは、リードライトアンプ７８及び貫通電極ＴＳＶ１を介してインターフェースチップＩＦに転送される。また、ライトコマンドＷＲＩＴＥが活性化している場合、貫通電極ＴＳＶ１を介してインターフェースチップＩＦから転送されたライトデータは、リードライトアンプ７８及びセンス回路７２を介してメモリセルアレイ７０に書き込まれる。

ロウ比較回路５００は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるチップアドレスＳＩＤ（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合にアクティブコマンドＡＣＴ、リフレッシュコマンドＲＥＦ、プリチャージコマンドＰＲＥ又はプリチャージコマンドＰＲＥＡを活性化させる。固有のチップアドレスＳＩＤ（ＣＯＲＥ）は、チップアドレス保持回路７６に保持されている。チップアドレス保持回路７６は、図２（ｂ）に示したタイプの貫通電極ＴＳＶ２を介してコアチップＣＣ０〜ＣＣ７間で縦続接続されており、これにより、各コアチップＣＣ０〜ＣＣ７にそれぞれ異なるチップアドレスＳＩＤが設定される。

図２０は、ロウ比較回路５００に含まれる回路のうち、アクティブコマンドＡＣＴを生成する回路ブロック５１０の回路図である。

図２０に示すように、回路ブロック５１０は、比較回路５１１と論理回路５１２と制御回路５１３とを備えている。比較回路５１１は、インターフェースチップＩＦより供給されるチップアドレスの下位２ビットＳＩＤ０，１（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスの下位２ビットＳＩＤ０，１（ＣＯＲＥ）とを比較し、両者が一致した場合にヒット信号ＨＩＴＡ１を活性化させる。また、論理回路５１２は、インターフェースチップＩＦより供給されるチップアドレスの最上位２ビットＳＩＤ２（ＩＦ）に基づいてアクティブコマンドＡＣＴ０，ＡＣＴ１の一方を選択する。具体的には、チップアドレスＳＩＤ２（ＩＦ）がローレベルである場合は、アクティブコマンドＡＣＴ０がハイレベルに活性化するとヒット信号ＨＩＴＡ２を活性化させ、チップアドレスＳＩＤ２（ＩＦ）がハイレベルである場合は、アクティブコマンドＡＣＴ１がハイレベルに活性化するとヒット信号ＨＩＴＡ２を活性化させる。制御回路５１３は、これらヒット信号ＨＩＴＡ１，ＨＩＴＡ２を受け、両者が活性化した場合にアクティブコマンドＡＣＴを活性化させる。

図２１は、ロウ比較回路５００に含まれる回路のうち、プリチャージコマンドＰＲＥ，ＰＲＥＡを生成する回路ブロック５２０の回路図である。

図２１に示すように、回路ブロック５２０は、比較回路５２１と論理回路５２２と制御回路５２３とを備えている。比較回路５２１は、インターフェースチップＩＦより供給されるチップアドレスの下位２ビットＳＩＤ０，１（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスの下位２ビットＳＩＤ０，１（ＣＯＲＥ）とを比較し、両者が一致した場合にヒット信号ＨＩＴＰ１を活性化させる。また、論理回路５２２は、インターフェースチップＩＦより供給されるチップアドレスの最上位２ビットＳＩＤ２（ＩＦ）に基づいてプリチャージコマンドＰＲＥ０，ＰＲＥ１の一方を選択する。具体的には、チップアドレスＳＩＤ２（ＩＦ）がローレベルである場合は、プリチャージコマンドＰＲＥ０がハイレベルに活性化するとヒット信号ＨＩＴＰ２を活性化させ、チップアドレスＳＩＤ２（ＩＦ）がハイレベルである場合は、プリチャージコマンドＰＲＥ１がハイレベルに活性化するとヒット信号ＨＩＴＰ２を活性化させる。制御回路５２３は、これらヒット信号ＨＩＴＰ１，ＨＩＴＰ２を受け、両者が活性化した場合に、アドレス信号ＡＤＤの１ビットＡ１０に基づいてプリチャージコマンドＰＲＥ又はＰＲＥＡを活性化させる。具体的には、ビットＡ１０がローレベルであればプリチャージコマンドＰＲＥを活性化させ、ビットＡ１０がハイレベルであればプリチャージコマンドＰＲＥＡを活性化させる。

図２２は、ロウ比較回路５００に含まれる回路のうち、リフレッシュコマンドＲＥＦを生成する回路ブロック５３０の回路図である。

図２２に示すように、回路ブロック５３０は、論理回路５３１とカウンタ回路５３２とを備えている。論理回路５３１は、インターフェースチップＩＦより供給されるチップアドレスの最上位２ビットＳＩＤ２（ＩＦ）に基づいてリフレッシュコマンドＲＥＦＴ０，ＲＥＦＴ１の一方を選択する。具体的には、チップアドレスＳＩＤ２（ＩＦ）がローレベルである場合は、リフレッシュコマンドＲＥＦＴ０がハイレベルに活性化するとリフレッシュコマンドＲＥＦａを活性化させ、チップアドレスＳＩＤ２（ＩＦ）がハイレベルである場合は、リフレッシュコマンドＲＥＦＴ１がハイレベルに活性化するとリフレッシュコマンドＲＥＦａを活性化させる。リフレッシュコマンドＲＥＦａは、カウンタ回路５３２に供給される。カウンタ回路５３２は、リフレッシュコマンドＲＥＦａに同期してカウント動作を行うカウンタであり、そのカウント値が当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスの下位２ビットＳＩＤ０，１（ＣＯＲＥ）と一致した場合にリフレッシュコマンドＲＥＦを出力する。上述の通り、リフレッシュコマンドＲＥＦＴ０及びＲＥＦＴ１は４回連続して活性化するため、活性化する度に異なるコアチップにてリフレッシュコマンドＲＥＦが生成されることになる。

図２３は、本実施形態による半導体装置１０のリフレッシュ動作を説明するためのタイミング図である。

図２３に示す例では、クロックイネーブル信号ＣＫＥ０がハイレベルからローレベルに変化しており、これに伴ってリフレッシュコマンドＲＥＦ０が１回活性化した後、セルフリフレッシュモードにエントリする。セルフリフレッシュモードにエントリすると、オシレータ３００が活性化されるため、セルフリフレッシュパルスＳＥＬＦ０１が周期的に生成される。リフレッシュコマンドＲＥＦ０又はセルフリフレッシュパルスＳＥＬＦ０１が活性化すると、図１５に示したパルス生成回路１００はリフレッシュコマンドＲＥＦＴ０を４回連続して発生させる。

リフレッシュコマンドＲＥＦＴ０はインターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に共通に供給されるが、図２２に示すとおり、リフレッシュコマンドＲＥＦ０はチップアドレスＳＩＤ２（ＩＦ）がローレベルであるコアチップ、つまり、ランク０に属するコアチップＣＣ０〜ＣＣ３においてのみ有効となる。そして、コアチップＣＣ０〜ＣＣ３においては、４回入力されるリフレッシュコマンドＲＥＦ０のそれぞれ対応するパルスに同期してリフレッシュコマンドＲＥＦが生成されるため、コアチップＣＣ０〜ＣＣ３は互いに異なるタイミングでリフレッシュ動作を行うことになる。これにより、リフレッシュ動作の実行が時間的に分散されるため、消費電流のピークが抑制される。

図１１に戻って、カラム比較回路６００は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるチップアドレスＳＩＤ（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合にリードコマンドＲＥＡＤ又はライトコマンドＷＲＩＴＥを活性化させる。具体的には、チップアドレスＳＩＤ（ＩＦ）とチップアドレスＳＩＤ（ＣＯＲＥ）とが一致した場合に、インターフェースチップＩＦより供給されるリードコマンドＲＥＡＤ又はライトコマンドＷＲＩＴＥをそのまま通過させ、これをカラムアドレス制御回路７５及びリードライトアンプ７８に供給する。

さらに、コアチップＣＣ０〜ＣＣ７にはパワーダウン回路６１０が含まれている。チップアドレスＳＩＤ（ＩＦ）、チップアドレスＳＩＤ（ＣＯＲＥ）及びパワーダウンコマンドＰＷＤＮ０，ＰＷＤＮ１に基づき、当該コアチップをパワーダウンモードにエントリさせる回路である。具体的には、図２２に示した論理回路５３１と同様の回路構成を有しており、チップアドレスＳＩＤ２（ＩＦ）がローレベルである場合は、パワーダウンコマンドＰＷＤＮ０がハイレベルに活性化すると当該コアチップをパワーダウンモードにエントリさせ、チップアドレスＳＩＤ２（ＩＦ）がハイレベルである場合は、パワーダウンコマンドＰＷＤＮ１がハイレベルに活性化すると当該コアチップをパワーダウンモードにエントリさせる。

以上がコアチップＣＣ０〜ＣＣ７の回路構成である。

以上説明した構成により、ＬＲＡ−２方式が選択されている場合、ロウ系のコマンド（アクティブコマンド、プリチャージコマンド及びリフレッシュコマンド）とパワーダウンコマンドについては、ランク毎に異なる貫通電極ＴＳＶ１を介してインターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給されることになる。一方、カラム系のコマンド（リードコマンド及びライトコマンド）については、ランク間において共通の貫通電極ＴＳＶ１を介してインターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。

このような構成を採用しているのは、複数ランクからなるメモリモジュールに対してメモリコントローラがコマンドを発行する場合、ロウ系のコマンドやパワーダウンコマンドについては１クロックサイクルで連続発行されることがあり（ｔＲＲＤ＝１）、ランク間で共通の貫通電極ＴＳＶ１を介して転送すると貫通電極上におけるコマンドの転送間隔が短くなり、コマンドを正しく転送できないおそれが生じるからである。これを防止すべく、本実施形態では、ロウ系のコマンド及びパワーダウンコマンドについては、ランク毎に異なる貫通電極ＴＳＶ１を割り当てている。これに対し、カラム系のコマンドについては、データバス上におけるリードデータやライトデータの競合を防止すべく、規格上、最短発行間隔（ｔＣＣＤ）が例えば４クロックサイクルに制限されるため、１クロックサイクルで連続発行されることはない。このため、カラム系のコマンドについては、ランク間において共通の貫通電極ＴＳＶ１を用いて転送を行うことによって、貫通電極ＴＳＶ１の本数を削減している。

図２４は、本発明の第２の実施形態による半導体装置１０ａの構成を示すブロック図である。

図２４に示すように、本実施形態による半導体装置１０ａは、リフレッシュ動作に関連する回路ブロックが第１の実施形態による半導体装置１０と相違している。具体的には、インターフェースチップＩＦに含まれるリフレッシュ制御回路３３がリフレッシュ制御回路３３ａに置き換えられ、コアチップＣＣ０〜ＣＣ７に含まれるロウ比較回路５００がロウ比較回路５００ａに置き換えられている点において、第１の実施形態による半導体装置１０と相違する。その他の点については、基本的に第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図２５は、リフレッシュ制御回路３３ａのブロック図である。

図２５に示すように、リフレッシュ制御回路３３ａは、第１のパルス生成回路１００と第２のパルス生成回路２００からなる。これらパルス生成回路１００，２００の回路構成は図１５を用いて説明したとおりである。したがって、第１のパルス生成回路１００は、クロックイネーブル信号ＣＫＥ０及びリフレッシュコマンドＲＥＦ０に基づいてリフレッシュコマンドＲＥＦＴ０及びセルフステート信号ＳＥＬＦＳＴ０を生成する。同様に、第２のパルス生成回路２００は、クロックイネーブル信号ＣＫＥ１及びリフレッシュコマンドＲＥＦ１に基づいてリフレッシュコマンドＲＥＦＴ１及びセルフステート信号ＳＥＬＦＳＴ１を生成する。これらの信号は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に転送される。

図２６は、ロウ比較回路５００ａに含まれる回路のうち、リフレッシュコマンドＲＥＦを生成する回路ブロック５４０の回路図である。その他、ロウ比較回路５００ａには、図２０〜図２２に示した回路ブロック５１０，５２０，５３０が含まれている。

図２６に示すように、回路ブロック５４０は、論理回路５４１とオシレータ５４２とを備えている。論理回路５４１は、インターフェースチップＩＦより供給されるチップアドレスの最上位２ビットＳＩＤ２（ＩＦ）に基づいてセルフステート信号ＳＥＬＦＳＴ０，ＳＥＬＦＳＴ１の一方を選択する。具体的には、チップアドレスＳＩＤ２（ＩＦ）がローレベルである場合は、セルフステート信号ＳＥＬＦＳＴ０がハイレベルに活性化するとリフレッシュコマンドＲＥＦｂを活性化させ、チップアドレスＳＩＤ２（ＩＦ）がハイレベルである場合は、セルフステート信号ＳＥＬＦＳＴ１がハイレベルに活性化するとリフレッシュコマンドＲＥＦｂを活性化させる。リフレッシュコマンドＲＥＦｂは、オシレータ５４２に供給される。オシレータ５４２はリフレッシュコマンドＲＥＦｂによって起動され、オシレータ５４２が起動すると、リフレッシュコマンドＲＥＦが周期的に生成される。

このように、本実施形態ではオシレータ５４２をコアチップ側に設けていることから、温度によるオシレータ周期の調整をコアチップごとに行うことができる。このため、コアチップ毎に最適な周期でセルフリフレッシュ動作を行うことが可能となる。

図２７は、本実施形態による半導体装置１０を用いたデータ処理システムの構成を示す模式的な断面図である。

図２７に示すデータ処理システムは、メイン基板７００上に半導体装置１０とこれを制御するメモリコントローラ７１０とが搭載された構成を有している。図２７に示す例では、メイン基板７００上に半導体装置１０が直接搭載されているが、メイン基板７００にソケットを設け、ソケットに半導体装置１０が搭載されたモジュール基板を挿し込んでも構わない。この場合、モジュール基板には、複数の半導体装置１０を搭載することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

４〜６ 内部回路
１０，１０ａ 半導体装置
１１ クロック端子
１２ コマンド端子
１３ チップ選択端子
１４ クロックイネーブル端子
１５ アドレス端子
１６ データ入出力端子
１７ データストローブ端子
２１ クロック生成回路
２２ ＤＬＬ回路
３１ 入力バッファ
３１ａ 制御回路
３２ コマンドデコーダ
３２ｂ〜３２ｄ 制御回路
３３，３３ａ リフレッシュ制御回路
３４ パワーダウン制御回路
４０，４１ ラッチ回路
４２ チップアドレス取得回路
５１ 出力バッファ回路
５２ 入力バッファ回路
５４ パラレルシリアル変換回路
５５ シリアルパラレル変換回路
６０ モードレジスタ
６１，６２ ＴＳＶバッファ
７０ メモリセルアレイ
７１ ロウデコーダ
７２ センス回路
７３ カラムデコーダ
７４ ロウアドレス制御回路
７５ カラムアドレス制御回路
７６ チップアドレス保持回路
７７ プリチャージ制御回路
７８ リードライトアンプ
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３ 端部
８４ 裏面バンプ
８５ 表面バンプ
８６ 端部
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００，２００ パルス生成回路
１１０ カウンタ回路
１２０ 状態回路
１３０ 遅延回路
１４０，１５０ ＳＲラッチ回路
３００ オシレータ
４００ 制御回路
４１０ デコーダ
４２０〜４２７，４３０〜４３７ チップアドレス保持回路
５００，５００ａ ロウ比較回路
５１０，５２０，５３０，５４０ 回路ブロック
５３２ カウンタ回路
５４２ オシレータ
６００ カラム比較回路
６１０ パワーダウン回路
７００ メイン基板
７１０ メモリコントローラ
ＣＣ０〜ＣＣ７ コアチップ
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＴＳＶ１〜ＴＳＶ３ 貫通電極

Claims (1)

1. 互いに積層された少なくとも１つの第１の被制御チップ及び少なくとも一つの第２の被制御チップと、
   前記第１及び第２の被制御チップに積層された制御チップであって、前記第１及び第２の被制御チップに其々第１のコマンド信号を出力する第１及び第２のコマンド信号出力回路を別々に備え、前記第１及び第２の被制御チップに其々第２のコマンド信号を出力する第３のコマンド信号出力回路を共通に備える、ことを特徴とする半導体装置。

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