JP2008171927A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008171927A
JP2008171927A JP2007002259A JP2007002259A JP2008171927A JP 2008171927 A JP2008171927 A JP 2008171927A JP 2007002259 A JP2007002259 A JP 2007002259A JP 2007002259 A JP2007002259 A JP 2007002259A JP 2008171927 A JP2008171927 A JP 2008171927A
Authority
JP
Japan
Prior art keywords
surface electrode
wiring board
metal wire
semiconductor device
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007002259A
Other languages
English (en)
Inventor
Kazuyuki Misumi
和幸 三角
Jun Shibata
潤 柴田
Sunao Kato
加藤　　直
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2007002259A priority Critical patent/JP2008171927A/ja
Publication of JP2008171927A publication Critical patent/JP2008171927A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】上面電極と金属ワイヤとの接合が剥離するのを防ぐことができる半導体装置を得る。
【解決手段】本発明に係る半導体装置は、配線基板と、配線基板上に搭載された半導体チップと、配線基板上に形成された上面電極と、一端が上面電極に接合され、他端が半導体チップに接合された金属ワイヤと、半導体チップ等を樹脂封止するトランスファモールド樹脂と、配線基板の下面であって、金属ワイヤが上面電極に接合された位置の真下に形成された下面電極と、配線基板の下面及び下面電極を覆うソルダーレジストとを有する。そして、配線基板の厚みは８０μｍ以下であり、ソルダーレジストの表面段差の最大値は８μｍ以下である。
【選択図】図７

Description

本発明は、ＢＧＡ(Ball Grid Array)構造の半導体装置に関し、特に上面電極と金属ワイヤとの接合が剥離するのを防ぐことができる半導体装置に関するものである。
ＢＧＡ(Ball Grid Array)構造の半導体装置は、パッケージの実装面全体に端子を配置しているので、パッケージサイズを大きくせずに多ピン化を実現することができる。そのため、実装面積の縮小が要求される用途において急速に普及してきた。
このようなＢＧＡ構造の従来の半導体装置の製造工程について図面を用いて説明する。まず、一般的な手法により、図９に示す構造を製造する。この構造において、表面にソルダーレジスト２が形成された配線基板１上に、ダイボンド材３を介して半導体チップ４が搭載されている。そして、半導体チップ４上にダイボンド材５を介して半導体チップ６が積層されている。また、配線基板１の上面に上面電極７が形成されている。そして、上面電極７の表面に金メッキ８が形成されている。また、金属ワイヤ９の一端は上面電極７にステッチボンドされ、金属ワイヤ９の他端は半導体チップ４にボールボンドされている。一方、金属ワイヤ１０の一端は上面電極７にボールボンドされ、金属ワイヤ１０の他端は半導体チップ６にステッチボンドされている。そして、配線基板１の下面に下面電極１２が形成され、この下面電極１２上に半田ボール１３が実装されている。また、配線基板１の下面であって、下面電極１２が形成されていない領域に、ダミーパターンとして下面電極１４が形成されている。そして、配線基板１の下面及び下面電極１４は、保護膜としてソルダーレジスト１５により覆われている。
次に、図１０に示すように、モールド金型２１の上金型と下金型の間に、配線基板を挟み込んだ状態で、その間に形成されるキャビティ２２内に、半導体チップ４，６を実装した配線基板１を配置した状態でトランスファモールド樹脂１１により樹脂封止を行う。その後、図１１に示すように、下面電極１２上に半田ボール１３を実装する。
ここで、樹脂封止の際に、トランスファモールド樹脂１１の射出圧が配線基板１及び半導体チップ４，６に上方から作用する。これに対し、ダミーパターンとして下面電極１４を設けたことにより配線基板１が射出圧によって曲がるのを防いで、半導体チップ４，６が割れるのを防ぐことができる（例えば、特許文献１参照）。
また、配線基板１の上面に凹凸があると、半導体チップ４をダイボンドする際に均一に力がかからないため、チップが割れたり、局所的にフィルムの接着強度が低下したり空気層ができたりする。そして、接着強度が低下した箇所や空気層ができた箇所を起点に、実装時の熱ストレスで膨れ、クラックが進展しやすい。また、ワイヤボンディング時に、配線基板１の裏面が凹んでいると、中空でボンディングすることになるので接合性が低下する。これに対し、ダミーパターンとして下面電極１４を設けることにより配線基板１が平坦化されるため、これらの問題を防ぐことができる。
特開２００２−３１４００３号公報
図９に示すように、下面電極１４が突出しているため、ソルダーレジスト１５の表面に段差が存在する。このため、図１０に示すように、樹脂封止の際に、樹脂の注入圧力がかかることで配線基板全体が沈み込むため、下面電極１４の真上にある配線基板１及び上面電極７が相対的に押上げられる。そして、金属ワイヤ１０が上面電極７にボールボンドされた位置の真下に下面電極１４が形成されている場合は、金属ワイヤ１０のボール部分も押上げられる。
樹脂封止の後に押し上げる力が解放されると、配線基板１は下に戻ろうとするが、金属ワイヤ１０のボール部分はトランスファモールド樹脂１１に固定されため、金属ワイヤ１０と上面電極７との接合を引き離そうとする力が加わる。そして、パッケージの薄型化の要求により配線基板１のコア材の総厚を８０μｍ以下にした場合、ソルダーレジスト１５の表面段差による押上げ効果が大きくなるため、図１１に示すように、金属ワイヤ１０と上面電極７との接合が剥離する場合があるという問題があった。また、配線基板１をモールド金型２１から解放した段階では剥離が発生していない場合でも、その後の温度サイクル又は実装時の熱ストレスにより剥離が発生するという問題があった。
また、下面電極１４はトランスファモールド樹脂１１の射出圧によって配線基板１が曲がるのを防ぐことなどに用いられるダミーパターンであるため、下面電極１４の形成位置の自由度は少ない。従って、上記のような剥離を防ぐために、金属ワイヤ１０が上面電極７に接合された位置の真下に下面電極１４が存在しないように調整することには限界があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は上面電極と金属ワイヤとの接合が剥離するのを防ぐことができる半導体装置を得るものである。
本発明の一実施例に係る半導体装置は、配線基板と、配線基板上に搭載された半導体チップと、配線基板上に形成された上面電極と、一端が上面電極に接合され、他端が半導体チップに接合された金属ワイヤと、半導体チップ、上面電極及び金属ワイヤを樹脂封止するトランスファモールド樹脂と、配線基板の下面であって、金属ワイヤが上面電極に接合された位置の真下に形成された下面電極と、配線基板の下面及び下面電極を覆うソルダーレジストとを有する。そして、配線基板のコア材の厚みは８０μｍ以下であり、ソルダーレジストの表面段差の最大値は８μｍ以下である。
この実施例によれば、上面電極と金属ワイヤとの接合が剥離するのを防ぐことができる。
図１は、本発明の実施の形態に係る半導体装置を示す断面図である。表面にソルダーレジスト２が形成された配線基板１上に、ダイボンド材３を介して半導体チップ４が搭載されている。そして、半導体チップ４上にダイボンド材５を介して半導体チップ６が積層されている。
配線基板１の上面にＣｕからなる上面電極７が形成されている。そして、上面電極７の表面に金メッキ８が形成されている。また、金属ワイヤ９の一端は上面電極７にステッチボンドされ、金属ワイヤ９の他端は半導体チップ４にボールボンドされている。一方、金属ワイヤ１０の一端は上面電極７にボールボンドされ、金属ワイヤ１０の他端は半導体チップ６にステッチボンドされている。そして、トランスファモールド樹脂１１により、半導体チップ４，６、上面電極７及び金属ワイヤ９，１０は樹脂封止されている。
配線基板１の下面にＣｕからなる下面電極１２が形成され、この下面電極１２上に半田ボール１３が実装されている。また、配線基板１の下面であって、金属ワイヤ１０が上面電極７に接合された位置の真下に、Ｃｕからなる下面電極１４が形成されている。そして、配線基板１の下面及び下面電極１４は、保護膜としてソルダーレジスト１５により覆われている。
図２は、本発明の実施の形態に係る半導体装置を示す上面図であり、図３は図２の半導体装置について上側から下面電極を透過した状態を示す上面図である。図３のＡ部分において、金属ワイヤ１０が上面電極７に接合された位置と下面電極１４の位置が重なっている。
図４は、本発明の実施の形態に係る半導体装置の要部を拡大した上面図である。ソルダーレジスト２の開口部１６において、配線基板１及び上面電極７が露出している。また、上面電極７と接続された配線基板表面配線１７と、配線基板１の表面と裏面を繋ぐビア１８が形成され、これらはソルダーレジスト２で覆われている。
図５は、図４の領域を透過して下部電極を見た図である。下面電極１２，１４が密な箇所では、塗布したソルダーレジスト２が硬化するまでの間に段差が生じ難い。一方、下面電極１２，１４が疎な箇所では、塗布したソルダーレジスト２が硬化するまでの間に引けて、段差が生じ易い。特に、ＭＡＰタイプの場合はパッケージ同士がくっついているので、隣り合うパッケージの下面電極１２，１４が疎な箇所が隣接すると、一段とソルダーレジスト２の引けは大きく、段差が生じ易い。下面電極１４は、最も近接する他の下面電極までの最短距離が１ｍｍ以上開いている。このように、近接する配線パターンまでの距離が１ｍｍ以上離れている孤立配線パターンが、上面電極７のボールボンドする位置の真下にある場合に、前述のソルダーレジスト１５の段差が特に生じやすい。このような場合、ボール剥離に対する対策は、最も重要になる。
図６は、図４と図５を重ね合わせた図である。図６のＡ部分では、金属ワイヤ９が上面電極７にステッチボンドされている。ステッチボンドは圧着により金属ワイヤ９が変形するような強い結合であるため、Ａ部分では金属ワイヤ９と上面電極７との接合が剥離し難い。
図６のＢ部分では、金属ワイヤ１０が上面電極７にボールボンドされ、その真下に下面電極１４が形成されている。この金属ワイヤ１０のボール部分はトランスファモールド樹脂１１に強く拘束される。そして、ステッチボンドに比べて、ボールボンドの方が上面電極７との接合が弱い。また、Ｂ部分において下面電極１４は、１つのワイヤボンディングの真下にあり、隣接するワイヤボンディングの真下には無いような小島状のパターンである。特に、本実施の形態においては、下面電極１４は、最も近接する下面電極までの距離が１ｍｍである孤立パターンである。従って、下面電極１４による段差の影響が大きいため、金属ワイヤ１０と上面電極７との接合が剥離し易い。
図６のＣ部分では、金属ワイヤ１０が上面電極７にボールボンドされているが、その真下に下面電極１４が形成されていない。従って、Ｃ部分では剥離は発生し難い。また、図６のＤ部分では、金属ワイヤ１０が上面電極７にボールボンドされ、その真下に下面電極１２が形成されている。しかし、Ｄ部分において下面電極１２は複数の隣接するワイヤボンディングの真下に延在している。従って、下面電極１２による段差が生じ難いため、Ｄ部分では剥離は発生し難い。
図７は、本発明の実施の形態に係る半導体装置の要部を拡大した断面図である。図示のように、下面電極１４の厚みは１８〜２５μｍであり、配線基板１のコア材の厚みは８０μｍ以下である。本実施の形態においては、コア材はガラスクロスにエポキシ樹脂を含浸させた部材で構成される。また、コア材を複数層重ねて使用する場合は、それら複数層のコア材の総厚として、コア材の厚みを定義する。コア材の厚みが８０μｍ以下になると、配線基板の剛性の確保が難しくなる。このような場合、配線基板裏面に大きな凹凸があると、図１０に示す樹脂封止時の配線基板の変形を回避することが難しくなる。そして、本実施の形態では、ソルダーレジスト１５の表面段差の最大値を８μｍ以下としている。また、表面段差を８μｍ以下にするために、ソルダーレジスト１５の厚みを２５μｍ以上として、下面電極１４よりも厚くしている。これにより、ソルダーレジスト１５表面の凹凸を小さくすることができ、上面電極７と金属ワイヤ１０との接合が剥離するのを防ぐことができる。これについて以下に説明する。
図８は、ソルダーレジストの厚み及び表面段差を変えて、リフロー後に半導体装置が良品であるか否かを調べた実験結果を示す図である。この実験結果より、ソルダーレジスト１５の厚みが２５μｍ以上の場合、ソルダーレジスト１５の表面段差は８μｍ以下となり、この場合に不良品は発生しないことが分かった。
ここで、上面電極７の表面に金メッキ８が形成されているが、金メッキ８はトランスファモールド樹脂１１との密着性が悪い。従って、金メッキ８が形成されていると剥離が生じ易くなるため、本発明の重要性が増す。
また、配線基板１のコア材として、前述の通り、ガラスクロスにエポキシエポキシ樹脂を含浸・乾燥させたプリプレグを複数枚積層して一体に成形したガラスエポキシを用いることができる。ただし、配線基板の材質は、ガラスエポキシ以外にも、ポリイミド又はＢＴレジンでもよい。
本発明の実施の形態に係る半導体装置を示す断面図である。 本発明の実施の形態に係る半導体装置を示す上面図である。 図２の半導体装置について上側から下面電極を透過した状態を示す上面図である。 本発明の実施の形態に係る半導体装置の要部を拡大した上面図である。 図４の領域を透過して下部電極を見た図である。 図４と図５を重ね合わせた図である。 本発明の実施の形態に係る半導体装置の要部を拡大した断面図である。 ソルダーレジストの厚み及び表面段差を変えて、リフロー後に半導体装置が良品であるか否かを調べた実験結果を示す図である。 従来の半導体装置の製造工程を説明するための断面図である。 従来の半導体装置の製造工程を説明するための断面図である。 従来の半導体装置の製造工程を説明するための断面図である。
符号の説明
１ 配線基板
２ ソルダーレジスト
６ 半導体チップ
７ 上面電極
８ 金メッキ
１０ 金属ワイヤ
１１ トランスファモールド樹脂
１４ 下面電極
１５ ソルダーレジスト

Claims (6)

  1. 配線基板と、
    前記配線基板上に搭載された半導体チップと、
    前記配線基板の上面に形成された上面電極と、
    一端が前記上面電極に接合され、他端が前記半導体チップに接合された金属ワイヤと、
    前記半導体チップ、前記上面電極及び前記金属ワイヤを樹脂封止するトランスファモールド樹脂と、
    前記配線基板の下面であって、前記金属ワイヤが前記上面電極に接合された位置の真下に形成された下面電極と、
    前記配線基板の下面及び前記下面電極を覆うソルダーレジストとを有し、
    前記配線基板のコア材の厚みは８０μｍ以下であり、前記ソルダーレジストの表面段差の最大値は８μｍ以下であることを特徴とする半導体装置。
  2. 前記ソルダーレジストは、前記下面電極よりも厚いことを特徴とする請求項１に記載の半導体装置。
  3. 前記ソルダーレジストの厚みは２５μｍ以上であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記金属ワイヤは、一端が前記上面電極にボールボンドされ、他端が前記半導体チップにステッチボンドされていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記上面電極の表面は金メッキが形成されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
  6. 前記配線基板の材質は、ガラスエポキシ、ポリイミド又はＢＴレジンであることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
JP2007002259A 2007-01-10 2007-01-10 半導体装置 Pending JP2008171927A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007002259A JP2008171927A (ja) 2007-01-10 2007-01-10 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007002259A JP2008171927A (ja) 2007-01-10 2007-01-10 半導体装置

Publications (1)

Publication Number Publication Date
JP2008171927A true JP2008171927A (ja) 2008-07-24

Family

ID=39699762

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007002259A Pending JP2008171927A (ja) 2007-01-10 2007-01-10 半導体装置

Country Status (1)

Country Link
JP (1) JP2008171927A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015029022A (ja) * 2013-07-30 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315751A (ja) * 1999-03-01 2000-11-14 Sumitomo Metal Mining Co Ltd プリント配線板の製造方法
JP2002016182A (ja) * 2000-06-28 2002-01-18 Sharp Corp 配線基板、半導体装置およびパッケージスタック半導体装置
JP2002093939A (ja) * 2000-09-20 2002-03-29 Mitsui Mining & Smelting Co Ltd 電子部品実装用基板
JP2003168768A (ja) * 2001-12-03 2003-06-13 Sharp Corp 半導体モジュール及びその製造方法、並びにｉｃカード等用モジュール

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315751A (ja) * 1999-03-01 2000-11-14 Sumitomo Metal Mining Co Ltd プリント配線板の製造方法
JP2002016182A (ja) * 2000-06-28 2002-01-18 Sharp Corp 配線基板、半導体装置およびパッケージスタック半導体装置
JP2002093939A (ja) * 2000-09-20 2002-03-29 Mitsui Mining & Smelting Co Ltd 電子部品実装用基板
JP2003168768A (ja) * 2001-12-03 2003-06-13 Sharp Corp 半導体モジュール及びその製造方法、並びにｉｃカード等用モジュール

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015029022A (ja) * 2013-07-30 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI631680B (zh) * 2013-07-30 2018-08-01 瑞薩電子股份有限公司 半導體裝置
CN109037184A (zh) * 2013-07-30 2018-12-18 瑞萨电子株式会社 半导体器件
US10170402B2 (en) 2013-07-30 2019-01-01 Renesas Electronics Corporation Semiconductor device
CN109037184B (zh) * 2013-07-30 2022-05-03 瑞萨电子株式会社 半导体器件

Similar Documents

Publication Publication Date Title
JP4998268B2 (ja) 半導体装置及びその製造方法
JP5529371B2 (ja) 半導体装置及びその製造方法
US8815645B2 (en) Multi-chip stacking method to reduce voids between stacked chips
JP4992904B6 (ja) 半導体装置の製造方法
JP2004356529A (ja) 半導体装置および半導体装置の製造方法
US8093104B1 (en) Multi-chip stacking method to reduce voids between stacked chips
TW201104816A (en) Semiconductor device
JP2007088453A (ja) スタックダイパッケージを製造する方法
JP5673423B2 (ja) 半導体装置および半導体装置の製造方法
JP2006261485A (ja) 半導体装置およびその製造方法
JP5184132B2 (ja) 半導体装置およびその製造方法
US7786568B2 (en) Window BGA semiconductor package
JP2007027526A (ja) 両面電極パッケージ及びその製造方法
JP2012009655A (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP2010010174A (ja) 半導体装置の製造方法
TW200828527A (en) Chip package and method of manufacturing the same
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
JP2011018797A (ja) 半導体装置及び半導体装置の製造方法
JP2006222470A (ja) 半導体装置および半導体装置の製造方法
KR20110138788A (ko) 적층형 반도체 패키지
TWI394240B (zh) 免用凸塊之覆晶封裝構造及其中介板
JP2008171927A (ja) 半導体装置
JP2010050288A (ja) 樹脂封止型半導体装置およびその製造方法
JP4972968B2 (ja) 半導体装置及びその製造方法
JP2013110188A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100104

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110510

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110512

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111004