KR20040101416A - 전자 디바이스 및 그 제조 방법 - Google Patents

전자 디바이스 및 그 제조 방법 Download PDF

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KR20040101416A
KR20040101416A KR10-2004-7016073A KR20047016073A KR20040101416A KR 20040101416 A KR20040101416 A KR 20040101416A KR 20047016073 A KR20047016073 A KR 20047016073A KR 20040101416 A KR20040101416 A KR 20040101416A
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patterning layer
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위캠프요한누스더블유
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명에 따른 반도체 디바이스(100)는 반도체 기판(20)과, 마이크로스트립, 인덕터, 커플러 등과 같은 기능 소자(31)를 포함한다. 여기서 기능 소자(31)는, 적어도 부분적으로 격리 재료(40) 내에 기계적으로 매립되어 있으며 접속 수단을 통해 기판(20)에 접속되는 도전성 패터닝층 내에 존재한다. 이런 방식으로, 기판(20)을 통한 전기 손실이 실질적으로 감소한다. 디바이스(100)는, 패터닝층 및 캐리어층을 포함하는 포일이 기판(20)에 제공되고, 그 후에 이들 사이의 공간이 격리 재료(40)로 채워지고, 캐리어층은 제거된다.

Description

전자 디바이스 및 그 제조 방법{METHOD OF MANUFACTURING AN ELECTRONIC DEVICE}
이러한 디바이스는 미국특허 제 5,635,762 호에 공지되어 있다. 이 공지된 디바이스는 반도체 소자를 구비한 반도체 기판을 포함한다. 기판의 제 1 면 상에는 공면 유형(co-planar type)의 전송 라인이 배치되고, 제 2 면 상에는 마이크로스트립(microstrip) 유형의 전송 라인이 제 1 면으로부터 떨어져서 배치된다. 제 2 면의 전송 라인들은 함께 커플러(coupler)를 형성하며, 기판(비아)을 통해 금속화된 링크에 의해 제 1 면 상의 전송 라인에 접속된다.
제 2 면 상에 커플러가 존재하기 때문에 공간의 사용이 제한됨에도 불구하고, 이 해결책은 이상적이지 않다. 첫째로, 금속화 링크가 설계 시에 마진 조건을 부과한다. 예를 들면, 제 1 면이 접지되는데, 이 때문에 인접한 전송 라인들 간에 전압 차가 발생하고, 이 전압 차가 고려된다. 둘째로, 제 2 면은 단순한 소자에 대해서만 적합하다. 예를 들어, 반도체 기판의 유도성 결합에 의해 제 2 면상에 코일을 배치하는 것이 제한된다. 셋째로, 제 1 및 제 2 면 상에 기능 소자를 구비한 기판은 클라이언트에 의한 운반 또는 조립 동안에 손상에 아주 민감하다.
본 발명은 제 1 면 상에 전기 소자 -이 전기 소자는 금속화물을 통해 전기 접촉부 및 다른 전기 소자들의 전극에 접속되는 제 1 및 제 2 전극을 포함함- 를 포함하는 기판과, 기능 소자를 포함하는 전자 디바이스 제조 방법에 관한 것이다.
본 발명은 또한 제 1 면 상에 전기 소자 -이 전기 소자는 금속화물을 통해 전기 접촉부 및 다른 전기 소자들의 전극에 접속되는 제 1 및 제 2 전극을 포함함-를 포함하는 기판과, 유도성 소자(inductive element)를 포함하는 전자 디바이스 제조 방법에 관한 것이다.
도 1은 본 발명의 방법에 응용하기에 적합한 캐리어의 단면도.
도 2는 도 1의 캐리어의 부각 투시도.
도 3은 도 1에 도시된 캐리어를 적용한 디바이스의 제 1 실시예의 단면도.
도 4는 디바이스의 제 2 실시예의 단면도.
도 5는 디바이스의 제 3 실시예의 단면도.
도면은 실제 축척으로 도시되지 않았으며, 명확성을 위해 몇몇 가지 치수들은 과장해서 도시되어 있다. 유사한 영역 또는 부분들은 가능한 한 유사한 참조 부호를 갖고 있다.
따라서, 본 발명의 제 1 목적은 소형이며 제어하기 쉬운 디바이스를 획득할 수 있는 서두에 정의된 유형의 방법을 제공하는 것이다.
제 1 목적은 기능 소자를 구비한 캐리어를 제공하는 단계 -상기 캐리어는 제 1 면 상에 전기 전도성 패터닝층(an electroconductive patterned layer)과 상기 제 1 면과 마주보는 제 2 면 상에 캐리어층을 포함함- 와, 기판 및 캐리어를 조립하는 단계 -상기 기판 및 캐리어의 제 1 면은 서로 대향하며 상기 패터닝 층은 상기 금속화물에 전기 접속됨- 와, 상기 기판과 상기 캐리어 사이에 격리 재료를 제공하는 단계를 포함하는 전자 디바이스 제조 방법에 의해 달성된다. 기판의 제 1 면 상에 캐리어를 조립함으로써 이동이나 장착 과정 중 디바이스의 관리 문제가 해결된다.
이 방법은 단순히 캐리어가 기판과 독립적으로 제조될 수 있기 때문에 추가적인 이점을 갖는다. 이것은 또한 전자 디바이스, 특히 반도체 디바이스의 제조에 필요한 환경 하에서 적용될 수 없는 캐리어 내 또는 캐리어 상의 재료를 이용할 수 있게 한다.
다른 이점은 그 결과의 캐리어가 기판으로부터 격리된다는 것이다. 따라서 기능 소자가 기판 상에 존재하는 경우에 발생하는 기판을 통한 기생 상호작용이 크게 감소되거나 실질적으로 존재하지 않게 된다. 이 점에 있어서, 예를 들면, 크로스토크로 인한 문제점들을 가져오는 반도체 기판 상의 코일, 모든 유형의 다른 라인들 및 표면과의 용량 상호작용을 보여주는 전송 라인, 전자 디바이스의 기능을 방해할 수도 있는 재료가 들러붙기 시작하는 바이오센서, 기판 상의 광 다이오드로부터 분리되는 발광 다이오드를 고려할 수도 있다.
바람직한 실시예에서, 패터닝된 서브층이 패터닝층과 캐리어층 사이의 캐리어 내에 존재한다. 패터닝층과 이 서브층은 제 1 및 제 2 패턴을 가지며, 이 패턴들은 리세스에 의해 서로 구별된다. 이 리세스는 패터닝층의 표면에서보다 서브층의 표면에서 더 큰 직경을 갖는다. 이 부합하지 않는 직경으로 인해, 캐리어의 패터닝층은 격리 재료가 제공될 때 격리층의 재료에 매립된다. 이 때문에, 압력에 충분히 견딜 수 있는 신뢰성 있는 본딩이 제공된다.
캐리어 내에 위치하는 기능 소자는 하나 이상의 층을 포함할 수도 있다. 단일층 소자의 예로는 코일, 광 도파관, 단일층 커플러 등과 같은 유도 소자를 들 수 있다. 다층 소자의 예로는, 마이크로스트립 또는 스트립 라인, 센서, 발광 다이오드 또는 패터닝층 상에 배치되는 다른 소자를 들 수 있다. 기능 소자가 패터닝층에 적어도 부분적으로 위치할 필요는 없다. 패터닝층이 또한 상호 접속층에 제공될 수도 있다. 이것은, 예를 들면 기능 소자가 단일 층에 위치하는 복수의 와인딩을 갖는 코일인 경우에 유리하다. 그러면, 코일의 제 1 단부가 중간에 위치하고, 제 2 단부는 에지에 위치한다. 패터닝층으로의 비아에 의해 이 단부가 접촉될 수도 있다. 상호접속층으로서 패터닝된 층을 사용하면, 기능 소자가 캐패시터인 경우에 더 유리하다. 캐리어 및 기판이 조립된 후에 박막 프로세스에 의해 부가적인 층이 제공될 수도 있다. 반면에, 이들 부가적인 층은 캐리어 제조 동안에 이미 제공되었을 수도 있다.
패터닝층은 바람직하게는 Cu를 포함하지만, Au, Ag, Fe-Ni와 같은 다른 재료를 포함할 수도 있다. 캐리어층은 바람직하게는 Al을 포함하지만, Fe-Ni 또는 적절한 폴리머와 같은 다른 재료를 포함할 수도 있다. 도전 캐리어층이 사용되는 경우의 유일한 조건은 캐리어층이 패터닝층에 대해 선택적으로 제거될 수 있다는 것이다. 제거는 다른 기법을 적용하여 행할 수도 있지만 에칭에 의한 것이 바람직하다.
격리 재료로는 에폭시 재료를 예로 들 수 있지만, 아크릴 또는 폴리이미드와 폴리프닐렌술폰산(polyphenylenesulphide)같은 다른 폴리머가 사용될 수도 있다. 알콕시 실리케이트(alkoxy silicate) 및 알킬로 대체한 알킬 실리케이트(alkyl silicate)의 솔-겔(sol-gel) 처리에 의해 획득될 수 있는 폴리실리케이트(polysilicate)가 적합하다. 액상(liquid phase)으로 제공될 수 있고 따라서 캐리어와 기판 사이의 공동을 채울 수 있는 격리 재료를 이용하는 것이 바람직하다. 반면에, 온도 상승으로 인해 그리고 접속 수단의 압력 하에서 기판으로부터 흘러 나오는 포일(foil)이 사용될 수도 있다.
바람직한 실시예에서, 캐리어층은 격리 재료가 제공된 후에 제거된다. 따라서, 캐리어층은 나중에 제거될 수도 있는 임시 캐리어로서 작동한다. 예를 들어 알루미늄, 또는 기타 유기층 또는 폴리머를 포함하는 캐리어층이 보호층 기능을 할 수도 있다. 포토리소그래픽 방법으로 캐리어층 내에서 전기 전도성 재료로 채워질 수 있는 홀이 규정되도록 하는 것도 또한 가능하다. 그러나, 캐리어층을 제거하면, 캐리어층이 선택될 때의 층의 원하는 기능적인 특성을 고려할 필요가 없어진다고 하는 이점이 있다. 또한, 부가적인 층이 공동의 루프에 보다 쉽게 제공될 수 있다. 부가적인 층 내의 금속 패턴은 바람직하게는 비아에 의해 패터닝층에 접속된다. 제거는 예를 들어 에칭, 폴리싱 또는 박리(delaminating)에 의해 발생한다.
다른 실시예에서는, 패터닝층으로 금속화물을 접속하는데 솔더 또는 Cu, Ag, Au 또는 Al과 같은 금속과 같은 적절한 재료의 범프가 사용된다. 이러한 범프의 사용은 자체로서 알려져 있다. 범프의 사용은 또한 치수 및 재료 모두에 대하여 본 발명의 방법에 따른 조립에 적합하다. 또한, 캐리어층 내의 캐리어는 범프의 양호한 본딩에 필요한 충분한 안정성을 갖는다. 한편 이방성의 도전성 아교가 사용될 수 있다.
본 발명은 패터닝층이 1 내지 20㎛의 두께를 갖는 경우가 바람직하다. 이러한 치수는 격리 재료에 매우 강한 매립(embedding)을 제공한다. 또한, 이러한 치수에 의해, 유도 소자 및 다른 패턴을 비교적 작은 디바이스에 제공하는 것이 가능하다. 동시에, 유도 소자의 양호한 품질 요인이 그러한 두께로 실현된다.
바람직한 실시예에서, 패터닝층은 조립 전에 굽혀져서 제 1 위치에서 금속화물과 패터닝층 사이에 접촉부가 존재하며, 기능 소자가 사전 정의된 거리에서 제 1 면에 실질적으로 평행한 평면에 위치한다. 전송 라인층과 기판 사이의 거리를 설정하면, 유도 결합 및 용량 결합이 매우 정교하게 설정될 수 있기 때문에 매우 유리하다. 전송 라인층을 구부리는 것은 본 명세서에 참조로서 포함되는 공개되지 않은 특허 출원 EP 02078208.2(PHNL020719)에 설명된 기법에 의해 이루어질 수도 있다.
다른 실시예에서, 기판은 다수의 서로 독립적인 금속화물을 포함하고, 다수의 전송 라인이 전송 라인층 내에 규정된다. 그 다음에 기판, 격리 재료 및 캐리어의 조합은 개별 전자 디바이스로 분리된다. 캐리어층이 제거되면, 그 후까지 분리가 발생하지 않는다. 이 실시예의 이점은 디바이스가 평면 레벨에서 제조된다는 것이다. 이것은 조립 비용을 크게 절감시킨다. 이에 대한 요건은 물론 기판 및 캐리어에 대한 측면 방향으로의 허용오차가 대체로 바람직하게는 실질적으로 동일할 것이다. 그러한 치수의 정확도는 바람직하게는 전기 전도성 패터닝 층의 두께를 작게, 바람직하게는 30㎛보다 작게 유지함으로써 실현된다.
본 발명의 제 2 목적은 기판의 제 2 면을 사용할 필요없이 코일 및 기타 전송 라인이 디바이스와 쉽게 통합될 수 있는 서두에 규정한 유형의 전자 디바이스를 제공하는 것이다.
이 제 2 목적은, 유도 소자가 기판의 제 1 면 상에 위치하며 금속화물에 전기 도전성으로 접속되는 전기 도전성 패터닝층 내에 규정되고, 기판과 패터닝층 사이에 격리 재료가 존재하며, 격리 재료 내에 패터닝층이 기계적으로 매립되는 것에 의해 달성된다.
본 발명에 따른 디바이스에서, 격리 재료는 본딩제(bonding agent)일 뿐만 아니라 및 유도 소자용 기판이다. 이런 방법으로 다른 소자들에 대한 기생 캐패시턴스 및 유도 커플링이 크게 감소한다. 동시에 기존의 솔루션에 비해 기판 표면이 적어도 동일하게 남는다. 또한 기판의 제 2 면이 패턴을 가질 필요가 없고 기판을 통해 접속이 이루어질 필요가 없기 때문에, 디바이스는 제어하기가 쉽다. 반면에, 격리 재료가 본딩제 및 유도 소자용 기판뿐만 아니라 반도체 소자 및 가능하게는 기판의 제 1 면 상의 다른 소자들에 대한 보호층로서 기능한다. 유도 소자의 예로는, 코일, 도파관, 커플러, 스트립 라인 등이 있다. 물론 하나 이상의 유도 소자가 패터닝층 내에 규정될 수도 있다.
본 발명의 이점은 패터닝층이 임의의 기판과의 조합에 제공될 수 있다는 것이다. 그 예로는, GaAs 및 InP와 같은 Ⅲ-Ⅴ족 물질의 반도체 기판, 에칭되지 않는 실리콘 SiC 및 SiGe 기판 또는 그라운드 백(ground back), 그 외에 박막 트랜지스터를 규정하거나 또는 전기 소자들이 조립되어 있는 폴리머 또는 세라믹 기판이 있다. 전기 소자들은 바람직하게는 트랜지스터, 다이오드, 집적 회로와 같은 반도체 소자들이지만, MEMS(microelectromechanical system elements), 공진기 및 캐패시터일 수도 있다. 전기 소자로서 HBT 및 PHEMT와 같은 반도체 소자를 구비한 Ⅲ-Ⅴ족 재료의 반도체 기판을 사용하는 것이 매우 유리하다.
바람직한 실시예에서, 패터닝층은 기판으로부터 제 1 면에 평행하게 연장되고, 전자 디바이스의 외부 접촉을 위한 접촉 패드를 포함하며, 격리 재료는 실제로 완전히 기판을 둘러싼다. 패터닝층은 여기서는 리드 프레임 기능인 다른 기능을 수행하는 반면에, 격리 재료는 외피(envelope)이다. 이것은 접촉 패드가 유도 소자 주위에 테두리로 존재하면 매우 양호하게 구현될 수 있다.
다른 실시예에서, 패터닝층은 격리 재료와 예를 들어 수직 상호 접속 영역(비아)이 규정되어 있는 부가적인 층들 사이에 존재한다. 이 실시예에서, 패터닝층은 확장된 상호 접속 구조물과 통합된다. 패터닝층이 수 마이크로미터 차수의 작은 두께를 갖는 경우, 유전체층 및 도전성층은 박막 기술로 쉽게 구현될 수 있다. 비아 외에 이런 방식으로 캐패시터를 규정하는 것도 가능하며, 하나의 전극이 전송 라인층에 수용된다. 이러한 캐패시터의 필드의 균일성은 하나의 전극의 에지 내에 존재하는 격리층을 제공함으로써 보장된다. 이것은 공개되지 않은 특허 출원 EP 01203071.4(PHNL010579)에 설명되어 있다.
또 다른 실시예에서는, 제 1 지점에서 금속화물과 패터닝층 간의 접촉이 이루어지도록 패터닝층이 구부러지고, 유도 소자가 사전 정의된 거리에서 제 1 면에 실질적으로 평행하도록 위치한다. 유도 소자와 기판 사이의 거리의 설정은 유도 및 용량 커플링이 매우 양호하게 설정될 수 있다는 점에서 매우 유리하다. 패터닝층을 구부리는 것은 본 명세서에 참조로서 포함되는 공개되지 않은 특허 출원 EP 02078208.2(PHNL020719)에 설명되어 있다.
상기 두 번째 실시예와 조합하면 매우 유리한 변형 실시예에서는, 금속화물이 격리 재료와 마주보는 경계면 상에 유도 소자를 포함한다. 이 유도 소자는 패터닝층 내에 유도 소자와 실질적으로 대향하며, 이 유도 소자들은 함께 스트립 라인을 형성한다. 스트립 라인의 예로는, 2 와인딩 코일, 변환기, 공진기 및 커플러가 있다. 두 기판 상에 존재하는 이러한 스트립 라인은 US-A-6,060,968에 공지되어 있다. 이 문서에 개시된 경우에서, 기판들 중 하나는 인쇄 회로 기판과 같은 격리 기판이다. 이것의 문제점은 스트립 라인이 상이한 제조업자들, 즉 인쇄 회로 기판 제조업자 및 전기 소자의 제조업자에 의해 제조되는 두 부분을 포함한다는 것이다. 이러한 문제점은 참조로서 본 명세서에 포함되는 WO-A 02/01631에 공지되어 있는 공면 도파관(co-planar waveguide) 구조물이 존재한다는 것이다. 그러나, 이 발명에 따른 디바이스 내의 스트립 라인은 디바이스의 제조업자에 의해 전체적으로 제조될 수도 있다.
본 발명의 상기 및 다른 특성은 다음에 설명하는 실시예를 참고로 하여 설명할 것이며, 이로부터 명확해질 것이다.
도 1은 본 발명에 따른 방법에 적용된 캐리어(10)를 단면으로 도시하고 있다. 도 2는 도 1의 캐리어를 부각 투시도로 나타낸 도면이다. 이 예에서, 필수적인 것은 아니지만, 캐리어(10)는 제 1 면(1) 및 제 2 면(2)과, 제 1 면(1) 상의 패터닝층(3) 및 제 2 면 상의 캐리어층(4)을 포함한다. 서브층(a sub-layer)(5)은 이 실시예에서는 캐리어층(4)의 일부로서 패터닝층(3)과 접촉하고 있다. 패터닝층(3) 및 서브층(5)은 리세스(6)에 의해 분리된 다수의 패턴을 포함한다. 리세스(6)는 패터닝층(3)의 면에서보다 서브층(5)의 면에서 더 큰 직경을 갖는다. 캐리어층(4)은 여기서는 약 60㎛의 두께를 갖는 알루미늄층이다. 패터닝층(3)은 구리를 포함하며 두께가 약 10㎛이다. 접촉 패드(41) 및 와인딩(winding)(31)은 패터닝층(3) 내에 규정된다. 도면에는 두 개의 접촉 패드(41)만이 도시되어 있지만, 당업자라면 일반적으로 더 많은 수의 접촉 패드, 즉 트랜지스터에 대해 적어도 세 개와 집적 회로에 대해서는 더 많은 수의 접촉 패드가 있다는 것을 이해할 수 있을 것이다.
캐리어는 다음과 같이 제조된다. 포토리소그래피를 이용하여 실리콘 이산화물의 홀터 마스크(a halter mask)를 형성한 후 이 마스크의 외부에서 염화철 수용액으로 에칭에 의해 패터닝층(3)으로부터 구리를 제거한다. 이 프로세스 동안에 리세스(recess)(6)가 캐리어(10) 내에 형성된다. 그 다음에, 다른 선택적 에칭제(selective etchant)를 이용하여 캐리어층(4)의 일부를 제거한다. 그 다음에, 패터닝층(3)에 대해 캐리어층(4)을 하부 에칭하여 서브층(5)을 형성한다. 예를 들면, 알루미늄에 대한 선택적 에칭제로서 부식제 소다 용액(caustic soda solution)이 사용될 수 있다.
도 3에 도시되어 있는 디바이스(100)는 기판(20)과 캐리어(10)의 조립 및 몇몇 순차적인 단계 후에 형성된다. 조립 전에, 솔더 범프(43)가 기판(20)의 금속화물 면(21) 상의 접촉면(42) 및 트랙(22) 상에 제공된다. 솔더 범프(43) 대신에 예를 들어 Au 범프를 제공하는 것도 가능하다. 그 경우에는 예를 들어 Ag와 같은 점착층을 접촉면(41, 42)을 제공하는 것이 유리하다. 캐리어(10)는 솔더 범프(43)의 모양을 유지하기 위해 유체층을 구비할 수도 있다. 그러한 액체층은 본 명세서에 참조로서 포함되는 공개되지 않은 특허 출원 EP 02077228.1(PHNL020471)에 설명되어 있다. 조립 동안에, 솔더 범프(43)는 접촉 패드(41) 및 코일(31)과 접촉하게 된다. 캐리어와 기판의 정렬은 캐리어(10)의 패터닝층(3) 및 기판(20) 상의 금속화물에 제공되는 기계적인 정렬 수단의 도움으로 발생한다. 대안적으로, 정렬은 예를 들어 광에 의해 이루어질 수도 있다.
조립 후에, 격리 재료(40)를 캐리어(10)와 기판(20) 사이 및 기판(20) 주위에 삽입한다. 이 예에서는 격리 재료로 에폭시가 사용된다. 진공 처리에 의해 증가될 수 있는 모세관 힘(capillary force)이 가해져서 에폭시가 상기 공간 및 리세스(6)를 채운다. 채움 동작 후에, 부가적인 가열 단계를 통해 격리 재료(40)를 경화시킨다.
이어서, 부식성 소다 용액(caustic soda solution)으로 에칭하여 캐리어층(4)을 제거한다. 그 다음에, 바람직하게는 동일한 격리 재료의 보호층(45)을 제공한다. 도면에서 디바이스(100)는 솔더 범프(46)를 포함하며, 따라서 기판 상에 증착하기에 적합하다. 알루미늄을 제거하고 이를 격리 재료로 대체하는 대신에, 예를 들어 표면 상에 두꺼운 SiO2층을 갖는 실리콘 기판이 캐리어층으로 사용될 수도 있다. 이 후, 캐리어층의 일부, 즉 Si 기판만을 제거하여 SiO2가 보호층으로 남게 하도록 한다. 그 다음에 그 내부의 홀이 제공될 수 있지만, 캐리어의 조립 전에 제공될 수도 있다.
도 3에 도시된 디바이스는 금속화물 면(21) 상에 코일(32)을 구비한 기판(20)을 포함한다. 와인딩(32)은 와인딩(31)으로부터 떨어져서 위치한다. 두 와인딩(31, 32)은 상호 접속될 수도 있으며, 따라서 두 개의 와인딩 코일이 형성된다. 그러나 와인딩은 또한 변환기(transformer)의 일부일 수도 있다. 두 개의 와인딩 코일은 보다 높은 유도(induction)를 갖는다. 분명히, 두 개의 와인딩 코일 대신에, 다른 기능적인 2층 소자가 동일한 방식으로 정의될 수도 있다. 격리 재료(40)에 대하여 자기 재료로 채워진 격리 재료를 선택하는 것도 가능하다. 그러면, 기판(20)과 캐리어(10) 사이와 기판(20) 주위에 상이한 격리 재료를 제공하는 것이유리하다.
도 4는 디바이스(100)의 제 2 실시예를 도시한 것이다. 캐리어(10)는 조립 전에 변형되고, 단층 기능 소자(31)(이 경우에는 코일)를 포함한다. 이 변형의 이점은 기능 소자(31)가 기판(20)으로부터 명확한 사전 정의된 거리에 위치한다는 것이다. 이 변형의 다른 이점은 기능 소자(31)가 접촉 패드(41)보다 기판(20)으로부터 더 멀리 떨어져 있다는 것이다. 그 결과, 기판(20)과 기능 소자(31) 사이의 기생 상호작용이 작게 된다. 기능 소자는 보호층(45)(이 경우에는 BCB(benzocyclobutene))을 구비한다.
대안으로, 기판(20)으로부터 더 작은 거리에 기능 소자(31)를 배치하는 것이 유리할 수도 있다. 이것의 이점은 부가적인 보호층(45)이 필요치 않다는 것이다. 이것은 특히 접촉 패드(41)가 기능 소자(31)보다 훨씬 더 큰 폭을 갖는 경우에 특히 유효하다. 하부 에칭의 정도를 설정함으로써, 격리 재료(40)가 기능 소자를 대부분 둘러쌀 수 있다. 훨씬 더 큰 치수를 갖는 접촉 패드(41)는 기판(20)으로부터 떨어져 있는 면에서 연장되지만, 대부분 격리 재료(40) 없이 유지된다.
리세스(6)가 패터닝된 층(3) 내에 제공된 후에 그리고, 서브층(5)이 형성되는 동안 캐리어층(4)을 부분적으로 에칭하기 위해 에칭제가 제공된 후에 변형이 일어난다. 예를 들어 Si 기판 상에 Ni/Au 범프가 존재하는 원하는 패턴을 갖는 주형(mold)이 이 변형을 위해 캐리어(10)와 접촉하게 되며, 이 동안에 캐리어(10)는 단단한 하부에 위치한다. 주형은 캐리어(10)의 제 1 면(1) 및 제 2 면(2) 상에 위치할 수도 있다.
도 5는 본 발명에 따른 디바이스(100)의 제 3 실시예를 도시한다. 도시된 디바이스(100)는 기판(20) 및 캐리어(10)가 개별 디바이스용의 기판(20) 또는 캐리어(10)의 분리를 위해 조립되는 평면 레벨(plate level)에서 제조된다. 이 결과는, 예를 들면 격리 재료(40)가 기판(20)과 캐리어(10) 사이에만 제공되는 것이다. 바람직하게는 격리 재료(40)의 공급을 가속시키기 위해 캐리어 내에 홀이 존재한다. 캐리어층이 제거된 후에, 이 실시예의 예에서는 제 1 보호층(45) 외에 제 2 보호층(47)이 증착된다. 두 층(45, 47) 모두 원하는 대로 패터닝되어 전기 도금에 의해 구리로 채워진다. 이 프로세스에서 상호접속 분야에서 공지되어 있는 마이크로미터 규모의 대머신 기법이 적용된다. 그 결과의 디바이스는 탑재(mounting)에 적합하지만, 부가적인 유전체층 및 도전층이 제공될 수도 있으며, 그 사이에 추가적인 소자들, 접지면(ground face), 박막 캐패시터 등이 존재할 수도 있다.
요약하면, 본 발명에 따르면 반도체 기판(20) 및 마이크로스트립(microstrip), 코일, 커플러와 같은 기능 소자(31)를 갖는 반도체 디바이스가 제공된다. 그러면 기능 소자(31)가 기판(20)과 소자(31) 사이의 격리 재료에 기계적으로 매립되는 도전층에 존재한다. 이어서, 기능 소자가 커넥터에 의해 기판(20)에 전기 접속된다. 이런 방식으로 기판(20) 내의 전기 손실이 크게 감소한다. 디바이스(100)는 바람직하게는 도전성층 및 캐리어층을 갖는 포일을 기판에 부착함으로써 제조되며, 그 다음에 기판과 포일 사이의 공간이 격리 재료(40)로 채워지고, 캐리어층이 제거된다.

Claims (11)

  1. 제 1 면 상에 전기 소자를 구비한 기판을 포함하는 전자 디바이스 -상기 전기 소자는 금속화물을 통해 전기 접촉부 및 다른 전기 소자들의 전극에 접속되는 제 1 및 제 2 전극을 포함하고, 상기 전자 디바이스는 기능 소자를 더 포함함- 제조 방법에 있어서,
    상기 기능 소자를 구비한 캐리어를 제공하는 단계 -상기 캐리어는 상기 제 1 면 상에 전기 전도성 패터닝층(an electroconductive patterned layer)과 상기 제 1 면과 마주보는 제 2 면 상에 캐리어층을 포함함- 와,
    상기 기판 및 상기 캐리어를 조립하는 단계 -상기 기판 및 상기 캐리어의 제 1 면은 서로 대향하며 상기 패터닝 층은 상기 금속화물에 전기 접속됨- 와,
    상기 기판과 상기 캐리어 사이에 격리 재료를 제공하는 단계
    를 포함하는 전자 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 캐리어 내부에 패터닝된 서브층(sub-layer)이 상기 패터닝층과 상기 캐리어층 사이에 존재하고, 상기 패터닝층 및 상기 서브층은 제 1 및 제 2패턴을 포함하고, 상기 패턴은 상기 패터닝 층의 평면에서보다 상기 서브층의 평면에서 더 큰 직경을 갖는 리세스에 의해 서로 구별되고, 상기 캐리어에 의해 상기 패터닝층은 상기 격리 재료의 제공 시에 상기 격리 재료에 매립되는
    전자 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 기능 소자는 상기 패터닝층 내에 규정되고,
    상기 캐리어층은 상기 격리 재료가 제공된 후에 제거되는
    전자 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 패터닝층은 금속 또는 솔더 볼에 의해 상기 금속화물에 접속되는
    전자 디바이스 제조 방법.
  5. 제 1 항 내지 3 항 중 어느 한 항에 있어서,
    상기 패터닝층은 두께가 1㎛ 내지 20㎛인
    전자 디바이스 제조 방법.
  6. 제 1 항 내지 3 항 중 어느 한 항에 있어서,
    상기 패터닝층은 조립 전에 굽혀져서 조립 후에 제 1 위치에서 상기 금속화물과 상기 패터닝층 사이에 접촉부가 존재하며,
    상기 기능 소자는 사전 정의된 거리에서 상기 제 1 면에 실질적으로 평행한 평면에 위치하는
    전자 디바이스 제조 방법.
  7. 제 1 면 상에 전기 소자를 구비한 기판을 포함하는 전자 디바이스에 있어서,
    상기 전기 소자는 전기 접촉부에 의해 금속화물 및 다른 전기 소자의 전극에 접속되는 제 1 및 제 2 전극을 포함하고, 상기 전자 디바이스는 유도 소자(inductive element)를 더 포함하며,
    상기 유도 소자는 상기 기판의 상기 제 1 면 상에 위치하는 전기 전도성 패터닝층 내에 규정되고, 상기 금속화물에 전기 접속되며,
    상기 기판과 상기 패터닝층 사이에 격리 재료가 존재하고, 상기 격리 재료 내에 상기 패터닝층이 기계적으로 매립되어 있는
    전자 디바이스.
  8. 제 7 항에 있어서,
    상기 패터닝층은 기판과, 상기 전자 디바이스의 외부 접촉을 위한 접촉 패드 상을 지나 상기 제 1 면에 평행한 평면으로 연장되고,
    상기 격리 재료는 상기 기판을 실질적으로 완전히 둘러싸는
    전자 디바이스.
  9. 제 7 항에 있어서,
    상기 패터닝층은 상기 격리 재료와 수직 상호 접속 영역(비아)이 규정되어 있는 부가적인 층 사이에 위치하는
    전자 디바이스.
  10. 제 7 항에 있어서,
    상기 격리 재료와의 경계면을 따르는 상기 금속화물은 유도 소자를 포함하되, 상기 패터닝층 내의 상기 유도 소자에 실질적으로 대향하도록 위치하며,
    상기 유도 소자는 함께 스트립 라인을 형성하는
    전자 디바이스.
  11. 제 7 항에 있어서,
    상기 기판은 Ⅲ-Ⅴ족 및 Ⅱ-Ⅵ족 커넥터 그룹으로부터 선택된 반도체 재료를 포함하고,
    상기 전기 소자는 반도체 소자인
    전자 디바이스.
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