KR20200015535A - 박막 결정화 방법 - Google Patents

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Abstract

전자기 유도 가열에 의한 기판의 구역 가열을 수행하는 방법이 제안된다. 방법은 반도체 막을 기판에 적용하는 단계 및 기판의 근방에 배치된 코일을 제어 가능하게 활성화하는 단계를 포함할 수도 있다. 활성화된 코일(들)은 기판 및/또는 반도체 막에서 전류를 유도하여, 기판 및/또는 반도체 막을 가열하는, 자기 플럭스를 생성한다. 방법은 또한 반도체 막의 병진 가열을 제공하도록 코일과 기판 사이의 상대 운동을 포함할 수도 있다. 부가적으로, 결정 시딩 메커니즘이 결정화 방법을 더 제어하도록 채용될 수도 있다.

Description

박막 결정화 방법
관련 출원에 대한 상호 참조
본 출원은 미국 가출원 제62/504,288호(출원일: 2017년 5월 10일)의 우선권을 주장하고, 상기 기초출원의 전문은 참고로 본 명세서에 원용된다.
기술 분야
본 발명은 일반적으로, 결정성 반도체 박막을 생성하기 위한 시스템 및 방법, 더 구체적으로 박막의 결정도를 증가시키기 위한 시스템 및 방법에 관한 것이다.
가요성 전자기기는 많은 현대 기술에서 넓은 범위의 적용을 갖고, 디스플레이(OLED 기반, 예를 들어), 태양 광발전 소자(photovoltaics: PV), 착용기기, 센서, 에너지 저장기기, 에너지 수확기기, 미세-전자-기계 시스템(micro-electro-mechanical system: MEMS), 박막 트랜지스터(thin-film transistor: TFT), 박막 다이오드(thin-film diode: TFD), 박막 나노구조체, 생의학 시스템, 및 생체측정 시스템을 포함한다. 종래의 전자기기에 비해 가요성 전자기기의 중요한 차별점은 이름이 암시하는 바와 같이, 가요성 전자기기가 휘어질 수 있어서, 단단한 웨이퍼 또는 유리-기반의 전자기기에서는 불가능한, 새로운 그리고 유용한 혁신을 위한 경량의, 등각의 설계를 허용한다는 것이다. 가요성의 성질은 또한 향상된 내구성, 그리고 대부분의 경우에 감소된 두께에 적합하다. 따라서 사회에서 가요성 전자기기의 전반적인 영향 및 장래성은, 가요성 전자기기가 더 맞춤화 가능하고, 형태 맞춤이고, 내구성이 있고, 비간섭적이고, 경량이고, 그리고 비용 효율적인 설계를 가능하게 하므로, 긍정적이고 상당하다. 게다가, 대면적 및 높은 처리량 제작을 허용하는 가요성 기판이 유망한 경로를 제공하여 이 스마트 디바이스의 단가를 상당히 감소시킨다.
전자 제품의 설계자 및 제작업자는 현재 디바이스를 위해 가요성 반도체 기판을 선택할 때 저비용의, 높은 성능 옵션을 갖지 않는다. 저비용 옵션은 보통 가요성 기판, 예컨대, 가요성 폴리머와 페어링된, 저 이동도의 비정질 실리콘 또는 용액 처리된 유기 화합물의 활성 반도체층으로 이루어진다. 그러나, 이 물질 선택이 직면하는 중요한 문제는 전기적 성능이 종래의 단결정성 실리콘 웨이퍼로부터 입수 가능한 전기적 성능보다 상당히 더 낮다는 것이다. 예를 들어, 폴리머 기판의 사용은 거의 모든 표준 공정이 저온에 대해 재조작되어야 하기 때문에, 많은 과제를 생성한다. 도 7은 이용 가능한 기판 물질과 이들의 대응하는 결점의 비교를 도시한다. 더 합리적인 성능을 달성할 수 있는 가요성 박막 다결정성 실리콘층을 생성하기 위한 방법이 존재하지만, 이 물질을 생성하도록 수반되는 공정은 보통 비용이 많이 들고 처리량이 낮다. 이 방법은 느린, 국부화된 재결정화 방법 또는 전이 가능한 결정성 막을 산출하도록 선택적으로 에칭되는 희생층을 웨이퍼 상에 사용하는 것을 포함한다. 현재, 대면적으로 이루어질 수 있고, 고품질이고, 고온 호환성이 있고, 그리고 롤-투-롤 제작(roll-to-roll manufacturing)에 적합한, 비용 효율적인 가요성 전자기기 기판은 없다.
따라서, 저비용 및 고성능의 가요성 박막 다결정성 실리콘층을 생성하는 것이 필요하다.
하나의 양상에서, 본 발명은 제1 반도체 박막을 지지형의 전기적으로 전도성 기판 상에 적용하는 것을 포함하는, 결정성 반도체 막을 형성하기 위한 방법을 제공한다. 코일이 제어 가능하게 활성화되고 그리고 전기적으로 전도성 기판의 근방에 배치되고 활성화가 자기 플럭스를 발생시킨다. 전류가 전기적으로 전도성 기판에서 유도되어 줄 가열(joule heating)을 통해 기판을 국부적으로 가열한다. 열이 기판으로부터 반도체 막으로 전도되어 반도체 막의 특성을 변경한다.
하나의 양상에서, 본 발명은 제1 반도체 박막을 기계적으로 지지형 전기적으로 전도성 기판 상에 적용하는 것을 포함하는, 결정성 반도체 막을 형성하기 위한 방법을 제공한다. 코일이 제어 가능하게 활성화되고 그리고 전기적으로 전도성 기판의 근방에 배치되고 활성화가 자기 플럭스를 발생시킨다. 전류가 전기적으로 전도성 서셉터에서 유도되어 줄 가열을 통해 서셉터를 국부적으로 가열한다. 열은 서셉터가 물리적으로 접촉하는 기계적으로 지지형 기판으로 전도된다. 기판 열이 반도체 막으로 전도되어 반도체 막의 특성을 변경한다.
도 1은 본 발명에 따른, 기판 상의 반도체 막 및 기판을 가열하도록 사용되는 유도 코일의 사시도;
도 2는 3개의 물질 형태의 도 1의 반도체 막의 평면도;
도 3은 코일이 활성화된 후지만 스캐닝 공정이 시작되기 전의 시간에서, 도 1의 시스템의 사시도;
도 4는 유도 코일이 활성화되고 그리고 스캐닝 공정이 진행된 후 도 3의 시스템의 사시도;
도 5는 예시적인 온도 프로파일을 나타내는 도 1의 시스템의 측면도;
도 6은 도 1의 반도체 막의 결정 품질을 증가시키도록 핵생성 공정을 제어하기 위한 시딩(seeding) 공정 및 넥킹(necking) 공정의 측면도;
도 7은 이러한 특성을 가진 가능한 가요성 반도체 기판의 표; 및
도 8은 유도 가열 및 레이저 가열에 대해 온도 대 거리의 그래프.
본 발명의 원리에 따르면, 반도체 물질의 박막을 생성하기 위한 시스템 및 방법이 제공된다.
반도체 막은 비정질, 나노결정성, 다결정성 또는 이들의 조합인 반도체 물질의 박막일 수도 있다. 가열이 증착된 막의 결정화를 유도할 수도 있다. 결정화 방법이 고온 어닐링에 의해 수행될 수도 있어서 반도체의 결정화가 고체 상태에서 발생한다. 또 다른 실시예에서, 이러한 결정화가 고온 어닐링에 의해 행해질 수도 있어서 반도체의 결정화가 액체 상태로부터의 석출 동안 발생한다. 게다가, 결정화 방식 둘 다는 기판과 유도 코일 사이에서 상대 운동을 제어함으로써 달성될 수 있는 스캐닝 어닐링을 채용할 수 있다.
본 발명은 유도 가열 및 후속의 열 전달을 활용하여 반도체 막을 가열할 수도 있다. 유도 가열은 물질 또는 기판의 특정한 구역의 국부적 온도 제어를 제공하기 위한 능력에 기인하여 열 생성을 위해 사용될 수도 있다. 이것은 복사 및 대류를 통해 타깃 물질을 가열하는, 복사열 램프와 같은, 용적 공간을 가열하는 주변 가열 메커니즘과 대조된다. 본 발명의 맥락에서, 물질 또는 기판의 특정한 구역을 선택적으로 가열하기 위한 능력은 결정 성장의 제어된 전파를 허용하고, 이는 전술한 비-국부화된 주변 가열 메커니즘을 사용하여 실현 가능하지 않다. 도 1은 전형적인 유도 가열 시스템을 도시한다.
도 1에 예시된 실시예에서, 반도체 막(04)이 유도적으로 활성인 기판(02) 상에 또는 중간층(03) 상에 바로 증착되고, 중간층 자체가 유도적으로 활성인 기판(02) 상에 증착되어, 유도 코일(05)이 유도적으로 활성인 기판(02)에 결합되는 교번 자기장(06)을 생성하도록 사용된다.
기판(02)과 코일(05)의 결합 효과는 줄 가열을 통해 열을 생성하는 와상 전류를 기판(02) 내에 유도한다. 이어서 유도적으로 활성인 기판(02) 내에 생성되는 줄 가열은 열을 열전도를 통해 반도체 막(04)으로 반도체 막의 맨 위로 전달한다. 도 5는 증착된 막(03, 04)까지 열을 소산시키는 열 프로파일(10)에 의한 이 열 전달을 도시한다. 반도체 막(04)의 이러한 유도 가열은 반도체 막(04)의 결정화를 유발할 수도 있다. 유도 가열 공정이 반도체 막을 효과적으로 결정화하기 위해서, 기판(02)은 공정이 위에서 설명된 바와 같이 액체 상태가 아닌 고체 상태에서 반도체 막(04)의 결정도를 증가시킨다면 반도체 막(04)의 용융점보다 더 높거나 또는 대안적으로, 어닐링 온도보다 더 높은 온도를 견딜 수 있어야 한다.
유도적으로 활성인 기판(02)이 또한 충분한 자기 에너지를 흡수할 수 있어야 하고 그래서 충분한 줄 가열이 기판을 필요한 온도로 가열할 수 있다. 기판 특성, 예컨대, 기하학적 형상, 치수, 및 조성은 이 가열 필요조건을 충족시키려고 시도할 때 고려해야 할 중요한 고려사항이다. 기판의 특성은 적절한 열 생성의 달성에 오직 부분적으로 책임이 있다. 다른 중요한 고려사항은 유도 코일 기하학적 구조, 전류 및 주파수를 포함한다. 조성 필요조건을 충족시키는 기판의 수개의 예는 스테인리스강, 탄탈륨, 몰리브덴, 및 그래파이트를 포함한다. 예컨대, 공정에 의해 용융물로부터 결정화될 수 있는 물질의 예는 단일 화합물 반도체, 예컨대, 규소 및 게르마늄, 또는 동반 용융, 다중-화합물 반도체, 예컨대, 갈륨 비소를 포함한다. 유도 가열을 사용하여 고체 상태에서 어닐링으로부터 결정화 개선될 수 있는 물질의 예는 다양한 다른 것 중에서, 다른 반도체, 예컨대, CIGS, GaN, SiC, GaP, CdS, CdTe, ZnO, ZnS, InP, AlN, AlP뿐만 아니라, 금속 및 절연체를 포함한다.
도 1은 전기적으로 전도성 기판(02), 중간층(03), 반도체 막(04), 유도 코일(05), 및 자기 결합 효과(06)를 포함하는, 시스템(01)의 등축도를 도시한다. 전체 시스템(01)이 진공 챔버 내에서 둘러싸일 수 있거나, 또는 유도 코일을 제외하고 모든 컴포넌트가 진공 챔버 내에서 둘러싸일 수 있다. 대안적으로, 시스템(01)은 이러한 진공 챔버의 외부에 위치될 수도 있다. 중간층(03)은 기판과 반도체 막 사이에 증착되는 막의 집합물을 나타내고, 그리고 버퍼층, 확산 배리어, 열팽창 부조화층, 광 반사층, 금속 집전 장치, 또는 투명 전도성 산화물(transparent conducting oxides: TCO)로 이루어질 수 있다. 대안적으로, 중간층이 존재하지 않을 수도 있다. 유도 코일(05)은 목적하는 자기 결합 효과(06)를 생성하도록 임의의 기하학적 구조로 이루어질 수 있다. 유도 코일(05)은 기판 위 또는 아래에, 또는 진공 챔버의 내부 또는 외부에 배치될 수 있다.
도 2는 3개의 물질 형태, 즉, 결정화됨(07), 용융됨(08) 및 비정질/나노결정성/다결정성(09)의 반도체 막의 평면도를 도시한다. 용융 구역(08)이 도면에서 우측에서 좌측으로 이동되어, 용융 구역이 지나갈 때 비정질 반도체 물질을 결정화한다. 용융 구역은 기판과 활성화된 유도 코일 간의 결합으로부터 발생하는 가열 효과로부터 생성된다.
도 3은 코일이 활성화된 후지만 스캐닝 공정이 시작되기 전의 시간에서, 시스템(01)의 등축도를 도시한다. 스캐닝 공정은 기판과 유도 코일 사이의 상대 운동에 기인한다. 스캐닝 동안, 코일이 고정된 기판의 길이 또는 폭을 따라 이동될 수 있거나, 또는 기판이 고정된 코일 위 또는 아래에서 기판의 길이 또는 폭을 따라 이동될 수 있다. 이 운동의 조합이 또한 발생할 수도 있다. 기판(02)과 활성화된 유도 코일(05) 사이의 결합으로부터 발생하는 열 프로파일(10)이 도시된다. 중간층 및 반도체 막은 군(03 및 04)으로서 각각 표기된다. 부가적으로, 중간층 및 반도체 막은 기판의 전체에 걸쳐, 또는 위에서 도시된 바와 같이, 모든 기판 에지의 내향에 증착될 수 있다. 후자 방식은 에지 효과로부터 발생하는 증착된 막 내 횡방향 온도 변동의 방지를 돕는다. 대안적으로, 유도 코일은 유도 코일이 기판의 중심에서 가열하는 것만큼 강하게 유도 코일이 기판의 에지를 가열하지 않도록 설계될 수 있다. 주변은 또한 반도체 막과 접촉하는 일 없이 기판의 처리를 허용한다. 중간층 및 반도체 막이 또한 마스크를 통해 기판 상에 증착되어 특정한 막 패턴을 생성할 수 있다. 하나의 실시예는 아래에 더 설명되는 바와 같이 결정 시딩 메커니즘(crystal seeding mechanism)의 편입을 위한 것이다.
도 4는 유도 코일이 활성화되고 그리고 스캐닝 공정이 진행된 후, 도 3과 동일한 시스템(01)의 등축도를 도시한다. 활성화된 유도 코일의 스캐닝에 기인하여 열을 이미 수용한 반도체 막의 영역이 회색조의 더 어두운 음영으로 나타나고, 비정질로부터 결정성 물질로의 변화를 나타낸다.
도 5는 유도 결합 기판 내에 생성되는, 레이저 및 전자빔에 의해 생성되는 기울기에 비해 더 작은 온도 기울기를 가진, 예시적인 온도 프로파일을 도시한다. 기판 내에서 생성되는 열이 증착된 막(03, 04)으로 열적으로 전도되어, 열이 반도체를 반도체의 용융점 초과로, 또는 기준 온도 초과로 상승시켜서 반도체의 물질 특성의 변화를 허용하고, 이는 고체 상태에서 반도체의 결정도를 증가시키는 것을 포함할 것이다. 대안적으로, 중간층(03) 중 하나는 기판과 대조적으로, 유도 코일에 결합되고 그리고 열을 생성하는 유도적으로 활성인 박막으로 이루어질 수 있다. 이어서 열이 반도체 막(04)으로 전달되어 반도체 막의 결정도를 증가시킨다. 부가적으로, 대부분의 불순물의 용해도가 고체상에서보다 액체상에서 더 높으므로, 활성화된 유도 코일(05)은 반도체 막의 구역 개질을 위해 복수 회 스캐닝될 수 있다.
도 6은 반도체 막(04)의 결정 품질을 증가시키도록 핵생성 공정을 제어하기 위한 2개의 별개의 기법을 도시한다. 2개의 기법은 시딩 및 넥킹으로 불린다. 좌측 도면은 반도체 막이 마스크 또는 다른 수단을 통해 증착되어 특정한 형상(11)을 생성하는 시딩 기법을 도시하고, 시드 결정체(12)는 선택된 결정 방향으로부터 성장을 전파시키도록 사용된다. 대안적으로, 시드 결정체(12)의 사용 대신에, 무작위로 핵생성된 결정체가 (11)의 끝 부분(여기서 시드 결정체(12)는 정상적으로 있음)으로부터 전파되어 결정성 반도체 막을 생성하도록 이루어질 수 있다. 사전 형성된 결정체의 도입은 상이한 방향하에서의 핵생성과 비교할 때 분자 간 결정화를 위해 효과적으로 유리한 방향을 도입한다. 다시 반도체 막(04)이 마스크 또는 다른 수단을 통해 증착되어 특정한 형상(13)을 생성하지만; 넥킹 기법에서 무작위로 핵생성된 입자가 넥부(14)에서 필터링 공정에 노출되어, 단 하나의 방향이 주 반도체 영역(04)에 도달하는 것을 보장하는 넥킹 기법이 우측에 있다. 대안적으로, 시드 결정체(12)가 (13)의 끝 부분에서 도입될 수 있고 그리고 넥부(14)를 통해 전파되도록 이루어질 수 있어서 결정성 반도체 막을 생성한다.
또 다른 실시예에서, 이 막 결정화를 위한 공정은 박막이 열을 생성하도록 유도적으로 활성인 기판 대신 사용되는 것을 제외하고 위에서 설명된 것과 동일하다. 이 실시형태에서, 이것은 열 생성을 생성하도록 유도 코일에 결합되는 유도적으로 활성인 박막이다. 이러한 효과를 제공할 수 있는 박막은 강자성 물질, 예컨대, 코발트, 철 및 니켈을 포함하는데 이는 이들이 높은 투자율을 갖기 때문이다. 강자성 물질의 높은 투자율은 작은 표피 깊이로 전환된다. 우수한 전기 전도체에 대한 표피 깊이(δ)는 대략 δ=1/πσμf로 제공되고, σ는 전기 전도도이고, μ는 투자율이고 그리고 f는 선택된 주파수이다. 이 시나리오에서, 유도적으로 활성인 박막은 중간층(03) 중 하나로서 도 1에 도시된 바와 같이, 기판(02) 상에 증착된다. 이어서, 위에서 설명된 것과 유사하게, 반도체 막(04)이 유도적으로 활성인 박막(03) 상에 또는 다른 중간층(03) 상에 바로 증착되고, 이들 자체가 유도적으로 활성인 박막(03) 상에 증착되고, 유도 코일(05)이 유도적으로 활성인 박막에 결합되는 교번 자기장(06)을 생성하도록 사용된다. 결합 효과는 줄 가열을 통해 열을 생성하는 와상 전류를 박막(03) 내에 유도한다. 이어서 유도적으로 활성인 박막 내에 생성되는 줄 가열은 열을 열전도를 통해 반도체 막으로 반도체 막의 맨 위로 전달한다. 도 5는 증착된 막(03, 04)까지 열을 소산시키는 열 프로파일(10)에 의한 이 가열을 도시한다. 이 시나리오에서, 도면은 다른 중간층(03)으로 분류되는 것으로서 유도적으로 활성인 박막을 도시한다. 따라서, 유도 가열 공정이 반도체 막을 효과적으로 결정화하기 위해서, 기판은 반도체의 용융점보다 더 높거나, 또는 대안적으로, 고체 상태에서 반도체의 결정도를 증가시킬 때 어닐링 온도보다 더 높은, 온도를 견딜 수 있어야 한다. 유도적으로 활성인 박막(02)이 또한 충분한 자기 에너지를 흡수할 수 있어야 하고 그래서 충분한 줄 가열이 박막(03)을 필요한 온도로 가열할 수 있다. 박막(03) 특성, 예컨대, 기하학적 형상, 치수, 및 조성은 이 가열 필요조건을 충족시키려고 시도할 때 고려할 중요한 고려사항이다. 박막(03)의 특성은 적절한 열 생성의 달성에 오직 부분적으로 책임이 있다. 다른 중요한 고려사항은 유도 코일 기하학적 구조, 전류 및 주파수를 포함한다.
또 다른 실시예에서, 비정질, 나노결정성, 다결정성 또는 이들의 조합인 반도체 물질의 박막은 반전도성 물질의 용융점 초과의 온도로 고체 상태에서 구역 가열되고, 용융점에서 막은 도 2에 도시된 바와 같이, 용융된 액체로 변환된다. 열 구역이 처음의 구역-가열 부분을 지나서 진행될 때, 응고 프런트의 냉각이 발생하여 프런트 상의 용융된 반도체(08)의 온도가 용융점 미만으로 감소되어, 용융된 반도체를 다결정성 또는 단일 결정성 반도체 물질(07)로 응고시킨다. 이 공정에 필요한 병진 가열은 기판의 결합 효과(06)로부터 생성된 열선을 유도 코일과 함께 2개 사이의 상대 운동으로부터 이동시킴으로써 제공된다.
대안적으로, 또 다른 실시예에서, 비정질, 나노결정성, 다결정성 또는 이들의 조합인 반도체 물질의 박막은 증착된 막으로서 결정도를 증가시키는 것을 조장하는 온도로 고체 상태에서 구역 가열된다. 이 온도는 반도체의 용융 온도 미만일 수 있다. 상기 공정에 필요한 병진 가열은 기판의 결합 효과(06)로부터 생성된 열선을 유도 코일과 함께 2개 사이의 상대 운동으로부터 이동시킴으로써 제공된다.
도 2에 예시된 또 다른 실시예에서, 유도적으로 활성인 기판 또는 박막에 의한 유도 결합 효과(06)로부터 생성되는 열로부터 유도되는 가열된 반도체 구역(08)이 하나의 구역으로부터 또 다른 구역으로 병진될 수 있어서, 구역이 지나갈 때 비정질, 나노결정성, 다결정성 또는 이들의 조합인 반도체 물질을 결정화한다. 도 3에 도시된 바와 같이, 스캐닝 작동은 기판 또는 박막과 유도 코일 사이의 상대 운동을 제어함으로써 달성될 수 있다.
또 다른 실시예에서, 위에서 설명된 전파형 결정 성장 공정이 확장된다. 용융물로부터 결정 성장의 모든 방법은 용융된 반도체를 반도체의 응고점 미만으로 냉각시키는 것을 필요로 한다. 일반적으로, 이 공정은 다결정성 물질을 생성한다. 그러나, 적절한 조치가 취해진다면, 단일의 결정 방향이 우선적으로 전파되도록 이루어질 수 있어서, 반도체 막의 결정 품질을 증가시킨다. 게다가, 이 유형의 결정 방향 전파는 또한 위에서 설명된 것과 같이, 고체 상태에서 발생할 수 있다. 이 유형의 결정 성장을 달성하기 위해서, 공정은 초기 핵생성 위치(12 또는 13)로부터 진행되어야 한다. 도 6은 반도체 막(04)의 결정 품질을 증가시키도록 성장이 전파될 수 있는 결정학적 면을 제공하는 핵생성 공정을 제어하기 위한 2개의 실시예를 도시한다. 본 명세서에서, 2개의 기법은 "시딩" 및 "넥킹"으로 불린다. 좌측 도면은 반도체 막이 마스크 또는 다른 수단을 통해 증착되어 특정한 형상(11)을 생성하는 시딩 기법을 도시하고, 시드 결정체(12)는 선택된 결정 방향으로부터 성장을 전파시키도록 사용된다. 사전 형성된 결정체의 도입은 상이한 방향하에서의 핵생성과 비교할 때 분자 간 결정화를 위해 효과적으로 유리한 방향을 도입한다. 다시 반도체 막(04)이 마스크 또는 다른 수단을 통해 증착되어 특정한 형상(13)을 생성하지만; 넥킹 기법에서 무작위로 핵생성된 입자가 넥부(14)에서 필터링 공정에 노출되어, 단 하나의 방향이 주 반도체 영역(04)에 도달하는 것을 보장하는 넥킹 기법이 우측에 있다. 도면 둘 다가 연속적인 횡방향 결정 성장을 따르고, 그래서 성장 프런트가 이전의 결정화된 구역에 의해 시딩되어, 고품질의, 긴 평행한 입자를 형성한다. 시딩에 의한 결정 방향의 사전-결정은 대량의 결정 성장의 제조 시 흔한 방식이고 그리고 박막을 위한 이 공정에서 적용된다.
또 다른 실시예에서, 반도체 막(04)을 위해 사용되는 증착 기법은 전자빔 증착이다. 그러나, 다른 증착 기법, 예컨대, 물리적 기상 증착(physical vapor deposition: PVD), 스퍼터링, 열증착, 전기도금, 화학적 기상 증착(chemical vapor deposition: CVD), 플라즈마 강화된 화학적 기상 증착(plasma enhanced chemical vapor deposition: PECVD), 금속 유기 화학적 기상 증착(metal organic chemical vapor deposition: MOCVD), 수소화물 기상 에피택시(hydride vapor phase epitaxy: HVPE), 펄싱된 레이저 증착(pulsed 레이저 deposition: PLD), 원자층 증착(atomic layer deposition: ALD) 또는 화학 용액 증착이 사용될 수 있다. 이 증착 기법은 또한 중간층(03)의 증착을 위해 사용될 수 있다. 중간층(03)은 기판과 반도체 막 사이에 증착되는 막의 집합물을 나타내고, 그리고 버퍼층, 확산 배리어, 열팽창 부조화층, 광 반사층, 금속 집전 장치, 또는 투명 전도성 산화물, 또는 유도적으로 활성인 박막으로 이루어질 수 있다. 반도체와 중간층 막 둘 다는 가변 두께를 가질 수 있다. 하나의 실시형태에서, 반도체 두께는 10㎚ 내지 최대 100㎛의 범위이다. 각각의 개별적인 중간층 두께는 10㎚ 내지 10㎛의 범위일 수 있다.
실시예에서, 유도 가열 결정화 방법은 증착된 반도체 막의 결정도를 증가시킬 뿐만 아니라 막 내 도펀트를 활성화시키도록 사용될 수 있다. 예를 들어, 고온은 종종 넓은 밴드갭 반도체, 예컨대, GaN 및 SiC 내 도펀트의 활성화를 위해 필요하다. 이 실시예에서, 기판 또는 유도적으로 활성인 박막 내에 생성된 열은 또한 반도체 막의 적절한 전자적 기능을 위해 필요한 도펀트 원자를 활성화시키면서, 반도체 막의 결정도가 개선되게 할 것이다.
위에서 설명된 시스템 및 방법은 종래 기술에 비해 기판 상에 증착된 박막의 결정도를 증가시킨다. 기술은 다양한 물질에 적용 가능하고 그리고 대면적의, 경량의 가요성 결정성 박막을 롤-투-롤 제작 관행을 사용하여 생성할 수 있다.
설명된 박막 결정화 방법은 박막 형성 시 반도체 물질을 성장시키거나 또는 반도체 물질의 결정도를 증가시키도록 채용될 수도 있다. 실시예는 종래의 방법을 통해 효율적으로 달리 성장될 수 없는 고효율의 광발전(photovoltaic: PV) 반도체를 포함한다. 공정은 또한 LED, 가요성 전자기기 및 전력 전자기기, 레이저 다이오드 등을 포함하는 다양한 적용에서 사용되는 넓은 밴드갭 박막 반도체를 성장시키거나 또는 넓은 밴드갭 박막 반도체의 결정도를 증가시키도록 활용될 수 있다. 궁극적으로, 기술은 다양한 적용을 위해, 하지만 가장 특히 전자 디바이스를 위해 사용될 수 있는 박막 형성 시 결정성 반도체의 제조를 허용한다. 공정은 비용을 상당히 감소시키고 그리고 박막 결정성 반도체의 성능을 증가시키고, 따라서 박막의, 경량의, 또는 가요성 전자기기를 위한 다양한 새로운 적용을 가능하게 한다.
위에서 설명된 시스템 및 방법에 의해 생성되는 반도체 박막은 결정 반도체 웨이퍼에 대한 대안적인 기판으로서 또는 새로운 전자적 적용을 가능하게 하는 새로운 기판으로서 사용될 수도 있다. 기판은 매우 다양한 전자 적용을 위해 사용될 수 있고, 이것들 중 일부는 광발전 소자, 발광 다이오드, 박막 트랜지스터, 센서, 전력 전자기기, 광 디바이스 및 레이저 다이오드를 포함할 수도 있다.
본 명세서에 약술된 혁신적인 반도체 성장 공정은 다양한 에너지 적용에서 사용될 수 있는 고품질의, 대면적의, 반도체 박막을 제작하기 위한 플랫폼 기술로서 기능한다. 전기 디바이스를 생성하도록 결정성 반도체 웨이퍼의 사용을 필요로 하는 임의의 적용은 개시된 기술이 생성하는 반도체 막을 활용할 수 있다. 이러한 적용의 수개의 실시예는 광발전 소자, 발광 다이오드, 및 전력 전자기기를 포함한다. 개시된 기술이 생성할 수 있는 고품질의, 대면적의, 반도체 박막은 이 적용에서 현재 필요로 하는 고가의 대량의 웨이퍼에 대한 대안으로서 사용될 수 있다. 개시된 기술이 생성하는 기판을 사용하는 것은 고가의 웨이퍼의 필요성을 제거함으로써, 디바이스 제작 비용을 감소시킬 것이고, 더 큰 면적의 기판을 사용함으로써 처리량을 증가시키고, 그리고 롤-투-롤 제작의 사용을 허용할 것이다. 기판은 또한 경량의 가요성 해결책을 선호하는 시장에 열려 있을 수도 있다. 실시예로서, 태양열 산업에 대해, 개시된 기술은 현재 기술보다 상당히 더 낮은 비용으로 고효율의 박막 태양열 모듈을 생성할 수 있다. 박막 결정화 방법은 고가의 반도체 웨이퍼가 독립형 전지로서, 또는 에피택셜 성장 및 리프트 오프를 위한 호스트 기판으로서 사용되게 하기 위한 필요조건을 제거한다. 공정은 롤-투-롤 제작 기법이 사용되게 하고, 이는 매우 복잡한 제작 공정 및 현재 요구되는 고가의 산업 장비와 현저하게 대조된다. 상당한 전체 비용 감소가 획득되게 하는 높은 처리량의 장비를 사용하여 고효율 물질을 생성하는 것은 공정 능력의 조합이다.
위에서 설명된 기판은 가요성 반도체 플랫폼(예를 들어, 도 7 참조)의 많은 목적하는 특성을 산출한다. 유리하게는, 공정이 단일 패스 재결정화를 허용하는 기판의 넓은 용융 구역이 생성되게 하여, 이것이 높은 처리량의 롤-투-롤(R2R) 제작을 위한 인-라인 툴로서 이상적이게 한다. 이것은 복잡한 래스터 스캐닝 및 빔 성형 광학기기를 필요로 하는, 레이저 시스템에 대해 비실용적이다. 부가적으로, 유도 가열은 레이저보다 훨씬 더 얕은 온도 기울기(유도 가열이 상단의 원호로 도시되고 그리고 레이저 가열이 하단의 더 좁은 원호로 도시되는 도 8을 참조), 고품질 결정 성장을 위한 필수적인 상태를 생성한다. 갑작스런 빔이 온도 프로파일을 획정하는 레이저와 달리, 제안된 공정이 정밀 설계된 코일을 사용하여 와상 전류의 제어된 생성을 통해 온도 프로파일을 조작하기 위한 능력을 제공해서, 더 우수한 재결정화 상태를 발생시킨다. 게다가, 기판은 고온 호환성이 있고 그리고 기존의 CMOS 처리에 적합하고, 심각한 과제를 디바이스 제작업자에게 부여하여 표준 제조 공정을 재조작해서 더 낮은 열 예산을 수용하는 기존의 가요성 기판에 비해 상당한 이점을 갖는다. 설명된 시스템 및 방법이 처음에 제조공장으로부터 가요성 전자기기로의 고가의 반도체의 전이를 허용하여, 디바이스 제작업자에게 전부 새로운 플랫폼을 제공할 수도 있다. 이러한 전이는 소규모의, 웨이퍼-기반 일괄 처리로부터, 박막 인쇄 능력 및 궁극적으로 반도체 제작 산업과 디바이스 제작 산업의 분열을 포함하는 높은 처리량의 R2R 처리로의 진전을 촉진시킬 수도 있다.
본 발명의 수개의 양상이 본 명세서에 설명 및 도시되지만, 대안적인 양상이 동일한 목적을 달성하도록 당업자에 의해 이루어질 수도 있다. 따라서, 첨부된 청구범위가 본 발명의 진정한 정신 및 범위 내에 속하는 것으로서 모든 이러한 대안적인 양상을 포함하는 것이 의도된다.

Claims (20)

  1. 결정성 반도체 막을 형성하기 위한 방법으로서,
    제1 반도체 박막을 지지형의 전기적으로 전도성 기판 상에 적용하는 단계;
    상기 전기적으로 전도성 기판의 근방에 배치된 코일을 제어 가능하게 활성화하는 단계로서, 활성화는 자기 플럭스를 발생시키는, 상기 코일을 제어 가능하게 활성화하는 단계;
    상기 전기적으로 전도성 기판에서 전류를 유도하여 줄 가열(joule heating)을 통해 상기 기판을 국부적으로 가열하는 단계; 및
    열을 상기 기판으로부터 상기 반도체 막으로 전도하여 상기 반도체 막의 특성을 변경하는 단계를 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  2. 제1항에 있어서, 상기 기판을 진공 챔버에 배치하는 단계를 더 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  3. 제1항에 있어서, 상기 기판과 상기 반도체 막 사이에 버퍼층을 적용하는 단계를 더 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  4. 제1항에 있어서, 상기 기판과 상기 반도체 막 사이에 확산 배리어를 적용하는 단계를 더 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  5. 제1항에 있어서, 상기 기판과 상기 반도체 막 사이에 열팽창 정합층을 적용하는 단계를 더 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  6. 제1항에 있어서, 상기 코일을 활성화하는 것은 상기 코일에 제공된 전류의 주파수를 제어하는 것을 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  7. 제1항에 있어서, 상기 반도체 막은 100㎛ 미만의 두께를 갖는, 결정성 반도체 막을 형성하기 위한 방법.
  8. 제1항에 있어서, 상기 기판은 1㎝ 미만의 두께를 갖는, 결정성 반도체 막을 형성하기 위한 방법.
  9. 제1항에 있어서, 상기 기판은 물질 또는 상기 물질의 합금, 즉, C, Ta, Ti, Mo, W, Co, Cu, Ni, MoLa, MHC, TZM, MoRe 및 스테인리스강 중 임의의 1종으로 이루어진, 결정성 반도체 막을 형성하기 위한 방법.
  10. 제1항에 있어서, 상기 반도체는 원소 또는 화합물, 즉, Si, Ge, GaAs, SiC, GaN, GaP, CdS, CdTe, CIGS, ZnO, ZnS, InP, AlN, AlP 중 임의의 1종으로 이루어진, 결정성 반도체 막을 형성하기 위한 방법.
  11. 제1항에 있어서, 상기 반도체 막을 적용하는 것은 삼각형 또는 넥킹(necking) 시작점을 형성하여 1차 핵생성을 제어하는 방식으로 증착하는 것을 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  12. 제1항에 있어서, 상기 반도체 막의 상기 시작점과 물리적으로 접촉하는 상기 기판에 시드 결정체를 추가하는 단계를 더 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  13. 제1항에 있어서, 상기 반도체 막의 맨 위에 캡슐화층을 증착하는 단계를 더 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  14. 제1항에 있어서, 상기 기판을 따라 활성화된 코일을 스캐닝하여 상기 기판의 일단부로부터 타단부로 구역 가열을 제공하는 단계를 더 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  15. 제1항에 있어서, 상기 기판의 일단부로부터 타단부로 구역 가열을 제공하도록 고정된 활성화된 코일 위 또는 아래에서 상기 기판을 스캐닝하는 단계를 더 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  16. 제1항에 있어서, 상기 특성을 변경한 후 상기 기판을 어닐링하는 단계를 더 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  17. 제1항에 있어서, 상기 기판에 대한 활성화된 코일의 이동이 구역 가열을 유발하여 상기 반도체 막의 구역 개질이 발생하는, 결정성 반도체 막을 형성하기 위한 방법.
  18. 제1항에 있어서, 상기 특성을 변경하는 것은 상기 반도체 막의 결정화를 증가시키는 것을 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  19. 제1항에 있어서, 상기 기판을 가열하는 것은 상기 기판을 1200℃ 초과의 온도로 가열하여 상기 반도체 막 내 도펀트를 활성화시키는 것을 포함하는, 결정성 반도체 막을 형성하기 위한 방법.
  20. 결정성 반도체 막을 형성하기 위한 방법으로서,
    제1 반도체 박막을 기계적으로 지지형 기판 상에 적용하는 단계;
    전기적으로 전도성 서셉터의 근방에 배치된 코일을 제어 가능하게 활성화하는 단계로서, 활성화 작동은 자기 플럭스를 발생시키는, 상기 코일을 제어 가능하게 활성화하는 단계;
    상기 전기적으로 전도성 서셉터에서 전류를 유도하여 줄 가열을 통해 상기 서셉터를 국부적으로 가열하는 단계; 및
    상기 서셉터가 물리적으로 접촉하는 상기 기계적으로 지지형 기판으로 열을 전도하는 단계를 포함하되,
    기판 열을 상기 반도체 막으로 전도하여 상기 반도체 막의 특성을 변경하는, 결정성 반도체 막을 형성하기 위한 방법.
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