KR101650353B1 - 에피택셜막 형성 방법, 스퍼터링 장치, 반도체 발광 소자의 제조 방법, 반도체 발광 소자, 및 조명 장치 - Google Patents

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Abstract

본 발명은, 스퍼터링법에 의해, α-Al2O3 기판 위에 고품질의 III족 질화물 반도체 박막을 에피택셜 성장시키는 에피택셜막 형성 방법을 제공하는 것을 목적으로 한다. 본 발명의 일 실시형태에 따른 에피택셜막 형성 방법은, 스퍼터링 장치(1)의 히터 전극(104)과 바이어스 전극(103)을 구비한 기판 홀더(111) 위에 배치된 α-Al2O3 기판에 대해서, III족 질화물 반도체 박막의 에피택셜막을 형성할 때에, 히터 전극(104)에 의해 α-Al2O3 기판을 소정 온도로 유지한 상태에서, 타깃 전극(102)에 고주파 전력을 인가함과 함께 바이어스 전극(103)에 고주파 바이어스 전력이 인가된다. 이러한 프로세스에서는, 고주파 전력과 고주파 바이어스 전력의 주파수 간섭이 발생하지 않도록 인가된다.

Description

에피택셜막 형성 방법, 스퍼터링 장치, 반도체 발광 소자의 제조 방법, 반도체 발광 소자, 및 조명 장치{EPITAXIAL FILM-FORMING METHOD, SPUTTERING DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR LIGHT-EMITTING ELEMENT, SEMICONDUCTOR LIGHT-EMITTING ELEMENT, AND ILLUMINATION DEVICE}
본 발명은, 에피택셜막 형성 방법, 스퍼터링 장치, 반도체 발광 소자의 제조 방법, 반도체 발광 소자, 및 조명 장치에 관한 것이며, 특히, 고품질의 에피택셜막을 형성할 수 있는 에피택셜막 형성 방법, 및 이러한 에피택셜막을 사용한 반도체 발광 소자의 제조 방법, 스퍼터링 장치, 반도체 발광 소자, 및 조명 장치에 관한 것이다.
III족 질화물 반도체는, IIIB족 원소(이하, 간단히 III 원소)인 알루미늄(Al) 원자, 갈륨(Ga) 원자, 인듐(In) 원자와, VB족 원소(이하, 간단히 V족 원소)인 질소(N) 원자의 화합물 반도체 재료이다. 즉, 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN) 및 이들의 혼정(混晶)(AlGaN, InGaN, InAlN, InGaAlN)으로서 얻어지는 화합물 반도체 재료가 III족 질화물 반도체이다.
III족 질화물 반도체를 사용한 소자로서는, 원자외·가시·근적외 영역에 걸친 폭 넓은 파장 영역을 커버하는 발광 다이오드(LED: Light Emitting Diode), 레이저 다이오드(LD: Laser Diode), 태양 전지(PVSC: Photovoltaic Solar Cell), 포토 다이오드(PD: Photo Diode) 등의 광소자나, 고주파·고출력 용도의 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor), 금속 산화물 반도체형 전계 효과 트랜지스터(MOSFET: Metal-Oxide-Semiconductor Field Effect Transistor) 등의 전자 소자가 있다.
상기와 같은 소자 응용을 실현하기 위해서는, III족 질화물 반도체 박막을 단결정 기판 위에 에피택셜 성장시켜, 결정 결함이 적은 고품질의 단결정막(에피택셜막)을 얻을 필요가 있다. 그러나, III족 질화물 반도체로 이루어지는 단결정 기판은 매우 고가이기 때문에, 일부 응용을 제외하고 이용되고 있지 않고, 주로 사파이어(α-Al2O3)나 탄화규소(SiC) 등의 이종(異種) 기판 위에의 헤테로 에피택셜 성장에 의해 단결정막이 얻어지고 있다.
그런데, 이러한 III족 질화물 반도체 박막의 에피택셜 성장에는, 높은 생산성과 고품질의 에피택셜막이 얻어지는 유기 금속 화합물 화학 기상 성장(MOCVD)법이 사용되고 있다. 그러나, MOCVD법은, 생산 비용이 높은 것이나 파티클이 발생하기 쉬워 높은 수율을 얻는 것이 어렵다는 것 등의 문제가 있다.
한편, 스퍼터링법은, 생산 비용을 낮게 억제하는 것이 가능하며, 파티클의 발생 확률도 낮다는 특징이 있다. 따라서, III족 질화물 반도체 박막의 성막 프로세스의 적어도 일부를 스퍼터링법으로 치환할 수 있으면, 상기 문제 중 적어도 일부를 해결할 수 있을 가능성이 있다.
그러나, 스퍼터링법에 의해 제작한 III족 질화물 반도체 박막은, MOCVD법으로 제작한 것에 비해 결정 품질이 나빠지기 쉽다는 문제가 있다. 예를 들면, 스퍼터링법을 사용해서 제작한 III족 질화물 반도체 박막의 결정성에 대해서는 비특허문헌 1에 개시되어 있다. 비특허문헌 1에서는, α-Al2O3(0001) 기판 위에 고주파 마그네트론 스퍼터링법을 사용해서 c축 배향의 GaN막을 에피택셜 성장시키고 있다. 당해 비특허문헌 1에는, GaN(0002)면의 X선 로킹 커브(XRC) 측정에서, 그 반값 전폭(FWHM)이 35.1 arcmin(2106 arcsec)인 것이 기재되어 있다. 이 값은, 현재, 시장에 나와 있는 α-Al2O3 기판 위의 GaN막에 비해 매우 큰 값이며, 후술하는 틸트의 모자이크 확대가 커서, 결정 품질이 뒤떨어져 있는 것을 나타내고 있다.
여기에서, 결정 품질을 나타내는 지표로서 사용되는, (1) 틸트의 모자이크 확대, (2) 트위스트의 모자이크 확대, 및 (3) 극성이라는 개념에 대해서 간결하게 설명한다. (1)의 틸트의 모자이크 확대는, 기판 수직 방향의 결정 방위의 편차의 정도를 나타내고 있고, (2)의 트위스트의 모자이크 확대는, 기판 면내 방향의 결정 방위의 편차의 정도를 나타내고 있다. 또한, (3)의 극성이란 결정의 방향을 의미하는 용어이며, c축 배향막의 경우에는, +c 극성과 -c 극성의 2종류의 성장 형태가 있다. +c 극성의 성장은 (0001) 배향에 대응하며, -c 극성의 성장은 (000-1) 배향에 대응한다.
결정성이 양호한 단결정에서는, 틸트와 트위스트의 모자이크 확대가 작고, 또한, 극성은 +c 극성이나 -c 극성 중 어느 한쪽으로 갖추어져 있을 필요가 있다. 특히, +c 극성에서는 모폴러지(morphology)가 양호하며 결정성이 우수한 III족 질화물 반도체 박막이 얻어지기 쉽다는 점에서, +c 극성의 III족 질화물 반도체를 얻는 프로세스의 확립이 요구되고 있다. 한편 종래부터, 스퍼터링법에 의해 양질의 III족 질화물 반도체 박막을 얻기 위한 수많은 시도가 이루어지고 있다(특허문헌 1, 2 참조).
특허문헌 1에는, 스퍼터링법을 사용해서 III족 질화물 반도체 박막(특허문헌 1에서는, AlN)을 α-Al2O3 기판 위에 성막하기 전에, 기판에 대한 플라즈마 처리를 행함으로써, III족 질화물 반도체 박막의 고품질화를 실현하는 방법, 특히, 틸트의 모자이크 확대가 매우 작은 III족 질화물 반도체 박막을 얻는 방법이 개시되어 있다.
또한, 특허문헌 2에는, 기판 위에 III족 질화물 반도체(특허문헌 2에서는, III족 질화물 화합물)로 이루어지는 완충층(특허문헌 2에서는 중간층)을 스퍼터링법에 의해 형성하고, 이 III족 질화물 반도체로 이루어지는 완충층 위에 하지막(下地膜)을 구비하는 n형 반도체층, 발광층, p형 반도체층을 순차적으로 적층하는 III족 질화물 반도체(특허문헌 2에서는, III족 질화물 화합물 반도체) 발광 소자의 제조 방법이 개시되어 있다.
특허문헌 2에서, III족 질화물 반도체로 이루어지는 완충층을 형성하는 절차로서는, 기판에 대해서 플라즈마 처리를 실시하는 전처리 공정과, 전처리 공정에 이어서 스퍼터링법에 의해 III족 질화물 반도체로 이루어지는 완충층을 성막하는 공정을 구비하는 것이 기재되어 있다. 또한, 특허문헌 2에서, 기판 및 III족 질화물 반도체로 이루어지는 완충층의 바람직한 형태로서, α-Al2O3 기판 및 AlN이 사용되고 있으며, 하지막을 구비하는 n형 반도체층, 발광층, p형 반도체층의 성막 방법으로서는, MOCVD법이 바람직하게 사용되고 있다.
국제 공개 제2009/096270호 일본국 특개2008-109084호 공보
이미 개시되어 있는 종래 기술(특허문헌 1, 특허문헌 2)에 의하면, 틸트나 트위스트의 모자이크 확대가 작은 III족 질화물 반도체가 스퍼터링법에 의해 얻어지고 있다. 그러나, 종래 기술에는 극성을 제어하는 방법에 대해서는 개시되어 있지 않으며, 스퍼터링법을 III족 질화물 반도체의 제조 프로세스로서 채용함에 있어서의 큰 과제였다.
실제로, 특허문헌 1, 2에 개시된 기술을 사용해서 α-Al2O3 기판 위에 스퍼터링법을 사용해서 AlN막을 형성한 결과, 틸트나 트위스트의 모자이크 확대가 작은 AlN막을 얻을 수는 있지만, 극성에 관해서는 +c 극성과 -c 극성이 혼재하고 있었다. 또한, 당해 +c 극성과 -c 극성이 혼재한 AlN막 위에 MOCVD법으로 GaN막을 성장시킨 결과, 고품질의 GaN막을 얻을 수 없었다. 또한, 얻어진 GaN막을 사용해서 발광 소자를 제작한 결과, 양호한 발광 특성을 얻을 수 없었다. 따라서, 특허문헌 1, 2에 개시된 기술만으로는, +c 극성과 -c 극성의 혼재가 저감되지 않아, +c 극성의 III족 질화물 반도체 박막을 얻을 수 없다. 즉, 특허문헌 1,2에 개시된 기술은, 틸트나 트위스트의 모자이크 확대를 작게 할 수 있으므로 유효한 기술이지만, 보다 나은 고품질의 III족 질화물 반도체 박막을 얻기 위해서는, 극성을 가능한 한 통일하는 것이 요구되고 있다.
본 발명의 목적은, 상기 문제점을 감안해서, +c 극성의 통일도를 향상시킨((0001) 배향성을 향상시킨) 에피택셜막을 스퍼터링법에 의해 제작하는 것이 가능한 에피택셜막 형성 방법을 제공하는 것, 또한, 이 에피택셜막을 사용한 반도체 발광 소자의 제조 방법, 스퍼터링 장치, 및 이 제조 방법에 의해 제조한 반도체 발광 소자 및 조명 장치를 제공하는 것에 있다.
본 발명자들은 예의 연구한 결과, 후술하는 바와 같이, 에피택셜막의 극성을 기판 홀더에 내장된 바이어스 전극에 인가하는 고주파 바이어스 전력에 의해 제어할 수 있다는 새로운 지견을 얻어 본 발명을 완성시켰다.
상기 목적을 달성하기 위해서, 본 발명의 일 태양에 따른 에피택셜막 형성 방법은, 스퍼터링법을 사용해서 기판 위에 에피택셜막을 형성하는 에피택셜막 형성 방법으로서, 우르츠광(wurtzite) 구조의 타깃 및 성막시켰을 때에 우르츠광 구조의 막을 형성시키기 위한 타깃 중 적어도 한쪽이 배치되어 있는 진공 용기 내에 상기 기판을 배치하는 것과, 상기 타깃이 부착되어 있는 타깃 전극에 대한 고주파 전력과, 상기 기판을 지지하고 있는 기판 홀더에 대한 고주파 바이어스 전력을, 주파수 간섭을 억제하도록 인가하는 것과, 상기 고주파 전력에 의해 생성된 플라즈마에 의해 상기 타깃을 스퍼터링하여, 상기 기판 위에 상기 에피택셜막을 형성하는 것을 포함하는 것을 특징으로 한다. 본 발명의 일 태양에 따른 반도체 발광 소자의 제조 방법은, 상술한 에피택셜막 형성 방법에 의해 반도체 발광 소자의 완충층을 형성하는 공정을 갖는 것을 특징으로 한다. 또한, 본 발명의 일 태양에 따른 반도체 발광 소자는, 상기 기판 위에 완충층, III족 질화물 반도체 중간층, n형 III족 질화물 반도체층, III족 질화물 반도체 활성층, p형 III족 질화물 반도체층, 투광성 전극이 적어도 형성된 반도체 발광 소자이다. 상기 완충층, 상기 III족 질화물 반도체 중간층, 상기 n형 III족 질화물 반도체층, 상기 III족 질화물 반도체 활성층, 상기 p형 III족 질화물 반도체층 중 적어도 하나의 층은, 상술한 에피택셜막 형성 방법에 의해 제작된 것을 특징으로 한다. 본 발명의 일 태양의 조명 장치는 상술한 반도체 발광 소자를 구비하고 있다.
또한, 본 발명의 일 태양에 따른 스퍼터링 장치는, 상술한 에피택셜막 형성 방법을 실행하기 위한 스퍼터링 장치로서, 전원과, 상기 타깃을 배치할 수 있는 상기 타깃 전극과, 상기 타깃 전극을 향해 상기 기판을 배치할 수 있고, 히터 전극 및 바이어스 전극을 구비한 기판 홀더와, 상술한 에피택셜막 형성 방법에 의해 상기 우르츠광 구조의 막을 형성할 때에, 상기 타깃 전극에 인가되는 상기 고주파 전력과 상기 바이어스 전극에 인가되는 상기 고주파 바이어스 전력의 주파수 간섭을 억제하는 주파수 간섭 억제 수단을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 틸트나 트위스트의 모자이크 확대가 적으며, 또한, +c 극성 및 -c 극성의 혼재를 저감시켜, +c 극성의 통일도를 향상시킨, III족 질화물을 비롯한 우르츠광 구조의 반도체의 에피택셜막을 기판 위에 스퍼터링법을 사용해서 제작하는 것이 가능해진다. 또한, 이 스퍼터링법에 의해 제작한 우르츠광 구조의 반도체 에피택셜막을 사용함으로써, LED, LD 등의 발광 소자의 발광 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 고주파 스퍼터링 장치의 단면 개략도.
도 2는 본 발명의 일 실시형태에 따른 기판 홀더의 제 1 구성예를 나타내는 도면.
도 3은 본 발명의 일 실시형태에 따른 기판 홀더의 제 2 구성예를 나타내는 도면.
도 4는 본 발명의 일 실시형태에 따른 기판 홀더의 제 3 구성예를 나타내는 도면.
도 5는 본 발명의 일 실시형태에 의해 +c 극성의 III족 질화물 반도체 박막이 형성되는 모델을 나타내는 도면.
도 6은 본 발명의 일 실시형태에 따른 에피택셜막 형성 방법에 의해 형성된 에피택셜막을 사용해서 제작되는 LED 구조의 일례를 나타내는 단면도.
도 7a는 본 발명의 일 실시형태에 따른 주파수 간섭 억제 수단을 설명하는 도면.
도 7b는 본 발명의 일 실시형태에 따른 주파수 간섭 억제 수단을 설명하는 도면.
도 8은 본 발명의 일 실시형태에 따른 기판 홀더의 제 4 구성예를 나타내는 도면.
이하에, 본 발명의 실시형태를 상세하게 설명한다. 또, 이하에서 설명하는 도면에서, 동일 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
본 발명에 관한 주된 특징은, α-Al2O3 기판 위에, 예를 들면 고주파 스퍼터링법과 같은 스퍼터링법에 의해 III족 질화물 반도체 박막을 에피택셜 성장시킬 때에, 히터 전극과 바이어스 전극을 구비하는 기판 홀더에 의해 α-Al2O3 기판을 임의의 온도로 가열하고, 이어서, 상기 바이어스 전극에 고주파 바이어스 전력을 인가하면서 III족 질화물 반도체의 성막을 행하는 것에 있다. 이하에, 도면을 참조해서 본 발명을 설명한다. 또, 이하에 설명하는 부재, 배치 등은 발명을 구체화한 일례이며, 본 발명을 한정하는 것은 아니고, 본 발명의 취지에 따라 각종 개변할 수 있음은 물론이다.
도 1은, 본 발명의 일 실시형태에 따른 III족 질화물 반도체 박막의 성막에 사용하는 스퍼터링 장치의 일례를 나타내는 개략 구성도이다. 스퍼터링 장치(1)를 나타낸 도 1에서, 부호 101은 진공 용기, 부호 102는 타깃 전극, 부호 103은 바이어스 전극, 부호 104는 히터 전극, 부호 105는 타깃 실드, 부호 106은 스퍼터링용 고주파 전원, 부호 107은 기판, 부호 108은 타깃, 부호 109는 가스 도입 기구, 부호 110은 배기 기구, 부호 111은 기판 홀더, 부호 112는 리플렉터, 부호 113은 절연재, 부호 114는 챔버 실드, 부호 115는 자석 유닛, 부호 116은 타깃 실드 유지 기구, 부호 130은 바이어스용 고주파 전원을 각각 나타내고 있다. 또, 도 1에 있어서의 부호 111은 후술하는 기판 홀더(111a, 111b, 111c) 중 임의인 것으로 가정된다. 또한, 기판(107)으로서 후술하는 α-Al2O3 기판(601)을 사용할 수 있다.
진공 용기(101)는 스테인리스나 알루미늄 합금 등의 금속 부재를 사용해서 구성되며, 전기적으로 접지되어 있다. 또한, 진공 용기(101)에는 도시하지 않은 냉각 기구가 설치되어 있고, 당해 냉각 기구는 진공 용기(101)의 벽면의 온도 상승을 방지 내지는 저감시키고 있다. 또한, 진공 용기(101)는, 도시하지 않은 매스 플로우 컨트롤러(mass flow controller)를 통해 가스 도입 기구(109)와 접속되고, 도시하지 않은 가변 컨덕턴스 밸브(variable conductance valve)를 통해 배기 기구(110)와 접속되어 있다.
타깃 실드(105)는 타깃 실드 유지 기구(116)를 통해 진공 용기(101)에 부착되어 있다. 타깃 실드 유지 기구(116) 및 타깃 실드(105)는, 스테인리스나 알루미늄 합금 등의 금속 부재로 할 수 있고, 진공 용기(101)와 전기적으로 접속되어 있다.
타깃 전극(102)은, 절연재(113)를 통해 진공 용기(101)에 부착되어 있다. 또한, 타깃(108)은 타깃 전극(102)에 부착되며, 타깃 전극(102)은 도시하지 않은 매칭 박스를 통해 스퍼터링용 고주파 전원(106)에 접속되어 있다. 타깃(108)은, 타깃 전극(102)에 직접 부착되어도 되고, 또한 동(Cu) 등의 금속 부재로 이루어지는 도시하지 않은 본딩 플레이트를 통해 타깃 전극(102)에 부착되어도 된다. 또한, 타깃(108)은, Al, Ga, In 중 적어도 하나를 함유하는 금속 타깃 또는 상기 III족 원소 중 적어도 하나를 함유하는 질화물 타깃이어도 된다. 타깃 전극(102)에는, 타깃(108)의 온도 상승을 방지하기 위한 도시하지 않은 냉각 기구가 구비되어 있다. 또한, 타깃 전극(102)에는, 자석 유닛(115)이 내장되어 있다. 스퍼터링용 고주파 전원(106)으로부터 타깃 전극(102)에 투입하는 전력으로서는 13.56MHz가 공업적으로 이용하기 쉽지만, 다른 주파수의 고주파를 사용하는 것이나, 고주파에 직류를 중첩하는 것 혹은 그들을 펄스로 사용하는 것도 가능하다.
챔버 실드(114)는, 진공 용기(101)에 부착되며, 성막시의 진공 용기(101)에의 막의 부착을 방지 내지는 저감시키고 있다. 기판 홀더(111)는, 내부에 히터 전극(104)과 바이어스 전극(103)을 갖고 있다. 히터 전극(104)에는 도시하지 않은 가열용 전원이 접속되고, 바이어스 전극(103)에는 바이어스용 고주파 전원(130)이 도시하지 않은 매칭 박스를 통해 접속되어 있다.
도 2~도 4는, 기판 홀더(111)의 구성예(111a, 111b, 111c)를 나타내고 있고, 각 도면의 부호 M은 기판 재치면(載置面)을 나타내고 있다. 도 2(또는 도 3)에서, 부호 201은 베이스, 부호 202는 베이스 코트, 부호 103a(또는 부호 103b)는 바이어스 전극, 부호 104는 히터 전극, 부호 205는 오버코트이다. 베이스(201)는 그래파이트로 이루어지고, 베이스 코트(202)와 오버코트(205)는 파이롤리틱 보론 나이트라이드(PBN: Pyrolytic Boron Nitride)로 이루어지고, 바이어스 전극(103a)(또는 103b)과 히터 전극(104)은 파이롤리틱 그래파이트(PG: Pyrolytic graphite)로 이루어지며, PBN으로 이루어지는 베이스 코트(202)와 오버코트(205)는 고저항의 유전체 재료이다.
도 2(또는 도 3)에서, 히터 전극(104)에는 도시하지 않은 가열용 전원이 접속되어 있다. 이 가열용 전원으로부터, 히터 전극(104)에 교류 또는 직류의 전류를 흘림으로써 줄 열(Joule heat)을 발생시키고, 그 줄 열에 의해 발열된 기판 홀더로부터의 적외선에 의해 기판 홀더(111a)(또는 111b) 위에 재치한 α-Al2O3 기판을 가열할 수 있다.
또한, 도 2(또는 도 3)에서, 바이어스 전극(103a)(또는 103b)에는 바이어스용 고주파 전원(130)이 도시하지 않은 매칭 박스를 통해 접속되어 있다. 성막시에 고주파 바이어스 전력을 바이어스 전극(103a)(또는 103b)에 인가함으로써, 기판 홀더(111a)(또는 111b) 위에 재치한 α-Al2O3 기판의 표면에 음의 직류 바이어스 전압을 발생시킬 수 있다.
또, 도 2(또는 도 3)의 바이어스 전극(103a)(또는 103b)에는, 또한 도시하지 않은 정전척(ESC: Electrostatic Chuck)용 전원을 도시하지 않은 로우 패스 필터를 통해 접속하는 것도 가능하다. 이러한 경우, 예를 들면, 바이어스 전극(103a)을, 부호 A 및 부호 B로 나타낸 전기적으로 분리한 전극(한쪽을 제 1 전극으로 하고, 다른 쪽을 제 2 전극으로 함)으로서 구성하고, 각각의 전극에 양과 음의 직류 전압을 인가함으로써 쌍극의 ESC를 실현해도 된다. 이렇게 함으로써, α-Al2O3 기판을 기판 홀더에 정전 흡착시킬 수 있기 때문에, 기판 홀더(111a) 위에 재치한 α-Al2O3 기판을 효율적으로 가열할 수 있다. 또, 기판 홀더(111b)에 대해서도, 바이어스 전극(103b)을 부호 C 및 부호 D로 나타낸 전기적으로 분리한 전극(한쪽을 제 1 전극으로 하고, 다른 쪽을 제 2 전극으로 함)으로서 구성하고, 각각의 전극에 양과 음의 직류 전압을 인가함으로써 쌍극의 ESC를 실현할 수 있다.
도 4는, 기판 홀더(111)의 다른 구성예(111c)이다. 부호 401은 베이스, 부호 402는 베이스 코트, 부호 403은 공통 전극, 부호 404는 백사이드 코트, 부호 405는 오버코트이다. 베이스(401)는 그래파이트로 이루어지고, 베이스 코트(402) 및 오버코트(405)는 PBN로 이루어지고, 공통 전극(403) 및 백사이드 코트(404)는 PG로 이루어지며, PBN으로 이루어지는 베이스 코트(402)와 오버코트(405)는 고저항의 유전체 재료이다.
도 4에서, 공통 전극(403)에는, 바이어스용 고주파 전원(130)이 매칭 박스를 통해 접속되며, 또한 도시하지 않은 가열용 전원이 도시하지 않은 로우 패스 필터를 통해 접속되어 있다.
도 4에서 공통 전극(403)은, 도 2에 있어서의 히터 전극(104)과 바이어스 전극(103a)을 집약한 기능을 갖고 있다. 공통 전극(403)에 가열용 전원으로부터 교류 또는 직류의 전류를 흘림으로써 기판 홀더(111c)가 발열되고, 그 적외선에 의해 기판 홀더(111c) 위에 재치한 α-Al2O3 기판이 가열된다. 또한, 공통 전극(403)에 가열용 전류를 흘린 상태에서 또한 바이어스용 고주파 전원으로부터 고주파 바이어스 전력을 인가함으로써, 기판 홀더(111c) 위에 재치한 α-Al2O3 기판을 가열하면서, 그 표면에 음의 직류 바이어스 전압을 발생시킬 수 있다. 이렇게, 히터 전극과 바이어스 전극을 하나로 집약한 공통 전극을 사용해도 본 발명의 효과를 얻는 것이 가능하다.
도 2에 나타내는 구조의 기판 홀더(111a)에서는, 히터 전극(104)으로부터 발생한 줄 열이, 베이스 코트(202), 베이스(201), 오버코트(205) 및 바이어스 전극(103a)을 통해 기판 재치면(M)측으로 전달된다. 이 때, 특히, 베이스(201)가 균열판으로서의 역할을 하기 때문에, 기판면 내에서 높은 균열성이 얻어지기 쉽다는 특징이 있다.
또한, 도 3에 나타내는 구조의 기판 홀더(111b)에서는, 바이어스 전극(103b)을 중앙부의 대략 원반 형상 전극(부호 C에 상당)과 외주부의 대략 링 형상 전극(부호 D에 상당)으로 하고 있다. 이 때문에, 바이어스 전극(103b)(특히 부호 C부)이 또한 균열판의 역할을 해서, 도 2에 나타내는 구조의 기판 홀더(111a)보다 더 면 내에서의 균열성을 높일 수 있다. 특히, ESC에 의해 α-Al2O3 기판을 흡착한 경우, 도 2에 나타내는 구조의 기판 홀더(111a)에서는, 바이어스 전극(103a)의 패턴 형상에 의존한 온도 분포를 발생시키는 경우가 있지만, 도 3과 같은 구조에서는, 이러한 문제를 현저하게 개선할 수 있게 된다.
또, ESC를 사용함으로써, α-Al2O3 기판을 기판 홀더(111a, 111b)에 재치한 후의 승온 속도를 높일 수 있기 때문에, ESC를 사용하는 것은 높은 생산성을 얻는다는 점에서는 바람직한 형태이다.
도 4에 나타내는 구조의 기판 홀더(111c)에서, 공통 전극(403)으로부터 발생한 줄 열은, 베이스(401)나 베이스 코트(402)를 통하지 않고, 기판 재치면(M)측으로 전달되게 된다. 이 때문에, 도 2나 도 3에 나타내는 기판 홀더에 비하면, 높은 균열성을 얻는 것이 어려워진다. 한편, 베이스(401)나 베이스 코트(402)를 통하지 않고 α-Al2O3 기판을 가열하기 때문에, 기판 재치면(M)과 공통 전극(403)의 온도 구배가 적어지고, ESC를 사용하지 않아도 높은 전력 이용 효율로 기판의 가열을 행할 수 있다는 특징이 있다.
또, 상기 도 2~도 4에 나타내는 기판 홀더를 구성하는 재료는, 종래의 적외선 램프에 비해서 α-Al2O3 기판을 가열하는 효율이 높기 때문에 바람직하게 사용되고 있지만, α-Al2O3 기판을 소정의 온도로 가열할 수 있으면, 이것에 한정되는 것은 아니다.
또한, 기판 홀더는, 상기 기판 홀더(111a, 111b, 111c)의 구조에 한정되지 않는다. 상술한 기판 홀더(111a, 111b, 111c)와 같은 구조는, 균열성을 높이거나, 전력의 이용 효율을 높이는 것이 가능해지고, 그 목적에 따라 구조를 적당히 선택 할 수 있으므로 바람직한 형태이다. 그러나, 본 발명에서는, 소정의 온도에서 바이어스 전극에 고주파 바이어스 전력을 인가함으로써, α-Al2O3 기판의 표면에 음의 직류 바이어스 전압을 발생시키고, 그 결과, 우르츠광 구조의 III족 질화물 반도체의 에피택셜막을 +c 극성으로 성막할 수 있다는 것이 중요하다. 따라서, 본 발명의 취지를 따른 구조이면, 어떤 구조여도 본 실시형태에 적용할 수 있음은 물론이다. 단, 바이어스 전극(103a, 103b), 공통 전극(403)은, 고저항의 유전체 재료에 의해 덮여 있는 것이 바람직하다. 고저항의 유전체 재료로 바이어스 전극(103a, 103b), 공통 전극(403)을 덮지 않아도, +c 극성의 에피택셜막이 얻어지는 경우가 있지만, 플라즈마 공간 내의 하전 입자가 상기 전극에 도달하여, 음의 직류 바이어스 전압이 변동될 우려가 있다. 이러한 음의 직류 바이어스 전압의 변동은, +c 극성의 에피택셜막에 대한 안정적 형성에 있어서 바람직하지 않다.
도 5는, 바이어스 전극에 고주파 바이어스 전력을 인가함으로써, III족 질화물 반도체 박막이 +c 극성으로 성막되는 메커니즘을 나타내는 모델도이다. 도 5에서, 부호 111은 기판 홀더(111a, 111b, 111c) 중 임의의 기판 홀더를 나타내고, 부호 107은 α-Al2O3 기판이며, 부호 503은 질화물 분자이다.
도 6은, 본 발명의 일 실시형태에 따른 III족 질화물 반도체 박막의 제조 방법을 사용해서 제작한 반도체 발광 소자로서의 발광 다이오드(LED)의 단면(斷面) 구조의 일례이다. 도 6에서, 부호 601은 α-Al2O3 기판, 부호 602는 완충층, 부호 603은 III족 질화물 반도체 중간층, 부호 604는 n형 III족 질화물 반도체층, 부호 605는 III족 질화물 반도체 활성층, 부호 606은 p형 III족 질화물 반도체층, 부호 607은 투광성 전극, 부호 608은 n형 전극, 부호 609는 p형 본딩 패드 전극, 부호 610은 보호막이다.
완충층(602)을 구성하는 재료로서는 AlN, AlGaN, GaN이 바람직하게 사용된다. III족 질화물 반도체 중간층(603), n형 III족 질화물 반도체층(604), III족 질화물 반도체 활성층(605), p형 III족 질화물 반도체층(606)을 구성하는 재료로서는, AlGaN, GaN, InGaN이 바람직하게 사용된다. n형 III족 질화물 반도체층(604)에는 상기 재료 중에 규소(Si) 또는 게르마늄(Ge), p형 III족 질화물 반도체층(606)에는 상기 재료 중에 마그네슘(Mg) 또는 아연(Zn), 각각을 미량 첨가해서 도전성의 제어를 행하는 것이 바람직하다. 또한, III족 질화물 반도체 활성층(605)은, 상기 재료의 다중 양자 우물(MQW) 구조를 형성하는 것이 바람직하다. 또한, 상술한 발광 다이오드(LED)를 사용해서 조명 장치를 구성할 수 있다.
도 7a, 도 7b는, 본 발명의 일 실시형태에 따른 주파수 간섭 억제 수단을 설명하는 도면이다.
도 7a는, 스퍼터링용 고주파 전원(106) 및 바이어스용 고주파 전원(130)으로서 상이한 주파수의 고주파 전원을 사용하여, 후술하는 주파수 간섭을 억제하는 수단(주파수 간섭 억제 수단)의 일례이다. 부호 701 및 702는 매칭 박스를 나타내고 있다. 스퍼터링용 고주파 전원(106)으로부터의 고주파 전력은, 매칭 박스(701)를 통과함으로써 반사파를 저감하여 타깃 전극(102)에 공급되고, 바이어스용 고주파 전원(130)으로부터의 고주파 전력은, 매칭 박스(702)를 통과함으로써 반사파를 저감하여 바이어스 전극(103)에 공급된다. 또한, 스퍼터링용 고주파 전원(106)과 바이어스용 고주파 전원(130)은, 상이한 주파수가 되도록 설정되어 있다. 예를 들면, 스퍼터링용 고주파 전원(106)의 주파수를 13.56MHz로 한 경우, 바이어스용 고주파 전원(130)으로서는, 13.54MHz나 13.58MHz의 주파수를 사용함으로써, 후술하는 주파수 간섭을 억제하는 것이 가능해진다.
도 7b는, 스퍼터링용 고주파 전원(106) 및 바이어스용 고주파 전원(130)으로부터의 고주파 전력의 위상을 조정함으로써, 후술하는 주파수 간섭을 억제하는 수단(주파수 간섭 억제 수단)의 일례를 나타내고 있다. 도 7b에서, 부호 703은 위상제어 유닛, 부호 704는 고주파 발진기, 부호 705 및 부호 706은 위상 조정 회로이다. 스퍼터링용 고주파 전원(106)으로부터의 고주파 전력은, 매칭 박스(701)를 통과함으로써 반사파를 저감하여 타깃 전극(102)에 공급되고, 바이어스용 고주파 전원(130)으로부터의 고주파 전력은, 매칭 박스(702)를 통과함으로서 반사파를 저감하여 바이어스 전극(103)에 공급된다.
위상 제어 유닛(703)은, 고주파 발진기(704)와, 위상 조정 회로(705 및 706)를 갖고, 고주파 발진기(704)로부터의 고주파 신호를, 위상 조정 회로(705 및 706)에 의해 위상을 조정해서 외부 회로에 출력할 수 있다. 또한, 위상 제어 유닛(703)의 출력부는, 스퍼터링용 고주파 전원(106) 및 바이어스용 고주파 전원(130)의 외부 입력 단자부에 접속되어 있다. 위상 제어 유닛(703)이 출력한, 위상이 조정된 고주파 신호(즉, 고주파 발진기(704)가 발진한 고주파 신호이며, 또한, 위상 조정 회로(705 및 706)에 의해 위상이 조정된 고주파 신호)에 의해, 스퍼터링용 고주파 전원(106) 및 바이어스용 고주파 전원(130)으로부터 출력되는 고주파 전력의 위상은 제어된다. 예를 들면, 위상 제어 유닛(703)을 조정하고, 스퍼터링용 고주파 전원(106) 및 바이어스용 고주파 전원(130)으로부터 출력되는 고주파 전력의 위상차를 180° 등의 위상차로 설정함으로써, 후술하는 주파수 간섭을 억제 하는 것이 가능해진다.
이렇게, 후술하는 주파수 간섭을 발생시키지 않도록 하기 위해서는, 타깃 전극(102)에 공급되는 고주파 전력과, 바이어스 전극(103)에 공급되는 고주파 전력을 상이한 주파수로 하거나 또는 타깃 전극(102)에 공급되는 고주파 전력과, 바이어스 전극(103)에 공급되는 고주파 전력을, 소정의 위상차로 유지하는 것이 유효한 수단이다. 높은 재현성을 가지고 본 발명의 효과를 얻기 위해서는, 이들 주파수 간섭 억제 수단을 갖는 것이 매우 유효하다.
이하에, 도면을 참고로 하면서, 본 발명에 따른 스퍼터링 장치를 사용해서 III족 질화물 반도체 박막의 에피택셜막 형성 방법을 설명한다. 본 실시형태에서는, 이하의 제 1 공정 내지 제 4 공정을 갖는 방법에 의해 α-Al2O3 기판 위에 에피택셜막을 형성한다. 또, 이하의 기재에서는, 기판 홀더(111)는 기판 홀더(111a, 111b, 111c) 중 임의의 1개를 나타내며, 바이어스 전극(103)은 임의의 기판 홀더(111; 111a, 111b, 111c)에 구비되어 있는 바이어스 전극(103a, 103b) 또는 공통 전극(403)을 나타내는 것으로 한다.
우선, 제 1 공정으로서, 배기 기구(110)에 의해 소정의 압력으로 유지된 진공 용기(101)에 기판(107)을 도입한다. 이 때, 기판(α-Al2O3 기판)(107)은 도시하지 않은 반송 로봇에 의해, 기판 홀더(111)의 상부까지 반송되어, 기판 홀더(111)로부터 돌출된 도시하지 않은 리프트 핀의 상부에 유지된다. 그 후, 기판(107)을 유지한 리프트 핀을 강하시켜, 기판 홀더(111)에 기판(107)을 재치한다.
다음으로, 제 2 공정으로서, 기판 홀더(111)에 내장된 히터 전극(104)에 인가하는 전압을 제어하여, 기판(107)을 소정 온도로 유지한다. 이 때, 기판 홀더(111)에 내장된 열전대(도시 생략)를 사용해서 기판 홀더(111)의 온도를 모니터하거나, 진공 용기(101)에 설치된 도시하지 않은 파이로미터(pyrometer)를 사용해서 기판 홀더(111)의 온도를 모니터하여, 이들 온도가 소정의 온도가 되도록 제어한다.
다음으로, 제 3 공정으로서, 가스 도입 기구(109)로부터 N2 가스 또는 N2 가스와 희가스(rare gas)의 혼합 가스 중 어느 하나를 진공 용기(101)에 도입하고, 매스 플로우 컨트롤러(도시 생략) 및 가변 컨덕턴스 밸브(도시 생략)에 의해 진공 용기(101)의 압력이 소정의 압력이 되도록 설정한다.
마지막으로, 제 4 공정으로서, 기판 홀더(111)에 내장된 바이어스 전극(103)에 고주파 바이어스 전력을 인가함과 함께, 스퍼터링용 고주파 전원(106)으로부터 타깃(108)에 고주파 전력을 인가함으로써 타깃(108)의 전방면(front surface)에 플라즈마를 발생시킨다. 이에 따라, 플라즈마 중의 이온이, 타깃(108)을 구성하는 원소를 배출시키고, 당해 배출된 원소에 의해, III족 질화물 반도체 박막을 기판(107) 위에 성막한다.
제 1 공정에 있어서의 소정의 압력은, 5×10-4Pa 미만인 것이 바람직하고, 그 이상에서는, III족 질화물 반도체 박막의 내부에 산소 등의 불순물이 많이 도입되어, 양호한 에피택셜막이 얻어지기 어렵다. 또한, 제 1 공정에 있어서의 기판 홀더(111)의 온도에 대해서 특별히 한정하는 것이 아니지만, 생산성의 관점에서는 성막시의 기판 온도를 얻기 위한 온도로 설정해 두는 것이 바람직하다.
제 2 공정에 있어서의 소정의 온도는, 제 4 공정에 있어서의 성막 온도로 설정해 두는 것이 생산성의 관점에서 바람직하며, 또한, 제 3 공정에 있어서의 소정의 압력은, 제 4 공정에 있어서의 성막 압력으로 설정해 두는 것이 생산성의 관점에서 바람직하다. 제 2 공정 및 제 3 공정의 동작 타이밍들은 변경될 수 있으며, 동시에 실시되어도 된다. 또한, 제 2 공정에서 설정된 온도 및 제 3 공정에서 설정된 압력은, 적어도 제 4 공정을 개시할 때까지 유지되어 있는 것이 생산성의 관점에서 바람직하다.
제 4 공정에서, 바이어스 전극(103)에 인가하는 고주파 바이어스 전력은, +c 극성의 통일도가 높은 III족 질화물 반도체막(+c 극성의 III족 질화물 반도체 박막)이 얻어지는 소정의 전력으로 설정해 둘 필요가 있다. 전력이 너무 작으면, 극성이 혼재한 III족 질화물 반도체 박막이 형성되고, 전력이 너무 크면, 고(高)에너지 입자의 충돌에 의해 III족 질화물 반도체 박막이 손상되어, 양질의 III족 질화물 반도체 박막이 얻어지지 않는다.
또, 본 명세서에서는, -c 극성이 없거나 저감된 III족 질화물 반도체 박막, 즉, +c 극성과 -c 극성의 혼재가 저감되어, +c 극성의 통일도가 높은 III족 질화물 반도체 박막을, "+c 극성의 III족 질화물 반도체 박막"이라 하기로 한다.
또한, 제 4 공정을 행할 때의 기판 온도는, 100~1200℃의 범위가 되도록 설정하는 것이 바람직하고, 400~1000℃의 범위로 하면 더욱 바람직하다. 100℃ 미만인 경우는, 아모퍼스 구조가 혼재한 막이 형성되기 쉽고, 1200℃보다 높은 온도에서는, 막 자체가 형성되지 않거나, 형성되었다고 해도 열응력 때문에 결함이 많은 에피택셜막이 얻어지기 쉽다. 또한, 성막 압력은 0.1~100mTorr(1.33×10-2~1.33×101Pa)의 범위로 설정되는 것이 바람직하고, 1.0~10mTorr(1.33×10-1~1.33Pa)의 범위로 설정되면 더욱 바람직하다.
0.1mTorr(1.33×10-2Pa) 미만에서는, 고에너지 입자가 기판 표면에 입사되기 쉬워지기 때문에, 양질의 III족 질화물 반도체 박막이 얻어지기 어렵고, 100mTorr(1.33×101Pa)보다 높은 압력에서는, 성막 속도가 극단적으로 느려지기 때문에 바람직하지 않다. 제 4 공정을 개시할 때에는, 진공 용기(101)의 압력을 일시적으로 성막 압력 이상으로 높여, 타깃측에 있어서의 플라즈마의 발생을 촉진하는 것도 가능하다. 이 경우, 프로세스 가스 중 적어도 1종류의 가스 유량을 일시적으로 많이 도입함으로써 성막 압력을 높여도 되고, 또한 가변 컨덕턴스 밸브(도시 생략)의 개방도를 일시적으로 작게 함으로써 성막 압력을 높여도 된다.
제 4 공정에서, 바이어스 전극(103)에 고주파 바이어스 전력을 인가하는 타이밍과, 타깃 전극(102)에 고주파 전력을 인가하는 타이밍은, 동시여도 되며, 또한, 한쪽에 먼저 인가하고, 그 후, 다른 쪽에 인가해도 된다. 단, 타깃 전극(102)에 고주파 전력을 먼저 인가하는 경우에는, α-Al2O3 기판(107)의 피성막면이 III족 질화물 반도체로 이루어지는 결정층으로 덮이기 전에 바이어스 전극(103)에 고주파 바이어스 전력을 인가할 필요가 있다.
바이어스 전극(103)에 고주파 바이어스 전력이 인가되지 않은 상태에서 형성된 III족 질화물 반도체의 결정층은, 극성이 혼재한 상태 또는 -c 극성의 상태가 되기 쉽다. -c 극성이 혼재한 상태가 발생하면, 그 후의 바이어스 전극(103)에 고주파 바이어스 전력의 인가에 의해서도, +c 극성의 III족 질화물 반도체 박막을 얻는 것이 곤란해진다. 따라서, 타깃 전극(102)에 고주파 전력을 먼저 인가하는 경우에는, 타깃 전극(102)에 고주파 전력을 인가하여, 타깃 전방면에 플라즈마가 발생한 후(즉, 스퍼터링이 개시된 후), 즉시 바이어스 전극(103)에 고주파 바이어스 전력을 인가하여, α-Al2O3 기판(107) 위에 III족 질화물 반도체로 이루어지는 결정층이 형성되기 전에, 바이어스 전극(103)에 고주파 바이어스 전력이 인가되도록 하는 것이 바람직하다.
바이어스 전극(103)에 고주파 바이어스 전력을 먼저 인가하는 경우에는, 타깃 전극(102)에 고주파 전력을 인가하기까지의 동안에, α-Al2O3 기판(107)의 표면측에 플라즈마가 발생하고, 플라즈마 중의 N 원자를 함유한 활성종에 의한 α-Al2O3 기판(107)의 표면 질화를 피할 필요가 있다. α-Al2O3 기판(107)의 표면이 질화되면, 기판 표면에 -c 극성이나 극성이 혼재한 AlN이 형성되기 쉬워지고, 그 후에 타깃 전극(102)에 고주파 전력을 인가하여, III족 질화물 반도체 박막을 성막해도, +c 극성의 III족 질화물 반도체 박막을 얻는 것이 곤란해지기 때문이다. 따라서, 바이어스 전극(103)에 고주파 바이어스 전력을 먼저 인가하는 경우에는, 바이어스 전극(103)에 고주파 바이어스 전력을 인가한 직후에 타깃 전극(102)에 고주파 전력을 인가해서 스퍼터링을 개시하는 것이 바람직하다.
또한, 제 1 공정 전에는, 전처리실(도시 생략)에 기판(107)을 반송하고, 성막 온도 이상의 온도에서의 기판(107)의 열처리나 플라즈마 처리를 행하는 공정을 가져도 되는 것도 물론이다. 단, 플라즈마 처리를 행하는 경우에는, α-Al2O3 기판의 표면에 극성이 혼재한 AlN층이나 -c 극성의 AlN층이 형성되지 않는 조건을 선택하는 것이 중요하다.
상기 제 1 공정 내지 제 4 공정에 의해, +c 극성의 III족 질화물 반도체 박막이 형성되는 메커니즘에 대해서, 도 5를 사용해서 이하에 설명한다. 제 1 공정 및 제 2 공정으로서, 기판 홀더(111)에 α-Al2O3 기판(107)이 소정의 온도가 되도록 재치하고, 제 3 공정으로서, 진공 용기 내에 N2 가스 또는 N2 가스와 희가스의 혼합 가스 중 어느 하나를 도입한다. 이어서, 제 4 공정으로서, 바이어스 전극에 고주파 바이어스 전력을 인가함과 함께, 타깃측에 플라즈마를 발생시켜 III족 질화물 반도체 박막을 형성한다.
제 4 공정에서, 타깃으로서 금속 타깃을 사용한 경우에는, N 원자를 함유한 활성종에 의해 타깃 표면이 질화되며, 그 표면을 양이온으로 스퍼터링함으로써, 도 5에 나타내는 질화물 분자(503)가 타깃 표면으로부터 방출되어, α-Al2O3 기판(107)의 표면에 도달한다고 생각된다. 또한, 질화물 타깃을 사용한 경우에서도, 그 표면을 양이온으로 스퍼터링함으로써, 도 5에 나타내는 질화물 분자(503)가 타깃 표면으로부터 방출되어, α-Al2O3 기판(107)의 표면에 도달한다고 생각된다. 또, 도 5에는 간략화를 위해서 2원자 분자의 질화물 분자(503)를 나타내고 있지만, 질화물 분자이면 2원자 분자에 한정되는 것은 아니다.
도 5에서, 바이어스 전극(103)에는 고주파 바이어스 전력이 인가되어 있으며, α-Al2O3 기판(107)의 표면측에 대향하는 공간에는, 부호 G로 나타낸 플라즈마 영역과, 부호 S로 나타낸 시스 영역(sheath region)이 형성되어 있다. 시스 영역(S)은, 플라즈마 영역(G)과 α-Al2O3 기판(107) 사이에 형성된다.
플라즈마 영역(G)에서는, 양전하(양이온)와 음전하(전자)의 밀도는 대체로 동일하며, 거의 전기적 중성 상태로 되어 있다. 또한, 플라즈마 영역(G)은, 통상, 접지 전위에 대해서 양이 되는, 거의 일정한 전위 상태(플라즈마 전위라 함)로 되어 있다. 한편, 고주파 바이어스 전력의 인가에 의해 발생한 고주파 전계의 변화에 대해서, 양이온과 전자의 추종의 용이함이 상이하다는 점에서, α-Al2O3 기판(107)의 표면에는 과잉의 전자가 공급되어, 음의 직류 바이어스 전압이 발생한다. 시스 영역(S)에서는, 이렇게 해서 발생한 α-Al2O3 기판(107)의 표면의 음의 전위와, 플라즈마 영역(G)의 플라즈마 전위 사이의 전위차에 의해, α-Al2O3 기판(107)의 표면을 향하는 방향으로 부호 E로 나타낸 전계가 발생하고 있다. 이 전계(E)의 크기는, 고주파 바이어스 전력의 크기에 따라 조정하는 것이 가능하다.
또, 바이어스 전극(103)에 인가하는 전력의 형태로서는 고주파 전력이 바람직하다. 직류 전력인 경우는, α-Al2O3 기판(107)이 절연물이기 때문에, α-Al2O3 기판(107)의 표면에 유효하게 음의 직류 바이어스 전압을 발생시키는 것이 곤란해져 바람직하지 않다.
질화물 분자(503)는, III족 원소(503a)와 N 원자(503b)를 갖고 있으며, III족 원소(503a)가 양, N 원자(503b)가 음인 전하의 치우침을 갖고 있다. 즉, 질화물 분자(503)는, 부호 P로 나타내는 분극을 갖고 있다. 이 질화물 분자(503)는, 플라즈마 영역(G)에서는 랜덤 방향을 향한다고 생각되지만, 시스 영역(S)에 도달하면, 전계(E)가 질화물 분자(503)의 분극(P)에 작용하여, III족 원소(503a)가 α-Al2O3 기판의 방향, N 원자(503b)가 플라즈마 영역(G)의 방향을 향하도록, 즉, 분극(P)이 α-Al2O3 기판의 방향을 향하도록 배향된다고 생각된다.
+c 극성의 III족 질화물 반도체에서는, 질화물 분자(503)의 분극(P)이 α-Al2O3 기판의 방향을 향하도록 배향되어 있다. 즉, 고주파 바이어스 전력을 인가함으로써 발생한 시스 영역(S)의 전계(E)에 의해, 질화물 분자(503)의 분극(P)이 α-Al2O3 기판의 방향을 향하도록 배향되고, 그 배향을 유지해서 α-Al2O3 기판 표면에 흡착됨으로써, +c 극성의 III족 질화물 반도체 박막이 얻어지는 것이라고 생각된다.
또, 바이어스 전극(103)에 고주파 바이어스 전력이 인가되어 있었다고 해도, 고주파 바이어스 전력이 작은 경우에는, +c 극성의 III족 질화물 반도체를 얻을 수 없는 경우가 있다. 이것은, 시스 영역(S)의 전계(E)가, 질화물 분자(503)의 분극(P)에 충분하게 작용하지 않아, 배향을 제어할 수 없었던 것이 원인이라고 생각된다.
또한, 고주파 바이어스 전력이 너무 크면, 고품질의 III족 질화물 반도체를 얻을 수 없는 경우가 있다. 이것은, 시스 영역(S)의 전계(E)에 의해, 플라즈마 중의 양이온이 가속되어, α-Al2O3 기판의 표면에 큰 에너지를 가지고 충돌하므로, III족 질화물 반도체 박막의 내부에 많은 결함이 형성되기 때문이라고 생각된다.
이렇게, +c 극성의 III족 질화물 반도체 박막을 얻기 위해서는, 바이어스 전극(103)에 인가하는 고주파 바이어스 전력의 크기를 적절한 값으로 조정할 필요가 있다. 또, 이 고주파 바이어스 전력의 최적 범위는, 스퍼터링 장치의 내부 구조에 따라 크게 다르기 때문에, 장치마다 최적의 조건을 요구할 필요가 있다.
또한, 고주파 바이어스 전력으로서 사용하는 주파수는 특별히 한정되는 것은 아니지만, 고주파 바이어스 전력의 주파수와 타깃에 인가한 고주파 전력의 주파수가 일치하면, 고주파 전력의 간섭에 의해 발생하는 저주파의 맥놀이 현상(beat phenomenon)이 발생하기 쉬워져, 성막 조건에도 영향을 주는 경우가 있다(이하, 이 저주파의 맥놀이 현상을 주파수 간섭이라 함). 본 실시형태에서 주파수 간섭이 발생하면, 플라즈마가 불안정해져, α-Al2O3 기판의 표면에 발생하는 직류 바이어스 전압이 안정되지 않게 되기 때문에, 상이한 주파수의 고주파 전력을 사용하는 것이 바람직하다. 도 7a를 예로 들면, 타깃 전극(102)에 인가하는 고주파 전력의 주파수(스퍼터링용 고주파 전원(106)의 주파수)를 13.56MHz로 한 경우, 바이어스 전극(103)에 인가하는 고주파 바이어스 전력의 주파수(바이어스용 고주파 전원(130)의 주파수)로서, 13.54MHz나 13.58MHz을 사용함으로써, 상기와 같은 주파수 간섭을 방지 내지는 저감할 수 있다.
또한, 바이어스 전극에 인가하는 고주파 바이어스 전력의 주파수와 타깃에 인가하는 고주파 전력의 주파수가 동일해도, 고주파 바이어스 전력과 고주파 전력을 소정의 위상차만큼 어긋나게 함으로써, 상기 주파수 간섭을 억제하는 것이 가능하다. 도 7b를 예로 들면, 위상 제어 유닛(703)에 의해, 바이어스 전극(103)에 인가되는 고주파 바이어스 전력과, 타깃 전극(102)에 인가되는 고주파 전력의 위상차를 180°가 되도록 조정한 경우, 즉, 타깃 전극(102)에 고주파 전력의 양의 피크 톱 전압(positive peak top voltage)이 인가됨과 동시에, 바이어스 전극(103)에 고주파 바이어스 전력의 음의 피크 톱 전압(negative peak top voltage)이 인가되도록 조정한 경우는, 가장 효과적으로 주파수 간섭을 방지 내지는 저감하는 것이 가능해진다. 또한, 각 고주파 전원(스퍼터링용 고주파 전원 및 바이어스용 고주파 전원)으로의 반사파가 더욱 감소하도록 위상차를 미조정해도 된다. 즉, 위상차는 엄밀하게 180°가 아니어도 되며, 180°로부터 미조정되는 범위까지 포함한 대략 180°이면 된다.
또한, 다른 위상차여도 주파수 간섭이 발생되지 않는 한, 문제없이 사용하는 것이 가능하다. 또, 상기와 같은 주파수 간섭이 발생하는 경우에는, 플라즈마가 불안정해져 각 고주파 전원(스퍼터링용 고주파 전원 및 바이어스용 고주파 전원)으로의 반사파가 증대되기 쉬워지기 때문에, 이것을 최소(바람직하게는 0)로 하는 것과 같은 위상차로 조정하는 것이 바람직하다.
또, 바이어스 전극(103)에 고주파 바이어스 전력을 인가하지 않는 경우에도, 시스 영역(S)에 전계(E)가 발생하지만, 이 때에 발생하는 전계(E)는, 일반적으로, 고주파 바이어스 전력을 인가한 경우에 비해서 작아진다. 따라서, 바이어스 전극(103)에 고주파 바이어스 전력을 인가하지 않는 경우에, +c 극성의 질화물 반도체 박막을 얻을 수 없는 것은, 시스 영역(S)의 전계(E)가, 질화물 분자(503)의 분극(P)에 충분하게 작용하지 않아, 배향을 제어할 수 없는 것이 원인이라고 생각된다.
N2 가스와 희가스의 혼합 가스를 사용한 플라즈마에 의해 금속 타깃(108)을 스퍼터링할 때에는, N2 가스와 희가스의 혼합 가스의 비율을 제어해서, 금속 성분(비질화물 성분)이 III족 질화물 반도체 박막에 많이 도입되지 않도록 주의해야 한다. 금속 성분이 많이 도입된 경우는, 질화물 분자(503)보다 금속 원자 또는 금속 클러스터(metal cluster) 형상으로 타깃으로부터 방출되는 III족 원소의 비율이 많아지기 쉽기 때문에, 바이어스 전극(103)에 고주파 바이어스 전력을 인가해도 본 발명의 효과를 충분히 얻을 수 없을 가능성이 있다.
본 실시형태에 있어서의 방법으로 형성되는 III족 질화물 반도체 박막의 에피택셜막으로서는, 도 6에 나타내는 완충층(602), III족 질화물 반도체 중간층(603), n형 III족 질화물 반도체층(604), III족 질화물 반도체 활성층(605), p형 III족 질화물 반도체층(606)을 들 수 있다. 상기 모든 층을 본 발명에 따른 스퍼터링 장치(에피택셜막 형성 방법)를 사용해서 제작해도 되고, 또한 어느 한 층에 한정해서 본 발명에 따른 스퍼터링 장치(에피택셜막 형성 방법)를 사용해서 제작해도 된다.
예를 들면, 제 1 예로서, 도 6의 LED 소자의 완충층(602)을 본 발명에 따른 스퍼터링 장치(에피택셜막 형성 방법)를 사용해서 제작하고, 그 후, MOCVD법을 사용해서, III족 질화물 반도체 중간층(603), n형 III족 질화물 반도체층(604), III족 질화물 반도체 활성층(605), p형 III족 질화물 반도체층(606)을 순차적으로 적층함으로써, 에피택셜 웨이퍼를 제작하는 방법이 있다.
또한, 제 2 예로서, 완충층(602) 및 III족 질화물 반도체 중간층(603)을 본 발명에 따른 스퍼터링 장치(에피택셜막 형성 방법)를 사용해서 제작하고, 그 후, MOCVD법을 사용해서, n형 III족 질화물 반도체층(604), III족 질화물 반도체 활성층(605), p형 III족 질화물 반도체층(606)을 순차적으로 적층함으로써, 에피택셜 웨이퍼를 제작하는 방법이 있다.
제 3 예로서는, 완충층(602), III족 질화물 반도체 중간층(603) 및 n형 III족 질화물 반도체층(604)을 본 발명에 따른 스퍼터링 장치(에피택셜막 형성 방법)를 사용해서 제작하고, 그 후, MOCVD법을 사용해서, III족 질화물 반도체 활성층(605), p형 III족 질화물 반도체층(606)을 순차적으로 적층함으로써, 에피택셜 웨이퍼를 제작하는 방법이 있다.
제 4 예로서는, 완충층(602), III족 질화물 반도체 중간층(603), n형 III족 질화물 반도체층(604) 및 III족 질화물 반도체 활성층(605)을 본 발명에 따른 스퍼터링 장치(에피택셜막 형성 방법)를 사용해서 제작하고, 그 후, MOCVD법을 사용해서, p형 III족 질화물 반도체층(606)을 제작함으로써, 에피택셜 웨이퍼를 제작하는 방법이 있다.
제 5 예로서는, 완충층(602), III족 질화물 반도체 중간층(603), n형 III족 질화물 반도체층(604) 및 III족 질화물 반도체 활성층(605), p형 III족 질화물 반도체층(606)을 본 발명에 따른 스퍼터링 장치(에피택셜막 형성 방법)를 사용해서 제작함으로써, 에피택셜 웨이퍼를 제작하는 방법이 있다.
이렇게 해서 얻은 에피택셜 웨이퍼에 대해서, 리소그래피 기술 및 RIE(반응성 이온 에칭) 기술을 사용해서, 도 6에 나타내는 바와 같이, 투광성 전극(607), p형 본딩 패드 전극(609), n형 전극(608), 보호막(610)을 형성함으로써 LED 구조를 얻을 수 있다. 또, 투광성 전극(607), p형 본딩 패드 전극(609), n형 전극(608), 보호막(610)의 재료는 특별히 한정되지 않고, 이 기술 분야에서 잘 알려진 재료를 제한 없이 사용할 수 있다.
(실시예)
(제 1 실시예)
본 발명의 제 1 실시예로서, 본 발명의 일 실시형태에 따른 III족 질화물 반도체 박막의 성막 방법을 사용해서 완충층(602)(도 6 참조)으로서의 AlN막을 α-Al2O3(0001) 기판 위에 성막하는 예를 설명한다. 보다 상세하게는, 바이어스 전극(103)에 고주파 바이어스 전력을 인가한 상태에서, α-Al2O3(0001) 기판 위에 스퍼터링법을 사용해서 AlN막을 형성하는 예에 대해서 설명한다. 또, 제 1 실시예에서, AlN막은 도 1과 동일한 스퍼터링 장치를 사용해서 성막한다. 또한, 타깃 전극(102)에 인가하는 고주파 전력과, 바이어스 전극(103)에 인가하는 고주파 전력의 주파수는, 각각, 13.56MHz, 13.54MHz로 한다.
제 1 실시예에서는, 우선, 제 1 공정에 의해 1×10-4Pa 이하로 유지된 진공 용기(101)에 α-Al2O3(0001) 기판을 반송해서 기판 홀더(111)에 재치하고, 제 2 공정에 의해 기판을 성막 온도인 550℃로 유지한다. 이 때 히터 전극(104)에 흘리는 전류는, 기판 홀더(111)에 내장된 열전대의 모니터값이 750℃가 되도록 제어한다.
다음으로, 제 3 공정에 의해 N2 가스와 Ar 가스의 혼합 가스를 N2/(N2+Ar): 25%가 되도록 도입하고, 진공 용기(101)의 압력을 3.75mTorr(0.5Pa)로 설정한다. 이 상태에서 제 4 공정에 의해 바이어스 전극(103)에 10W의 고주파 바이어스 전력을 인가함과 함께, 스퍼터링용 고주파 전원(106)으로부터 2000W의 고주파 전력을 금속 Al로 이루어지는 타깃(108)에 인가한다. 이에 따라, 스퍼터링법에 의해 기판 위에는 막두께 50㎚의 AlN막이 형성된다. 이 때, 얻어진 AlN막에는, 금속 Al 성분이 거의 함유되어 있지 않은 것을 X선 광전자 분광법(XPS)에 의해 확인할 수 있다.
또, 제 1 실시예에 있어서의 성막 온도는, 열전대를 매립(埋入)한 α-Al2O3(0001) 기판에 의해 미리 기판 온도 측정을 행하고, 그 때의, α-Al2O3(0001) 기판의 온도와, 히터에 내장된 열전대의 모니터값, 즉, 히터의 온도와의 관계로부터 설정한다.
제 1 실시예에서, 제작한 AlN막은, 대칭 반사 위치에서의 2θ/ω 스캔 모드의 X선 회절(XRD) 측정과, 대칭면에 대한 ω 스캔 모드에서의 XRC 측정, 인-플레인(In-plane) 배치에서의 φ 스캔 모드의 XRC 측정 및 동축형(同軸型) 직충돌 이온 산란 분광(CAICISS: Coaxial Impact Collision Ion Scattering Spectroscopy) 측정에 의해 평가한다. 여기에서, 대칭 반사 위치에서의 2θ/ω 스캔 모드의 XRD 측정은 결정 배향의 확인에 사용하고, 대칭면에 대한 ω 스캔 모드에서의 XRC 측정과 인-플레인 배치에서의 φ 스캔 모드에서의 XRC 측정은, 각각, 틸트와 트위스트의 모자이크 확대의 평가에 사용한다. 또한, CAICISS 측정은 극성의 판정 수단으로서 사용한다.
우선, 제 1 실시예에서 제작한 AlN막에 대해서, 대칭 반사 위치에서의 2θ/ω 스캔 모드의 XRD 측정을, 측정 범위를 2θ=20~60°의 범위로 해서 행하면, AlN(0002)면과 α-Al2O3(0006)면의 회절 피크만이 관측되며, AlN의 다른 격자면을 나타내는 회절 피크는 관측되지 않는다. 이러한 점에서, 얻어진 AlN막이 c축 배향되어 있음을 알 수 있다.
다음으로, 제 1 실시예에서 제작한 AlN막에 대해서, 대칭면(제 1 실시예에서는 AlN(0002)면)에 대한 ω 스캔 모드에서의 XRC 측정을 행한다. 얻어진 XRC 프로파일의 FWHM은, 검출기를 오픈 디텍터 상태로 한 경우에 450 arcsec 이하, 검출기에 애널라이저 결정을 삽입한 경우에 100 arcsec 이하이다. 따라서, 제작한 AlN막에 있어서의 틸트의 모자이크 확대가 작음을 확인할 수 있다. 또한, 제작 조건에 따라서는, 검출기에 애널라이저 결정을 삽입한 경우의 XRC 측정에서, FWHM이 20 arcsec 이하가 되는 것도 얻어진다.
또, 검출기를 오픈 디텍터 상태로 한 경우가 본래의 XRC 측정이지만, 제 1 실시예와 같이 막두께가 얇은 시료인 경우에는, 막두께 효과나 격자 완화에 의해 XRC 프로파일의 FWHM이 넓어져, 모자이크 확대를 정확하게 평가하는 것이 곤란해진다. 그 때문에, 최근에는 상기한 바와 같이, 검출기에 애널라이저 결정을 삽입한 경우도 광의(廣義)의 XRC 측정으로서 취급되고 있다. 이하에, 특별히 언급하지 않는 한, XRC 측정에서는 오픈 디텍터 상태를 사용하고 있는 것으로 한다.
다음으로, 제 1 실시예에서 제작한 AlN막에 대해서, 인-플레인 배치로 φ 스캔 모드의 XRC 측정을 행한다. 또, 측정에는 AlN{10-10}면을 사용한다. 얻어진 XRC 프로파일에는 60° 간격으로 6개의 회절 피크가 나타나며, AlN막이 6회 대칭성을 갖고 있는 것, 즉, AlN막이 에피택셜 성장하고 있음을 확인할 수 있다. 또한, 최대 강도의 회절 피크로부터 구한 FWHM은 2.0° 이하이며, 제작한 AlN막의 트위스트의 모자이크 확대가 비교적 작음을 알 수 있다. 또, α-Al2O3(0001) 기판과 AlN막의 면내 결정 방위를 비교하면, α-Al2O3(0001) 기판의 a축에 대해서 AlN막의 a축이 30° 면내 회전하고 있음을 확인할 수 있다. 이것은, AlN막을 α-Al2O3(0001) 기판위에 에피택셜 성장했을 때의 일반적인 에피택셜 관계에 의해 AlN막이 형성되는 것을 나타내고 있다.
다음으로, 제 1 실시예에서 제작한 AlN막에 대해서, CAICISS 측정을 행한다. 본 측정에서는, Al 신호를 AlN[11-20] 방위로부터 입사 각도를 바꿔서 검출하고 있고, 입사 각도가 70° 부근인 피크가 단일의 형상으로서 얻어짐을 알 수 있다. 이 것은, 얻어진 AlN막이 +c 극성으로 되어 있는 것을 나타내고 있다.
이상의 점에서, 제 1 실시예에서 제작한 AlN막은, +c 극성이며, 또한, 틸트의 모자이크 확대가 작은 c축 배향 에피택셜막이 됨을 확인할 수 있다. 즉, 본 발명에 의하면, 틸트 및 트위스트의 모자이크 확대를 저감하면서, +c 극성의 III족 질화물 반도체 박막을 얻을 수 있다. 또, 제 1 실시예와 동일한 실험을 복수회 반복하면, 재현성이 양호함을 확인할 수 있다.
(제 2 실시예)
다음으로, 본 발명의 제 2 실시예로서, 본 발명에 따른 III족 질화물 반도체 박막의 성막 방법을 사용해서 제작한 AlN막을 완충층으로 하고, 그 위에, MOCVD법을 사용해서, 도 6의 III족 질화물 반도체 중간층(603)으로서의 언도프(undope) GaN막을 형성하는 예에 대해서 설명한다.
스퍼터링법을 사용해서, α-Al2O3(0001) 기판 위에 AlN막을 제 1 실시예와 동일한 장치 및 조건에서 형성하고, 그 후, MOCVD 장치에 웨이퍼(기판)를 도입해서, 5㎛의 막두께의 언도프 GaN막을 형성한다.
얻어진 언도프 GaN막의 표면은 경면(鏡面)이며, 대칭 반사 위치에서의 2θ/ω 스캔 모드의 XRD 측정에서는, 언도프 GaN막이 c축 배향되는 것이 나타난다. 다음으로, 대칭면으로서 GaN(0002)면을 사용하는 ω 스캔 모드의 XRC 측정과, 인-플레인 배치로 GaN{10-10}면에 대한 φ 스캔 모드의 XRC 측정을 행하면, 각각의 FWHM은 250 arcsec 이하, 500 arcsec 이하가 됨을 확인할 수 있다. 이러한 점에서, 얻어지는 언도프 GaN막이, 틸트 및 트위스트의 모자이크 확대가 작은 고품질의 결정으로서 얻어짐을 알 수 있다. 또한, CAICISS 측정으로부터, 얻어지는 언도프 GaN막의 극성이 +c 극성이 됨을 확인할 수 있다. 이것은, 제 1 실시예에서 설명한 바와 같이, 완충층으로서 사용하는 AlN막의 극성을 +c 극성으로 제어할 수 있기 때문에, 그 위에 형성한 언도프 GaN막도 그 극성을 이어받는 결과라고 생각할 수 있다.
이상의 점에서, 본 발명에 따른 III족 질화물 반도체 박막의 성막 방법을 사용해서 제작하는, +c 극성으로 제어된 AlN막을 완충층으로 함으로써, 그 위에 MOCVD법을 사용해서 성장시키는 언도프 GaN막을, 모자이크 확대가 적고, +c 극성으로 제어된 고품질의 에피택셜막으로서 얻는 것이 가능해진다. 즉, α-Al2O3 기판 위에, +c 극성의 III족 질화물 반도체 박막을 에피택셜 성장시킬 수 있다.
또, 제 2 실시예에서는 언도프 GaN막을 MOCVD법에 의해 형성하지만, 스퍼터링법을 사용해도 동일한 결과를 얻을 수 있다. 또한, 제 2 실시예와 동일한 실험을 복수회 반복하면, 재현성이 양호함을 확인할 수 있다.
(제 3 실시예)
본 발명의 제 3 실시예로서, 본 발명에 따른 III족 질화물 반도체 박막의 성막 방법을 사용해서 제작하는 AlN막을 완충층으로 하고, 그 위에, MOCVD법을 사용해서, 언도프 GaN으로 이루어지는 III족 질화물 반도체 중간층, Si 도프 GaN으로 이루어지는 n형 III족 질화물 반도체층, InGaN과 GaN의 MQW 구조를 갖는 III족 질화물 반도체 활성층, Mg 도프 GaN으로 이루어지는 p형 III족 질화물 반도체층을 순차적으로 에피택셜 성장시키고, 또한 n형 전극층, 투광성 전극, p형 전극층, 보호막까지 형성한 후, 웨이퍼를 스크라이빙(scribing)에 의해 분리하여 LED 소자를 제작하는 예에 대해서 설명한다.
스퍼터링법을 사용해서, α-Al2O3(0001) 기판 위에 완충층(602)으로서의 AlN막을 제 1 실시예와 동일한 조건에서 형성한다. 그 후, MOCVD 장치에 웨이퍼를 도입하여, 5㎛의 막두께의 언도프 GaN으로 이루어지는 III족 질화물 반도체 중간층(603) 및 2㎛의 막두께의 Si 도프 GaN으로 이루어지는 n형 III족 질화물 반도체층(604)을 형성한다. 또한, GaN에서 시작되어 GaN으로 끝나는 적층 구조이며, 3㎚의 막두께의 5층의 InGaN과 16㎚의 막두께의 6층의 GaN을 번갈아 적층한 MQW 구조를 갖는 III족 질화물 반도체 활성층(605) 및 200㎚의 막두께의 Mg 도프 GaN으로 이루어지는 p형 III족 질화물 반도체층(606)을 형성한다.
얻어진 에피택셜 웨이퍼에 대해서, 리소그래피 기술 및 RIE 기술을 사용해서, 도 6에 나타내는 바와 같이 투광성 전극(607), p형 본딩 패드 전극(609), n형 전극(608), 보호막(610)을 형성한다. 또, 제 3 실시예에서는, 투광성 전극으로서 ITO(Indium-Tin-Oxide), p형 본딩 패드 전극으로서 티탄(Ti), Al, 금(Au)을 적층한 구조, n형 전극으로서 니켈(Ni), Al, Ti, Au를 적층한 구조, 보호막으로서 SiO2를 사용한다.
이렇게 해서 얻어지는 LED 구조를 형성한 웨이퍼를 스크라이빙에 의해 350㎛정사각의 LED 칩으로 분리해서, 이 LED 칩을 리드 프레임 위에 재치하고, 금선(gold wire)에 의해 리드프레임에 결선(結線)함으로써 LED 소자로 한다.
얻어지는 LED 소자의 p형 본딩 패드 전극과 n형 전극에 순방향 전류를 흘리면, 전류 20mA에 있어서의 순방향 전압이 3.0V, 발광 파장이 470㎚, 발광 출력이 15mW라는 양호한 발광 특성을 나타낸다. 이러한 특성은, 제작한 웨이퍼 거의 전체 면으로부터 제작된 LED 소자에 대해서, 편차 없이 얻어진다.
이상의 점에서, 본 발명에 따른 III족 질화물 반도체 박막의 성막 방법을 사용해서 제작하는, +c 극성으로 제어된 AlN막을 완충층(602)으로 함으로써, 양호한 발광 특성을 갖는 LED 소자를 얻을 수 있다. 또, 제 3 실시예에서는 언도프 GaN으로 이루어지는 III족 질화물 반도체 중간층(603), Si 도프 GaN으로 이루어지는 n형 III족 질화물 반도체층(604), InGaN과 GaN의 MQW 구조를 갖는 III족 질화물 반도체 활성층(605), Mg 도프 GaN으로 이루어지는 p형 III족 질화물 반도체층(606)을 MOCVD법에 의해 형성하지만, 스퍼터링법을 사용해서 이들 층을 제작해도 동일한 결과를 얻을 수 있다. 또한, 제 3 실시예와 동일한 실험을 복수회 반복하면, 재현성이 양호함을 확인할 수 있다.
(제 1 비교예)
본 발명의 제 1 비교예로서, 본 발명에 특징적인 바이어스 전극에의 고주파 바이어스 전력의 인가를 행하지 않고 α-Al2O3(0001) 기판 위에 스퍼터링법을 사용해서 완충층으로서의 AlN막을 형성하는 예에 대해서 설명한다. 또, 제 1 비교예에서, AlN막은, 바이어스 전극(103)에 고주파 바이어스 전력을 인가하지 않는 것을 제외하고, 제 1 실시예와 동일한 스퍼터링 장치(1), 기판 홀더(111), 성막 조건에 의해 성막한다. 또한, 타깃 전극(102)에 인가하는 고주파 전력의 주파수는, 13.56MHz로 한다.
제 1 비교예에서 제작하는 AlN막에 대해서, 대칭 반사 위치에서의 2θ/ω 스캔 모드의 XRD 측정과, AlN(0002)면에 대한 ω 스캔 모드에서의 XRC 측정(검출기에 애널라이저 결정을 삽입하는 경우와, 오픈 디텍터 상태인 경우), AlN{10-10}면에 대한 φ 스캔 모드에서의 XRC 측정을 행하면, 제 1 실시예에서 얻어진 AlN막과 마찬가지로 c축 배향의 에피택셜막이 얻어지며, 틸트 및 트위스트의 모자이크 확대도 동일한 정도임을 알 수 있다. 한편, 제 1 비교예에서 제작하는 AlN막에 대해서 CAICISS 측정을 행하면, +c 극성과 -c 극성이 혼재한 막인 것이 나타난다.
이상의 점에서, 바이어스 전극(103)에 고주파 바이어스 전력을 인가하지 않고 성막하는 경우, +c 극성의 III족 질화물 반도체 박막을 얻을 수 없다. 또, 본 비교예와 동일한 실험을 복수회 반복해도, +c 극성의 AlN막을 얻는 것은 곤란하다.
(제 2 비교예)
다음으로, 본 발명의 제 2 비교예로서, 바이어스 전극(103)에의 고주파 바이어스 전력의 인가를 행하지 않고 α-Al2O3(0001) 기판 위에 스퍼터링법을 사용해서 AlN으로 이루어지는 완충층을 형성하고, 그 위에, MOCVD법을 사용해서, III족 질화물 반도체 중간층으로서의 언도프 GaN막을 형성하는 예에 대해서 설명한다. 또, 제 2 비교예에서, AlN으로 이루어지는 완충층은 제 1 비교예와 동일한 스퍼터링 장치(1), 기판 홀더(111), 성막 조건에서 성막을 행하고, 언도프 GaN막은, 제 2 실시예와 동일한 조건에서 성막을 행한다.
스퍼터링법을 사용해서, α-Al2O3(0001) 기판 위에 AlN으로 이루어지는 완충층을 제 1 비교예와 동일한 스퍼터링 장치(1), 기판 홀더(111), 성막 조건에서 성막을 행하고, 그 후, MOCVD 장치에 웨이퍼를 도입해서, 5㎛의 막두께의 언도프 GaN막을 형성한다.
얻어지는 언도프 GaN막의 표면은 백탁(白濁)되며, 대칭 반사 위치에서의 2θ/ω 스캔 모드의 XRD 측정에서는, 언도프 GaN막이 c축 배향되는 것이 나타난다. 다음으로, 대칭면으로서 GaN(0002)면을 사용하는 ω 스캔 모드에서의 XRC 측정과, 인-플레인 배치로 GaN{10-10}면에 대한 φ 스캔 모드에서의 XRC 측정을 행하면, 각각의 FWHM은 600 arcsec 정도, 1000 arcsec 정도가 된다. 이러한 점에서, 제 2 비교예에 의해 얻어지는 언도프 GaN막은, 제 2 실시예에서 얻어지는 언도프 GaN막에 비해 틸트 및 트위스트의 모자이크 확대가 큰 저품질의 결정으로서 얻어짐을 알 수 있다.
또한, CAICISS 측정으로부터, 얻어지는 언도프 GaN막의 극성이 +c 극성과 -c 극성이 혼재한 막이 됨을 확인할 수 있다. 이것은, 제 1 비교예에서 설명한 바와 같이, AlN으로 이루어지는 완충층이 +c 극성과 -c 극성이 혼재한 막이 되기 때문에, 그 위에 형성한 언도프 GaN막도 그 혼재한 극성을 이어받는 결과라고 생각할 수 있다.
이상의 점에서, 바이어스 전극에 고주파 바이어스 전력을 인가하지 않고 α-Al2O3(0001) 기판 위에 스퍼터링법에 의해 AlN으로 이루어지는 완충층을 형성하는 경우, 그 위에 MOCVD법을 사용해서 성장시킨 언도프 GaN막은 저품질의 에피택셜막으로서 얻어진다. 또, 제 2 비교예에서는 언도프 GaN막을 MOCVD법에 의해 형성하지만, 스퍼터링법을 사용해도 동일한 결과가 됨을 확인할 수 있다. 또한, 본 비교예와 동일한 실험을 복수회 반복해도, 경면이며 결정성이 양호한 GaN막을 얻는 것은 곤란하다.
(제 3 비교예)
본 발명의 제 3 비교예로서, 바이어스 전극에의 고주파 바이어스 전력의 인가를 행하지 않고 α-Al2O3(0001) 기판 위에 스퍼터링법을 사용해서 AlN으로 이루어지는 완충층을 형성하고, 그 위에, MOCVD법을 사용해서, 언도프 GaN으로 이루어지는 III족 질화물 반도체 중간층, Si 도프 GaN으로 이루어지는 n형 III족 질화물 반도체층, InGaN과 GaN의 MQW 구조를 갖는 III족 질화물 반도체 활성층, Mg 도프 GaN으로 이루어지는 p형 III족 질화물 반도체층을 순차적으로 에피택셜 성장시키고, 또한, n형 전극층, 투광성 전극, p형 전극층, 보호막까지 형성한 후, 웨이퍼를 스크라이빙에 의해 분리하여 LED 소자를 제작하는 예에 대해서 설명한다.
또, AlN으로 이루어지는 완충층의 성막 방법은 제 1 비교예와 동일하며, MOCVD법을 사용해서 성막한 언도프 GaN으로 이루어지는 III족 질화물 반도체 중간층, Si 도프 GaN으로 이루어지는 n형 III족 질화물 반도체층, InGaN과 GaN의 MQW 구조를 갖는 III족 질화물 반도체 활성층, Mg 도프 GaN으로 이루어지는 p형 III족 질화물 반도체층과, 그 후 형성한 n형 전극층, 투광성 전극, p형 전극층, 보호막의 재료나 성막 방법 및 그 후의, 소자화의 공정에 대해서는 모두 제 3 실시예와 동일하다.
얻어진 LED 소자의 p형 본딩 패드 전극과 n형 전극에 순방향 전류를 흘리면, LED 소자로부터는 양호한 다이오드 특성이 얻어지지 않고, 또한, 가시광 영역에서의 충분한 발광 강도도 얻어지지 않는 등, 양호한 소자 특성이 얻어지기 어렵다. 이러한 특성은, 제작한 웨이퍼 거의 전체면으로부터 제작된 LED 소자에 대해서 동일한 결과이다.
이상의 점에서, 바이어스 전극에의 고주파 바이어스 전력의 인가를 행하지 않고 α-Al2O3(0001) 기판 위에 스퍼터링법을 사용해서 AlN으로 이루어지는 완충층을 형성하는 경우, 양호한 발광 특성을 갖는 LED 소자를 얻는 것은 곤란해진다. 또, 본 실시예에서는 언도프 GaN으로 이루어지는 III족 질화물 반도체 중간층, Si 도프 GaN으로 이루어지는 n형 III족 질화물 반도체층, InGaN과 GaN의 MQW 구조를 갖는 III족 질화물 반도체 활성층, Mg 도프 GaN으로 이루어지는 p형 III족 질화물 반도체층을 MOCVD법에 의해 형성하지만, 스퍼터링법을 사용해도 동일한 결과가 된다. 또한, 본 비교예와 동일한 실험을 복수회 반복해도, 양호한 발광 특성을 갖는 LED 소자를 얻는 것은 곤란하다.
(제 4 실시예)
본 발명의 제 4 실시예로서, 타깃 전극(102)에 인가하는 고주파 전력과, 바이어스 전극(103)에 인가하는 고주파 전력의 주파수를 모두 13.56MHz로 함과 함께, 위상을 180° 어긋나게 하고, 그 외에는, 제 1 실시예와 동일한 장치, 조건을 사용해서, 본 발명에 따른 III족 질화물 반도체 박막의 성막 방법을 사용해서 AlN막을 α-Al2O3(0001) 기판 위에 성막하는 예에 대해서 설명한다.
제 4 실시예의 실험을 반복해서 행하면, 제 1 실시예와 동일한 +c 극성의 AlN막이 재현성 좋게 얻어짐을 확인할 수 있다.
(제 4 비교예)
본 발명의 제 4 비교예로서, 타깃 전극(102)에 인가하는 고주파 전력과, 바이어스 전극(103)에 인가하는 고주파 전력의 주파수를 모두 13.56MHz로 하고, 그 외에는, 제 1 실시예와 동일한 장치, 조건을 사용해서, 본 발명에 따른 III족 질화물 반도체 박막의 성막 방법을 사용해서 AlN막을 α-Al2O3(0001) 기판 위에 성막하는 예에 대해서 설명한다. 또, 제 4 비교예에서는, 타깃 전극(102)에 인가하는 고주파 전력과, 바이어스 전극(103)에 인가하는 고주파 전력의 위상의 제어는 행하지 않는다.
제 4 비교예의 실험을 반복해서 행하면, 주파수 간섭이 발생하지 않는 경우는, +c 극성의 AlN막이 얻어지지만, 주파수 간섭이 발생하는 경우는, +c 극성의 AlN막이 얻어지기 어려워진다.
본 발명에 대해서 상술한 바와 같이, 본 발명의 큰 특징은, III족 질화물 반도체의 에피택셜막을 스퍼터링법에 의해 형성함에 있어서, 바이어스 전극에 고주파 바이어스 전력을 인가하는 것에 착안한 점에 있다. 바이어스 전극에의 고주파 바이어스 전력의 인가에 의해 기판의 성막면측에 발생한 시스 영역(S)의 전계를, 타깃으로부터 방출된 질화물 분자의 분극에 작용시켜 배향을 제어하고, 그 배향을 이용해서 +c 극성의 III족 질화물 반도체 박막을 얻는 것은 종래에는 없는 기술 사상이다.
또한, 타깃 전극에 인가하는 고주파 전력과 바이어스 전극에 인가하는 고주파 전력의 간섭에 의한 저주파의 맥놀이, 즉 주파수 간섭을 방지 또는 저감함으로써, +c 극성의 III족 질화물 반도체 박막을 재현성 좋게 얻는 것은, 종래에는 없는 기술 사상이다.
본 발명에서는, 상기 본 발명에 특유의 기술 사상 하에서, 기판 홀더에 히터 전극과 바이어스 전극을 설치하고 있다. 이렇게 기판 홀더를 구성함으로써, 상술한 제 1 실시예~제 4 실시예 및 제 1 비교예~제 4 비교예에서 나타낸 바와 같이, 스퍼터링법에 의해, 틸트 및 트위스트의 모자이크 확대를 저감하고, 또한 +c 극성을 갖는 III족 질화물 반도체 박막을 형성할 수 있다.
또한, 본 발명자들은, Si(111) 기판 등의 기판 재료를 사용하는 경우나, 산화아연(ZnO)계 반도체막 등의 박막 재료를 형성하는 경우에서도, 상기 기술 사상을 적용하는 것이 고품질의 에피택셜막을 얻는다는 점에서 유효한 것을 발견했다. 이하에, 본 발명에 따른 성막 방법을 사용해서 III족 질화물 반도체 박막을 Si(111) 기판 위에 형성하는 예(제 5 실시예), 본 발명에 따른 성막 방법을 사용하지 않고 III족 질화물 반도체 박막을 Si(111) 기판 위에 형성하는 예(제 5 비교예), 본 발명에 따른 성막 방법을 사용해서 ZnO계 반도체 박막을 α-Al2O3(0001) 기판 위에 형성하는 예(제 6 실시예), 본 발명에 따른 성막 방법을 사용하지 않고 ZnO계 반도체 박막을 α-Al2O3(0001) 기판 위에 형성하는 예(제 6 비교예)에 대해서 설명한다.
(제 5 실시예)
제 5 실시예에서는, 불산 처리에 의해 표면의 자연 산화막을 제거한 Si(111) 기판을 사용하고, 그 외에는, 제 1 실시예와 동일한 방법·조건에 의해 AlN막을 형성한다. 단, 제 5 실시예에 있어서의 성막 온도(550℃)는, 열전대를 매립한 Si(111) 기판에 의해, 미리 기판 온도 측정을 행한 결과에 의거하여 설정한다.
제 5 실시예에서 Si(111) 기판 위에 형성되는 AlN막은, CAICISS 측정 및 XRD 측정에 의해, +c 극성의 에피택셜막으로서 형성되어 있음을 확인할 수 있다. 또한, 얻어진 AlN막 위에 MOCVD법을 사용해서 2㎛의 막두께의 언도프 GaN막을 형성하면, 얻어진 언도프 GaN막의 표면은 경면이 되고, c축 배향된 단결정막으로서 얻어진다.
또한, 얻어지는 언도프 GaN막을 이용해서, LED 소자 및 HEMT 소자를 제작하면, Si(111) 기판 위의 LED 소자 및 HEMT 소자로서는 비교적 양호한 소자 특성을 얻을 수 있다.
(제 5 비교예)
제 5 비교예에서는, 본 발명에 특징적인 바이어스 전극에의 고주파 바이어스 전력의 인가를 행하지 않고, 그 외에는, 제 5 실시예와 동일한 방법·조건을 사용해서, Si(111) 기판 위에 AlN막을 형성한다. 그 결과, 얻어지는 AlN막은, +c 극성과 -c 극성이 혼재한 에피택셜막이 된다. 또한, 얻어지는 AlN막 위에 MOCVD법을 사용해서 2㎛의 막두께의 언도프 GaN막을 형성하면, 얻어지는 언도프 GaN막의 표면은 백탁된다.
또한, 얻어지는 언도프 GaN막을 이용해서, LED 소자 및 HEMT 소자를 제작하면, 어느 소자에 있어서나 양호한 소자 특성을 얻는 것은 곤란해진다.
이렇게, 본 발명에 따른 성막 방법은, +c 극성이며 결정성이 우수한 III족 질화물 반도체 박막을, Si(111) 기판 위에 형성함에 있어서도 매우 유효한 수단이다.
(제 6 실시예)
제 6 실시예에서는, 타깃 재료와 프로세스 가스, 성막 온도 및 막두께를 제외하고, 제 1 실시예와 동일한 방법·조건에 의해, ZnO막을 α-Al2O3(0001) 기판 위에 형성한다. 타깃 재료는 금속 Zn, 프로세스 가스는 O2와 Ar의 혼합 가스(O2/ (O2+Ar): 25%), 성막 온도는 800℃, 막두께는 100㎚로 한다.
제 6 실시예에 따른 ZnO막은, III족 질화물 반도체와 동일한 결정 구조(우르츠광 구조)이며, 또한, III족 질화물 반도체와 동일한 c축 배향의 에피택셜막으로서 형성되고, 그 극성은 +c 극성(Zn 극성)이다. 또한, 얻어지는 ZnO막 위에, MBE법 을 사용해서 n형의 ZnO막과 p형의 ZnO막의 적층막으로 이루어지는 에피택셜 웨이퍼(LED 구조)를 형성하고, 그 후, 리소그래피 기술 및 RIE 기술 등을 사용함으로써, LED 소자를 제작하면, ZnO막을 사용한 LED 소자로서는 양호한 소자 특성을 얻을 수 있다.
또한, 제 6 실시예에 따른 ZnO막 위에, MOCVD법을 사용해서 2㎛의 막두께의 언도프 GaN막을 형성하면, 얻어지는 언도프 GaN막의 표면은 경면이 되고, c축 배향된 단결정막으로서 얻어진다. 이 때문에, 제 6 실시예에 따른 ZnO막은, III족 질화물 반도체 박막을 사용한 LED 소자의 제조에 있어서의 완충층 등으로서도 이용할 수 있다.
또한, 금속 Zn 타깃 대신에, Mg-Zn 합금으로 이루어지는 타깃을 사용해서, 본 발명에 따른 성막 방법에 의해 Mg 첨가 ZnO막(이하, MgZnO막)을 성막하면, ZnO막과 마찬가지로, +c 극성이며 결정성이 우수한 MgZnO막이 얻어진다. MgZnO막은, Mg의 첨가량에 따라 밴드 갭 에너지를 제어할 수 있으므로, 그것을 발광층으로서 사용함으로써, ZnO막만 사용하는 경우와는 상이한 발광 파장의 LED 소자를 실현하는 것이 가능해진다.
(제 6 비교예)
제 6 비교예에서는, 본 발명에 특징적인 바이어스 전극에의 고주파 바이어스 전력의 인가를 행하지 않고, 그 외에는, 제 6 실시예와 동일한 방법·조건을 사용해서, ZnO막을 α-Al2O3(0001) 기판 위에 형성한다. 제 6 비교예에 따른 ZnO막은, 제 6 실시예와 마찬가지로 c축 배향된 에피택셜막으로서 얻어지지만, 그 극성은 +c 극성(Zn 극성)과 -c 극성(O 극성)이 혼재한다. 또한, 제 6 실시예와 마찬가지로, 얻어지는 ZnO막을 이용해서 LED 소자를 제작해도, 양호한 소자 특성을 얻는 것은 곤란하다.
또한, 제 6 비교예에 따른 ZnO막 위에, MOCVD법을 사용해서 2㎛의 막두께의 언도프 GaN막을 형성하면, 얻어진 언도프 GaN막의 표면은 백탁되어, 결정성이 우수한 GaN막을 얻는 것은 곤란해진다. 또한, 금속 Zn 타깃 대신에, Mg-Zn 합금으로 이루어지는 타깃을 사용해서 MgZnO막을 성막하면, 얻어지는 MgZnO막은, +c 극성과 -c 극성이 혼재되어 있어 결정성이 양호한 것을 얻는 것은 어렵다.
이렇게, 본 발명에 따른 성막 방법은, 형성하는 박막 재료가 ZnO막 또는 MgZnO막 등의 ZnO계 반도체 박막이어도 우수한 효과를 발휘하고, +c 극성이며 결정성이 우수한 ZnO계 반도체 박막을 얻는다는 점에서, 매우 유효한 수단이다.
또, 제 6 실시예와 동일한 실험을, Si(111) 기판을 사용해서 실시하면, Si(111) 기판 위에서도 +c 극성의 ZnO계 반도체 박막이 얻어진다. 또한, 제 6 비교예와 동일한 실험을, Si(111) 기판을 사용해서 실시하면, 얻어진 ZnO계 반도체 박막의 극성은, +c 극성과 -c 극성이 혼재한다.
또, 본 발명에 따른 성막 방법에서 사용할 수 있는 기판은, α-Al2O3(0001)기판과 Si(111) 기판에 한정되지 않는다.
예를 들면, α-Al2O3(0001) 기판이나 Si(111) 기판은, III족 질화물 반도체 박막이나 ZnO계 반도체 박막과의 에피택셜 관계를 갖고 있지만, 당해 III족 질화물 반도체 박막이나 ZnO계 반도체 박막 등의 극성을 제어할 수 있는 결정 정보를, 그 기판 표면에 갖고 있지 않다. 이러한 기판을 본 명세서에서는, 비극성 표면을 갖는 기판이라고 기재한다.
이 때문에, 본 발명에 따른 성막 방법과 같은, III족 질화물 반도체 박막이나 ZnO계 반도체 박막의 극성을 제어할 수 있는 성막 방법을 사용하지 않으면, 비극성 표면을 갖는 기판 위에, +c 극성의 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 얻는 것은 곤란하다. 그러나, 본 발명에 따른 성막 방법을 사용함으로써, 비극성 표면을 갖는 기판 위여도, +c 극성의 III족 질화물 반도체 박막이나 ZnO계 반도체 박막의 형성이 가능해진다.
이러한 비극성 표면을 갖는 기판으로서는, 게르마늄(Ge)(111) 기판, (111) 배향의 SiGe 에피택셜막이 표면에 형성된 Si(111) 기판, (111) 배향의 탄소(C) 도프 Si(111) 에피택셜막이 형성된 Si(111) 기판 등이 있다.
또한, +c 극성의 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 얻기 위해서, Si면이라 하는 기판 표면을 갖는 4H-SiC(0001) 기판이나 6H-SiC(0001) 기판, Ga면이라 하는 기판 표면을 갖는 GaN(0001) 기판 등이 일반적으로 많이 이용되고 있다. 상기 Si면과 Ga면을 갖는 기판은, 기판 위에 형성하는 III족 질화물 반도체 박막이나 ZnO계 반도체 박막의 에피택셜 관계를 갖고, 또한, III족 질화물 반도체 박막이나 ZnO계 반도체 박막을, +c 극성으로 제어할 수 있는 결정 정보를 기판 표면에 갖고 있다. 그 때문에, 당해 III족 질화물 반도체 박막이나 ZnO계 반도체 박막의 극성을 제어할 수 있는 특별한 성막 기술을 사용하지 않더라도, +c 극성의 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 얻기 쉽다는 특징이 있다. 또, 이렇게 III족 질화물 반도체 박막이나 ZnO계 반도체 박막의 에피택셜 관계를 갖고, 또한, 당해 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 +c 극성으로 제어할 수 있는 결정 정보를 갖는 기판을, 본 명세서에서는, 유극성 표면을 갖는 기판이라고 기재한다.
이들 유극성 표면을 갖는 기판 위에서는, 본 발명에 따른 성막 방법을 사용하지 않더라도, +c 극성의 존재 비율이 높아, 비교적 고품질의 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 얻을 수 있다. 그러나, 이러한 기판을 사용한 경우에서도, 본 발명에 따른 성막 방법을 사용함으로써, +c 극성의 통일도가 더욱 향상된 고품질의 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 얻을 수 있다.
상기 유극성 표면을 갖는 기판을 사용한 경우, III족 질화물 반도체 박막이나 ZnO계 반도체 박막 등은, 거의 단일의 +c 극성의 에피택셜막으로서 얻어지기 쉽다. 그러나, 특히 성장 초기 등, 부분적으로 -c 극성의 영역(이하, 반전 도메인 영역이라고 기재)이 약간 형성되는 경우가 있으며, 그것이, 극성 반전 경계(polarity inversion boundary) 등의 결함을 형성해서, 상기 박막 표면에 전파되는 경우가 있다. 즉, 본 발명에 따른 성막 방법을 사용함으로써, 그러한 반전 도메인의 형성 확률을 더욱 저감하고, 극성 반전 경계 등의 결함의 형성을 더욱 억제하고 있기 때문에, 극성 표면을 갖는 기판을 사용한 경우라도, 본 발명의 효과를 얻을 수 있는 것이라고 생각된다.
이러한 III족 질화물 반도체 박막이나 ZnO계 반도체 박막의 에피택셜 관계를 갖고, 또한, 비극성 표면 또는 극성 표면을 갖는 기판의 총칭으로서, 에피택셜 성장용 기판이라는 용어를 사용하는 것으로 한다.
본 발명의 큰 특징은, 에피택셜 성장용 기판 위에, 우르츠광 구조의 타깃 및 성막시켰을 때에 우르츠광 구조의 막을 형성시키기 위한 타깃 중 적어도 한쪽을 사용한 스퍼터링법에 의해, 우르츠광형의 결정 구조를 갖는 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 형성할 때에, 바이어스 전극에 고주파 바이어스 전력을 인가하는 것에 착안한 점에 있다. 바이어스 전극에의 고주파 바이어스 전력의 인가에 의해 기판의 성막면측에 발생한 시스 영역(S)의 전계를, 타깃으로부터 방출된 질화물 분자의 분극에 작용시켜 배향을 제어하고, 그 배향을 이용해서, +c 극성이며 우르츠광형의 결정 구조를 갖는 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 얻는 것은 종래에는 없는 기술 사상이다. 또, 우르츠광 구조의 타깃이란, AlN, GaN, ZnO 등의 우르츠광 구조를 갖는 타깃을 말하고, 성막시켰을 때에 우르츠광 구조의 막을 형성시키기 위한 타깃이란, Al, Ga, Zn 등의 금속 타깃이며, O2 가스나 N2 가스 등의 반응성 가스의 존재하에서 스퍼터링을 행함으로써 기판 위에 우르츠광 구조의 막을 형성하는 것을 말한다.
또한, 타깃 전극에 인가하는 고주파 전력과 바이어스 전극에 인가하는 고주파 전력의 간섭에 의한 저주파의 맥놀이, 즉 주파수 간섭을 방지 또는 저감함으로써, +c 극성이며 우르츠광형의 결정 구조를 갖는 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 재현성 좋게 얻는 것은, 종래에는 없는 기술 사상이다.
또한, 본 발명자는, 도 8에 나타내는 바와 같은 기판 이간 재치 홀더(111d)에서도, +c 극성이며 고품질의 에피택셜막을 얻는다는 점에서 상기 기술 사상을 적용하는 것이 유효한 것을 발견했다. 도 8은, 기판 이간 재치 홀더(111d)의 단면 부분 개략도를 나타내고 있다. 기판 이간 재치 홀더(111d)는, 기판(804)을 기판 홀더(예를 들면 111c)의 기판 재치면(M)으로부터 소정 거리만큼 이간해서 재치할 수 있다. 도 8에서, 부호 802는 절연물로 이루어지는 기판 지지부, 부호 803은 기판 지지부(802)와 일체로 형성된 재치부, 부호 P는 기판 홀더(111c)의 기판 대향면, 부호 d1은 기판 지지부(802)와 기판 대향면(P) 사이의 극간, 부호 d2는 기판(804)과 기판 대향면(P) 사이의 극간이다. 또, 기판 이간 재치 홀더(111d)에 있어서의 기판 대향면(P)은, 도 4의 기판 홀더(111c)에 있어서의 기판 재치면(M)과 동일한 면이지만, 기판 이간 재치 홀더(111d)에서는, 기판(804)을 기판 홀더(111c)에 직접 접해서 재치하지 않는다는 점에서, 기판 대향면(P)이라 한다.
도 8에서 나타나는 바와 같이, 기판(804)은 기판 지지부(802)에 의해 외주부가 유지되어 있으며, 기판(804)과 기판 대향면(P)의 사이 및 기판 지지부(802)와 기판 대향면(P)의 사이는 공간을 통해 유지되어 있다. 극간(d1)의 간격으로서는, 0.4㎜ 이상이 바람직하고, 극간(d2)으로서는, 0.5㎜ 이상이 바람직하다. 또한, 극간(d1) 및 극간(d2)은, 특히 극간(d2)은 너무 넓히면 기판(804)과 기판 대향면(P) 사이의 공간에 플라즈마가 발생하게 되기 때문에, 5㎜ 이하로 하는 것이 바람직하고, 보다 바람직하게는 2㎜ 이하로 하는 것이 바람직하다. 이러한 적절한 거리의 극간(d1) 및 극간(d2)을 마련하고, 또한, 본 발명에 따른 고주파 간섭을 억제한 성막 방법을 사용함으로써, +c 극성이며 고품질의 에피택셜막을 얻는 것이 가능해진다.
(실시예 7)
이하에, 제 7 실시예로서, 도 8에 나타내는 기판 이간 재치 홀더(111d)를 사용해서, AlN막을 α-Al2O3(0001) 기판 위에 성막하고, 그 후, MOCVD법에 의해, 언도프 GaN막을 형성하는 예를 설명한다. 보다 상세하게는, 기판 이간 재치 홀더(111d)의 도시하지 않은 공통 전극에, 고주파 바이어스 전력을 인가한 상태에서, α-Al2O3(0001) 기판 위에 스퍼터링법을 사용해서 AlN막을 형성하고, 그 후, MOCVD 장치에 기판을 도입해서, 5㎛의 막두께의 언도프 GaN막을 형성하는 예를 설명한다. 또, 제 7 실시예에서, 도 8에 나타내는 기판 이간 재치 홀더(111d)를 사용하고 있는 것 이외에는, AlN막은 실시예 1과 동일한 장치·조건을 사용해서 성막한다. 또한, 언도프 GaN막의 성장에 대해서는, 실시예 2와 동일한 성막 방법, 성막 조건을 사용한다.
제 7 실시예에서 얻어지는 AlN막은, CAICISS 측정에서, +c 극성으로서 성막됨을 확인할 수 있고, 대칭면 및 인-플레인 XRC 측정에서도, 틸트 및 트위스트의 모자이크 확대가 작은 c축 배향의 에피택셜막으로서 성막됨을 확인할 수 있다. 또한, 상기 AlN막 위에 언도프 GaN막을 성장시키면, 매우 결정성이 양호한 에피택셜막이 얻어진다. 제 7 실시예에 의해 얻어지는 언도프 GaN막은, 도시하지 않은 공통 전극에 고주파 바이어스 전력을 인가하지 않은 상태에서 α-Al2O3(0001) 기판 위에 스퍼터링법을 사용해서 AlN막을 형성하고, 그 후, MOCVD법에 의해 성장한 언도프 GaN막보다 결정 품질이 양호하다.
또, 도 8에 나타내는 바와 같이, 기판의 외주부를 유지하는 경우에는, 기판 지지부나 재치부의 부재를 절연물로 하면 바람직하다. 도전성 부재를 사용하면, 기판 외주부와 기판 중심부에서, 극성의 분포가 상이하기 쉬워진다. 예를 들면, 기판 중심부에서는 +c 극성이 얻어지는 반면, 기판 외주부에서는 극성이 혼재한다는 등의 문제가 발생할 우려가 있다. 또한, 타깃을 장치 하측, 기판 홀더를 장치 상측에 배치한 경우에는, 대부분의 경우, 기판 외주부를 직접 기판 지지부에 의해 유지하거나, 기판을 개구부를 갖는 트레이에 놓으면서, 그 개구부 외주부에 의해 기판을 유지하고, 트레이의 개구부로부터 기판 표면에 성막하는 등의 방법이 사용된다. 이 경우도, 기판을 유지하는 기판 지지부가 절연물이면 바람직하다.
또한, 비극성 표면을 갖는 기판 위에, +c 극성의 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 스퍼터링법에 의해 형성하기 위해서는, 상기 기판 위에 형성하는 적어도 제 1 층의 성막에서, 본 발명에 따른 성막 방법을 적용해야 한다. 왜냐하면, 제 1 층의 성막에서, 본 발명에 따른 성막 방법을 적용하지 않는 경우는, 제 1 층이 극성이 혼재한 상태 또는 -c 극성의 상태가 되기 쉽기 때문이다. 제 1 층에서, -c 극성이 혼재한 상태가 발생하면, 그 후의 성막에서, +c 극성의 III족 질화물 반도체 박막이나 ZnO계 반도체 박막을 얻는 것이 곤란해진다. 또, 제 1 층이란 기판 위에 직접 성막되는 성막층이며, 도 6에서는 완충층(602)에 상당한다.

Claims (16)

  1. 스퍼터링법을 사용해서 기판 위에 에피택셜막을 형성하는 에피택셜막 형성 방법으로서,
    우르츠광(wurtzite) 구조의 타깃 및 성막시켰을 때에 우르츠광 구조의 막을 형성시키기 위한 타깃 중 적어도 한쪽이 배치되어 있는 용기 내에 상기 기판을 배치하는 것과,
    상기 타깃이 부착되어 있는 타깃 전극에 인가되는 고주파 전력과, 상기 기판을 지지하고 있는 기판 홀더에 인가되는 고주파 바이어스 전력을, 주파수 간섭을 억제하도록 인가하는 것과,
    상기 고주파 전력에 의해 생성된 플라즈마에 의해 상기 타깃을 스퍼터링하여, 상기 기판 위에 상기 에피택셜막을 형성하는 것을 포함하고,
    상기 에피택셜막을 형성하는 것은, 상기 기판 홀더에 상기 고주파 바이어스 전력을 인가함으로써 상기 기판 홀더에 의해 지지되는 상기 기판을 향하는 상기 타깃의 분자의 음전하로부터 양전하로의 분극을 배향하는 전계를 발생시키면서, 상기 타깃 전극에 상기 고주파 전력을 인가함으로써 상기 타깃으로 하여금 상기 타깃의 분자를 방출하도록 하는 것을 포함하는, 에피택셜막 형성 방법.
  2. 제 1 항에 있어서,
    상기 기판 홀더에 의해 상기 기판을 소정 온도로 가열하면서 성막하는, 에피택셜막 형성 방법.
  3. 제 1 항에 있어서,
    상기 고주파 전력의 주파수와 상기 고주파 바이어스 전력의 주파수를 상이하게 함으로써, 상기 고주파 전력과 상기 고주파 바이어스 전력을 상기 주파수 간섭을 억제해서 인가하는, 에피택셜막 형성 방법.
  4. 제 1 항에 있어서,
    상기 고주파 전력의 주파수와 상기 고주파 바이어스 전력의 주파수를 동일하게 함과 함께, 상기 고주파 전력과 상기 고주파 바이어스 전력의 위상차를 180°로 함으로써, 상기 고주파 전력과 상기 고주파 바이어스 전력을 상기 주파수 간섭을 억제해서 인가하는, 에피택셜막 형성 방법.
  5. 제 1 항에 있어서,
    상기 기판 홀더는, 제 1 극성의 직류 전압이 인가되는 제 1 전극과, 상기 제 1 극성과는 상이한 제 2 극성의 직류 전압이 인가되는 제 2 전극을 갖는 바이어스 전극을 구비하고,
    상기 제 1 전극 및 상기 제 2 전극에 상기 직류 전압을 인가함으로써 상기 기판 홀더에 상기 기판을 정전 흡착시킴과 함께, 상기 제 1 전극 및 상기 제 2 전극에 상기 고주파 바이어스 전력을 인가하고 있는 상태에서, 상기 기판 위에 상기 에피택셜막을 형성하는, 에피택셜막 형성 방법.
  6. 제 1 항에 있어서,
    상기 고주파 바이어스 전력은, 상기 고주파 전력이 인가된 후, 또한, 상기 기판의 피성막면이 우르츠광 구조의 반도체로 이루어지는 결정층으로 덮이기보다도 전에 인가되는, 에피택셜막 형성 방법.
  7. 제 1 항에 있어서,
    상기 우르츠광 구조의 막은, 상기 기판이 상기 기판 홀더의 기판 대향면으로부터 소정 거리 떨어져 유지된 상태에서, 상기 기판 위에 형성되는, 에피택셜막 형성 방법.
  8. 제 1 항에 기재된 에피택셜막 형성 방법에 의해 반도체 발광 소자의 완충층을 형성하는 공정을 갖는, 반도체 발광 소자의 제조 방법.
  9. 기판 위에 적어도 완충층, III족 질화물 반도체 중간층, n형 III족 질화물 반도체층, III족 질화물 반도체 활성층, p형 III족 질화물 반도체층, 투광성 전극이 이 순으로 적층된 반도체 발광 소자로서,
    상기 완충층, 상기 III족 질화물 반도체 중간층, 상기 n형 III족 질화물 반도체층, 상기 III족 질화물 반도체 활성층, 상기 p형 III족 질화물 반도체층 중 적어도 1개의 층은, 제 1 항에 기재된 에피택셜막 형성 방법에 의해 제작된 것인, 반도체 발광 소자.
  10. 제 9 항에 기재된 반도체 발광 소자를 구비하는, 조명 장치.
  11. 제 1 항에 기재된 에피택셜막 형성 방법을 실행하기 위한 스퍼터링 장치로서,
    전원과,
    타깃을 배치할 수 있는 타깃 전극과,
    상기 타깃 전극을 향해서 기판을 배치할 수 있고, 히터 전극 및 바이어스 전극을 구비하는 기판 홀더와,
    제 1 항에 기재된 에피택셜막 형성 방법에 의해 상기 우르츠광 구조의 막을 형성할 때에, 상기 타깃 전극에 인가되는 상기 고주파 전력과 상기 바이어스 전극에 인가되는 상기 고주파 바이어스 전력과의 주파수 간섭을 억제하는 주파수 간섭 억제 수단을 구비하고,
    제 1 항에 기재된 에피택셜막 형성 방법에 의해 상기 우르츠광 구조의 막을 형성함에 있어, 상기 고주파 바이어스 전력의 상기 바이어스 전극으로의 인가가 상기 기판 홀더에 의해 지지되는 상기 기판을 향하는 상기 타깃의 분자의 음전하로부터 양전하로의 분극을 배향하는 전계를 발생시키면서, 상기 고주파 전력의 상기 타깃 전극으로의 인가가 상기 타깃으로 하여금 상기 타깃의 분자를 방출하도록 하는, 스퍼터링 장치.
  12. 제 11 항에 있어서,
    상기 주파수 간섭 억제 수단은, 상기 고주파 전력의 주파수와 상기 고주파 바이어스 전력의 주파수를 상이하게 하도록 구성되어 있는, 스퍼터링 장치.
  13. 제 11 항에 있어서,
    상기 주파수 간섭 억제 수단은, 상기 고주파 전력의 주파수와 상기 고주파 바이어스 전력의 주파수를 동일하게 함과 함께, 상기 고주파 전력과 상기 고주파 바이어스 전력의 위상차를 180°로 하도록 구성되어 있는, 스퍼터링 장치.
  14. 제 11 항에 있어서,
    상기 바이어스 전극은, 제 1 극성의 직류 전압이 인가되는 제 1 전극과, 상기 제 1 극성과는 상이한 제 2 극성의 직류 전압이 인가되는 제 2 전극을 갖고,
    상기 전원은, 제 1 항에 기재된 에피택셜막 형성 방법에 의해 상기 우르츠광 구조의 막을 형성할 때에, 상기 제 1 전극 및 상기 제 2 전극에 상기 직류 전압을 인가함으로써 상기 기판 홀더에 상기 기판을 정전 흡착시킴과 함께, 상기 제 1 전극 및 상기 제 2 전극에 상기 고주파 바이어스 전력을 인가하도록 구성되어 있는, 스퍼터링 장치.
  15. 제 11 항에 있어서,
    상기 전원은, 제 1 항에 기재된 에피택셜막 형성 방법에 의해 상기 우르츠광 구조의 막을 형성할 때에, 상기 고주파 전력이 인가된 후, 또한, 상기 기판의 피성막면이 우르츠광 구조의 반도체로 이루어지는 결정층으로 덮이기보다도 전에, 상기 바이어스 전극에 상기 고주파 바이어스 전력을 인가하도록 구성되어 있는, 스퍼터링 장치.
  16. 제 11 항에 있어서,
    상기 기판 홀더는 진공 용기 내에서, 중력에 대한 상기 타깃 전극의 하측에 배치되며,
    상기 우르츠광 구조의 막이 상기 히터 전극에 의해 소정 온도로 가열된 상기 기판 위에서 성장되는 경우, 상기 기판은 상기 기판 홀더의 기판 대향면으로부터 소정 거리 떨어져서 유지되는, 스퍼터링 장치.
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