JP4547781B2 - 多連チップ抵抗器の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、各種電子機器に利用される多連チップ抵抗器の製造方法に関するものである。
【０００２】
【従来の技術】
従来、はんだ接合部の信頼性向上を図ったチップ電子部品としては、特開平１１−６８２８４号公報に記載されたものが知られている。
【０００３】
図８は従来のチップ電子部品の断面図である。図８において、１は電子部品本体である。２ははんだ接合部に複数の凹凸を設けた両側面の電極である。３は電子部品を実装する電子回路基板である。４は電子回路基板３上に設けたはんだ接合用のランドである。５ははんだ、６ははんだフィレットである。７は電極２のはんだ接合部である。
【０００４】
次に、従来のチップ電子部品の製造方法について説明する。電子部品本体１の両側面に電極２を形成した後、電極２のはんだ接合部７と向かい合う表面に、電極２が１ｍｍ角以下のものにはエッチングにより、電極２が１ｍｍ角を越えるものには放電加工により、複数の０．１ｍｍ角〜０．２ｍｍ角の凹凸を形成することにより、はんだ接合部７の信頼性向上を図ったチップ電子部品を製造していた。
【０００５】
以上のように構成され、かつ製造された従来のチップ電子部品について、以下にその動作を説明する。はんだ接合後のはんだフィレット６に熱サイクルが加わった場合、電極２のはんだ接合部７と向かい合う表面に、複数の０．１ｍｍ角〜０．２ｍｍ角の凹凸を形成しているため、はんだ材に加わる水平方向の応力と垂直方向の応力が交互に発生する。これにより、はんだ接合部７には均等に応力が発生するため、はんだ接合部７のランド４と電極２の下部との間やはんだフィレット６などの特定の応力集中部は存在しなくなり、はんだ接合部７全体で応力を吸収するために応力集中を緩和でき、その結果、はんだ接合部７の信頼性向上を図ることができるというものである。
【０００６】
【発明が解決しようとする課題】
上記した従来のチップ電子部品においては、電極２のはんだ接合部７と向かい合う表面に、電極２が１ｍｍ角以下のものにはエッチングにより、電極２が１ｍｍ角を越えるものには放電加工により、複数の０．１ｍｍ角〜０．２ｍｍ角の凹凸を形成しているが、多連チップ抵抗器のような電極厚みが１０μｍ程度のものでは、はんだ接合部全体で応力を吸収して応力集中を緩和できるような凹凸を形成することは困難であった。
【０００７】
本発明は上記の点に鑑み、多連チップ抵抗器のような電極厚みが１０μｍ程度のものに対しても、はんだ接合部の信頼性向上を図ることができる多連チップ抵抗器の製造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
上記目的を達成するために本発明の多連チップ抵抗器の製造方法は、方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に銀系の導電ペーストをスルーホール印刷および焼成することにより複数の抵抗体が並列接続される複数対の電極を形成し、その後、前記方形基板の対向側面部における複数の溝部以外の箇所に、方形基板の対向側面部における複数の溝部に形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写および硬化により複数の端面電極を形成したもので、この製造方法によれば、多連チップ抵抗器のような電極厚みが１０μｍ程度のものに対しても、はんだ接合部の信頼性向上を図ることができる多連チップ抵抗器の製造方法を提供することができるものである。
【０００９】
本発明の請求項１に記載の発明は、方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に銀系の導電ペーストをスルーホール印刷および焼成することにより複数の抵抗体が並列接続される複数対の電極を形成し、その後、前記方形基板の対向側面部における複数の溝部以外の箇所に、方形基板の対向側面部における複数の溝部に形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写および硬化により複数の端面電極を形成しているため、電極の面積も大きくなって電極強度を向上させることができ、これにより、熱衝撃試験で例えば多連チップ抵抗器と、この多連チップ抵抗器がはんだ付けされた電子回路基板との熱膨張係数の差によるストレスが発生しても、方形基板の対向側面部に形成された凹凸を有する電極により、はんだ接合部全体でストレスによる応力を吸収して応力集中を緩和することができるため、多連チップ抵抗器のような電極厚みが１０μｍ程度のものに対しても、はんだ接合部の信頼性向上を図ることができる。
【００１０】
また、方形基板の対向側面部における複数の溝部以外の箇所に形成される複数の端面電極は、方形基板の対向側面部における複数の溝部に銀系の導電ペーストをスルーホール印刷することにより形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写方式により形成しているため、導電性の樹脂ペーストが複数の溝部に形成された電極を埋没させるほど分厚く塗布されるということはなくなり、これにより、導電性の樹脂ペーストの膜厚が厚すぎて十分硬化させることができなくなるということもなくなるため、複数の溝部に形成された電極を埋没させることなく、複数の端面電極を均一に薄く形成することができ、かつローラーにより塗布された導電性の樹脂ペーストの硬化も十分に行われるため、緻密な端面電極を形成することができ、しかも方形基板の対向側面部における複数の溝部以外の箇所には、方形基板自体が有する凹凸だけでなく、複数の溝部に形成された銀系の導電ペーストからなる電極が破断されてできるバリ（突起部）が発生しているため、これらの凹凸部分に端面電極を形成する導電性の樹脂ペーストは確実に塗布されて電極面積を大きくすることができるもので、このように端面電極の形成を簡単に、かつ低コストで実現することができる。
【００１１】
そしてまた、本発明の多連チップ抵抗器の製造方法においては、方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に形成した複数対の電極に複数の抵抗体を並列接続して、複数の抵抗体が並列に形成されるようにしているため、１つの抵抗体のみから構成されるものに比べて、電気的負荷が印加されて発熱しても、その熱は多連チップ抵抗器全体に均一に分布することになり、さらに方形基板の対向する長辺側の側面部全体に複数の溝部を含んで複数対の電極と複数の端面電極を形成して電極面積を大きくしているため、電子回路基板への熱放散性も向上させることができ、すなわち、外形寸法の大きい高電力形の多連チップ抵抗器における放熱対策として非常に有効になるという作用を有するものである。
【００１２】
以下、本発明の一実施の形態における多連チップ抵抗器について、図面を参照しながら説明する。
【００１３】
図１（ａ）は本発明の一実施の形態における多連チップ抵抗器の平面図であり、（ｂ）は同多連チップ抵抗器の側面図である。図１（ａ）（ｂ）において、１１はアルミナからなる方形基板で、この方形基板１１には、対向する長辺側の側面部に複数の半円形状の溝部１２が形成されている。前記アルミナからなる方形基板１１の外形寸法は、６．４×３．２ｍｍとした。定格電力は１Ｗを満足するものである。そしてこのアルミナからなる方形基板１１の対向側面部における複数の溝部１２およびこの複数の溝部１２と対応する方形基板１１の表裏面には連続して複数対の電極１３が形成されている。またこの複数対の電極１３間には抵抗体からなる複数の回路素子１４が電気的に接続されるもので、本発明の一実施の形態においては、５つの抵抗体からなる複数の回路素子１４が並列に形成されている。そしてまたこの抵抗体からなる複数の回路素子１４を覆うように保護膜１５が形成されている。この保護膜１５はエポキシ系の樹脂により形成されている。１６は方形基板１１の対向側面部における複数の溝部１２以外の箇所に形成された複数の端面電極である。また、図１（ａ）（ｂ）には図示していないが、露出した複数対の電極１３の表面にはニッケルめっきを形成するとともに、その上層にはんだめっきを形成して、はんだ付け性の向上を図っている。
【００１４】
以上のように構成された本発明の一実施の形態における多連チップ抵抗器について、以下にその製造方法を説明する。
【００１５】
図２は本発明の一実施の形態における多連チップ抵抗器の製造工程図を示したものであり、また図３〜図７は各工程毎の平面図を示したものである。この図３〜図７を参照しながら、各工程について説明する。
【００１６】
まず、図３（ａ）に示すように、複数の多連チップ抵抗器が同時に製造できるように分割用のスリット２１，２２により６．４×３．２ｍｍの一定間隔で区画され、かつ個片の多連チップ抵抗器にした際に長辺側となるスリット２２上に円形状のスルーホール２３が形成された大判のアルミナ９６％純度のアルミナ基板２４を受け入れる。前記スルーホール２３の直径は０．３ｍｍとした。図３（ａ）においては区画された４つの多連チップ抵抗器の範囲について描画している。実際のアルミナ基板は、１シートに数百から数千個の多連チップ抵抗器が同時に生産できるように設計されている。
【００１７】
次に、図３（ｂ）に示すように、アルミナ基板２４の表側から各スルーホール２３に対して、銀系の導電ペーストをスルーホール印刷し、これを８５０℃で焼成して上面電極２５を形成する。次に同様にアルミナ基板２４の裏側から各スルーホール２３に対して、銀系の導電ペーストをスルーホール印刷し、これを８５０℃で焼成して裏面電極（図示せず）を形成する。通常、スルーホール２３の形状は円形状であるため、スルーホール２３の内壁に均一に導電ペーストをスルーホール印刷してスルーホール電極２６を形成することができる。方形状またはコーナー部分に丸みを帯びた方形状のスルーホールでもスルーホール電極の形成は可能であるが、この場合は、コーナーへ局部的にペーストが厚く付着されやすいため、電極にクラックなどによる信頼性の低下が発生する。
【００１８】
次に、図４（ｃ）に示すように、対をなす上面電極２５間に電気的に接続されるように、酸化ルテニウム系の抵抗ペーストをスクリーン印刷し、これを８５０℃で焼成して個々の抵抗体からなる回路素子２７を形成する。
【００１９】
次に、図４（ｄ）に示すように、上面電極２５間の抵抗体からなる回路素子２７を覆うとともに、トリミング性を向上させるため、プリコートガラスペーストをスクリーン印刷し、これを６００℃で焼成してプリコートガラス２８を形成する。
【００２０】
次に、図５（ｅ）に示すように、プリコートガラス（本図では省略）で覆われた個々の抵抗体からなる回路素子２７に、例えばＹＡＧレーザーによりトリミング溝２９を設けて所望の抵抗値になるように調整する。
【００２１】
次に、図５（ｆ）に示すように、上面電極２５の一部と複数の抵抗体からなる回路素子２７を完全に覆うように、絶縁性を有する例えばエポキシ系の保護膜樹脂ペーストをスクリーン印刷し、これを２００℃で硬化して、保護膜３０を各区画内に形成する。
【００２２】
次に、図６（ｇ）に示すように、アルミナ基板２４をスリット２２に沿ってブレイク（一次分割）することにより、短冊状のアルミナ基板３１を得る。このとき、スリット２２に沿ってブレイクすることにより、円形状のスルーホール２３から半円形状の溝部３２が現れる。
【００２３】
次に、図６（ｈ）に示すように、短冊状のアルミナ基板３１の対向側面部に、導電性の樹脂ペーストをローラー塗布により付着させ、これを１５０〜２００℃で硬化することにより端面電極３３を形成する。この場合、半円形状の溝部３２に形成されたスルーホール電極２６を埋没させないようにローラー塗布する。半円形状の溝部３２に形成されたスルーホール電極２６が埋没するほど導電性の樹脂ペーストを塗布した場合、膜厚が厚すぎて十分硬化させることができず、緻密な電極が形成されないため、目論見通りの電極強度を得ることができなくなる。しかしながら、ローラー塗布による導電性の樹脂ペーストの転写方式により端面電極３３を形成すれば、スルーホール電極２６を埋没させることなく、均一に薄く端面電極３３を形成できる。さらに、短冊状のアルミナ基板３１の側面は、アルミナ基板３１の凹凸だけでなく、半円形状の溝部３２に８５０℃の高温で形成された銀系のスルーホール電極２６があり、この部分で電極が破断されてできるバリ（突起部）が発生しているため、これらの凹凸部分に確実に塗布を行って電極面積を大きくするためには、ローラー塗布による導電性の樹脂ペーストの転写方式が簡易に、かつ低コストで実現できる有効な手段である。
【００２４】
次に、図７（ｉ）に示すように、スリット２１に沿ってブレイク（二次分割）することにより、個片状の多連チップ抵抗器３４とする。
【００２５】
最後に、図７（ｊ）に示すように、露出している上面電極２５、裏面電極（図示せず）および端面電極３３の表面に電気めっきによりニッケルめっき（下層）およびはんだめっき３５を形成して、多連チップ抵抗器３６が出来上がる。
【００２６】
以上のようにして製造された多連チップ抵抗器を気相式熱衝撃試験（−５５℃・３０分と＋１２５℃・３０分を交互に繰り返す試験）により評価した。比較例として、外形寸法が同じ６．４×３．２ｍｍで、一般的な角チップ抵抗器（３．２ｍｍ側に電極が形成されているもの）と、試作品（本発明の実施の形態１と同様に６．４ｍｍ側に溝を設けず直線上に電極が形成されたもの）を同時に評価した。その結果、一般的な角チップ抵抗器は１２００サイクル経過時点、試作品は２０００サイクル経過時点で、共にはんだ付け接合部の劣化により抵抗値変化率で５％を超えるものが発生した。これに対し、本発明の一実施の形態における多連チップ抵抗器においては、３０００サイクルを経過しても抵抗値変化率が５％を超えるものは発生しなかった。
【００２７】
以上のように本発明の一実施の形態においては、方形基板１１の対向する長辺側の側面部に形成された複数の溝部１２およびこの複数の溝部１２と対応する方形基板１１の表裏面に複数対の電極１３を形成するとともに、前記方形基板１１の対向する長辺側の側面部における複数の溝部１２以外の箇所に複数の端面電極１６を形成しているため、電極の面積も大きくなって電極強度を向上させることができ、これにより、熱衝撃試験で例えば多連チップ抵抗器と、この多連チップ抵抗器がはんだ付けされた電子回路基板との熱膨張係数の差によるストレスが発生しても、方形基板１１の対向側面部に形成された凹凸を有する電極、すなわち、複数対の電極１３と複数の端面電極１６により、はんだ接合部全体でストレスによる応力を吸収して応力集中を緩和することができるため、多連チップ抵抗器のような電極厚みが１０μｍ程度のものに対しても有効な手段となり、はんだ接合部の信頼性向上を図ることができるものである。
【００２８】
また本発明の一実施の形態においては、５つの抵抗体からなる回路素子１４が並列に形成されているため、１つの抵抗体のみから構成されるものに比べて、電気的負荷が印加されて発熱しても、その熱は多連チップ抵抗器全体に均一に分布することになり、さらに方形基板１１の対向する長辺側の側面部全体に複数の溝部１２を含んで複数対の電極１３と複数の端面電極１６を形成することにより電極面積を大きくしているため、電子回路基板への熱放散性も向上させることができ、これにより、外形寸法の大きい高電力形の多連チップ抵抗器における放熱対策として非常に有効なものが得られるものである。
【００２９】
そしてまた本発明の一実施の形態においては、方形基板１１における対向する長辺側の側面部に形成した複数の溝部１２の形状を半円形状としているため、ストレスによる応力集中をこの半円形状の溝部１２で緩和することができ、これにより、電極強度を向上させることができるものである。
【００３０】
さらに上記本発明の一実施の形態においては、方形基板１１の対向側面部における複数の溝部１２およびこの複数の溝部１２と対応する方形基板１１の表裏面に形成された複数対の電極１３の面積を、方形基板１１の対向側面部における複数の溝部１２以外の箇所に形成された複数の端面電極１６の面積と同等もしくはそれ以上としているため、電極面積を大きくすることができ、これにより、電極強度を向上させることができるという効果を有するものである。
【００３１】
さらにまた本発明の一実施の形態においては、導電ペーストの塗布により形成される複数の端面電極３３を、短冊状のアルミナ基板３１の対向側面部における複数の溝部３２に形成されたスルーホール電極２６を埋没させないようにローラー塗布による導電ペーストの転写方式により形成しているため、この複数の端面電極３３は均一に薄く形成されることになり、これにより、ローラーにより塗布された導電ペーストの硬化も十分に行われるため、緻密な端面電極３３を形成することができるという効果を有するものである。
【００３２】
【発明の効果】
以上のように本発明の多連チップ抵抗器の製造方法によれば、方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に銀系の導電ペーストをスルーホール印刷および焼成することにより複数の抵抗体が並列接続される複数対の電極を形成し、その後、前記方形基板の対向側面部における複数の溝部以外の箇所に、方形基板の対向側面部における複数の溝部に形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写および硬化により複数の端面電極を形成するようにしているため、電極の面積も大きくなって電極強度を向上させることができ、これにより、熱衝撃試験で例えば多連チップ抵抗器と、この多連チップ抵抗器がはんだ付けされた電子回路基板との熱膨張係数の差によるストレスが発生しても、方形基板の対向側面部に形成された凹凸を有する電極により、はんだ接合部全体でストレスによる応力を吸収して応力集中を緩和することができるため、多連チップ抵抗器のような電極厚みが１０μｍ程度のものに対しても、はんだ接合部の信頼性向上を図ることができる。
【００３３】
また、方形基板の対向側面部における複数の溝部以外の箇所に形成される複数の端面電極は、方形基板の対向側面部における複数の溝部に銀系の導電ペーストをスルーホール印刷することにより形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写方式により形成しているため、導電性の樹脂ペーストが複数の溝部に形成された電極を埋没させるほど分厚く塗布されるということはなくなり、これにより、導電性の樹脂ペーストの膜厚が厚すぎて十分硬化させることができなくなるということもなくなるため、複数の溝部に形成された電極を埋没させることなく、複数の端面電極を均一に薄く形成することができ、かつローラーにより塗布された導電性の樹脂ペーストの硬化も十分に行われるため、緻密な端面電極を形成することができ、しかも方形基板の対向側面部における複数の溝部以外の箇所には、方形基板自体が有する凹凸だけでなく、複数の溝部に形成された銀系の導電ペーストからなる電極が破断されてできるバリ（突起部）が発生しているため、これらの凹凸部分に端面電極を形成する導電性の樹脂ペーストは確実に塗布されて電極面積を大きくすることができるもので、このように端面電極の形成を簡単に、かつ低コストで実現することができる。
【００３４】
そしてまた、本発明の多連チップ抵抗器の製造方法においては、方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に形成した複数対の電極に複数の抵抗体を並列接続して、複数の抵抗体が並列に形成されるようにしているため、１つの抵抗体のみから構成されるものに比べて、電気的負荷が印加されて発熱しても、その熱は多連チップ抵抗器全体に均一に分布することになり、さらに方形基板の対向する長辺側の側面部全体に複数の溝部を含んで複数対の電極と複数の端面電極を形成することにより電極面積を大きくしているため、電子回路基板への熱放散性も向上させることができ、これにより、外形寸法の大きい高電力形の多連チップ抵抗器における放熱対策としては非常に有効なものが得られるという優れた効果を有するものである。
【図面の簡単な説明】
【図１】 （ａ）本発明の一実施の形態における多連チップ抵抗器の平面図
（ｂ）同多連チップ抵抗器の側面図
【図２】 同多連チップ抵抗器の製造工程図
【図３】 （ａ）（ｂ）同多連チップ抵抗器の製造工程における各工程毎の平面図
【図４】 （ｃ）（ｄ）同多連チップ抵抗器の製造工程における各工程毎の平面図
【図５】 （ｅ）（ｆ）同多連チップ抵抗器の製造工程における各工程毎の平面図
【図６】 （ｇ）（ｈ）同多連チップ抵抗器の製造工程における各工程毎の平面図
【図７】 （ｉ）（ｊ）同多連チップ抵抗器の製造工程における各工程毎の平面図
【図８】 従来のチップ電子部品の断面図
【符号の説明】
１１ 方形基板
１２ 溝部
１３ 複数対の電極
１４ 回路素子（抵抗体）
１６ 端面電極
２３ スルーホール
２４ アルミナ基板
２５ 上面電極
２６ スルーホール電極
２７ 回路素子（抵抗体）
３２ 半円形状の溝部
３３ 端面電極
【発明の属する技術分野】
本発明は、各種電子機器に利用される多連チップ抵抗器の製造方法に関するものである。
【０００２】
【従来の技術】
従来、はんだ接合部の信頼性向上を図ったチップ電子部品としては、特開平１１−６８２８４号公報に記載されたものが知られている。
【０００３】
図８は従来のチップ電子部品の断面図である。図８において、１は電子部品本体である。２ははんだ接合部に複数の凹凸を設けた両側面の電極である。３は電子部品を実装する電子回路基板である。４は電子回路基板３上に設けたはんだ接合用のランドである。５ははんだ、６ははんだフィレットである。７は電極２のはんだ接合部である。
【０００４】
次に、従来のチップ電子部品の製造方法について説明する。電子部品本体１の両側面に電極２を形成した後、電極２のはんだ接合部７と向かい合う表面に、電極２が１ｍｍ角以下のものにはエッチングにより、電極２が１ｍｍ角を越えるものには放電加工により、複数の０．１ｍｍ角〜０．２ｍｍ角の凹凸を形成することにより、はんだ接合部７の信頼性向上を図ったチップ電子部品を製造していた。
【０００５】
以上のように構成され、かつ製造された従来のチップ電子部品について、以下にその動作を説明する。はんだ接合後のはんだフィレット６に熱サイクルが加わった場合、電極２のはんだ接合部７と向かい合う表面に、複数の０．１ｍｍ角〜０．２ｍｍ角の凹凸を形成しているため、はんだ材に加わる水平方向の応力と垂直方向の応力が交互に発生する。これにより、はんだ接合部７には均等に応力が発生するため、はんだ接合部７のランド４と電極２の下部との間やはんだフィレット６などの特定の応力集中部は存在しなくなり、はんだ接合部７全体で応力を吸収するために応力集中を緩和でき、その結果、はんだ接合部７の信頼性向上を図ることができるというものである。
【０００６】
【発明が解決しようとする課題】
上記した従来のチップ電子部品においては、電極２のはんだ接合部７と向かい合う表面に、電極２が１ｍｍ角以下のものにはエッチングにより、電極２が１ｍｍ角を越えるものには放電加工により、複数の０．１ｍｍ角〜０．２ｍｍ角の凹凸を形成しているが、多連チップ抵抗器のような電極厚みが１０μｍ程度のものでは、はんだ接合部全体で応力を吸収して応力集中を緩和できるような凹凸を形成することは困難であった。
【０００７】
本発明は上記の点に鑑み、多連チップ抵抗器のような電極厚みが１０μｍ程度のものに対しても、はんだ接合部の信頼性向上を図ることができる多連チップ抵抗器の製造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
上記目的を達成するために本発明の多連チップ抵抗器の製造方法は、方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に銀系の導電ペーストをスルーホール印刷および焼成することにより複数の抵抗体が並列接続される複数対の電極を形成し、その後、前記方形基板の対向側面部における複数の溝部以外の箇所に、方形基板の対向側面部における複数の溝部に形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写および硬化により複数の端面電極を形成したもので、この製造方法によれば、多連チップ抵抗器のような電極厚みが１０μｍ程度のものに対しても、はんだ接合部の信頼性向上を図ることができる多連チップ抵抗器の製造方法を提供することができるものである。
【０００９】
本発明の請求項１に記載の発明は、方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に銀系の導電ペーストをスルーホール印刷および焼成することにより複数の抵抗体が並列接続される複数対の電極を形成し、その後、前記方形基板の対向側面部における複数の溝部以外の箇所に、方形基板の対向側面部における複数の溝部に形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写および硬化により複数の端面電極を形成しているため、電極の面積も大きくなって電極強度を向上させることができ、これにより、熱衝撃試験で例えば多連チップ抵抗器と、この多連チップ抵抗器がはんだ付けされた電子回路基板との熱膨張係数の差によるストレスが発生しても、方形基板の対向側面部に形成された凹凸を有する電極により、はんだ接合部全体でストレスによる応力を吸収して応力集中を緩和することができるため、多連チップ抵抗器のような電極厚みが１０μｍ程度のものに対しても、はんだ接合部の信頼性向上を図ることができる。
【００１０】
また、方形基板の対向側面部における複数の溝部以外の箇所に形成される複数の端面電極は、方形基板の対向側面部における複数の溝部に銀系の導電ペーストをスルーホール印刷することにより形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写方式により形成しているため、導電性の樹脂ペーストが複数の溝部に形成された電極を埋没させるほど分厚く塗布されるということはなくなり、これにより、導電性の樹脂ペーストの膜厚が厚すぎて十分硬化させることができなくなるということもなくなるため、複数の溝部に形成された電極を埋没させることなく、複数の端面電極を均一に薄く形成することができ、かつローラーにより塗布された導電性の樹脂ペーストの硬化も十分に行われるため、緻密な端面電極を形成することができ、しかも方形基板の対向側面部における複数の溝部以外の箇所には、方形基板自体が有する凹凸だけでなく、複数の溝部に形成された銀系の導電ペーストからなる電極が破断されてできるバリ（突起部）が発生しているため、これらの凹凸部分に端面電極を形成する導電性の樹脂ペーストは確実に塗布されて電極面積を大きくすることができるもので、このように端面電極の形成を簡単に、かつ低コストで実現することができる。
【００１１】
そしてまた、本発明の多連チップ抵抗器の製造方法においては、方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に形成した複数対の電極に複数の抵抗体を並列接続して、複数の抵抗体が並列に形成されるようにしているため、１つの抵抗体のみから構成されるものに比べて、電気的負荷が印加されて発熱しても、その熱は多連チップ抵抗器全体に均一に分布することになり、さらに方形基板の対向する長辺側の側面部全体に複数の溝部を含んで複数対の電極と複数の端面電極を形成して電極面積を大きくしているため、電子回路基板への熱放散性も向上させることができ、すなわち、外形寸法の大きい高電力形の多連チップ抵抗器における放熱対策として非常に有効になるという作用を有するものである。
【００１２】
以下、本発明の一実施の形態における多連チップ抵抗器について、図面を参照しながら説明する。
【００１３】
図１（ａ）は本発明の一実施の形態における多連チップ抵抗器の平面図であり、（ｂ）は同多連チップ抵抗器の側面図である。図１（ａ）（ｂ）において、１１はアルミナからなる方形基板で、この方形基板１１には、対向する長辺側の側面部に複数の半円形状の溝部１２が形成されている。前記アルミナからなる方形基板１１の外形寸法は、６．４×３．２ｍｍとした。定格電力は１Ｗを満足するものである。そしてこのアルミナからなる方形基板１１の対向側面部における複数の溝部１２およびこの複数の溝部１２と対応する方形基板１１の表裏面には連続して複数対の電極１３が形成されている。またこの複数対の電極１３間には抵抗体からなる複数の回路素子１４が電気的に接続されるもので、本発明の一実施の形態においては、５つの抵抗体からなる複数の回路素子１４が並列に形成されている。そしてまたこの抵抗体からなる複数の回路素子１４を覆うように保護膜１５が形成されている。この保護膜１５はエポキシ系の樹脂により形成されている。１６は方形基板１１の対向側面部における複数の溝部１２以外の箇所に形成された複数の端面電極である。また、図１（ａ）（ｂ）には図示していないが、露出した複数対の電極１３の表面にはニッケルめっきを形成するとともに、その上層にはんだめっきを形成して、はんだ付け性の向上を図っている。
【００１４】
以上のように構成された本発明の一実施の形態における多連チップ抵抗器について、以下にその製造方法を説明する。
【００１５】
図２は本発明の一実施の形態における多連チップ抵抗器の製造工程図を示したものであり、また図３〜図７は各工程毎の平面図を示したものである。この図３〜図７を参照しながら、各工程について説明する。
【００１６】
まず、図３（ａ）に示すように、複数の多連チップ抵抗器が同時に製造できるように分割用のスリット２１，２２により６．４×３．２ｍｍの一定間隔で区画され、かつ個片の多連チップ抵抗器にした際に長辺側となるスリット２２上に円形状のスルーホール２３が形成された大判のアルミナ９６％純度のアルミナ基板２４を受け入れる。前記スルーホール２３の直径は０．３ｍｍとした。図３（ａ）においては区画された４つの多連チップ抵抗器の範囲について描画している。実際のアルミナ基板は、１シートに数百から数千個の多連チップ抵抗器が同時に生産できるように設計されている。
【００１７】
次に、図３（ｂ）に示すように、アルミナ基板２４の表側から各スルーホール２３に対して、銀系の導電ペーストをスルーホール印刷し、これを８５０℃で焼成して上面電極２５を形成する。次に同様にアルミナ基板２４の裏側から各スルーホール２３に対して、銀系の導電ペーストをスルーホール印刷し、これを８５０℃で焼成して裏面電極（図示せず）を形成する。通常、スルーホール２３の形状は円形状であるため、スルーホール２３の内壁に均一に導電ペーストをスルーホール印刷してスルーホール電極２６を形成することができる。方形状またはコーナー部分に丸みを帯びた方形状のスルーホールでもスルーホール電極の形成は可能であるが、この場合は、コーナーへ局部的にペーストが厚く付着されやすいため、電極にクラックなどによる信頼性の低下が発生する。
【００１８】
次に、図４（ｃ）に示すように、対をなす上面電極２５間に電気的に接続されるように、酸化ルテニウム系の抵抗ペーストをスクリーン印刷し、これを８５０℃で焼成して個々の抵抗体からなる回路素子２７を形成する。
【００１９】
次に、図４（ｄ）に示すように、上面電極２５間の抵抗体からなる回路素子２７を覆うとともに、トリミング性を向上させるため、プリコートガラスペーストをスクリーン印刷し、これを６００℃で焼成してプリコートガラス２８を形成する。
【００２０】
次に、図５（ｅ）に示すように、プリコートガラス（本図では省略）で覆われた個々の抵抗体からなる回路素子２７に、例えばＹＡＧレーザーによりトリミング溝２９を設けて所望の抵抗値になるように調整する。
【００２１】
次に、図５（ｆ）に示すように、上面電極２５の一部と複数の抵抗体からなる回路素子２７を完全に覆うように、絶縁性を有する例えばエポキシ系の保護膜樹脂ペーストをスクリーン印刷し、これを２００℃で硬化して、保護膜３０を各区画内に形成する。
【００２２】
次に、図６（ｇ）に示すように、アルミナ基板２４をスリット２２に沿ってブレイク（一次分割）することにより、短冊状のアルミナ基板３１を得る。このとき、スリット２２に沿ってブレイクすることにより、円形状のスルーホール２３から半円形状の溝部３２が現れる。
【００２３】
次に、図６（ｈ）に示すように、短冊状のアルミナ基板３１の対向側面部に、導電性の樹脂ペーストをローラー塗布により付着させ、これを１５０〜２００℃で硬化することにより端面電極３３を形成する。この場合、半円形状の溝部３２に形成されたスルーホール電極２６を埋没させないようにローラー塗布する。半円形状の溝部３２に形成されたスルーホール電極２６が埋没するほど導電性の樹脂ペーストを塗布した場合、膜厚が厚すぎて十分硬化させることができず、緻密な電極が形成されないため、目論見通りの電極強度を得ることができなくなる。しかしながら、ローラー塗布による導電性の樹脂ペーストの転写方式により端面電極３３を形成すれば、スルーホール電極２６を埋没させることなく、均一に薄く端面電極３３を形成できる。さらに、短冊状のアルミナ基板３１の側面は、アルミナ基板３１の凹凸だけでなく、半円形状の溝部３２に８５０℃の高温で形成された銀系のスルーホール電極２６があり、この部分で電極が破断されてできるバリ（突起部）が発生しているため、これらの凹凸部分に確実に塗布を行って電極面積を大きくするためには、ローラー塗布による導電性の樹脂ペーストの転写方式が簡易に、かつ低コストで実現できる有効な手段である。
【００２４】
次に、図７（ｉ）に示すように、スリット２１に沿ってブレイク（二次分割）することにより、個片状の多連チップ抵抗器３４とする。
【００２５】
最後に、図７（ｊ）に示すように、露出している上面電極２５、裏面電極（図示せず）および端面電極３３の表面に電気めっきによりニッケルめっき（下層）およびはんだめっき３５を形成して、多連チップ抵抗器３６が出来上がる。
【００２６】
以上のようにして製造された多連チップ抵抗器を気相式熱衝撃試験（−５５℃・３０分と＋１２５℃・３０分を交互に繰り返す試験）により評価した。比較例として、外形寸法が同じ６．４×３．２ｍｍで、一般的な角チップ抵抗器（３．２ｍｍ側に電極が形成されているもの）と、試作品（本発明の実施の形態１と同様に６．４ｍｍ側に溝を設けず直線上に電極が形成されたもの）を同時に評価した。その結果、一般的な角チップ抵抗器は１２００サイクル経過時点、試作品は２０００サイクル経過時点で、共にはんだ付け接合部の劣化により抵抗値変化率で５％を超えるものが発生した。これに対し、本発明の一実施の形態における多連チップ抵抗器においては、３０００サイクルを経過しても抵抗値変化率が５％を超えるものは発生しなかった。
【００２７】
以上のように本発明の一実施の形態においては、方形基板１１の対向する長辺側の側面部に形成された複数の溝部１２およびこの複数の溝部１２と対応する方形基板１１の表裏面に複数対の電極１３を形成するとともに、前記方形基板１１の対向する長辺側の側面部における複数の溝部１２以外の箇所に複数の端面電極１６を形成しているため、電極の面積も大きくなって電極強度を向上させることができ、これにより、熱衝撃試験で例えば多連チップ抵抗器と、この多連チップ抵抗器がはんだ付けされた電子回路基板との熱膨張係数の差によるストレスが発生しても、方形基板１１の対向側面部に形成された凹凸を有する電極、すなわち、複数対の電極１３と複数の端面電極１６により、はんだ接合部全体でストレスによる応力を吸収して応力集中を緩和することができるため、多連チップ抵抗器のような電極厚みが１０μｍ程度のものに対しても有効な手段となり、はんだ接合部の信頼性向上を図ることができるものである。
【００２８】
また本発明の一実施の形態においては、５つの抵抗体からなる回路素子１４が並列に形成されているため、１つの抵抗体のみから構成されるものに比べて、電気的負荷が印加されて発熱しても、その熱は多連チップ抵抗器全体に均一に分布することになり、さらに方形基板１１の対向する長辺側の側面部全体に複数の溝部１２を含んで複数対の電極１３と複数の端面電極１６を形成することにより電極面積を大きくしているため、電子回路基板への熱放散性も向上させることができ、これにより、外形寸法の大きい高電力形の多連チップ抵抗器における放熱対策として非常に有効なものが得られるものである。
【００２９】
そしてまた本発明の一実施の形態においては、方形基板１１における対向する長辺側の側面部に形成した複数の溝部１２の形状を半円形状としているため、ストレスによる応力集中をこの半円形状の溝部１２で緩和することができ、これにより、電極強度を向上させることができるものである。
【００３０】
さらに上記本発明の一実施の形態においては、方形基板１１の対向側面部における複数の溝部１２およびこの複数の溝部１２と対応する方形基板１１の表裏面に形成された複数対の電極１３の面積を、方形基板１１の対向側面部における複数の溝部１２以外の箇所に形成された複数の端面電極１６の面積と同等もしくはそれ以上としているため、電極面積を大きくすることができ、これにより、電極強度を向上させることができるという効果を有するものである。
【００３１】
さらにまた本発明の一実施の形態においては、導電ペーストの塗布により形成される複数の端面電極３３を、短冊状のアルミナ基板３１の対向側面部における複数の溝部３２に形成されたスルーホール電極２６を埋没させないようにローラー塗布による導電ペーストの転写方式により形成しているため、この複数の端面電極３３は均一に薄く形成されることになり、これにより、ローラーにより塗布された導電ペーストの硬化も十分に行われるため、緻密な端面電極３３を形成することができるという効果を有するものである。
【００３２】
【発明の効果】
以上のように本発明の多連チップ抵抗器の製造方法によれば、方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に銀系の導電ペーストをスルーホール印刷および焼成することにより複数の抵抗体が並列接続される複数対の電極を形成し、その後、前記方形基板の対向側面部における複数の溝部以外の箇所に、方形基板の対向側面部における複数の溝部に形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写および硬化により複数の端面電極を形成するようにしているため、電極の面積も大きくなって電極強度を向上させることができ、これにより、熱衝撃試験で例えば多連チップ抵抗器と、この多連チップ抵抗器がはんだ付けされた電子回路基板との熱膨張係数の差によるストレスが発生しても、方形基板の対向側面部に形成された凹凸を有する電極により、はんだ接合部全体でストレスによる応力を吸収して応力集中を緩和することができるため、多連チップ抵抗器のような電極厚みが１０μｍ程度のものに対しても、はんだ接合部の信頼性向上を図ることができる。
【００３３】
また、方形基板の対向側面部における複数の溝部以外の箇所に形成される複数の端面電極は、方形基板の対向側面部における複数の溝部に銀系の導電ペーストをスルーホール印刷することにより形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写方式により形成しているため、導電性の樹脂ペーストが複数の溝部に形成された電極を埋没させるほど分厚く塗布されるということはなくなり、これにより、導電性の樹脂ペーストの膜厚が厚すぎて十分硬化させることができなくなるということもなくなるため、複数の溝部に形成された電極を埋没させることなく、複数の端面電極を均一に薄く形成することができ、かつローラーにより塗布された導電性の樹脂ペーストの硬化も十分に行われるため、緻密な端面電極を形成することができ、しかも方形基板の対向側面部における複数の溝部以外の箇所には、方形基板自体が有する凹凸だけでなく、複数の溝部に形成された銀系の導電ペーストからなる電極が破断されてできるバリ（突起部）が発生しているため、これらの凹凸部分に端面電極を形成する導電性の樹脂ペーストは確実に塗布されて電極面積を大きくすることができるもので、このように端面電極の形成を簡単に、かつ低コストで実現することができる。
【００３４】
そしてまた、本発明の多連チップ抵抗器の製造方法においては、方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に形成した複数対の電極に複数の抵抗体を並列接続して、複数の抵抗体が並列に形成されるようにしているため、１つの抵抗体のみから構成されるものに比べて、電気的負荷が印加されて発熱しても、その熱は多連チップ抵抗器全体に均一に分布することになり、さらに方形基板の対向する長辺側の側面部全体に複数の溝部を含んで複数対の電極と複数の端面電極を形成することにより電極面積を大きくしているため、電子回路基板への熱放散性も向上させることができ、これにより、外形寸法の大きい高電力形の多連チップ抵抗器における放熱対策としては非常に有効なものが得られるという優れた効果を有するものである。
【図面の簡単な説明】
【図１】 （ａ）本発明の一実施の形態における多連チップ抵抗器の平面図
（ｂ）同多連チップ抵抗器の側面図
【図２】 同多連チップ抵抗器の製造工程図
【図３】 （ａ）（ｂ）同多連チップ抵抗器の製造工程における各工程毎の平面図
【図４】 （ｃ）（ｄ）同多連チップ抵抗器の製造工程における各工程毎の平面図
【図５】 （ｅ）（ｆ）同多連チップ抵抗器の製造工程における各工程毎の平面図
【図６】 （ｇ）（ｈ）同多連チップ抵抗器の製造工程における各工程毎の平面図
【図７】 （ｉ）（ｊ）同多連チップ抵抗器の製造工程における各工程毎の平面図
【図８】 従来のチップ電子部品の断面図
【符号の説明】
１１ 方形基板
１２ 溝部
１３ 複数対の電極
１４ 回路素子（抵抗体）
１６ 端面電極
２３ スルーホール
２４ アルミナ基板
２５ 上面電極
２６ スルーホール電極
２７ 回路素子（抵抗体）
３２ 半円形状の溝部
３３ 端面電極
Claims (1)
- 方形基板の対向側面部における複数の溝部およびこの複数の溝部と対応する方形基板の表裏面に銀系の導電ペーストをスルーホール印刷および焼成することにより複数の抵抗体が並列接続される複数対の電極を形成し、その後、前記方形基板の対向側面部における複数の溝部以外の箇所に、方形基板の対向側面部における複数の溝部に形成された電極を埋没させないようにローラー塗布による導電性の樹脂ペーストの転写および硬化により複数の端面電極を形成したことを特徴とする多連チップ抵抗器の製造方法。
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| CN104078173A (zh) * | 2013-03-29 | 2014-10-01 | 三星电机株式会社 | 片式电阻器 |
| FR3012204B1 (fr) | 2013-10-18 | 2015-10-30 | Valeo Vision | Systeme de connexion electrique d'au moins une source de lumiere a un systeme d'alimentation electrique |
| CN104735910B (zh) * | 2013-12-24 | 2017-12-29 | 深南电路有限公司 | 一种电路板的制作方法和电路板 |
| DE102015103779A1 (de) * | 2015-03-16 | 2016-09-22 | Pac Tech-Packaging Technologies Gmbh | Chipanordnung und Verfahren zur Ausbildung einer Kontaktverbindung |
| CN108335811A (zh) * | 2018-01-30 | 2018-07-27 | 旺诠科技(昆山)有限公司 | 一种生产反面凹电极厚膜芯片电阻器的方法 |
| CN108597705A (zh) * | 2018-04-19 | 2018-09-28 | 旺诠科技(昆山)有限公司 | 一种贴片电阻的生产方法 |
| KR20210074612A (ko) * | 2019-12-12 | 2021-06-22 | 삼성전기주식회사 | 저항 부품 |
| TWI791363B (zh) | 2021-12-28 | 2023-02-01 | 國巨股份有限公司 | 微型電阻層之製造方法以及微型電阻器之製造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155453A (en) * | 1978-05-29 | 1979-12-07 | Tdk Electronics Co Ltd | Chippshaped resistance array part |
| JPS57148838U (ja) * | 1981-03-12 | 1982-09-18 | ||
| JPH0252405A (ja) * | 1988-08-16 | 1990-02-22 | Matsushita Electric Ind Co Ltd | チップ抵抗器 |
| JPH05190308A (ja) * | 1992-01-17 | 1993-07-30 | Matsushita Electric Ind Co Ltd | 多連チップ抵抗器 |
| JPH0774002A (ja) * | 1993-09-02 | 1995-03-17 | Koa Corp | 電子部品の製造方法 |
| JPH0963805A (ja) * | 1995-08-28 | 1997-03-07 | Matsushita Electric Ind Co Ltd | 角形チップ抵抗器 |
| JPH09199301A (ja) * | 1996-01-18 | 1997-07-31 | Matsushita Electric Ind Co Ltd | 多連チップ抵抗器およびそれを実装する実装基板 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3185947A (en) * | 1959-11-16 | 1965-05-25 | Arf Products | Inductive module for electronic devices |
| US3964087A (en) * | 1975-05-15 | 1976-06-15 | Interdyne Company | Resistor network for integrated circuit |
| JPH05206314A (ja) * | 1991-11-12 | 1993-08-13 | Nec Corp | 半導体装置 |
| JP3541491B2 (ja) * | 1994-06-22 | 2004-07-14 | セイコーエプソン株式会社 | 電子部品 |
| JPH10156821A (ja) * | 1996-11-29 | 1998-06-16 | Kyocera Corp | 分割溝を有するセラミック基板及びこれを用いた抵抗器 |
| JPH10284935A (ja) * | 1997-04-09 | 1998-10-23 | Murata Mfg Co Ltd | 電圧制御発振器およびその製造方法 |
| JPH1168284A (ja) | 1997-08-11 | 1999-03-09 | Yaskawa Electric Corp | 表面実装用電子部品 |
| JPH11204304A (ja) * | 1998-01-08 | 1999-07-30 | Matsushita Electric Ind Co Ltd | 抵抗器およびその製造方法 |
| JPH11204315A (ja) * | 1998-01-12 | 1999-07-30 | Matsushita Electric Ind Co Ltd | 抵抗器の製造方法 |
-
2000
- 2000-07-28 JP JP2000228603A patent/JP4547781B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-27 US US09/917,313 patent/US6563214B2/en not_active Expired - Fee Related
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- 2001-07-27 CN CN01124385.6A patent/CN1256856C/zh not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155453A (en) * | 1978-05-29 | 1979-12-07 | Tdk Electronics Co Ltd | Chippshaped resistance array part |
| JPS57148838U (ja) * | 1981-03-12 | 1982-09-18 | ||
| JPH0252405A (ja) * | 1988-08-16 | 1990-02-22 | Matsushita Electric Ind Co Ltd | チップ抵抗器 |
| JPH05190308A (ja) * | 1992-01-17 | 1993-07-30 | Matsushita Electric Ind Co Ltd | 多連チップ抵抗器 |
| JPH0774002A (ja) * | 1993-09-02 | 1995-03-17 | Koa Corp | 電子部品の製造方法 |
| JPH0963805A (ja) * | 1995-08-28 | 1997-03-07 | Matsushita Electric Ind Co Ltd | 角形チップ抵抗器 |
| JPH09199301A (ja) * | 1996-01-18 | 1997-07-31 | Matsushita Electric Ind Co Ltd | 多連チップ抵抗器およびそれを実装する実装基板 |
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