JPH0774002A - 電子部品の製造方法 - Google Patents
電子部品の製造方法Info
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- JPH0774002A JPH0774002A JP5218788A JP21878893A JPH0774002A JP H0774002 A JPH0774002 A JP H0774002A JP 5218788 A JP5218788 A JP 5218788A JP 21878893 A JP21878893 A JP 21878893A JP H0774002 A JPH0774002 A JP H0774002A
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Abstract
(57)【要約】
【目的】 従来の欠点を解消した低TCR，高抵抗値精
度，低ノイズ，高安定性の多連チップ抵抗器を生産効率
よく低コストで製造する電子部品の製造方法を提供す
る。 【構成】 工程Ｐ２で、絶縁基板１１の分割用の溝１
５,１６が施された面に、薄膜形成技術により分割単位
毎に抵抗体１２を形成し、工程Ｐ３で抵抗体１２の両端
部近傍それぞれに重畳するように上部電極１４ａを形成
し、工程Ｐ７で溝１５に沿って基板１１を短冊状に分割
し、工程Ｐ８で、短冊状に分割された絶縁基板の端面に
おいて、上部電極１４ａそれぞれに接続するように、薄
膜形成技術により端面電極を形成する。
度，低ノイズ，高安定性の多連チップ抵抗器を生産効率
よく低コストで製造する電子部品の製造方法を提供す
る。 【構成】 工程Ｐ２で、絶縁基板１１の分割用の溝１
５,１６が施された面に、薄膜形成技術により分割単位
毎に抵抗体１２を形成し、工程Ｐ３で抵抗体１２の両端
部近傍それぞれに重畳するように上部電極１４ａを形成
し、工程Ｐ７で溝１５に沿って基板１１を短冊状に分割
し、工程Ｐ８で、短冊状に分割された絶縁基板の端面に
おいて、上部電極１４ａそれぞれに接続するように、薄
膜形成技術により端面電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は電子部品の製造方法に関
し、とくに、複数の抵抗体を絶縁間隔を設定して併設し
た多連チップ抵抗器などの製造方法に関するものであ
る。
し、とくに、複数の抵抗体を絶縁間隔を設定して併設し
た多連チップ抵抗器などの製造方法に関するものであ
る。
【０００２】
【従来の技術】図１は従来の多連チップ抵抗器構造を示
す概観図である。同図に示すように、絶縁基板１上に厚
膜形成した抵抗体２の両端に、凹型の電極３ａ,３ｂを
備えたもの（同図（ａ））や、凸型の電極４ａ,４ｂを
備えたもの（同図（ｂ））があった。これらの抵抗器
は、図２（ａ）または（ｂ）に示すような所定間隔に孔
７が穿たれた基板１上に印刷形成された後、溝５および
６に沿って分割されて、個々の多連チップ抵抗器にな
る。なお、図１（ａ）に示す凹型電極３ａ,３ｂの端面
は、上部および下部電極を印刷する際に、孔７内に導体
ペーストを注入することで形成され、また、同図（ｂ）
に示す凸型電極４ａ,４ｂの端面は、上部および下部電
極が形成され基板１が分割された後、端面電極位置へ導
体ペーストをロールコートすることによって形成され
る。
す概観図である。同図に示すように、絶縁基板１上に厚
膜形成した抵抗体２の両端に、凹型の電極３ａ,３ｂを
備えたもの（同図（ａ））や、凸型の電極４ａ,４ｂを
備えたもの（同図（ｂ））があった。これらの抵抗器
は、図２（ａ）または（ｂ）に示すような所定間隔に孔
７が穿たれた基板１上に印刷形成された後、溝５および
６に沿って分割されて、個々の多連チップ抵抗器にな
る。なお、図１（ａ）に示す凹型電極３ａ,３ｂの端面
は、上部および下部電極を印刷する際に、孔７内に導体
ペーストを注入することで形成され、また、同図（ｂ）
に示す凸型電極４ａ,４ｂの端面は、上部および下部電
極が形成され基板１が分割された後、端面電極位置へ導
体ペーストをロールコートすることによって形成され
る。
【０００３】
【本発明が解決しようとする課題】しかし、上記従来例
においては、次のような問題点があった。すなわち、厚
膜抵抗体は低TCR，高抵抗値精度，低ノイズ，高安定性
を得るのが困難であり、厚膜抵抗体を使用した従来の多
連チップ抵抗器は、低TCR，高抵抗値精度，低ノイズ，
高安定性を要求される用途には向かなかった。
においては、次のような問題点があった。すなわち、厚
膜抵抗体は低TCR，高抵抗値精度，低ノイズ，高安定性
を得るのが困難であり、厚膜抵抗体を使用した従来の多
連チップ抵抗器は、低TCR，高抵抗値精度，低ノイズ，
高安定性を要求される用途には向かなかった。
【０００４】さらに、凹型電極３ａ,３ｂを備えた多連
チップ抵抗器においては、凹部の分、抵抗体２を形成で
きる面積が減少する、上部電極の面積が小さくなり抵抗
値トリミング時にプローブを接触し難い、さらに、凹部
にはんだフィレットが形成されるので、実装後のはんだ
付け検査を自動機で行うのが難しいなどの欠点があっ
た。
チップ抵抗器においては、凹部の分、抵抗体２を形成で
きる面積が減少する、上部電極の面積が小さくなり抵抗
値トリミング時にプローブを接触し難い、さらに、凹部
にはんだフィレットが形成されるので、実装後のはんだ
付け検査を自動機で行うのが難しいなどの欠点があっ
た。
【０００５】その上、従来の多連チップ抵抗器は、図２
に示したように所定間隔に孔７を穿った基板１を必要と
し、このような基板１は高価な金型を用いて製造される
ので、この金型により製造コストが上昇する欠点もあっ
た。本発明は、上記の課題を鑑みてなされたものであ
り、抵抗体を形成できる面積が減少する、上部電極の面
積が小さくなり抵抗値トリミング時にプローブを接触し
難い、実装後のはんだ付け検査を自動機で行うのが難し
いなどの欠点を解消した低TCR，高抵抗値精度，低ノイ
ズ，高安定性の多連チップ抵抗器などを生産効率よく低
コストで製造することを目的としている。
に示したように所定間隔に孔７を穿った基板１を必要と
し、このような基板１は高価な金型を用いて製造される
ので、この金型により製造コストが上昇する欠点もあっ
た。本発明は、上記の課題を鑑みてなされたものであ
り、抵抗体を形成できる面積が減少する、上部電極の面
積が小さくなり抵抗値トリミング時にプローブを接触し
難い、実装後のはんだ付け検査を自動機で行うのが難し
いなどの欠点を解消した低TCR，高抵抗値精度，低ノイ
ズ，高安定性の多連チップ抵抗器などを生産効率よく低
コストで製造することを目的としている。
【０００６】
【課題を解決するための手段】本発明は、前記の課題を
解決することを目的としたもので、前記の課題を解決す
る一手段として、以下の構成を備える。すなわち、分割
用の溝が施された所定サイズの絶縁基板の一方の面に分
割単位毎に少なくとも一つの抵抗体を形成する抵抗体形
成工程と、前記抵抗体毎にその両端部近傍それぞれに重
畳するように少なくとも二つの電極を形成する電極形成
工程と、前記電極形成工程で電極が形成された絶縁基板
を前記溝に沿って分割する分割工程と、前記分割工程で
分割された絶縁基板の端面において前記電極形成工程で
形成した電極それぞれに接続するように端面電極を形成
する端面電極形成工程とを有することを特徴とする。
解決することを目的としたもので、前記の課題を解決す
る一手段として、以下の構成を備える。すなわち、分割
用の溝が施された所定サイズの絶縁基板の一方の面に分
割単位毎に少なくとも一つの抵抗体を形成する抵抗体形
成工程と、前記抵抗体毎にその両端部近傍それぞれに重
畳するように少なくとも二つの電極を形成する電極形成
工程と、前記電極形成工程で電極が形成された絶縁基板
を前記溝に沿って分割する分割工程と、前記分割工程で
分割された絶縁基板の端面において前記電極形成工程で
形成した電極それぞれに接続するように端面電極を形成
する端面電極形成工程とを有することを特徴とする。
【０００７】好ましくは、前記抵抗体形成工程は薄膜形
成技術によって抵抗体を形成することを特徴とする。ま
た好ましくは、前記端面電極形成工程は、少なくとも一
つの所定幅のスリットを備えた二枚のマスクの間に前記
分割工程で分割された複数の絶縁基板をその端面電極を
形成する端面が該スリットと交差しかつ該マスクに当接
するように挟持し、前記マスクの斜め下方から蒸着材ビ
ームを当てて前記端面電極を形成することを特徴とす
る。
成技術によって抵抗体を形成することを特徴とする。ま
た好ましくは、前記端面電極形成工程は、少なくとも一
つの所定幅のスリットを備えた二枚のマスクの間に前記
分割工程で分割された複数の絶縁基板をその端面電極を
形成する端面が該スリットと交差しかつ該マスクに当接
するように挟持し、前記マスクの斜め下方から蒸着材ビ
ームを当てて前記端面電極を形成することを特徴とす
る。
【０００８】
【作用】以上の構成によれば、抵抗体を形成できる面積
が減少する、上部電極の面積が小さくなり抵抗値トリミ
ング時にプローブを接触し難い、実装後のはんだ付け検
査を自動機で行うのが難しいなどの欠点を解消した低TC
R，高抵抗値精度，低ノイズ，高安定性の多連チップ抵
抗器などを生産効率よく低コストで製造することができ
る電子部品の製造方法を提供できる。
が減少する、上部電極の面積が小さくなり抵抗値トリミ
ング時にプローブを接触し難い、実装後のはんだ付け検
査を自動機で行うのが難しいなどの欠点を解消した低TC
R，高抵抗値精度，低ノイズ，高安定性の多連チップ抵
抗器などを生産効率よく低コストで製造することができ
る電子部品の製造方法を提供できる。
【０００９】
【実施例】以下、本発明にかかる一実施例の多連チップ
抵抗器の製造方法を図面を参照して詳細に説明する。な
お、本発明の電極構造は、多連チップ抵抗器に限定され
るものではなく、多連ではなく個別に分割されたチップ
抵抗器に適用できるほか、多連または個別のチップイン
ダクタやチップキャパシタなどの電子部品にも適用でき
ることはいうまでもない。
抵抗器の製造方法を図面を参照して詳細に説明する。な
お、本発明の電極構造は、多連チップ抵抗器に限定され
るものではなく、多連ではなく個別に分割されたチップ
抵抗器に適用できるほか、多連または個別のチップイン
ダクタやチップキャパシタなどの電子部品にも適用でき
ることはいうまでもない。
【００１０】図３は多連チップ抵抗器の製造工程の一例
を示す工程図、図４〜図１３は各工程での状態の一例を
示す図であり、図４は絶縁基板の一例を示す斜視図、図
５は該基板上に抵抗体を形成した状態の一例を示す正面
図、図６は該基板上に上部電極を形成した状態の一例を
示す正面図、図７は抵抗体にトリミングを施した状態の
一例を示す正面図、図８は該基板を短冊状に分割した状
態の一例を示す斜視図、図９は短冊状基板をマスクで挟
んだ状態の一例を示す斜視図、図１０は端面電極を形成
する状態の一例を示す図、図１１は端面電極が形成され
た短冊状基板の一例を示す斜視図、図１２は多連チップ
抵抗器の完成状態の一例を示す斜視図、図１３は図１２
のＡ−Ａ矢視断面図である。なお、各状態を示す図にお
いては、各部の形成状態が明確になるように、各部の形
成状態が容易に認識可能になるように、一部模式化して
表現する場合がある。すなわち、各状態を示す図におい
ては、実際には不透明の部分でも、下部状態を識別可能
に表現する場合がある。
を示す工程図、図４〜図１３は各工程での状態の一例を
示す図であり、図４は絶縁基板の一例を示す斜視図、図
５は該基板上に抵抗体を形成した状態の一例を示す正面
図、図６は該基板上に上部電極を形成した状態の一例を
示す正面図、図７は抵抗体にトリミングを施した状態の
一例を示す正面図、図８は該基板を短冊状に分割した状
態の一例を示す斜視図、図９は短冊状基板をマスクで挟
んだ状態の一例を示す斜視図、図１０は端面電極を形成
する状態の一例を示す図、図１１は端面電極が形成され
た短冊状基板の一例を示す斜視図、図１２は多連チップ
抵抗器の完成状態の一例を示す斜視図、図１３は図１２
のＡ−Ａ矢視断面図である。なお、各状態を示す図にお
いては、各部の形成状態が明確になるように、各部の形
成状態が容易に認識可能になるように、一部模式化して
表現する場合がある。すなわち、各状態を示す図におい
ては、実際には不透明の部分でも、下部状態を識別可能
に表現する場合がある。
【００１１】まず、図３に示す工程Ｐ１で、図４に一例
を示すような一方の面に分割用の溝１５,１６が形成さ
れた所定製造単位の大きさの略長方形の絶縁基板１１を
製造する。なお、基板１１は例えばアルミナ基板であ
り、溝１５,１６は例えばレーザ加工によって形成す
る。続いて、工程Ｐ２で、図４に符号１３で示す各領域
に抵抗体１２を形成する。すなわち、基板１１の溝１
５,１６が形成された面に、例えばスパッタリングによ
って所定厚さのNi-Crの抵抗体膜を形成した後、抵抗体
膜上にフォトレジストをスピンコートまたはロールコー
トし、フォトリソグラフによりレジストパターンを形成
して、抵抗体膜をエッチングする。これによって、図５
に一例を示すような抵抗体１２が得られ、さらに抵抗体
１２の特性を安定化するために熱処理を施す。なお、抵
抗体１２を形成する材料は、Ni-Crに限定されるもので
はなく、例えば、Cr-Si,Cr-SiOや窒化タンタルなども使
用できる。
を示すような一方の面に分割用の溝１５,１６が形成さ
れた所定製造単位の大きさの略長方形の絶縁基板１１を
製造する。なお、基板１１は例えばアルミナ基板であ
り、溝１５,１６は例えばレーザ加工によって形成す
る。続いて、工程Ｐ２で、図４に符号１３で示す各領域
に抵抗体１２を形成する。すなわち、基板１１の溝１
５,１６が形成された面に、例えばスパッタリングによ
って所定厚さのNi-Crの抵抗体膜を形成した後、抵抗体
膜上にフォトレジストをスピンコートまたはロールコー
トし、フォトリソグラフによりレジストパターンを形成
して、抵抗体膜をエッチングする。これによって、図５
に一例を示すような抵抗体１２が得られ、さらに抵抗体
１２の特性を安定化するために熱処理を施す。なお、抵
抗体１２を形成する材料は、Ni-Crに限定されるもので
はなく、例えば、Cr-Si,Cr-SiOや窒化タンタルなども使
用できる。
【００１２】なお、図５は一つの領域１３に形成される
独立した三組の同一パターンの抵抗体１２の例を示す
が、本実施例はこれに限定されるものではなく、目的と
する抵抗器を構成するために必要な数とパターンの抵抗
体１２を備えればよく、例えば、個々に異なったパター
ンの抵抗体１２であってもよいし、独立した抵抗体１２
ではなくて電気的に接続された抵抗体１２であってもよ
い。さらに、領域１３毎に異なった抵抗体１２を形成す
ることもできる。
独立した三組の同一パターンの抵抗体１２の例を示す
が、本実施例はこれに限定されるものではなく、目的と
する抵抗器を構成するために必要な数とパターンの抵抗
体１２を備えればよく、例えば、個々に異なったパター
ンの抵抗体１２であってもよいし、独立した抵抗体１２
ではなくて電気的に接続された抵抗体１２であってもよ
い。さらに、領域１３毎に異なった抵抗体１２を形成す
ることもできる。
【００１３】ところで、工程２で、もし図２に示したよ
うな孔７が穿たれた基板１を用いた場合、均一な厚さの
レジスト膜を形成することが困難であり、孔７周辺では
正確なパターニングが困難になる。続いて、工程Ｐ３
で、薄膜形成技術などによって、図６に一例を示すよう
に、抵抗体１２の両端部に略重畳する上部電極１４ａを
形成する。さらに、抵抗体形成面（以下「表面」とい
う）の反対面（以下「裏面」という）の上部電極１４ａ
と略対向する位置に下部電極１４ｂを形成する。なお、
上部電極１４ａには、蒸着などによるCr/Ni/Cuの積層構
造が好ましいが、基板１との密着性が良好で、かつNi/
はんだメッキが施せるものであればよく、例えば、Cr/C
u,Ti/Cu,Ti/Ni/Cuなどの銅系、Cr/Ni/Auなどの金系など
が使用できる。また、下部電極１４ｂの形成には、上部
電極１４ａに使用できる材料を用いてもよいし、Ag系塗
料などを印刷して比較的低い温度で熱硬化させてもよ
い。
うな孔７が穿たれた基板１を用いた場合、均一な厚さの
レジスト膜を形成することが困難であり、孔７周辺では
正確なパターニングが困難になる。続いて、工程Ｐ３
で、薄膜形成技術などによって、図６に一例を示すよう
に、抵抗体１２の両端部に略重畳する上部電極１４ａを
形成する。さらに、抵抗体形成面（以下「表面」とい
う）の反対面（以下「裏面」という）の上部電極１４ａ
と略対向する位置に下部電極１４ｂを形成する。なお、
上部電極１４ａには、蒸着などによるCr/Ni/Cuの積層構
造が好ましいが、基板１との密着性が良好で、かつNi/
はんだメッキが施せるものであればよく、例えば、Cr/C
u,Ti/Cu,Ti/Ni/Cuなどの銅系、Cr/Ni/Auなどの金系など
が使用できる。また、下部電極１４ｂの形成には、上部
電極１４ａに使用できる材料を用いてもよいし、Ag系塗
料などを印刷して比較的低い温度で熱硬化させてもよ
い。
【００１４】続いて、工程Ｐ４で、必要に応じて抵抗値
トリミングを行う。なお、抵抗値トリミングは、図７に
一例を示すように、抵抗体１２のトリミング用パターン
をレーザビームなどによって切断（符号１７で示す部
分）し、所望の抵抗値を得るものである。なお、抵抗体
１２を窒化タンタルで形成した場合は、陽極酸化によっ
て抵抗値を調整する。
トリミングを行う。なお、抵抗値トリミングは、図７に
一例を示すように、抵抗体１２のトリミング用パターン
をレーザビームなどによって切断（符号１７で示す部
分）し、所望の抵抗値を得るものである。なお、抵抗体
１２を窒化タンタルで形成した場合は、陽極酸化によっ
て抵抗値を調整する。
【００１５】続いて、工程Ｐ５で、スクリーン印刷など
によって、領域１３毎に抵抗体１２を略覆うように、保
護膜１８をオーバコートする。なお、保護膜１８に使用
する材料は、例えば、エポキシ樹脂やポリイミド樹脂で
ある。続いて、工程Ｐ６で、例えば各保護膜１８上に印
刷するなどによって、定格抵抗値や製品番号などをマー
キングする。
によって、領域１３毎に抵抗体１２を略覆うように、保
護膜１８をオーバコートする。なお、保護膜１８に使用
する材料は、例えば、エポキシ樹脂やポリイミド樹脂で
ある。続いて、工程Ｐ６で、例えば各保護膜１８上に印
刷するなどによって、定格抵抗値や製品番号などをマー
キングする。
【００１６】続いて、工程Ｐ７で、図８に一例を示すよ
うに、溝１５に沿って基板１１を短冊状に分割する。続
いて、工程Ｐ８で、短冊状に分割した基板１１の端面に
おいて、対応する上部電極１４ａと下部電極１４ｂとを
短絡する位置に、例えば真空蒸着によって端面電極１９
を形成する。同工程は、図９に一例を示すように、複数
のスリット２０を備えたメタルマスクなどのマスク２１
の間に、端面電極１９を形成する基板１１の端面がマス
ク２１に接するように、短冊状の基板１１を所定枚数挟
んだ後、図１０に一例を示すように、保護膜１８が斜め
上を向くようにマスク２１を傾斜させた状態で、一方の
マスク２１下方から蒸着材ビームを当て、次に、他方の
マスク２１を下にしてその下方から蒸着材ビームを当て
る。これによって、図１１に一例を示すような端面電極
１９が両端面に形成される。なお、端面電極１９は、蒸
着などによるCr/Ni/Cuの積層構造が好ましいが、上部電
極１４ａに使用できる他の材料やNi-Crなどを用いても
よい。
うに、溝１５に沿って基板１１を短冊状に分割する。続
いて、工程Ｐ８で、短冊状に分割した基板１１の端面に
おいて、対応する上部電極１４ａと下部電極１４ｂとを
短絡する位置に、例えば真空蒸着によって端面電極１９
を形成する。同工程は、図９に一例を示すように、複数
のスリット２０を備えたメタルマスクなどのマスク２１
の間に、端面電極１９を形成する基板１１の端面がマス
ク２１に接するように、短冊状の基板１１を所定枚数挟
んだ後、図１０に一例を示すように、保護膜１８が斜め
上を向くようにマスク２１を傾斜させた状態で、一方の
マスク２１下方から蒸着材ビームを当て、次に、他方の
マスク２１を下にしてその下方から蒸着材ビームを当て
る。これによって、図１１に一例を示すような端面電極
１９が両端面に形成される。なお、端面電極１９は、蒸
着などによるCr/Ni/Cuの積層構造が好ましいが、上部電
極１４ａに使用できる他の材料やNi-Crなどを用いても
よい。
【００１７】なお、スリット２０の位置および幅は、形
成する端面電極１９の位置および幅に一致させる必要が
ある。また、斜め下方から蒸着材ビームを当てるのは、
保護膜１８に蒸着材が付着するのを防ぐためであり、マ
スク２１と蒸着材ビームとが成す角度は、端面電極１９
の成膜状態および保護膜１８への蒸着材付着状態に応じ
て設定する。
成する端面電極１９の位置および幅に一致させる必要が
ある。また、斜め下方から蒸着材ビームを当てるのは、
保護膜１８に蒸着材が付着するのを防ぐためであり、マ
スク２１と蒸着材ビームとが成す角度は、端面電極１９
の成膜状態および保護膜１８への蒸着材付着状態に応じ
て設定する。
【００１８】続いて、工程Ｐ９で、溝１６に沿って短冊
状の基板１１を分割して、一つの多連チップ抵抗器毎に
分離成形する。続いて、工程Ｐ１０で、図１２および図
１３に一例を示す電極２２を形成する。なお、電極２２
は、チップ抵抗器の電極形成方法と略同一であり、周知
の方法なので詳細説明は省略するが、例えば、基板１１
の上部電極１４ａ，下部電極１４ｂおよび端面電極１９
に、ニッケルなどで下地めっきを施した後、はんだめっ
き処理を施すことによって形成する。
状の基板１１を分割して、一つの多連チップ抵抗器毎に
分離成形する。続いて、工程Ｐ１０で、図１２および図
１３に一例を示す電極２２を形成する。なお、電極２２
は、チップ抵抗器の電極形成方法と略同一であり、周知
の方法なので詳細説明は省略するが、例えば、基板１１
の上部電極１４ａ，下部電極１４ｂおよび端面電極１９
に、ニッケルなどで下地めっきを施した後、はんだめっ
き処理を施すことによって形成する。
【００１９】最後に、工程Ｐ１１で、検査を実施して、
多連チップ抵抗器が完成する。また、工程Ｐ５の保護膜
形成終了後、下部電極１４ｂを形成してもよい。さら
に、工程Ｐ８の端面電極形成方法は、厚膜抵抗体を用い
た多連チップ抵抗器などにも適用できることはいうまで
もない。以上説明したように、本実施例によれば、薄膜
抵抗体を採用することにより低TCR，高抵抗値精度，低
ノイズ，高安定性の多連チップ抵抗器を提供することが
できる。
多連チップ抵抗器が完成する。また、工程Ｐ５の保護膜
形成終了後、下部電極１４ｂを形成してもよい。さら
に、工程Ｐ８の端面電極形成方法は、厚膜抵抗体を用い
た多連チップ抵抗器などにも適用できることはいうまで
もない。以上説明したように、本実施例によれば、薄膜
抵抗体を採用することにより低TCR，高抵抗値精度，低
ノイズ，高安定性の多連チップ抵抗器を提供することが
できる。
【００２０】また、凹型電極や凸型電極を使用しないの
で、基板に孔を穿つための金型が不要になりコストを低
減できる。さらに、抵抗体を形成できる面積が減少す
る、上部電極面積が小さくなり抵抗値トリミング時にプ
ローブを接触し難い、実装後のはんだ付け検査を自動機
で行うのが難しいなど、従来の凹型電極を使用した多連
チップ抵抗器の欠点を解消することができる。
で、基板に孔を穿つための金型が不要になりコストを低
減できる。さらに、抵抗体を形成できる面積が減少す
る、上部電極面積が小さくなり抵抗値トリミング時にプ
ローブを接触し難い、実装後のはんだ付け検査を自動機
で行うのが難しいなど、従来の凹型電極を使用した多連
チップ抵抗器の欠点を解消することができる。
【００２１】
【発明の効果】以上、本発明によれば、抵抗体を形成で
きる面積が減少する、上部電極の面積が小さくなり抵抗
値トリミング時にプローブを接触し難い、実装後のはん
だ付け検査を自動機で行うのが難しいなどの欠点を解消
した低TCR，高抵抗値精度，低ノイズ，高安定性の多連
チップ抵抗器などを生産効率よく低コストで製造するこ
とができる電子部品の製造方法を提供できる効果があ
る。
きる面積が減少する、上部電極の面積が小さくなり抵抗
値トリミング時にプローブを接触し難い、実装後のはん
だ付け検査を自動機で行うのが難しいなどの欠点を解消
した低TCR，高抵抗値精度，低ノイズ，高安定性の多連
チップ抵抗器などを生産効率よく低コストで製造するこ
とができる電子部品の製造方法を提供できる効果があ
る。
【図１】従来の多連チップ抵抗器構造を示す概観図であ
る。
る。
【図２】図１に示す多連チップ抵抗器を製造するための
基板を示す斜視図である。
基板を示す斜視図である。
【図３】本発明にかかる一実施例の多連チップ抵抗器の
製造工程の一例を示す工程図である。
製造工程の一例を示す工程図である。
【図４】本実施例の絶縁基板の一例を示す斜視図であ
る。
る。
【図５】図４に示す基板上に抵抗体を形成した状態の一
例を示す正面図である。
例を示す正面図である。
【図６】図４に示す基板上に上部電極を形成した状態の
一例を示す正面図である。
一例を示す正面図である。
【図７】図５に示す抵抗体にトリミングを施した状態の
一例を示す正面図である。
一例を示す正面図である。
【図８】図４に示す基板を短冊状に分割した状態の一例
を示す斜視図である。
を示す斜視図である。
【図９】図８に示す短冊状基板をマスクで挟んだ状態の
一例を示す斜視図である。
一例を示す斜視図である。
【図１０】本実施例の端面電極を形成する状態の一例を
示す図である。
示す図である。
【図１１】本実施例の端面電極が形成された短冊状基板
の一例を示す斜視図である。
の一例を示す斜視図である。
【図１２】本実施例の多連チップ抵抗器の完成状態の一
例を示す斜視図である。
例を示す斜視図である。
【図１３】図１２のＡ−Ａ矢視断面図である。
１１ 基板 １２ 抵抗体 １４ａ 上部電極 １４ｂ 下部電極 １５,１６ 溝 １８ 保護膜 １９ 端面電極 ２０ スリット ２１ マスク
Claims (5)
- 【請求項１】 分割用の溝が施された所定サイズの絶縁
基板の一方の面に分割単位毎に少なくとも一つの抵抗体
を形成する抵抗体形成工程と、 前記抵抗体毎にその両端部近傍それぞれに重畳するよう
に少なくとも二つの電極を形成する電極形成工程と、 前記電極形成工程で電極が形成された絶縁基板を前記溝
に沿って分割する分割工程と、 前記分割工程で分割された絶縁基板の端面において前記
電極形成工程で形成した電極それぞれに接続するように
端面電極を形成する端面電極形成工程とを有することを
特徴とする電子部品の製造方法。 - 【請求項２】 前記抵抗体形成工程は薄膜形成技術によ
って抵抗体を形成することを特徴とする請求項１記載の
電子部品の製造方法。 - 【請求項３】 前記端面電極形成工程は薄膜形成技術に
よって端面電極を形成することを特徴とする請求項１記
載の電子部品の製造方法。 - 【請求項４】 前記端面電極形成工程は、 少なくとも一つの所定幅のスリットを備えた二枚のマス
クの間に前記分割工程で分割された複数の絶縁基板をそ
の端面電極を形成する端面が該スリットと交差しかつ該
マスクに当接するように挟持し、 前記マスクの斜め下方から蒸着材ビームを当てて前記端
面電極を形成することを特徴とする請求項１記載の電子
部品の製造方法。 - 【請求項５】 前記スリットの幅は前記端面電極の幅に
略一致することを特徴とする請求項４記載の電子部品の
製造方法。
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| JPH0774002A true JPH0774002A (ja) | 1995-03-17 |
| JP3309010B2 JP3309010B2 (ja) | 2002-07-29 |
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ID=16725390
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|---|---|---|---|
| JP21878893A Expired - Fee Related JP3309010B2 (ja) | 1993-09-02 | 1993-09-02 | 電子部品の製造方法 |
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|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN117275859A (zh) * | 2023-08-29 | 2023-12-22 | 深圳市业展电子有限公司 | 基于三层复合材料的精密电阻及其制作方法 |
-
1993
- 1993-09-02 JP JP21878893A patent/JP3309010B2/ja not_active Expired - Fee Related
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