JP2001068823A - 多数個取り基板及び回路基板 - Google Patents
多数個取り基板及び回路基板Info
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- JP2001068823A JP2001068823A JP23799299A JP23799299A JP2001068823A JP 2001068823 A JP2001068823 A JP 2001068823A JP 23799299 A JP23799299 A JP 23799299A JP 23799299 A JP23799299 A JP 23799299A JP 2001068823 A JP2001068823 A JP 2001068823A
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Abstract
(57)【要約】
【課題】 １枚の多数個取り基板に形成するキャスタレ
ーション構造付きの回路基板間で回路を完全に絶縁し
て、回路の測定や検査を容易にする。 【解決手段】 多数個取り基板１１に多数の回路基板Ａ
ijを形成し、この多数個取り基板１１の表面に、各回路
基板Ａijの境界線に沿って分割ライン１２を形成すると
共に、分割ライン１２に沿ってスルーホール１３を形成
する。各スルーホール１３の内周面には、２本のキャス
タレーション導体を分割ライン１２を挟んで対向させる
ように分離して形成し、更に、多数個取り基板１１の片
面には、各キャスタレーション導体の入出力ランド１５
を分割ライン１２を挟んで対向させるように分離して形
成する。この多数個取り基板１１は、分割ライン１２で
分割する前でも、個々の回路基板Ａijの回路が完全に絶
縁されているため、分割前に個々の回路基板Ａijの回路
特性の測定や検査を行うことができる。
ーション構造付きの回路基板間で回路を完全に絶縁し
て、回路の測定や検査を容易にする。 【解決手段】 多数個取り基板１１に多数の回路基板Ａ
ijを形成し、この多数個取り基板１１の表面に、各回路
基板Ａijの境界線に沿って分割ライン１２を形成すると
共に、分割ライン１２に沿ってスルーホール１３を形成
する。各スルーホール１３の内周面には、２本のキャス
タレーション導体を分割ライン１２を挟んで対向させる
ように分離して形成し、更に、多数個取り基板１１の片
面には、各キャスタレーション導体の入出力ランド１５
を分割ライン１２を挟んで対向させるように分離して形
成する。この多数個取り基板１１は、分割ライン１２で
分割する前でも、個々の回路基板Ａijの回路が完全に絶
縁されているため、分割前に個々の回路基板Ａijの回路
特性の測定や検査を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、多数のキャスタレ
ーション構造付きの回路基板を一体に形成した多数個取
り基板及びこの多数個取り基板を分割して得られる回路
基板に関するものである。
ーション構造付きの回路基板を一体に形成した多数個取
り基板及びこの多数個取り基板を分割して得られる回路
基板に関するものである。
【０００２】
【従来の技術】従来より、セラミック回路基板を製造す
る場合は、グリーンシート積層法等により、多数の回路
基板を一体に形成した多数個取り基板を作り、基板焼成
後に、多数個取り基板を各回路基板の境界線に形成され
た分割ラインに沿って分割することで、個々の回路基板
に分断するようにしている。このような製造方法で、各
回路基板の側面に半田付け用のキャスタレーション（窪
み）を形成する場合には、図８に示すように、多数個取
り基板１の分割ライン２に沿ってスルーホール３を形成
すると共に、このスルーホール３の内周面全面に導体ペ
ーストを吸引法で印刷してキャスタレーション導体４
（図９参照）を形成する。更に、多数個取り基板１の片
面には、スルーホール３の周囲にキャスタレーション導
体４の出力ランド５を導体ペーストで印刷する。印刷、
焼成工程を終えた多数個取り基板１は、分割ライン２に
沿って分割すると、個々の回路基板Ａ11，Ａ12，…に分
割される。これにより、各スルーホール３の内周面のキ
ャスタレーション導体４は分割ライン２に沿って２分割
され、隣接する２つの回路基板のキャスタレーション導
体４に分割される。
る場合は、グリーンシート積層法等により、多数の回路
基板を一体に形成した多数個取り基板を作り、基板焼成
後に、多数個取り基板を各回路基板の境界線に形成され
た分割ラインに沿って分割することで、個々の回路基板
に分断するようにしている。このような製造方法で、各
回路基板の側面に半田付け用のキャスタレーション（窪
み）を形成する場合には、図８に示すように、多数個取
り基板１の分割ライン２に沿ってスルーホール３を形成
すると共に、このスルーホール３の内周面全面に導体ペ
ーストを吸引法で印刷してキャスタレーション導体４
（図９参照）を形成する。更に、多数個取り基板１の片
面には、スルーホール３の周囲にキャスタレーション導
体４の出力ランド５を導体ペーストで印刷する。印刷、
焼成工程を終えた多数個取り基板１は、分割ライン２に
沿って分割すると、個々の回路基板Ａ11，Ａ12，…に分
割される。これにより、各スルーホール３の内周面のキ
ャスタレーション導体４は分割ライン２に沿って２分割
され、隣接する２つの回路基板のキャスタレーション導
体４に分割される。
【０００３】このようなキャスタレーション導体４付き
の回路基板は、外部基板（マザーボード）上に面実装さ
れ、キャスタレーション導体４が外部基板のランドに半
田付けされる。このような面実装用の回路基板では、キ
ャスタレーション構造は、半田付け信頼性向上、半田付
け確認のために必要不可欠なものとなっている。
の回路基板は、外部基板（マザーボード）上に面実装さ
れ、キャスタレーション導体４が外部基板のランドに半
田付けされる。このような面実装用の回路基板では、キ
ャスタレーション構造は、半田付け信頼性向上、半田付
け確認のために必要不可欠なものとなっている。
【０００４】
【発明が解決しようとする課題】ところで、品質管理
上、各回路基板Ａ11，Ａ12，…の印刷抵抗値等の回路特
性の測定・調整（トリミング等）やショート・オープン
検査を行う必要があるが、この検査・調整工程は、多数
個取り基板１を個々の回路基板Ａ11，Ａ12，…に分割し
た後に実施されていた。これは、分割前の多数個取り基
板１は、スルーホール３の内周面全面に、隣接する２つ
の回路基板のキャスタレーション導体４が印刷されてい
るため、隣接する２つの回路基板の回路がキャスタレー
ション導体４でショートした状態になっているためであ
る。しかし、多数個取り基板１を個々の回路基板Ａ11，
Ａ12，…に分割した後に検査・調整工程を実施すると、
回路基板Ａ11，Ａ12，…を１個ずつ検査治具にセットし
て検査しなければならず、検査能率・調整能率が非常に
悪いという欠点がある。
上、各回路基板Ａ11，Ａ12，…の印刷抵抗値等の回路特
性の測定・調整（トリミング等）やショート・オープン
検査を行う必要があるが、この検査・調整工程は、多数
個取り基板１を個々の回路基板Ａ11，Ａ12，…に分割し
た後に実施されていた。これは、分割前の多数個取り基
板１は、スルーホール３の内周面全面に、隣接する２つ
の回路基板のキャスタレーション導体４が印刷されてい
るため、隣接する２つの回路基板の回路がキャスタレー
ション導体４でショートした状態になっているためであ
る。しかし、多数個取り基板１を個々の回路基板Ａ11，
Ａ12，…に分割した後に検査・調整工程を実施すると、
回路基板Ａ11，Ａ12，…を１個ずつ検査治具にセットし
て検査しなければならず、検査能率・調整能率が非常に
悪いという欠点がある。
【０００５】また、回路基板Ａ11，Ａ12，…への部品の
実装は、ほとんどの場合、実装効率を上げるために、多
数個取り基板１の分割前に行われる。しかし、従来のキ
ャスタレーション構造では、隣接する２つの回路基板の
回路がキャスタレーション導体４でショートした状態に
なっているため、分割前の電気検査・調整は不可能であ
り、分割後に電気検査・調整を行わなければならず、検
査能率・調整能率が非常に悪いという欠点がある。
実装は、ほとんどの場合、実装効率を上げるために、多
数個取り基板１の分割前に行われる。しかし、従来のキ
ャスタレーション構造では、隣接する２つの回路基板の
回路がキャスタレーション導体４でショートした状態に
なっているため、分割前の電気検査・調整は不可能であ
り、分割後に電気検査・調整を行わなければならず、検
査能率・調整能率が非常に悪いという欠点がある。
【０００６】従来でも、分割前の多数個取り基板１に対
して、各回路基板のショート・オープン検査を行うこと
があるが、ショート不良が発生した時に、隣接する２つ
の回路基板のいずれがショート不良であるか判別不能で
あるため、隣接する２つの回路基板を共にショート不良
と判定していた。このため、良品までも不良品として判
定されてしまい、歩留りが低下してコストアップになる
欠点がある。
して、各回路基板のショート・オープン検査を行うこと
があるが、ショート不良が発生した時に、隣接する２つ
の回路基板のいずれがショート不良であるか判別不能で
あるため、隣接する２つの回路基板を共にショート不良
と判定していた。このため、良品までも不良品として判
定されてしまい、歩留りが低下してコストアップになる
欠点がある。
【０００７】これらの欠点を解消するために、図１０に
示すように、各回路基板Ａ11，Ａ12，…間に帯状のダミ
ー部６（最終的に廃棄する部分）を形成し、隣接する２
つの回路基板のキャスタレーション導体（スルーホール
３）をダミー部６で完全に分離して絶縁することが考え
られる。しかし、この構成では、各回路基板間に帯状の
ダミー部６を形成するため、１枚の多数個取り基板から
取れる回路基板の個数が減少してしまい、回路基板の生
産効率が低下する欠点がある。
示すように、各回路基板Ａ11，Ａ12，…間に帯状のダミ
ー部６（最終的に廃棄する部分）を形成し、隣接する２
つの回路基板のキャスタレーション導体（スルーホール
３）をダミー部６で完全に分離して絶縁することが考え
られる。しかし、この構成では、各回路基板間に帯状の
ダミー部６を形成するため、１枚の多数個取り基板から
取れる回路基板の個数が減少してしまい、回路基板の生
産効率が低下する欠点がある。
【０００８】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、１枚の多数個取り基
板に形成するキャスタレーション構造付きの回路基板の
個数を減らすことなく、各回路基板間で回路を完全に絶
縁することができ、分割前の多数個取り基板を用いて個
々の回路基板毎に回路特性の測定・調整やショート・オ
ープン検査を行うことができる多数個取り基板及び回路
基板を提供することにある。
たものであり、従ってその目的は、１枚の多数個取り基
板に形成するキャスタレーション構造付きの回路基板の
個数を減らすことなく、各回路基板間で回路を完全に絶
縁することができ、分割前の多数個取り基板を用いて個
々の回路基板毎に回路特性の測定・調整やショート・オ
ープン検査を行うことができる多数個取り基板及び回路
基板を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の多数個取り基板は、個々の回路基板に分割
するための分割ライン上に複数の穴を形成すると共に、
各穴の内周面に、複数本のキャスタレーション導体を分
割ラインを挟んで対向するように分離して形成したもの
である（請求項１）。このようにすれば、各回路基板間
に帯状のダミー部を形成しなくても、隣接する２つの回
路基板の回路を完全に絶縁することができ、分割前の多
数個取り基板を用いて個々の回路基板毎に回路特性の測
定・調整やショート・オープン検査を正確に行うことが
できて、検査能率・調整能率を大幅に向上できると共
に、不良品を完全に特定することができ、歩留りを向上
できる。しかも、各回路基板間に帯状のダミー部を形成
しないため、１枚の多数個取り基板に形成する回路基板
の個数を減らさずに済み、１枚の多数個取り基板から多
数の回路基板を効率良く生産することができる。
に、本発明の多数個取り基板は、個々の回路基板に分割
するための分割ライン上に複数の穴を形成すると共に、
各穴の内周面に、複数本のキャスタレーション導体を分
割ラインを挟んで対向するように分離して形成したもの
である（請求項１）。このようにすれば、各回路基板間
に帯状のダミー部を形成しなくても、隣接する２つの回
路基板の回路を完全に絶縁することができ、分割前の多
数個取り基板を用いて個々の回路基板毎に回路特性の測
定・調整やショート・オープン検査を正確に行うことが
できて、検査能率・調整能率を大幅に向上できると共
に、不良品を完全に特定することができ、歩留りを向上
できる。しかも、各回路基板間に帯状のダミー部を形成
しないため、１枚の多数個取り基板に形成する回路基板
の個数を減らさずに済み、１枚の多数個取り基板から多
数の回路基板を効率良く生産することができる。
【００１０】尚、多数個取り基板の表面又は裏面に、キ
ャスタレーション導体の入出力ランドを形成する場合
は、キャスタレーション導体毎に入出力ランドを分離し
て形成すれば良い（請求項２）。これにより、隣接する
２つの回路基板の回路が入出力ランドでショートするこ
とが防止される。
ャスタレーション導体の入出力ランドを形成する場合
は、キャスタレーション導体毎に入出力ランドを分離し
て形成すれば良い（請求項２）。これにより、隣接する
２つの回路基板の回路が入出力ランドでショートするこ
とが防止される。
【００１１】本発明の多数個取り基板を分割ラインに沿
って分割すれば、１枚の多数個取り基板から多数の回路
基板が効率良く作られる（請求項３）。
って分割すれば、１枚の多数個取り基板から多数の回路
基板が効率良く作られる（請求項３）。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態を図１
乃至図４に基づいて説明する。多数個取り基板１１は、
グリーンシート積層法等により形成され、多数のセラミ
ック回路基板Ａ11，Ａ12，…，Ａij，…が碁盤目状に形
成されている（図４参照）。この多数個取り基板１１の
表面には、各回路基板Ａijの境界線に沿って分割ライン
１２（スクライブライン、スナップライン、ブレーク
溝）が形成されている。この多数個取り基板１１には、
分割ライン１２に沿って複数のスルーホール１３（穴）
が形成されている。各スルーホール１３は、各回路基板
Ａijの両側面の例えば４箇所に半田付け用のキャスタレ
ーション（窪み）を形成するのに用いられる。スルーホ
ール１３の形状は、半田付け面積確保、ショート対策、
治具作成の観点から小判形（長円形）が有利である。但
し、スルーホール１３の形状は、小判形に限定されず、
円形、楕円形、四角形等、いずれの形状であっても良
い。
乃至図４に基づいて説明する。多数個取り基板１１は、
グリーンシート積層法等により形成され、多数のセラミ
ック回路基板Ａ11，Ａ12，…，Ａij，…が碁盤目状に形
成されている（図４参照）。この多数個取り基板１１の
表面には、各回路基板Ａijの境界線に沿って分割ライン
１２（スクライブライン、スナップライン、ブレーク
溝）が形成されている。この多数個取り基板１１には、
分割ライン１２に沿って複数のスルーホール１３（穴）
が形成されている。各スルーホール１３は、各回路基板
Ａijの両側面の例えば４箇所に半田付け用のキャスタレ
ーション（窪み）を形成するのに用いられる。スルーホ
ール１３の形状は、半田付け面積確保、ショート対策、
治具作成の観点から小判形（長円形）が有利である。但
し、スルーホール１３の形状は、小判形に限定されず、
円形、楕円形、四角形等、いずれの形状であっても良
い。
【００１３】このスルーホール１３の形成方法は、多数
個取り基板１１を形成するのに用いる複数枚のグリーン
シートにそれぞれスルーホールをパンチングマシン等で
打ち抜き形成し、各層のグリーンシートを積層して多数
個取り基板１１を形成する際に、各層のグリーンシート
のスルーホールを合致させるように積層すれば良い。勿
論、多数個取り基板１１に後加工でスルーホール１３を
打ち抜き形成しても良く、要は、分割ライン１２に沿っ
てスルーホール１３を何等かの方法で形成すれば良い。
個取り基板１１を形成するのに用いる複数枚のグリーン
シートにそれぞれスルーホールをパンチングマシン等で
打ち抜き形成し、各層のグリーンシートを積層して多数
個取り基板１１を形成する際に、各層のグリーンシート
のスルーホールを合致させるように積層すれば良い。勿
論、多数個取り基板１１に後加工でスルーホール１３を
打ち抜き形成しても良く、要は、分割ライン１２に沿っ
てスルーホール１３を何等かの方法で形成すれば良い。
【００１４】図２及び図３に示すように、各スルーホー
ル１３の内周面には、２本のキャスタレーション導体１
４が分割ライン１２を挟んで対向するように分離して形
成され、更に、図１に示すように、多数個取り基板１１
の片面には、各キャスタレーション導体１４の入出力ラ
ンド１５が分割ライン１２を挟んで対向するように分離
して形成されている。
ル１３の内周面には、２本のキャスタレーション導体１
４が分割ライン１２を挟んで対向するように分離して形
成され、更に、図１に示すように、多数個取り基板１１
の片面には、各キャスタレーション導体１４の入出力ラ
ンド１５が分割ライン１２を挟んで対向するように分離
して形成されている。
【００１５】キャスタレーション導体１４と入出力ラン
ド１５は、例えば、導体ペーストを吸引法等で同時に印
刷して形成されている。キャスタレーション導体１４と
入出力ランド１５は、多数個取り基板１１と同時焼成し
ても良く、或は、多数個取り基板１１の焼成後に印刷・
焼成（後付け焼成）しても良い。
ド１５は、例えば、導体ペーストを吸引法等で同時に印
刷して形成されている。キャスタレーション導体１４と
入出力ランド１５は、多数個取り基板１１と同時焼成し
ても良く、或は、多数個取り基板１１の焼成後に印刷・
焼成（後付け焼成）しても良い。
【００１６】多数個取り基板１１が８００〜１０００℃
で焼成する低温焼成セラミックで形成されている場合、
キャスタレーション導体１４と入出力ランド１５を印刷
する導体ペーストは、Ａｇ／Ｐｔ、Ａｇ／Ｐｄ、Ａｇ、
Ｃｕ等の電気的特性の良い低融点金属の導体ペーストを
用いれば良い。また、多数個取り基板１１が１６００℃
前後で焼成するアルミナ等で形成されている場合、キャ
スタレーション導体１４と入出力ランド１５を多数個取
り基板１１と同時焼成するには、Ｗ、Ｍｏ等の高融点金
属の導体ペーストを用いる必要があるが、後付け焼成の
場合は、上述した低融点金属の導体ペーストを用いれば
良い。
で焼成する低温焼成セラミックで形成されている場合、
キャスタレーション導体１４と入出力ランド１５を印刷
する導体ペーストは、Ａｇ／Ｐｔ、Ａｇ／Ｐｄ、Ａｇ、
Ｃｕ等の電気的特性の良い低融点金属の導体ペーストを
用いれば良い。また、多数個取り基板１１が１６００℃
前後で焼成するアルミナ等で形成されている場合、キャ
スタレーション導体１４と入出力ランド１５を多数個取
り基板１１と同時焼成するには、Ｗ、Ｍｏ等の高融点金
属の導体ペーストを用いる必要があるが、後付け焼成の
場合は、上述した低融点金属の導体ペーストを用いれば
良い。
【００１７】ここで、スルーホール１３を小判形に形成
した場合の寸法の一例を説明する。スルーホール１３の
長径ｈは５００〜１０００μｍ、短径ｉは３００〜６０
０μｍである。キャスタレーション導体１４の印刷幅ｊ
は、半田付け面積を確保するために３００〜８００μｍ
に設定されている。また、キャスタレーション導体１４
の印刷ずれによるショートを防止するために、キャスタ
レーション導体１４の両側の空白部寸法ｋは、最大印刷
ずれ幅以上（例えば５０μｍ以上）に設定されている。
また、分割ライン１２を挟んで対向する２つの入出力ラ
ンド１５間の隙間寸法ｍは、印刷ずれによるショートを
防止するために最大印刷ずれ幅以上（例えば５０μｍ以
上）に設定されている。
した場合の寸法の一例を説明する。スルーホール１３の
長径ｈは５００〜１０００μｍ、短径ｉは３００〜６０
０μｍである。キャスタレーション導体１４の印刷幅ｊ
は、半田付け面積を確保するために３００〜８００μｍ
に設定されている。また、キャスタレーション導体１４
の印刷ずれによるショートを防止するために、キャスタ
レーション導体１４の両側の空白部寸法ｋは、最大印刷
ずれ幅以上（例えば５０μｍ以上）に設定されている。
また、分割ライン１２を挟んで対向する２つの入出力ラ
ンド１５間の隙間寸法ｍは、印刷ずれによるショートを
防止するために最大印刷ずれ幅以上（例えば５０μｍ以
上）に設定されている。
【００１８】また、キャスタレーション導体１４と入出
力ランド１５を同時に印刷する場合は、入出力ランド１
５から導体ペーストがスルーホール１３内の空白部ｋに
たれ込んでキャスタレーション導体１４間がショートす
るのを防止するために、入出力ランド１５とスルーホー
ル１３の空白部ｋとの間には５０μｍ以上の隙間ｎをあ
けることが好ましい。
力ランド１５を同時に印刷する場合は、入出力ランド１
５から導体ペーストがスルーホール１３内の空白部ｋに
たれ込んでキャスタレーション導体１４間がショートす
るのを防止するために、入出力ランド１５とスルーホー
ル１３の空白部ｋとの間には５０μｍ以上の隙間ｎをあ
けることが好ましい。
【００１９】尚、キャスタレーション導体１４の印刷
は、多数個取り基板１１の片面側からの１回の印刷で行
っても良いが、より信頼性の高い形状の整ったキャスタ
レーション導体１４を印刷するために、多数個取り基板
１１の表裏両方から印刷しても良い。
は、多数個取り基板１１の片面側からの１回の印刷で行
っても良いが、より信頼性の高い形状の整ったキャスタ
レーション導体１４を印刷するために、多数個取り基板
１１の表裏両方から印刷しても良い。
【００２０】以上のように構成された多数個取り基板１
１は、キャスタレーション導体１４（入出力ランド１
５）が分割ライン１２を挟んで対向するように分離して
形成されているため、多数個取り基板１１を分割ライン
１２で分割する前の状態でも、個々の回路基板Ａijの回
路が完全に絶縁されている。このため、多数個取り基板
１１を分割ライン１２で分割する前に、多数個取り基板
１１を検査治具にセットして個々の回路基板Ａijの印刷
抵抗値等の回路特性の測定・調整やショート・オープン
検査を正確に行うことができ、また、多数個取り基板１
１の分割前に各回路基板Ａijに部品を実装して電気検査
・調整を分割前に行うことも可能となる。これにより、
従来のように分割後に回路基板を１個ずつ検査治具にセ
ットして測定・検査する場合と比較して、測定能率・検
査能率を大幅に向上できる。しかも、個々の回路基板Ａ
ijの回路が完全に絶縁されているため、ショート不良が
発生した時に、不良品を完全に特定することができ、隣
接する回路基板間で良品と不良品の判別が不可能であっ
た従来と比較して、不良品の判定個数を１／２以下とす
ることができ、歩留りを向上でき、その分、生産コスト
を低減できる。
１は、キャスタレーション導体１４（入出力ランド１
５）が分割ライン１２を挟んで対向するように分離して
形成されているため、多数個取り基板１１を分割ライン
１２で分割する前の状態でも、個々の回路基板Ａijの回
路が完全に絶縁されている。このため、多数個取り基板
１１を分割ライン１２で分割する前に、多数個取り基板
１１を検査治具にセットして個々の回路基板Ａijの印刷
抵抗値等の回路特性の測定・調整やショート・オープン
検査を正確に行うことができ、また、多数個取り基板１
１の分割前に各回路基板Ａijに部品を実装して電気検査
・調整を分割前に行うことも可能となる。これにより、
従来のように分割後に回路基板を１個ずつ検査治具にセ
ットして測定・検査する場合と比較して、測定能率・検
査能率を大幅に向上できる。しかも、個々の回路基板Ａ
ijの回路が完全に絶縁されているため、ショート不良が
発生した時に、不良品を完全に特定することができ、隣
接する回路基板間で良品と不良品の判別が不可能であっ
た従来と比較して、不良品の判定個数を１／２以下とす
ることができ、歩留りを向上でき、その分、生産コスト
を低減できる。
【００２１】更に、多数個取り基板１１は、各回路基板
Ａij間に帯状のダミー部を形成する必要がないため、１
枚の多数個取り基板１１に形成する回路基板Ａijの個数
を減らさずに済み、１枚の多数個取り基板１１から多数
の回路基板Ａijを効率良く生産することができる。
Ａij間に帯状のダミー部を形成する必要がないため、１
枚の多数個取り基板１１に形成する回路基板Ａijの個数
を減らさずに済み、１枚の多数個取り基板１１から多数
の回路基板Ａijを効率良く生産することができる。
【００２２】多数個取り基板１１を分割ライン１２で分
割して得られた回路基板Ａijは、外部基板上に面実装さ
れ、キャスタレーション導体１４が外部基板のランドに
半田付けされる。
割して得られた回路基板Ａijは、外部基板上に面実装さ
れ、キャスタレーション導体１４が外部基板のランドに
半田付けされる。
【００２３】以上説明した実施形態では、キャスタレー
ション導体１４と入出力ランド１５とを同時に印刷して
印刷能率を上げるようにしたが、図５に示すように、キ
ャスタレーション導体１６と入出力ランド１７とを別々
に印刷しても良い。例えば、キャスタレーション導体１
６を印刷した後、入出力ランド１７を印刷する（印刷順
序はこの反対であっても良い）。この際、キャスタレー
ション導体１６の一部を回路基板Ａijの片面に引き出す
ように印刷し、この部分に入出力ランド１７を重ねて印
刷することで、入出力ランド１７をキャスタレーション
導体１６と接続する。
ション導体１４と入出力ランド１５とを同時に印刷して
印刷能率を上げるようにしたが、図５に示すように、キ
ャスタレーション導体１６と入出力ランド１７とを別々
に印刷しても良い。例えば、キャスタレーション導体１
６を印刷した後、入出力ランド１７を印刷する（印刷順
序はこの反対であっても良い）。この際、キャスタレー
ション導体１６の一部を回路基板Ａijの片面に引き出す
ように印刷し、この部分に入出力ランド１７を重ねて印
刷することで、入出力ランド１７をキャスタレーション
導体１６と接続する。
【００２４】このように、キャスタレーション導体１６
と入出力ランド１７とを別々に印刷すれば、両者の印刷
膜厚を別々に最適値に調整することができる。尚、入出
力ランド１７の形状は、前記実施形態の入出力ランド１
５と同一でも異なる形状でも良いが、入出力ランド１７
の印刷は、スルーホール１３の空白部ｋから控えて印刷
する必要はない。これは、入出力ランド１７の印刷時
に、吸引法を用いる必要がないため、導体ペーストがス
ルーホール１３内に吸入されることはないためである。
と入出力ランド１７とを別々に印刷すれば、両者の印刷
膜厚を別々に最適値に調整することができる。尚、入出
力ランド１７の形状は、前記実施形態の入出力ランド１
５と同一でも異なる形状でも良いが、入出力ランド１７
の印刷は、スルーホール１３の空白部ｋから控えて印刷
する必要はない。これは、入出力ランド１７の印刷時
に、吸引法を用いる必要がないため、導体ペーストがス
ルーホール１３内に吸入されることはないためである。
【００２５】尚、本発明は、上記実施形態に限定され
ず、キャスタレーション構造を種々変更して実施でき
る。例えば、図６（ａ）に示すように、キャスタレーシ
ョン導体１８の長さをスルーホール１３の長さよりも短
くしても良く、また、図６（ｂ）に示すように、キャス
タレーション導体１９を末広がり形状に形成しても良
い。要するに、キャスタレーション導体の形状は、回路
基板Ａij毎に分離絶縁できる形状であれば、どのような
形状であっても良い。
ず、キャスタレーション構造を種々変更して実施でき
る。例えば、図６（ａ）に示すように、キャスタレーシ
ョン導体１８の長さをスルーホール１３の長さよりも短
くしても良く、また、図６（ｂ）に示すように、キャス
タレーション導体１９を末広がり形状に形成しても良
い。要するに、キャスタレーション導体の形状は、回路
基板Ａij毎に分離絶縁できる形状であれば、どのような
形状であっても良い。
【００２６】また、上記実施形態では、上下に貫通する
スルーホール１３を用いてキャスタレーションを構成し
たが、多数個取り基板１１に、スルーホール１３に代え
て、貫通しない穴２０（図７参照）を形成して、この穴
２０の内周面にキャスタレーション導体２１を形成して
も良い。
スルーホール１３を用いてキャスタレーションを構成し
たが、多数個取り基板１１に、スルーホール１３に代え
て、貫通しない穴２０（図７参照）を形成して、この穴
２０の内周面にキャスタレーション導体２１を形成して
も良い。
【００２７】また、各回路基板Ａijの角部に相当する位
置にスルーホールを形成しても良い。この場合、スルー
ホール内に２本の分割ラインが直角に通過するため、ス
ルーホールの内周面に４本のキャスタレーション導体を
形成して、回路基板毎にキャスタレーション導体を分離
すれば良い。その他、本発明は、回路基板１個当たりの
スルーホール（穴）の個数を変更しても良い等、種々変
更して実施することができる。
置にスルーホールを形成しても良い。この場合、スルー
ホール内に２本の分割ラインが直角に通過するため、ス
ルーホールの内周面に４本のキャスタレーション導体を
形成して、回路基板毎にキャスタレーション導体を分離
すれば良い。その他、本発明は、回路基板１個当たりの
スルーホール（穴）の個数を変更しても良い等、種々変
更して実施することができる。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
では、多数個取り基板の各回路基板毎にキャスタレーシ
ョン導体を分離して形成したので、１枚の多数個取り基
板に形成するキャスタレーション構造付きの回路基板の
個数を減らすことなく、各回路基板間で回路を完全に絶
縁することができ、分割前の多数個取り基板を用いて個
々の回路基板毎に回路特性の測定・調整やショート・オ
ープン検査を行うことができる（請求項１）。
では、多数個取り基板の各回路基板毎にキャスタレーシ
ョン導体を分離して形成したので、１枚の多数個取り基
板に形成するキャスタレーション構造付きの回路基板の
個数を減らすことなく、各回路基板間で回路を完全に絶
縁することができ、分割前の多数個取り基板を用いて個
々の回路基板毎に回路特性の測定・調整やショート・オ
ープン検査を行うことができる（請求項１）。
【００２９】更に、多数個取り基板の表面又は裏面に、
キャスタレーション導体毎に入出力ランドを分離して形
成したので、上記効果を全く損なうことなく、入出力ラ
ンドを形成することができると共に、入出力ランドによ
って半田付け信頼性を向上することができる（請求項
２）。
キャスタレーション導体毎に入出力ランドを分離して形
成したので、上記効果を全く損なうことなく、入出力ラ
ンドを形成することができると共に、入出力ランドによ
って半田付け信頼性を向上することができる（請求項
２）。
【００３０】また、多数個取り基板を分割ラインに沿っ
て分割して得られた回路基板には、分割前に部品を実装
できるため、部品実装効率を向上できる（請求項３）。
て分割して得られた回路基板には、分割前に部品を実装
できるため、部品実装効率を向上できる（請求項３）。
【図１】本発明の一実施形態を示す多数個取り基板の部
分平面図
分平面図
【図２】スルーホール周辺部分の拡大横断面図
【図３】回路基板のキャスタレーション周辺部分の拡大
斜視図
斜視図
【図４】多数個取り基板全体の平面図
【図５】キャスタレーション導体と入出力ランドとを別
々に印刷した例を示す拡大斜視図
々に印刷した例を示す拡大斜視図
【図６】（ａ）と（ｂ）はそれぞれ異なるキャスタレー
ション導体の変形例を示すキャスタレーション周辺部分
の拡大斜視図
ション導体の変形例を示すキャスタレーション周辺部分
の拡大斜視図
【図７】回路基板のキャスタレーション（穴）の変形例
を示す拡大斜視図
を示す拡大斜視図
【図８】従来の多数個取り基板の部分平面図
【図９】従来の回路基板のキャスタレーション周辺部分
の拡大斜視図
の拡大斜視図
【図１０】従来の改良された多数個取り基板の部分平面
図
図
１１…多数個取り基板、１２…分割ライン、１３…スル
ーホール（穴）、１４…キャスタレーション導体、１５
…入出力ランド、１６…キャスタレーション導体、１７
…入出力ランド、１８，１９…キャスタレーション導
体、２０…穴、２１…キャスタレーション導体、Ａij…
回路基板。
ーホール（穴）、１４…キャスタレーション導体、１５
…入出力ランド、１６…キャスタレーション導体、１７
…入出力ランド、１８，１９…キャスタレーション導
体、２０…穴、２１…キャスタレーション導体、Ａij…
回路基板。
フロントページの続き Ｆターム(参考） 5E317 AA04 AA22 AA25 BB04 BB12 BB14 BB16 BB17 BB18 BB19 CC22 CC23 CD21 CD27 CD29 CD32 GG17 5E338 AA02 AA18 AA20 BB04 BB13 BB17 BB25 BB42 BB46 CD15 CD24 EE32
Claims (3)
- 【請求項１】 多数の回路基板を一体に形成した多数個
取り基板において、 個々の回路基板に分割するための分割ラインに沿って形
成された複数の穴と、 各穴の内周面に前記分割ラインを挟んで対向するように
分離して形成された複数本のキャスタレーション導体と
を備えていることを特徴とする多数個取り基板。 - 【請求項２】 多数個取り基板の表面又は裏面に、前記
キャスタレーション導体毎に入出力ランドが分離して形
成されていることを特徴とする請求項１に記載の多数個
取り基板。 - 【請求項３】 請求項１又は２に記載の多数個取り基板
を前記分割ラインに沿って分割することで得られた回路
基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23799299A JP2001068823A (ja) | 1999-08-25 | 1999-08-25 | 多数個取り基板及び回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23799299A JP2001068823A (ja) | 1999-08-25 | 1999-08-25 | 多数個取り基板及び回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001068823A true JP2001068823A (ja) | 2001-03-16 |
Family
ID=17023527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23799299A Pending JP2001068823A (ja) | 1999-08-25 | 1999-08-25 | 多数個取り基板及び回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001068823A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123521A (ja) * | 2005-10-27 | 2007-05-17 | Kyocera Corp | 多数個取り配線基板 |
| JP2008181989A (ja) * | 2007-01-24 | 2008-08-07 | Hitachi Ltd | 電子制御装置 |
| WO2009110286A1 (ja) * | 2008-03-07 | 2009-09-11 | 株式会社村田製作所 | 電子部品およびその製造方法 |
| JP2010093232A (ja) * | 2008-10-09 | 2010-04-22 | Nan Ya Printed Circuit Board Corp | 単一プリント回路板のはんだバンプ印刷方法 |
| JPWO2014103541A1 (ja) * | 2012-12-27 | 2017-01-12 | 日本碍子株式会社 | 電子部品及びその製造方法 |
| CN113518515A (zh) * | 2021-03-15 | 2021-10-19 | 江西宇睿电子科技有限公司 | 断节金属化边制作方法和电路板 |
-
1999
- 1999-08-25 JP JP23799299A patent/JP2001068823A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123521A (ja) * | 2005-10-27 | 2007-05-17 | Kyocera Corp | 多数個取り配線基板 |
| JP4606303B2 (ja) * | 2005-10-27 | 2011-01-05 | 京セラ株式会社 | 多数個取り配線基板、電子装置の製造方法 |
| JP2008181989A (ja) * | 2007-01-24 | 2008-08-07 | Hitachi Ltd | 電子制御装置 |
| WO2009110286A1 (ja) * | 2008-03-07 | 2009-09-11 | 株式会社村田製作所 | 電子部品およびその製造方法 |
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| CN113518515A (zh) * | 2021-03-15 | 2021-10-19 | 江西宇睿电子科技有限公司 | 断节金属化边制作方法和电路板 |
| CN113518515B (zh) * | 2021-03-15 | 2023-09-08 | 江西宇睿电子科技有限公司 | 断节金属化边制作方法和电路板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040616 |