JPH10200008A - 多層回路基板及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000005520 cutting process Methods 0.000 claims description 17
- 238000007650 screen-printing Methods 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000000919 ceramic Substances 0.000 description 7
- 238000010304 firing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 235000019219 chocolate Nutrition 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
- H01L21/481—Insulating layers on insulating parts, with or without metallisation
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
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- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/117—Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
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- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
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- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
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Abstract
ティ側壁に欠損が生じない小形の多層回路基板を提供す
る。 【解決手段】 多層回路基板10は、内部回路要素(図
示せず)を介在させた状態で複数の絶縁性シートが積層
されてなる積層体11を備える。積層体11の一方主面
には、集積回路等の電子部品(図示せず)が搭載される
キャビティ12が形成される。また、積層体11の例え
ば4つの側面の各々には、積層体11の上半分111と
下半分112との境界に段部13が形成される。すなわ
ち、段部13により、高さh2の下半分112が高さh
1の上半分111より飛び出すような形状になってい
る。さらに、積層体11の他方主面には、スクリーン印
刷により、外部電極(図示せず)が形成される。
Description
部に配置した多層回路基板に関する。
回路基板50は、内部回路要素(図示せず)を介在させ
た状態で複数の絶縁性シートが積層されてなる積層体5
1を備える。積層体51の表面にはキャビティ52が設
けられる。また、多層回路基板50の側面には凹部が設
けられる。そして、その凹部には導電材が付与され、実
装基板(図示せず)に実装される際に、その実装基板上
の電極と、リフロー半田付等によって接続される外部電
極53を形成する。
の多層回路基板においては、小形化のために、キャビテ
ィ側壁の厚みw´(図8)を薄くする、例えば1.0m
m以下にする必要が生じる。しかしながら、キャビティ
側壁を薄くすると、マザー積層体からブレークする際
に、キャビティ側壁が欠損するという問題が発生する。
めになされたものであり、マザー積層体からブレークす
る際に、キャビティ側壁に欠損が生じない小形の多層回
路基板を提供することを目的とする。
るため本発明は、内部回路要素を介在させた状態で複数
の絶縁性シートが積層されてなり、対向する一方主面及
び他方主面からなる両主面、該両主面を連結する側面及
び前記一方主面に設けられるキャビティを有する積層体
と、前記内部回路要素に電気的に接続され、かつ前記積
層体の外表面に形成された外部電極とを備える多層回路
基板であって、前記積層体の側面は、前記一方主面側の
一方半部及び前記他方主面側の他方半部との境界に段部
有することを特徴とする。
によって複数の多層回路基板が得られるものであって、
前記切断線によって区画される各領域に個々の前記多層
回路基板のための内部回路要素を分布させるように、該
内部回路要素を介在させた状態で複数のマザー絶縁性シ
ートが積層されてなり、かつ一方主面にキャビティが、
他方主面に前記内部回路要素に電気的に接続される外部
電極が設けられたマザー積層体を準備する工程と、前記
切断線に沿って前記マザー積層体の一方主面に溝を形成
する工程と、前記溝が形成された前記マザー積層体を前
記溝の位置において分割する工程とを備えることを特徴
とする。
面の一方半部と他方半部との境界に段部を有しているた
め、マザー積層体からブレークする際に、キャビティ側
壁の欠損が生じない。
よれば、マザー積層体の一方主面に溝を形成した後、そ
の溝の位置においてマザー積層体をブレークするため、
キャビティ側壁の欠損が生じない。
層回路基板の一実施例の斜視図を示す。なお、図1は多
層回路基板を一方主面側、すなわちキャビティを有する
主面側から見た斜視図、図2は多層回路基板を他方主面
側、すなわち実装する際に回路基板側になる主面側から
見た斜視図である。
せず)を介在させた状態で複数の絶縁性シートが積層さ
れてなる積層体11を備える。積層体11の一方主面に
は、集積回路等の電子部品(図示せず)が搭載されるキ
ャビティ12が形成される。また、積層体11の例えば
4つの側面の各々には、積層体11の一方主面側の一方
半部、すなわち上半分111と他方主面側の他方半部、
すなわち下半分112との境界に段部13が形成され
る。すなわち、段部13により、高さh2の下半分11
2が高さh1の上半分111より飛び出すような形状に
なっている。さらに、積層体11の他方主面には、スク
リーン印刷により、外部電極14が形成される。
るため、図3に示すようなマザー積層体15が用意され
る。マザー積層体15は、所定の切断線16(一点鎖
線)に沿って切断することにより複数の多層回路基板1
0を与えるものである。また、マザー積層体15は、切
断線16によって区画される各領域に個々の多層回路基
板10のための内部回路要素(図示せず)を分布させる
ように、これら内部回路要素を介在させた状態で複数の
マザー絶縁性シート17、18が積層されてなるもので
ある。さらに、マザー積層体15の一方主面には、キャ
ビティ12(図1)となるべき開口部19が形成され、
他方主面には、図示しない内部回路要素と電気的に接続
される外部電極14(図2)が形成される。
め、例えば、以下のような工程が実施される。なお、こ
の実施例では、マザー絶縁性シート17、18はセラミ
ックシートで構成される。
ト成形を行い、マザー絶縁性シート17、18となるべ
きセラミックグリーンシートを得る。これらセラミック
グリーンシートの特定のものには、シートを厚み方向の
電気的導通を可能にするため、ビアホールがパンチング
等により形成される。また、マザー絶縁性シート17と
なるべきセラミックグリーンシートには、キャビティ1
2(図1)となるべき開口部19が形成される。
は、内部回路要素となるべき導体膜や抵抗膜が印刷され
る。この際、すでに形成されたビアホールの内周面上
に、導電材が層状に形成される。次いで、マザー絶縁性
シート17、18が積み重ねられ、プレスされ、他方主
面に、外部電極14(図2)が形成される。これによっ
て、マザー積層体15が得られる。
15には、切断線16(図3)に沿って、溝20が例え
ばダイシングソーによって形成される。この際、好まし
くは、溝20の底面とそれに対向するマザー積層体15
の他方主面とに、それぞれスリット21、22が設けら
れる。スリット21、22は、いずれか一方が省略され
てもよい。
性シート17、18を構成するセラミックグリーンシー
トを焼結させるため、焼成される。その後、必要に応じ
て、マザー積層体15の表面及びキャビティ12の底面
に、導電膜や抵抗膜が形成され、オーバーコートが施さ
れ、また、ソルダーレジストが付与される。また、必要
に応じて、外部電極14や他の導電膜にめっきが施され
る。
基板10を得るために、マザー積層体15は、切断線1
6(図3)、すなわち溝20(図4)に沿って完全に切
断される。この切断は、チョコレートを割るように、マ
ザー積層体15を溝20に沿って割ることによって容易
に達成される。この際、前述したスリット21、22
は、このような分割をより容易にする。
部13を有する多層回路基板10が得られる。以上のべ
た説明からもわかるように、段部13は、溝20の形成
の結果もたらされたものである。また、積層体11を、
段部13によって一方主面側の上半分111と他方主面
側の下半分112とに区別したとき、キャビティ12は
上半分111においてのみ存在する。
てケーシングされる。このケーシングは、多層回路基板
10のキャビティ12に実装された他の部品を覆うもの
である。
施例に沿って説明したが、この発明の範囲内において、
その他いくつかの変形例が可能である。
部電極14が、積層体11の他方主面、すなわち下面の
みに形成されたが、図5に示した多層回路基板10aの
ように、外部電極14aが、積層体11aの下面の2組
の相対する端部近傍、すなわち4ヶ所の端部近傍に形成
されてもよい。
ように、外部電極14bが、積層体11bの下面から側
面にかけて連続して形成されてもよい。この多層回路基
板10bを得るためには、個々の独立した積層体11b
を得てから、下面の外部電極14bに対応する側面の部
分に、スクリーン印刷等で電極を形成すればよい。
部13が、2組の相対する側面、すなわち4つの側面に
形成されたが、図7に示した多層回路基板10cのよう
に、相対する2つの側面にのみ段部13cを形成しても
よい。この多層回路基板10cを得るためには、段部を
設ける側面にのみ溝20(図4)を設け、それ以外の側
面になる箇所にはスリットのみを設け、切断線に沿って
一挙に切断すればよい。
路基板として、積層体側面の上半分と下半分との境界に
形成される段部を有しているため、マザー積層体からブ
レークする際に、キャビティ側壁の欠損が生じない。し
たがって、キャビティ側壁の幅を薄くすることができる
ため、多層回路基板を小形にすることができる。
ため、個々の独立した多層回路基板にした後の測定時、
テーピング時、輸送時、マウント時の多層回路基板の姿
勢が安定する。したがって、多層回路基板の破損等を発
生しないようにすることができる。
成した後、その溝の位置においてマザー積層体をブレー
クするため、キャビティ側壁の欠損が生じない。したが
って、キャビティ側壁の幅を薄くすることができるた
め、多層回路基板を小形にすることができる。
体の焼成後に行ってもよい。さらに、焼成後の積層体の
導電膜や抵抗膜の形成またはめっきの効率を考慮しない
ならば、切断線に沿う切断を焼成前に行い、機械的に分
離された状態で、多層回路基板の焼成を行ってもよい。
リーンシートに限らず、他の材料からなるものに置き換
えられてもよい。
体側面の一方半部と他方半部との境界に形成される段部
を有しているため、マザー積層体からブレークする際
に、キャビティ側壁の欠損が生じない。したがって、キ
ャビティ側壁の幅を薄くすることができるため、多層回
路基板を小形にすることができる。
一方主面より大きいため、個々の独立した多層回路基板
にした後の測定時、テーピング時、輸送時、マウント時
の多層回路基板の姿勢が安定する。したがって、多層回
路基板の破損等を発生しないようにすることができる。
ば、マザー積層体の一方主面に溝を形成した後、その溝
の位置においてマザー積層体をブレークするため、キャ
ビティ側壁の欠損が生じない。したがって、キャビティ
側壁の幅を薄くすることができるため、多層回路基板を
小形にすることができる。
方主面側から見た斜視図である。
図である。
れるマザー積層体を示す一部分解斜視図である。
態を示す拡大斜視図である。
る。
である。
斜視図である。
(上半分) 112、112a、112b、112c 他方半部
(下半分) 12、12c キャビティ 13、13a、13b、13c 段部 14、14a、14b 外部電極 15 マザー積層体 16 切断線 17、18 マザー絶縁性シート 20 溝
Claims (2)
- 【請求項1】 内部回路要素を介在させた状態で複数の
絶縁性シートが積層されてなり、対向する一方主面及び
他方主面からなる両主面、該両主面を連結する側面及び
前記一方主面に設けられるキャビティを有する積層体
と、前記内部回路要素に電気的に接続され、かつ前記積
層体の外表面に形成された外部電極とを備える多層回路
基板であって、 前記積層体の側面は、前記一方主面側の一方半部及び前
記他方主面側の他方半部との境界に段部を有することを
特徴とする多層回路基板。 - 【請求項2】 所定の切断線に沿って切断することによ
って複数の多層回路基板が得られるものであって、 前記切断線によって区画される各領域に個々の前記多層
回路基板のための内部回路要素を分布させるように、該
内部回路要素を介在させた状態で複数のマザー絶縁性シ
ートが積層されてなり、かつ一方主面にキャビティが、
他方主面に前記内部回路要素に電気的に接続される外部
電極が設けられたマザー積層体を準備する工程と、 前記切断線に沿って前記マザー積層体の一方主面に溝を
形成する工程と、 前記溝が形成された前記マザー積層体を前記溝の位置に
おいて分割する工程とを備えることを特徴とする多層回
路基板の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00032997A JP3227648B2 (ja) | 1997-01-06 | 1997-01-06 | 多層回路基板及びその製造方法 |
US09/002,660 US6151775A (en) | 1997-01-06 | 1998-01-05 | Multilayer circuit board and method of producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00032997A JP3227648B2 (ja) | 1997-01-06 | 1997-01-06 | 多層回路基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10200008A true JPH10200008A (ja) | 1998-07-31 |
JP3227648B2 JP3227648B2 (ja) | 2001-11-12 |
Family
ID=11470873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00032997A Expired - Lifetime JP3227648B2 (ja) | 1997-01-06 | 1997-01-06 | 多層回路基板及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6151775A (ja) |
JP (1) | JP3227648B2 (ja) |
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KR101089962B1 (ko) * | 2009-11-27 | 2011-12-05 | 삼성전기주식회사 | 디스플레이용 어레이 기판 및 디스플레이용 기판의 제조 방법 |
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Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0563140A (ja) * | 1991-09-03 | 1993-03-12 | Soshin Denki Kk | 混成集積回路の構造 |
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-
1997
- 1997-01-06 JP JP00032997A patent/JP3227648B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-05 US US09/002,660 patent/US6151775A/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
US6151775A (en) | 2000-11-28 |
JP3227648B2 (ja) | 2001-11-12 |
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