JPH0563140A - 混成集積回路の構造 - Google Patents
混成集積回路の構造Info
- Publication number
- JPH0563140A JPH0563140A JP3223010A JP22301091A JPH0563140A JP H0563140 A JPH0563140 A JP H0563140A JP 3223010 A JP3223010 A JP 3223010A JP 22301091 A JP22301091 A JP 22301091A JP H0563140 A JPH0563140 A JP H0563140A
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- JP
- Japan
- Prior art keywords
- substrate
- recessed part
- integrated circuit
- hybrid integrated
- electronic parts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体等の表面実装電子部品の実装を行う混
成集積回路の薄型化を図る。 【構成】 基板１１に設けた凹部１２内に表面実装電子
部品２を裏返して収納する。
成集積回路の薄型化を図る。 【構成】 基板１１に設けた凹部１２内に表面実装電子
部品２を裏返して収納する。
Description
【０００１】
【産業上の利用分野】本発明は混成集積回路の構造に関
し、詳しくは半導体等の表面実装電子部品を実装した混
成集積回路の薄型化構造に関する。
し、詳しくは半導体等の表面実装電子部品を実装した混
成集積回路の薄型化構造に関する。
【０００２】
【従来の技術】混成集積回路は、基板面に各種の電子部
品の実装が可能であることから、様々な回路に適応でき
る特性を有している。そのため、従来から、図４に示す
ように、基板１の表面に各種半導体等の表面実装電子部
品２を実装することが行われている。
品の実装が可能であることから、様々な回路に適応でき
る特性を有している。そのため、従来から、図４に示す
ように、基板１の表面に各種半導体等の表面実装電子部
品２を実装することが行われている。
【０００３】上記表面実装電子部品２は、通常、パッケ
ージ３の外周に設けられた多数の電極４が、該部品２の
裏面と面一になるように設けられており、部品裏面を基
板１の表面に当接させた状態で基板上に搭載される。
ージ３の外周に設けられた多数の電極４が、該部品２の
裏面と面一になるように設けられており、部品裏面を基
板１の表面に当接させた状態で基板上に搭載される。
【０００４】
【発明が解決しようとする課題】従って、表面実装電子
部品２を搭載すると、該部品２が基板１の表面から突出
した状態にり、その分製品の厚さが大きくなる不都合が
あった。
部品２を搭載すると、該部品２が基板１の表面から突出
した状態にり、その分製品の厚さが大きくなる不都合が
あった。
【０００５】そこで本発明は、近来の薄型化の要望に応
えて、半導体等の表面実装電子部品の実装を行う混成集
積回路の薄型化を図ることを目的としている。
えて、半導体等の表面実装電子部品の実装を行う混成集
積回路の薄型化を図ることを目的としている。
【０００６】
【課題を解決するための手段】上記した目的を達成する
ため、本発明の混成集積回路の構造は、多層回路基板に
凹部を設けるとともに、該凹部内に、半導体等の表面実
装電子部品を裏返して収納し、回路的に接続したことを
特徴としている。
ため、本発明の混成集積回路の構造は、多層回路基板に
凹部を設けるとともに、該凹部内に、半導体等の表面実
装電子部品を裏返して収納し、回路的に接続したことを
特徴としている。
【０００７】
【作 用】上記構成によれば、従来基板面から突出して
いた表面実装電子部品を基板の凹部内に収めることがで
き、混成集積回路製品の薄型化を図れる。
いた表面実装電子部品を基板の凹部内に収めることがで
き、混成集積回路製品の薄型化を図れる。
【０００８】
【実施例】以下、本発明を、図面に示す実施例に基づい
て、さらに詳細に説明する。
て、さらに詳細に説明する。
【０００９】まず、図１に示す混成集積回路は、それぞ
れ所定の印刷回路を設けた高温焼成アルミナ多層基板あ
るいは低温焼成セラミック多層基板等からなる基板１１
に半導体ＩＣ，ＬＳＩ等の表面実装電子部品２を実装し
たものである。
れ所定の印刷回路を設けた高温焼成アルミナ多層基板あ
るいは低温焼成セラミック多層基板等からなる基板１１
に半導体ＩＣ，ＬＳＩ等の表面実装電子部品２を実装し
たものである。
【００１０】上記基板１１の中央部には、表面実装電子
部品２の外形に対応した大きさの凹部１２が形成されて
いる。この凹部１２は、その内部に表面実装電子部品２
のパッケージ３を収納することができ、表面実装電子部
品２を裏返して凹部１２内に収納したときに、パッケー
ジ３から外向きに突出した電極４を凹部１２周囲の基板
面上に当接させることができる形状に形成されている。
また、凹部１２の縁部の基板上面には、上記表面実装電
子部品２の電極４に対応した回路接続部１３が設けられ
ている。
部品２の外形に対応した大きさの凹部１２が形成されて
いる。この凹部１２は、その内部に表面実装電子部品２
のパッケージ３を収納することができ、表面実装電子部
品２を裏返して凹部１２内に収納したときに、パッケー
ジ３から外向きに突出した電極４を凹部１２周囲の基板
面上に当接させることができる形状に形成されている。
また、凹部１２の縁部の基板上面には、上記表面実装電
子部品２の電極４に対応した回路接続部１３が設けられ
ている。
【００１１】従って、表面実装電子部品２を上記凹部１
２内に裏返しにして入れ、各電極４を前記各回路接続部
１３にそれぞれ接続することにより、パッケージ３の略
全体を凹部１２内に収納した状態で表面実装電子部品２
を基板１１に実装することができる。
２内に裏返しにして入れ、各電極４を前記各回路接続部
１３にそれぞれ接続することにより、パッケージ３の略
全体を凹部１２内に収納した状態で表面実装電子部品２
を基板１１に実装することができる。
【００１２】これにより、基板１１の上面から突出させ
ずに表面実装電子部品２を収納することが可能となり、
混成集積回路製品の薄型化を図ることができる。
ずに表面実装電子部品２を収納することが可能となり、
混成集積回路製品の薄型化を図ることができる。
【００１３】また、図２に示すように、基板１１の両面
に表面実装電子部品２を実装する場合には、一方の面、
例えば基板裏面側に上記凹部１２を形成して表面実装電
子部品２を収納し、次いで表面側の表面実装電子部品２
及びコンデンサや抵抗等の部品１４を装着するようにす
れば、裏面が略平面状態であるため基板１１を台等の上
に安定した状態で載置でき、表面側の部品の取付け工程
が容易になる。
に表面実装電子部品２を実装する場合には、一方の面、
例えば基板裏面側に上記凹部１２を形成して表面実装電
子部品２を収納し、次いで表面側の表面実装電子部品２
及びコンデンサや抵抗等の部品１４を装着するようにす
れば、裏面が略平面状態であるため基板１１を台等の上
に安定した状態で載置でき、表面側の部品の取付け工程
が容易になる。
【００１４】さらに、図３に示すように、基板１１が十
分な厚さを有している場合には、表裏両面に凹部１２を
形成して、それぞれに表面実装電子部品２を収納するこ
ともでき、基板面積が十分に広い場合には、一面に複数
の凹部を形成してもよく、両面に位置をずらして凹部を
形成することもできる。
分な厚さを有している場合には、表裏両面に凹部１２を
形成して、それぞれに表面実装電子部品２を収納するこ
ともでき、基板面積が十分に広い場合には、一面に複数
の凹部を形成してもよく、両面に位置をずらして凹部を
形成することもできる。
【００１５】なお、本発明の混成集積回路の構造は、各
種用途用の回路に適用することが可能であり、回路自体
は特に制限されるものではない。
種用途用の回路に適用することが可能であり、回路自体
は特に制限されるものではない。
【００１６】
【発明の効果】以上説明したように、本発明の混成集積
回路の構造は、基板に設けた凹部内に表面実装電子部品
を裏返して収納したので、製品の厚さを薄くすることが
でき、各種電気，電子製品の小型化，薄型化の要望に応
えることができる。
回路の構造は、基板に設けた凹部内に表面実装電子部品
を裏返して収納したので、製品の厚さを薄くすることが
でき、各種電気，電子製品の小型化，薄型化の要望に応
えることができる。
【図１】 本発明の一実施例を示す斜視図である。
【図２】 本発明の他の実施例を示す断面図である。
【図３】 さらに他の実施例を示す断面図である。
【図４】 従来の混成集積回路の構造の一例を示す斜視
図である。
図である。
２…表面実装電子部品 ３…パッケージ ４…電極
１１…基板 １２…凹部 １３…回路接続部
１１…基板 １２…凹部 １３…回路接続部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｎ 9272−4Ｍ Ｈ０５Ｋ 3/46 Ｑ 6921−4Ｅ 7352−4Ｍ Ｈ０１Ｌ 23/12 Ｆ
Claims (1)
- 【請求項１】 多層回路基板に凹部を設けるとともに、
該凹部内に、半導体等の表面実装電子部品を裏返して収
納し、回路的に接続したことを特徴とする混成集積回路
の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223010A JPH0563140A (ja) | 1991-09-03 | 1991-09-03 | 混成集積回路の構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223010A JPH0563140A (ja) | 1991-09-03 | 1991-09-03 | 混成集積回路の構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563140A true JPH0563140A (ja) | 1993-03-12 |
Family
ID=16791421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3223010A Pending JPH0563140A (ja) | 1991-09-03 | 1991-09-03 | 混成集積回路の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563140A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10335823A (ja) * | 1997-05-28 | 1998-12-18 | Kyocera Corp | 積層セラミック回路基板及びその製造方法 |
| US6151775A (en) * | 1997-01-06 | 2000-11-28 | Murata Manufacturing Co., Ltd. | Multilayer circuit board and method of producing the same |
-
1991
- 1991-09-03 JP JP3223010A patent/JPH0563140A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6151775A (en) * | 1997-01-06 | 2000-11-28 | Murata Manufacturing Co., Ltd. | Multilayer circuit board and method of producing the same |
| JPH10335823A (ja) * | 1997-05-28 | 1998-12-18 | Kyocera Corp | 積層セラミック回路基板及びその製造方法 |
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