JP2765384B2 - メモリ用ソケット - Google Patents
メモリ用ソケットInfo
- Publication number
- JP2765384B2 JP2765384B2 JP4200759A JP20075992A JP2765384B2 JP 2765384 B2 JP2765384 B2 JP 2765384B2 JP 4200759 A JP4200759 A JP 4200759A JP 20075992 A JP20075992 A JP 20075992A JP 2765384 B2 JP2765384 B2 JP 2765384B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- electronic circuit
- memory element
- socket body
- socket
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Connecting Device With Holders (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電子回路基板に集積回
路メモリ素子を実装するために使用するメモリ用ソケッ
トに関する。
路メモリ素子を実装するために使用するメモリ用ソケッ
トに関する。
【０００２】
【従来の技術】図８は従来のメモリ用ソケットの一例を
電子回路基板に搭載し、その上に集積回路メモリ素子を
搭載した状態を示す断面図である。
電子回路基板に搭載し、その上に集積回路メモリ素子を
搭載した状態を示す断面図である。
【０００３】電子回路基板に集積回路メモリ素子を実装
するために使用する従来のメモリ用ソケットは、電子回
路基板１３上に２個のソケット本体１１を横に並べて搭
載し、それぞれのコンタクトリード１１ａを電子回路基
板１３の印刷配線に接続し、２個のソケット本体１１の
それぞれに第一のメモリ素子４および第二のメモリ素子
５を搭載し、それぞれのリード部４ａおよび５ａを接続
するという構成となっている。実装すべきメモリ素子の
数が１個の場合も、ソケット本体１１は、常時２個を電
子回路基板１３上に搭載している。
するために使用する従来のメモリ用ソケットは、電子回
路基板１３上に２個のソケット本体１１を横に並べて搭
載し、それぞれのコンタクトリード１１ａを電子回路基
板１３の印刷配線に接続し、２個のソケット本体１１の
それぞれに第一のメモリ素子４および第二のメモリ素子
５を搭載し、それぞれのリード部４ａおよび５ａを接続
するという構成となっている。実装すべきメモリ素子の
数が１個の場合も、ソケット本体１１は、常時２個を電
子回路基板１３上に搭載している。
【０００４】
【発明が解決しようとする課題】上述したように、従来
のメモリ用ソケットは、各ソケットにそれぞれ１個のメ
モリ素子を装着する構成となっているため、電子回路基
板は、メモリ素子の最大増設予定数に従って、あらかじ
めソケット本体の搭載数と、それに対応する電子回路基
板の大きさとを決めているため、増設最大予定数までメ
モリ素子を搭載しない場合でも、ソケット本体は最大数
を搭載している。このため、電子回路基板上に実装する
部品点数が多くなり、しかも電子回路基板の実装効率が
低下するという欠点を有している。
のメモリ用ソケットは、各ソケットにそれぞれ１個のメ
モリ素子を装着する構成となっているため、電子回路基
板は、メモリ素子の最大増設予定数に従って、あらかじ
めソケット本体の搭載数と、それに対応する電子回路基
板の大きさとを決めているため、増設最大予定数までメ
モリ素子を搭載しない場合でも、ソケット本体は最大数
を搭載している。このため、電子回路基板上に実装する
部品点数が多くなり、しかも電子回路基板の実装効率が
低下するという欠点を有している。
【０００５】
【発明が解決しようとする課題】本発明のメモリ用ソケ
ットは、ソケット本体の中央部の下面と電子回路基板と
の間に第一の集積回路素子を搭載できる空間を有し、前
記ソケット本体の中央部の上面に第二の集積回路素子を
搭載できる空間を有し、前記ソケット本体の両脚部の側
面に前記ソケット本体の内方に突出して前記第一の集積
回路素子の側面を保持するための保持部を設けたもので
ある。
ットは、ソケット本体の中央部の下面と電子回路基板と
の間に第一の集積回路素子を搭載できる空間を有し、前
記ソケット本体の中央部の上面に第二の集積回路素子を
搭載できる空間を有し、前記ソケット本体の両脚部の側
面に前記ソケット本体の内方に突出して前記第一の集積
回路素子の側面を保持するための保持部を設けたもので
ある。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は、本発明の第一の実施例を示す図
で、電子回路基板に搭載した状態を示す断面図、図２
は、図１の実施例のソケット本体の中央部の下面に集積
回路メモリ素子を保持した状態を示す断面図、図３は、
図１の実施例のソケット本体の中央部の下面に第一の集
積回路メモリ素子を保持し、中央部の上面に第二の集積
回路メモリ素子を搭載した状態を示す断面図、図４は図
１の実施例の保持部を示す斜視図、図５は図１の実施例
に搭載する集積回路メモリ素子の一例を示す斜視図であ
る。
で、電子回路基板に搭載した状態を示す断面図、図２
は、図１の実施例のソケット本体の中央部の下面に集積
回路メモリ素子を保持した状態を示す断面図、図３は、
図１の実施例のソケット本体の中央部の下面に第一の集
積回路メモリ素子を保持し、中央部の上面に第二の集積
回路メモリ素子を搭載した状態を示す断面図、図４は図
１の実施例の保持部を示す斜視図、図５は図１の実施例
に搭載する集積回路メモリ素子の一例を示す斜視図であ
る。
【０００８】図１において、ソケット本体２は、中央部
の下面と電子回路基板３との間に集積回路メモリ素子
（メモリ素子）を搭載できる空間を有しており、その脚
部の側面にメモリ素子を保持するための保持部２ｃを有
している。
の下面と電子回路基板３との間に集積回路メモリ素子
（メモリ素子）を搭載できる空間を有しており、その脚
部の側面にメモリ素子を保持するための保持部２ｃを有
している。
【０００９】このように構成したソケット本体２は、図
２に示すように、保持部２ｃによってメモリ素子４を保
持し、ソケット本体２を電子回路基板３上に搭載してメ
モリ素子４のリード部４ａを電子回路基板３の印刷配線
に接続し、更にソケット本体２のコンタクトリード２ａ
も電子回路基板３の印刷配線に接続する。
２に示すように、保持部２ｃによってメモリ素子４を保
持し、ソケット本体２を電子回路基板３上に搭載してメ
モリ素子４のリード部４ａを電子回路基板３の印刷配線
に接続し、更にソケット本体２のコンタクトリード２ａ
も電子回路基板３の印刷配線に接続する。
【００１０】このようにソケット本体２を実装した電子
回路基板３上に、更にもう１個のメモリ素子を実装する
ときは、図３に示すように、ソケット本体２の中央部の
上面に第二のメモリ素子５を搭載し、そのリード部５ａ
をソケット本体２の接触部２ｂに接続する。接触部２ｂ
は、ソケット本体２のコンタクトリード２ａと接続され
ているため、メモリ素子５のリード部５ａは、電子回路
基板３の印刷配線に接続される。
回路基板３上に、更にもう１個のメモリ素子を実装する
ときは、図３に示すように、ソケット本体２の中央部の
上面に第二のメモリ素子５を搭載し、そのリード部５ａ
をソケット本体２の接触部２ｂに接続する。接触部２ｂ
は、ソケット本体２のコンタクトリード２ａと接続され
ているため、メモリ素子５のリード部５ａは、電子回路
基板３の印刷配線に接続される。
【００１１】ソケット本体２の保持部２ｃは、図４に示
すように、脚部の側面から突出しており、この保持部２
ｃにおいて、図５に示すメモリ素子４の側面部４ｂを保
持する構造となっている。
すように、脚部の側面から突出しており、この保持部２
ｃにおいて、図５に示すメモリ素子４の側面部４ｂを保
持する構造となっている。
【００１２】図６は、電子回路基板上にメモリ素子を搭
載し、その上に本発明の第二の実施例を装着した状態を
示す断面図、図７は、電子回路基板上に第一のメモリ素
子を搭載し、その上に図６の実施例を装着し、図６の実
施例の中央部の上面に第二のメモリ素子を搭載した状態
を示す断面図である。
載し、その上に本発明の第二の実施例を装着した状態を
示す断面図、図７は、電子回路基板上に第一のメモリ素
子を搭載し、その上に図６の実施例を装着し、図６の実
施例の中央部の上面に第二のメモリ素子を搭載した状態
を示す断面図である。
【００１３】図６において、メモリ素子４は、電子回路
基板３上の所定の位置に搭載され、そのリード部４ａ
は、電子回路基板３の印刷配線に接続されている。ソケ
ット本体２２は、このメモリ素子４の上に実装され、そ
のコンタクトリード２２ａは、電子回路基板３の印刷配
線に接続される。
基板３上の所定の位置に搭載され、そのリード部４ａ
は、電子回路基板３の印刷配線に接続されている。ソケ
ット本体２２は、このメモリ素子４の上に実装され、そ
のコンタクトリード２２ａは、電子回路基板３の印刷配
線に接続される。
【００１４】このようにソケット本体２２を実装した電
子回路基板３上に、更にもう１個のメモリ素子を実装す
るときは、図７に示すように、ソケット本体２２の中央
部の上面に第二のメモリ素子５を搭載し、そのリード部
５ａをソケット本体２２の接触部２２ｂに接続する。接
触部２２ｂは、ソケット本体２２のコンタクトリード２
２ａと接続されているため、メモリ素子５のリード部５
ａは、電子回路基板３の印刷配線に接続される。
子回路基板３上に、更にもう１個のメモリ素子を実装す
るときは、図７に示すように、ソケット本体２２の中央
部の上面に第二のメモリ素子５を搭載し、そのリード部
５ａをソケット本体２２の接触部２２ｂに接続する。接
触部２２ｂは、ソケット本体２２のコンタクトリード２
２ａと接続されているため、メモリ素子５のリード部５
ａは、電子回路基板３の印刷配線に接続される。
【００１５】
【発明の効果】以上説明したように、本発明のメモリ用
ソケットは、ソケット本体の中央部の上面の下面と両面
にメモリ素子を搭載できる空間を有しているため、メモ
リ素子を搭載するためのメモリ用ソケットの数と電子回
路基板の面積とを半減することが可能となり、従って電
子回路基板上に実装する部品点数を少なくし、しかも電
子回路基板の実装効率を向上させることができるという
効果がある。
ソケットは、ソケット本体の中央部の上面の下面と両面
にメモリ素子を搭載できる空間を有しているため、メモ
リ素子を搭載するためのメモリ用ソケットの数と電子回
路基板の面積とを半減することが可能となり、従って電
子回路基板上に実装する部品点数を少なくし、しかも電
子回路基板の実装効率を向上させることができるという
効果がある。
【図１】本発明の第一の実施例を示す図で、電子回路基
板に搭載した状態を示す断面図である。
板に搭載した状態を示す断面図である。
【図２】図１の実施例のソケット本体の中央部の下面に
集積回路メモリ素子を保持した状態を示す断面図であ
る。
集積回路メモリ素子を保持した状態を示す断面図であ
る。
【図３】図１の実施例のソケット本体の中央部の下面に
第一の集積回路メモリ素子を保持し、中央部の上面に第
二の集積回路メモリ素子を搭載した状態を示す断面図で
ある。
第一の集積回路メモリ素子を保持し、中央部の上面に第
二の集積回路メモリ素子を搭載した状態を示す断面図で
ある。
【図４】図１の実施例の保持部を示す斜視図である。
【図５】図１の実施例に搭載する集積回路メモリ素子の
一例を示す斜視図である。
一例を示す斜視図である。
【図６】電子回路基板上にメモリ素子を搭載し、その上
に本発明の第二の実施例を装着した状態を示す断面図で
ある。
に本発明の第二の実施例を装着した状態を示す断面図で
ある。
【図７】電子回路基板上に第一のメモリ素子を搭載し、
その上に図６の実施例を装着し、図６の実施例の中央部
の上面に第二のメモリ素子を搭載した状態を示す断面図
である。
その上に図６の実施例を装着し、図６の実施例の中央部
の上面に第二のメモリ素子を搭載した状態を示す断面図
である。
【図８】従来のメモリ用ソケットの一例を電子回路基板
に搭載し、その上に集積回路メモリ素子を搭載した状態
を示す断面図である。
に搭載し、その上に集積回路メモリ素子を搭載した状態
を示す断面図である。
２・１１・２２ ソケット本体 ２ａ・１１ａ・２２ａ コンタクトリード ２ｂ・２２ｂ 接触部 ２ｃ 保持部 ３・１３ 電子回路基板 ４・５ メモリ素子 ４ａ・５ａ リード部 ４ｂ 側面部
Claims (1)
- 【請求項１】 ソケット本体の中央部の下面と電子回路
基板との間に第一の集積回路素子を搭載できる空間を有
し、前記ソケット本体の中央部の上面に第二の集積回路
素子を搭載できる空間を有し、前記ソケット本体の両脚
部の側面に前記ソケット本体の内方に突出して前記第一
の集積回路素子の側面を保持するための保持部を設けた
ことを特徴とするメモリ用ソケット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200759A JP2765384B2 (ja) | 1992-07-28 | 1992-07-28 | メモリ用ソケット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200759A JP2765384B2 (ja) | 1992-07-28 | 1992-07-28 | メモリ用ソケット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653367A JPH0653367A (ja) | 1994-02-25 |
| JP2765384B2 true JP2765384B2 (ja) | 1998-06-11 |
Family
ID=16429707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200759A Expired - Lifetime JP2765384B2 (ja) | 1992-07-28 | 1992-07-28 | メモリ用ソケット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765384B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184550A (ja) * | 1983-04-04 | 1984-10-19 | Keru Kk | Ｉｃ装置 |
| JPS61127645U (ja) * | 1985-01-28 | 1986-08-11 |
-
1992
- 1992-07-28 JP JP4200759A patent/JP2765384B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653367A (ja) | 1994-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980303 |