JPS5810862B2 - 厚膜集積回路装置 - Google Patents
厚膜集積回路装置Info
- Publication number
- JPS5810862B2 JPS5810862B2 JP51071932A JP7193276A JPS5810862B2 JP S5810862 B2 JPS5810862 B2 JP S5810862B2 JP 51071932 A JP51071932 A JP 51071932A JP 7193276 A JP7193276 A JP 7193276A JP S5810862 B2 JPS5810862 B2 JP S5810862B2
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- Japan
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- pattern
- power supply
- insulating layer
- thick film
- integrated circuit
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- Expired
Links
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Description
【発明の詳細な説明】
この発明はスクリーン印刷工程により多層厚膜回路パタ
ーンを形成してなる厚膜集積回路装置に関する。
ーンを形成してなる厚膜集積回路装置に関する。
一般に、スクリーン印刷工程で多層回路パターンを形成
してなる厚膜集積回路装置では、セラミック等の基台（
サブストレート）上に導体層と絶縁層とを交圧に印刷し
、上下の導体層をバイア（ここでは絶縁層に形成された
バイアホール（ＶｉａＨｏｌｅ）およびこのバイアホー
ルに埋込まれた導電物（ＶｉａＦｉｌｌ）を含めて単に
バイアと呼称する）を通し結合させて回路および電源配
線を施し、更にＩＣチップ、トランジスタ、ダイオード
、抵抗、コンデンサ等の必要電子部品をマウントしてワ
イヤボンディング等の技術により所望する電気回路を構
成している。
してなる厚膜集積回路装置では、セラミック等の基台（
サブストレート）上に導体層と絶縁層とを交圧に印刷し
、上下の導体層をバイア（ここでは絶縁層に形成された
バイアホール（ＶｉａＨｏｌｅ）およびこのバイアホー
ルに埋込まれた導電物（ＶｉａＦｉｌｌ）を含めて単に
バイアと呼称する）を通し結合させて回路および電源配
線を施し、更にＩＣチップ、トランジスタ、ダイオード
、抵抗、コンデンサ等の必要電子部品をマウントしてワ
イヤボンディング等の技術により所望する電気回路を構
成している。
第１図はこの際の従来の一構成例を示すもので、１はセ
ラミック基台（サブストレート）、２は第１の回路パタ
ーン、３は第１の絶縁体パターン、４は第２の回路パタ
ーン、５は第２の絶縁体パターン、６は第１の電源パタ
ーン、７は第３の絶縁体パターン、８は第２の電源パタ
ーン、９は第１の電源パターン６に接続されたＩＣリー
ド端子、１０は第２の電源パターン８に接続されたＩＣ
リード端子、１１は第１または第２の回路パターン２，
４に接続されたＩＣリード端子、１２はＩＣチップであ
る。
ラミック基台（サブストレート）、２は第１の回路パタ
ーン、３は第１の絶縁体パターン、４は第２の回路パタ
ーン、５は第２の絶縁体パターン、６は第１の電源パタ
ーン、７は第３の絶縁体パターン、８は第２の電源パタ
ーン、９は第１の電源パターン６に接続されたＩＣリー
ド端子、１０は第２の電源パターン８に接続されたＩＣ
リード端子、１１は第１または第２の回路パターン２，
４に接続されたＩＣリード端子、１２はＩＣチップであ
る。
なお、上記電源パターン６．８にはグランドパターンが
含まれる。
含まれる。
従来、このような構成をなす回路装置に於いては、電源
パターンとグランドパターンとの間に、ノイズ除去用の
コンデンサチップをマウントし接続して、電源ノイズの
除去を行なっているが、セラミック基台上の回路面積が
広い場合には上記したノイズ除去用のコンデンサチップ
を複数個点在させて接続しなければならず、この際、コ
ンデンサチップの形状が大きいため実装スペース面に於
いて大きなロスが生じる。
パターンとグランドパターンとの間に、ノイズ除去用の
コンデンサチップをマウントし接続して、電源ノイズの
除去を行なっているが、セラミック基台上の回路面積が
広い場合には上記したノイズ除去用のコンデンサチップ
を複数個点在させて接続しなければならず、この際、コ
ンデンサチップの形状が大きいため実装スペース面に於
いて大きなロスが生じる。
また回路パターン（信号ライン）に誘起されるノイズを
極力抑えるためにはアース層を一面に張り巡らさなけれ
ばならず、パターン作成上の大きな障害となる。
極力抑えるためにはアース層を一面に張り巡らさなけれ
ばならず、パターン作成上の大きな障害となる。
この発明は上記実情に鑑みなされたもので、ノイズ除去
用のコンデンサチップを必要とせず、またアースパター
ンを張り巡らす必要もなく、電源回路系、信号回路系の
ノイズを確実に除去でき、以って実装スペースが有効に
利用できる（まだはコンパクト化が計れる）とともに、
製作が容易かつ経済的に有利で信頼性の高い動作を確保
することのできる厚膜集積回路装置を提供することを目
的とする。
用のコンデンサチップを必要とせず、またアースパター
ンを張り巡らす必要もなく、電源回路系、信号回路系の
ノイズを確実に除去でき、以って実装スペースが有効に
利用できる（まだはコンパクト化が計れる）とともに、
製作が容易かつ経済的に有利で信頼性の高い動作を確保
することのできる厚膜集積回路装置を提供することを目
的とする。
以下図面を参照してこの発明の一実施例を説明する。
第２図ａ乃至Ｃに於いて、２１はセラミツり基台（サブ
ストレート）、２２はグランドパターン、２３は絶縁層
パターン、２４は第１の電源パターン、２５は第２の電
源パターンを各々示すもので、上記グランドパターン２
２および電源パターン２４．２５は導体ペースト（金、
白金−金、銀−パラジウム、金−パラジウム等が主成分
のペースト）を印刷して形成され、また上記絶縁層パタ
ーン２３は、結晶化ガラスおよびフェロ−エレクトリッ
クセラミック等を主成分とした誘電率１００〜２０００
程度のキャパシタペーストを印刷して形成される。
ストレート）、２２はグランドパターン、２３は絶縁層
パターン、２４は第１の電源パターン、２５は第２の電
源パターンを各々示すもので、上記グランドパターン２
２および電源パターン２４．２５は導体ペースト（金、
白金−金、銀−パラジウム、金−パラジウム等が主成分
のペースト）を印刷して形成され、また上記絶縁層パタ
ーン２３は、結晶化ガラスおよびフェロ−エレクトリッ
クセラミック等を主成分とした誘電率１００〜２０００
程度のキャパシタペーストを印刷して形成される。
この際の工程は先ず第２図ａに示すグランドパターン２
２をスクリーン印刷、乾燥、焼成の各工程で形成し、次
に上記グランドパターン２２を全て覆う如く第２図すに
示す絶縁層パターン２３を上記同様の印刷工程で形成す
る。
２をスクリーン印刷、乾燥、焼成の各工程で形成し、次
に上記グランドパターン２２を全て覆う如く第２図すに
示す絶縁層パターン２３を上記同様の印刷工程で形成す
る。
更に上記絶縁層パターン２３を介し、上記グランドパタ
ーン２２上に略一致して第２図Ｃに示す第１、第２の電
源パターン２４．２５を上記同様の印刷工程で形成する
。
ーン２２上に略一致して第２図Ｃに示す第１、第２の電
源パターン２４．２５を上記同様の印刷工程で形成する
。
なお通常は上記構成によるパターン形成部分の上下また
はその何れか一方面に絶縁層を介して回路パターンが形
成されるが、ここでは説明の便宜上省略する。
はその何れか一方面に絶縁層を介して回路パターンが形
成されるが、ここでは説明の便宜上省略する。
このような構成により、電源パターン２４゜２５とグラ
ンドパターン２２との間にはキャパシタペーストによる
誘電率１００〜２０００程度の絶縁層パターン２３が介
装され、かつ電源パターン２４．２５とグランドパター
ン２２とが絶縁層パターン２３を挾んで重なり合ってい
るため、電源パターン２４．２５とグランドパターン２
２との間に電源ノイズ除去用のキャパシタンスが印刷に
より形成されたことになる。
ンドパターン２２との間にはキャパシタペーストによる
誘電率１００〜２０００程度の絶縁層パターン２３が介
装され、かつ電源パターン２４．２５とグランドパター
ン２２とが絶縁層パターン２３を挾んで重なり合ってい
るため、電源パターン２４．２５とグランドパターン２
２との間に電源ノイズ除去用のキャパシタンスが印刷に
より形成されたことになる。
このキャパシタンスのイ直は１ｃｍ２当り０．０３μＦ
〜０．０５μＦにもなり、しかもこれが各電源パターン
２４，２５とグランドパターン２２との間に均一に形成
される。
〜０．０５μＦにもなり、しかもこれが各電源パターン
２４，２５とグランドパターン２２との間に均一に形成
される。
このため各電源パターン２４，２５に乗るノイズは上記
容量成分によって確実に除去される。
容量成分によって確実に除去される。
更に、通常は上記構成のパターン形成部分に積層されて
回路パターン（信号ライン）が設けられるが、この回路
パターンに成る信号、例えばパルス信号が入力された際
に生ずるノイズ（ＡＣノイズ）に対してもグランド−電
源間が上記キャパシタにより強力に結合されているだめ
、回路パターンのノイズに対しても良好なノイズ防止作
用を持つ。
回路パターン（信号ライン）が設けられるが、この回路
パターンに成る信号、例えばパルス信号が入力された際
に生ずるノイズ（ＡＣノイズ）に対してもグランド−電
源間が上記キャパシタにより強力に結合されているだめ
、回路パターンのノイズに対しても良好なノイズ防止作
用を持つ。
なお上記した実施例に於いてはセラミック基台２１上に
、グランドパターン２２、絶縁層パターン２３、電源パ
ターン２４．２５の順で多層印刷を施した構成として示
したが、これはあくまでもこの発明の詳細な説明するだ
めの構成にすぎず、実際の使用に際しては、セラミック
基台２１とグランドパターン２２との間、または電源パ
ターン２４．２５上に絶縁層を介して回路パターン等が
形成されるものであり、更にその際電源パターン２４．
２５上に絶縁層パターン２３を介してグランドパターン
２２を形成してもよく、要は高誘電率をもつ絶縁層パタ
ーン２２を挾んでグランドパターン２２と電源パターン
２４，２５とが重なり合うように対向配置される構成で
あればよい。
、グランドパターン２２、絶縁層パターン２３、電源パ
ターン２４．２５の順で多層印刷を施した構成として示
したが、これはあくまでもこの発明の詳細な説明するだ
めの構成にすぎず、実際の使用に際しては、セラミック
基台２１とグランドパターン２２との間、または電源パ
ターン２４．２５上に絶縁層を介して回路パターン等が
形成されるものであり、更にその際電源パターン２４．
２５上に絶縁層パターン２３を介してグランドパターン
２２を形成してもよく、要は高誘電率をもつ絶縁層パタ
ーン２２を挾んでグランドパターン２２と電源パターン
２４，２５とが重なり合うように対向配置される構成で
あればよい。
また上記第２図ａ乃至Ｃに示すパターン形状も図示した
ものに限定されるものではなく回路構成に応じ種々変形
できることは勿論である。
ものに限定されるものではなく回路構成に応じ種々変形
できることは勿論である。
以上詳記したようにこの発明によれば、ノイズ除去用の
コンデンサチップを必要とせず、またアースパターンを
張り巡らす必要もなく、電源回路系、信号回路系のノイ
ズを確実に除去でき、以って実装スペースが有効に利用
できる（またはコンパクト化が計れる）とともに製作が
容易かつ経済的に有利で信頼性の高い動作が確保できる
厚膜集積回路装置が提供できる。
コンデンサチップを必要とせず、またアースパターンを
張り巡らす必要もなく、電源回路系、信号回路系のノイ
ズを確実に除去でき、以って実装スペースが有効に利用
できる（またはコンパクト化が計れる）とともに製作が
容易かつ経済的に有利で信頼性の高い動作が確保できる
厚膜集積回路装置が提供できる。
第１図は従来の厚膜集積回路装置を示す断面図、第２図
ａ乃至Ｃはこの発明の一実施例を説明するだめのパター
ン配置構成図である。 ２１・・・セラミック基台（サブストレート）、２２・
・・グランドパターン、２３・・・絶縁層パターン、２
４．２５・・・電源パターン。
ａ乃至Ｃはこの発明の一実施例を説明するだめのパター
ン配置構成図である。 ２１・・・セラミック基台（サブストレート）、２２・
・・グランドパターン、２３・・・絶縁層パターン、２
４．２５・・・電源パターン。
Claims (1)
- １スクリーン印刷により形成された第１の電源パターン
と、この第１の電源パターンを覆う如くスクリーン印刷
によりキャパシタペーストで形成された高誘電率をもつ
絶縁層と、この絶縁層を介して上記第１の電源パターン
上にスクリーン印刷により形成された第２の電源パター
ンとを備えてなることを特徴とした厚膜集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51071932A JPS5810862B2 (ja) | 1976-06-18 | 1976-06-18 | 厚膜集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51071932A JPS5810862B2 (ja) | 1976-06-18 | 1976-06-18 | 厚膜集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52155363A JPS52155363A (en) | 1977-12-23 |
| JPS5810862B2 true JPS5810862B2 (ja) | 1983-02-28 |
Family
ID=13474775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51071932A Expired JPS5810862B2 (ja) | 1976-06-18 | 1976-06-18 | 厚膜集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810862B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554946A (en) * | 1978-06-28 | 1980-01-14 | Mitsumi Electric Co Ltd | Board circuit device |
| DE3143995A1 (de) * | 1981-11-05 | 1983-05-19 | Preh, Elektrofeinmechanische Werke, Jakob Preh, Nachf. Gmbh & Co, 8740 Bad Neustadt | Dickschichtkondensator in druckschaltungstechnik |
-
1976
- 1976-06-18 JP JP51071932A patent/JPS5810862B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52155363A (en) | 1977-12-23 |
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