KR20040048818A - 회로 장치 - Google Patents

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Abstract

본 발명은 복잡한 전기 회로가 내부에 구성되며 또한 전기적 접속이 용이한 회로 장치(10)를 제공하는 것을 과제로 한다. 이를 위해, 다층 배선을 구성하는 도전 패턴(12)의 최상층의 도전 패턴(12A)에 제1 회로 소자(13)를 실장한다. 최하층의 도전 패턴이며 장치 이면에 노출되는 제4 도전 패턴(12D)에, 제2 회로 소자(14) 및 커넥터(15)를 실장한다. 이것에 의해, 보다 다수개의 회로 소자를 갖는 회로 장치(10)를 제공할 수 있다. 또한, 커넥터(15)를 장치 이면에 실장함으로써, 외부와의 전기적 접속을 용이하게 행할 수 있다.

Description

회로 장치{CIRCUIT DEVICE}
본 발명은 회로 장치에 관한 것으로, 수지 밀봉된 회로 장치의 이면에 외부와의 전기적 접속을 행하는 커넥터 및 회로 소자가 실장된 회로 장치에 관한 것이다.
종래, 전자 기기에 세트되는 회로 장치는 휴대 전화, 휴대용 컴퓨터 등에 채용되기 때문에, 소형화, 박형화, 및 경량화가 요구되고 있다. 예를 들면, 회로 장치로서 반도체 장치를 예로 하여 설명하자면, 일반적인 반도체 장치로서, 최근에는 CSP(칩 사이즈 패키지)라는, 칩 사이즈와 동등한 웨이퍼 스케일의 CSP, 또는 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되고 있다(예를 들면, 특허 문헌 1을 참조).
도 5는 지지 기판으로서 유리 에폭시 기판(101)를 채용한, 칩 사이즈보다도 약간 큰 CSP(100)를 나타내는 것이다. 여기서는 유리 에폭시 기판(101)에 트랜지스터 칩 T가 실장된 것으로 하여 설명해 간다.
이 유리 에폭시 기판(101)의 표면에는, 제1 전극(102A), 제2 전극(102B) 및 다이 패드(103)가 형성되며, 이면에는 제1 이면 전극(105A)과 제2 이면 전극(105B)이 형성되어 있다. 그리고, 관통 홀 TH를 통해, 상기 제1 전극(102A)과 제1 이면 전극(105A)이, 제2 전극(102B)과 제2 이면 전극(105B)이 전기적으로 접속되어 있다. 또한, 다이 패드(103)에는 베어의 트랜지스터 칩 T가 고착되며, 트랜지스터의 에미터 전극과 제1 전극(102A)이 금속 세선(104)를 통해 접속되며, 트랜지스터의 베이스 전극과 제2 전극(102B)이 금속 세선(104)를 통해 접속되어 있다. 또한, 트랜지스터 칩 T를 피복하도록 유리 에폭시 기판(101)에 수지층(106)이 형성되어 있다.
상기 CSP(100)는 유리 에폭시 기판(101)을 채용하지만, 웨이퍼 스케일의 CSP와 달리, 칩 T로부터 외부 접속용 이면 전극(105A, 105B)까지의 연장 구조가 간단하여, 저가로 제조할 수 있는 장점을 갖는다.
도 6을 참조하여, 상기한 CSP(100) 등의 소자가 실장 기판 PS에 실장됨으로써, 1개의 모듈이 구성된다. 실장 기판 PS에는 CSP 이외에도, 반도체 소자를 내장하는 회로 장치(110), 칩 저항 CR 및 칩 컨덴서 CC가 표면 및 이면에 실장되어 있다. 그리고, 실장 기판 PS의 표면 및 이면에 형성된 도전로에 의해 개개의 회로 소자는 전기적으로 접속되어 있었다. 이와 같은 구조로, 예를 들면 휴대, OA 기기 등 중에 실장되는 모듈이 구성되어 있었다.
[특허 문헌 1]
일본 특허 공개 제2001-339151호 공보(제1 페이지, 도 1)
그러나, 종래예에 나타내는 바와 같은 구성으로, 하나의 기능을 갖는 모듈을 구성한 경우, 전체 사이즈가 커진다. 이 모듈을 내장하는 전자 기기의 소형화 및 경량화를 행하는 것이 곤란하다는 문제가 있었다. 구체적으로, 상술한 모듈을 종래예에 도시한 바와 같은 구조로 실현한 경우, 그 사이즈가 십 몇 센티미터의 사방으로 된다는 문제가 있었다.
또한, 실장 기판 PS의 양면에 회로 소자가 고착되어 있기 때문에, 마더 보드 등의 기판으로의 접속이 곤란해지는 문제가 있었다.
본 발명은 상기한 문제를 감안하여 이루어진 것이며, 본 발명의 주된 목적은 회로 장치의 이면에 노출된 도전 패턴에 회로 소자나 커넥터를 실장함으로써, 모듈로서의 기능을 가지며 또한 소형 회로 장치를 제공하는 것에 있다.
도 1의 (A)는 본 발명의 회로 장치를 설명하는 평면도이며, 도 1의 (B)는 그 단면도.
도 2의 (A)는 본 발명의 회로 장치를 설명하는 평면도이며, 도 2의 (B)는 그 단면도.
도 3의 (A)는 본 발명의 회로 장치를 설명하는 단면도이며, 도 3의 (B)는 그 평면도.
도 4의 (A)는 본 발명의 회로 장치를 설명하는 단면도이며, 도 4의 (B)는 그 평면도.
도 5는 종래의 회로 장치를 설명하는 단면도.
도 6은 종래의 회로 장치를 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명>
10 : 회로 장치
12A∼12D : 도전 패턴
13 : 제1 회로 소자
14 : 제2 회로 소자
15A, 15B : 커넥터
16 : 밀봉 수지
본 발명의 회로 장치는 적어도 1층의 도전 패턴과, 상기 도전 패턴에 고착되는 제1 회로 소자와, 상기 제1 회로 소자 및 상기 도전 패턴을 피복하여 전체를 지지하는 밀봉 수지를 포함하며, 이면에 노출된 상기 도전 패턴에 커넥터를 접속하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치는 적어도 1층의 도전 패턴과, 상기 도전 패턴에 고착되는 제1 회로 소자와, 상기 제1 회로 소자 및 상기 도전 패턴을 피복하여 전체를 지지하는 밀봉 수지를 포함하며, 상기 회로 장치의 이면에 노출된 상기 도전 패턴에 고착된 제2 회로 소자를 포함하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치는 적어도 2층의 도전 패턴과, 상기 최상층의 도전 패턴으로서 형성된 제1 전극에 전기적으로 접속된 제1 회로 소자와, 상기 제1 회로 소자 및 상기 도전 패턴을 일체로 밀봉한 밀봉 수지와, 최하층의 도전 패턴으로서 형성되며, 이면에 위치하는 상기 밀봉 수지면으로부터 노출된 제2 전극으로이루어지는 패키지를 가지며, 상기 제2 전극은 커넥터 실장용 전극, 제2 회로 소자 실장용 전극으로 이루어지며, 각각 커넥터와 제2 회로 소자가 실장되고, 최상층으로부터 최하층에 걸쳐 형성된 관통 홀 및 배선을 통해 원하는 회로 또는 시스템 회로를 실현하는 것을 특징으로 한다.
도 1을 참조하여, 본 발명의 회로 장치(10)의 구성을 설명한다. 도 1의 (A)는 회로 장치(10)의 상면도이며, 도 1의 (B)는 그 단면도이다. 본 발명의 회로 장치(10)는 적어도 1층의 도전 패턴(12A∼12D)과, 도전 패턴(12A)에 고착되는 제1 회로 소자(13)와, 제1 회로 소자(13) 및 도전 패턴(12A)을 피복하여 전체를 지지하는 밀봉 수지(16)를 포함하며, 이면에 노출된 도전 패턴(12D)에 커넥터를 접속하는 구성으로 되어 있다. 이러한 구성을 이하에서 설명한다.
도 1의 (B)를 참조하여, 도전 패턴(12)은 납재의 부착성, 본딩성, 도금성을 고려하여 그 재료가 선택되며, 재료로서는 Cu를 주재료로 한 도전박, Al을 주재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다. 여기서는, 제1 도전 패턴(12A), 제2 도전 패턴(12B), 제3 도전 패턴(12C) 및 제4 도전 패턴(12D)으로 이루어지는 4층의 다층 배선 구조가 형성되어 있다. 각각의 도전 패턴(12)은 접속 수단(20)(컨택트 홀 또는 관통 홀)에 의해 전기적으로 접속되어 있다. 그리고, 각각의 도전 패턴(12)은 수지층(21)을 개재하여 적층되어 있다.
상기한 다층의 도전 패턴(12)의 구체적인 구조를 설명한다. 제2 도전 패턴(12B)과 제3 도전 패턴(12C)은 두께가 100㎛ 정도의 수지층(21)을 개재하여 적층되어 있다. 그리고, 수지층(21)에 뚫린 관통 홀에 형성된 도금막에 의해 제2 도전 패턴(12B)과 제3 도전 패턴(12C)을 전기적으로 접속하는 접속 수단(20)이 형성되어 있다.
그리고, 제2 도전 패턴(12B) 및 제3 도전 패턴(12C)은 수지층(21)에 의해 피복된다. 제2 도전 패턴(12B)을 피복하는 수지층(21)에 관통 홀을 형성하고, 구리 도금을 형성함으로써, 제1 도전 패턴(12A)이 형성된다. 또한, 제3 도전 패턴(12C)을 피복하는 수지층(21)에 관통 홀을 형성하여, 구리 도금을 형성함으로써, 제4 도전 패턴(12D)이 형성된다. 그리고, 제4 도전 패턴(12D)은 단자(18)로서 노출 부분을 제외하고, 수지 피막(17)에 의해 피복된다.
도 1의 (A)를 참조하여, 단자(18)는 회로 장치(10) 이면을 피복하는 수지 피막(17)으로부터 노출되는 제4 도전 패턴(12D)으로 이루어진다. 여기서는, 회로 장치(10)의 한 측변에 정렬된 단자(18A)는 외부와의 접속부로 되는 제1 커넥터(15A)와 전기적으로 접속되어 있다. 단자(18A)와 대향하는 변에 정렬하는 단자(18B)는 외부와의 접속을 행하는 제2 커넥터(18B)와 접속되어 있다. 또한, 단자(18C)는 다른 측변을 따라 제공되며, 이 단자의 사용 방법으로서는 여러가지가 있지만, 예를 들면, 내장되는 반도체 소자(특히, 메모리, 마이크로 컴퓨터 등)로의 데이터 기입·판독을 위해 사용되어도 된다. 또한, 단자(18E)는 주변부 이외의 부분에 제공되며, 이 단자의 사용 방법으로서는 예를 들면, 내부에 형성된 회로 또는 시스템 검사용으로 사용되어도 된다.
제1 회로 소자(13)로서는, 트랜지스터, 다이오드, IC 칩 등의 반도체 소자, 칩 컨덴서, 칩 저항 등의 수동 소자이다. 또한, 두께가 두껍게는 되지만, CSP,BGA 등의 페이스 다운의 반도체 소자도 실장할 수 있다. 또한, 인덕터, 서미스터(thermistor) 등도 채용된다. 그리고, 제1 회로 소자(13)는 제1 도전 패턴(12A)에 고착되어 있으며, 밀봉 수지(16)에 의해 피복되어 있다. 여기서는, 페이스 업으로 실장된 제1 회로 소자(13A)는 금속 세선(14)을 통해 다른 제1 도전 패턴(12A)과 전기적으로 접속되어 있다. 또한, 제1 회로 소자(13B)로서는 칩 저항이나 칩 컨덴서 등의 칩 부품이 채용된다. 제1 회로 소자(13B)로서 채용되는 칩 부품은, 밀봉 수지(16)의 두께를 억제하기 위해 소형인 것이 채용되며, 예를 들면, 금속 세선(19)의 꼭대기부보다도 얇은 것이 채용된다. 또한, 밀봉 수지(16)보다도 얇은 소자를 제1 회로 소자(13)로서 채용함으로써, 회로 장치(10) 전체의 두께를 얇게 형성할 수 있다.
제2 회로 소자(14)는 제4 도전 패턴(12D)의 노출면에 실장되며, 상기한 제1 회로 소자(13)와 동일한 종류의 소자를 채용할 수 있다. 제2 회로 소자(14)는 밀봉 수지(16)로 피복되지 않기 때문에, 비교적 대형 소자를 채용하는 것이 가능하다. 구체적으로는, 용량이 큰 칩 컨덴서나, 수지 밀봉된 패키지를 제2 회로 소자(14)로서 채용할 수 있다. 이와 같이 두꺼운 소자를 제2 회로 소자(14)로서 회로 장치(10)의 이면에 실장함으로써, 밀봉 수지(16)의 두께를 대형의 제2 회로 소자(14)보다도 얇게 할 수 있다.
밀봉 수지(16)는 회로 소자(13), 금속 세선(19), 및 도전 패턴(12)을 피복하고 있다. 밀봉 수지(16)로서는 열경화성 수지 또는 열가소성 수지를 채용할 수 있다. 또한, 본 발명의 회로 장치(10)는 밀봉 수지(16)에 의해 전체가 지지되어 있다. 즉, 장치의 박형화 및 패턴의 미세화를 실현하기 위해, 각 도전 패턴(12)의 두께는 50∼70㎛ 이하로 얇게 형성되어 있으며, 바람직하게는 10∼30㎛ 정도로 형성된다. 그리고, 도전 패턴(12)은 밀봉 수지(16)의 강성(剛性)에 의해 전체가 지지되어 있다. 따라서, 밀봉 수지(16)에 의해 지지되어 실장 기판으로서 기능하는 회로 장치(10)의 이면으로부터는, 도전 패턴(12)으로 이루어지는 단자(18)가 다수개 노출되어 있으며, 단자(18)에 제2 회로 소자(14) 및 커넥터(15)가 고착되어 있다. 또한, 밀봉 수지(16)로 이루어지는 회로 장치(10)의 하면은 평탄면이기 때문에, 접착제를 개재하여 실장 기판이나 케이싱 내벽에 용이하게 고착할 수 있다.
제1 커넥터(15A)는 회로 장치(10) 이면의 측변부 부근에 실장되어, 외부와의 전기적 접속을 행하는 기능을 갖는다. 제1 커넥터(15A)로부터 도출되는 리드가 단자(18A)에 고착됨으로써, 제1 커넥터(15A)와 단자(18A)와의 전기적 접속이 행해진다. 또한, 제1 커넥터(15A)의 양단에는 고착용 리드가 도출되며, 이 리드가 단자(18D)에 고착됨으로써, 제1 커넥터(15A)는 회로 소자(10) 이면에 고착된다.
제2 커넥터(15B)는 제1 커넥터(15A)에 대향하는 측변부 부근에 고착되며, 다수개의 단자(18B)와 리드를 통해 전기적으로 접속되어 있다. 다른 구성은 상술한 제1 커넥터(15A)와 마찬가지이다.
또한, 상기한 제1 커넥터(15A) 및 제2 커넥터(15B)는 회로 장치(10)의 측변부 이외의 부분에 고착하는 것도 가능하며, 또한 2개 이외의 개수의 커넥터(15)를 회로 장치(10) 이면에 실장하는 것도 가능하다. 또한, 2개의 커넥터(15A, 15B)를 실장하는 경우에 있어서, 서로 대향하는 변 이외의 변에 커넥터(15)를 실장하는 것도 가능하다.
여기서, 제1 커넥터(15A) 및 제2 커넥터(15B)의 구체적인 사용예를 설명한다. 제1 커넥터(15A)를 다른 제어부와 전기적으로 접속하며, 제2 커넥터(15B)를 CD-RW 등의 제어부와 접속함으로써, 회로 장치(10)를 CD-RW의 제어 모듈로서 이용할 수 있다. 따라서, 다른 제어부로부터 입력되는 전기 신호에 기초하여, 제2 커넥터(15B)에 의해 CD-RW의 기입 및 판독 지시를 행할 수 있다. 또한, CD-RW 등의 미디어로부터 판독된 신호가, 제1 커넥터(15A)로부터 외부로 전달된다.
도 2를 참조하여, 커넥터(15A)의 실장 구조에 대하여 설명한다. 도 2의 (A)는 회로 장치(10)의 평면도이며, 도 2의 (B)는 회로 장치(10)를 도 2의 (A)에 나타내는 화살표 방향으로부터 보았을 때의 측면도이다.
도 2의 (B)를 참조하여, 제1 커넥터(15A)는 그 양단의 하부에 리드(22A)가 도출되어 있으며, 리드(22A)가 단자(18D)에 고착됨으로써, 제1 커넥터(15A)는 회로 장치(10)의 이면에 고착되어 있다. 여기서, 단자(18D)는 상술한 제4 도전 패턴(12D)으로 이루어지며, 전기 신호가 통과하지 않은 더미 도전 패턴이다. 또한, 회로 장치(10)의 한 측변에 정렬되어 노출되는 각각의 단자(18A)는, 제1 커넥터(15A)가 그 하면에 갖는 리드(22B)와 땜납 등의 납재를 통해 전기적으로 접속된다. 그리고, 각각의 리드(22B)는 제1 커넥터 내부에서 깔려, 단자(18F)와 도통하고 있다. 단자(18F)는 회로 장치(10)의 외부 입출력 단자로서 기능한다. 제2 커넥터(15B)의 구조는 상술한 제1 커넥터와 마찬가지이다.
도 3을 참조하여, 제1 도전 패턴(12A)의 구성을 설명한다. 도 3의 (A)는 회로 장치(10)의 단면도이며, 도 3의 (B)는 도 3의 (A)의 A-A'선에서의 평면도이고, 회로 장치(10)가 갖는 제1 도전 패턴(12A)을 나타내고 있다.
도 3의 (B)를 참조하여, 제1 도전 패턴(12A)는 제1 회로 소자(13)이 실장되는 패드와 배선부를 형성하고 있다. 도 3의 (B)의 중앙부에서 점선으로 둘러싸인 영역은, 반도체 소자인 제1 회로 소자(13A)를 나타내며, 아일랜드 상에 형성된 제1 도전 패턴 상에 페이스 업으로 고착되어 있다. 또한, 회로 장치(13A)를 둘러싸도록 제1 도전 패턴(12A)에 의해 본딩 패드가 제공되어 있다. 그리고, 제1 도전 패턴(12A)에 의해 이루어지는 배선부에 의해 제1 회로 소자(13)끼리나, 제1 회로 소자(13)와 접속 수단(20)이 접속되어 있다.
또한, 미세한 배선부가 형성되지 않은 부분에는, 제1 도전 패턴(12A)에 의해 폭이 넓은 패턴이 형성되어, 비교적 큰 전류가 흐르는 배선으로서 이용된다. 구체적으로는, 폭이 넓게 형성된 제1 도전 패턴(12A)은 접지 전위 또는 전원에 접속하는 패턴으로서 이용할 수 있다. 또한, 폭이 넓게 형성된 제1 도전 패턴(12A)에는 매트릭스 형상으로 개구부(23)가 형성되며, 개구부(23)로부터는 수지층(21)이 노출되어 있다. 일반적으로, 도전 패턴(12)의 재료인 금속과 수지와의 접착력보다도, 수지끼리의 접착력쪽이 크다. 따라서, 개구부(23)로부터 수지층(21)을 노출시킴으로써, 수지층(21)과 그것을 피복하는 다른 수지재(예를 들면, 밀봉 수지(16) 또는 도전 피막(17))를 접착시킬 수 있기 때문에, 회로 장치(10)의 신뢰성을 향상시킬 수 있다. 또한, 이와 같이 폭이 넓은 도전 패턴(12A)에 개구부(23)를 형성함으로써, 도전 패턴(12A)의 측면을 노출시켜서, 밀봉 수지(16) 등의 수지와 도전패턴(12)과의 측면을 접촉시킬 수 있다. 따라서, 도전 패턴(12A)과 밀봉 수지(16)와의 접착 강도를 향상시킬 수 있다.
또한, 폭이 넓은 패턴 및 여기에 형성되는 개구부(23)는 제2 도전 패턴(12B) 및 제3 도전 패턴(12C)에도 형성된다. 따라서, 제2 도전 패턴 및 제3 도전 패턴에 개구부(23)를 형성함으로써, 수지층(21)과 도전 패턴(12)과의 접착 강도를 향상시킬 수 있다.
각 층의 도전 패턴(12)에 개구부(23)를 형성하는 것 이외의 장점에 대하여 설명한다. 각 층의 도전 패턴(12)에 적절한 비율로써 개구부를 형성함으로써, 도전 패턴(12)의 잔존율을 조정할 수 있다. 구체적으로는, 제1 도전 패턴(12A)과 제4 도전 패턴(12D)을 동일한 정도의 잔존율로 조정함으로써, 이들을 피복하는 수지 피막(17)의 두께를 조정할 수 있다. 또한, 제2 도전 패턴(12B) 및 제3 도전 패턴(12C)의 잔존율을 동일한 정도로 조정함으로써, 이들을 피복하는 수지층(21)의 두께를 조정할 수 있다.
또한, 제2 도전 패턴(12B) 및 제3 도전 패턴(12C)은 접속 수단(20)을 통해 전기적으로 접속되며, 주로 배선구가 형성된다.
도 4를 참조하여, 제4 도전 패턴(12D)의 구성을 설명한다. 도 4의 (A)는 회로 장치(10)의 단면도이며, 도 4의 (B)는 도 4의 (A)의 A-A'선에서의 평면도이다.
도 4의 (B)를 참조하여, 제4 도전 패턴(12D)은 제2 회로 소자(14) 및 커넥터(15)가 실장되는 단자(18)와 배선부를 형성하고 있다. 또한, 각각의 단자(18)는 제4 도전 패턴(12D)으로 이루어지는 배선부 또는 접속 수단을 통해, 회로 장치(10) 내부에 구성되는 전기 회로와 접속되어 있다. 단자(18A) 및 단자(18B)는 회로 장치(10)의 한 측변을 따르도록 정렬되어, 수지 피막(17)으로부터 이면에 노출되어 있다. 또한, 단자(18A) 또는 단자(18B)가 다수개인 경우에는, 도 4의 (B)에 도시한 바와 같이, 2단 이상으로 배열하여 정렬시켜도 된다. 단자(18C)는 회로 장치(10)의 한 측변에 정렬되며, 여기서는 내부의 반도체 소자에 데이터를 기입하기 위해 사용된다. 또한, 단자(18E)는 회로 장치(10) 이면의 측변부 이외의 부분에 형성되어 있다. 이 단자(18E)는 예를 들면, 내부에 형성된 회로의 동작이나 특성 등을 확인하기 위해 이용할 수 있다. 또한, 상기한 단자(18)는 측변부 이외의 부분에 제공하는 것도 가능하며, 정렬시키지 않고 제공하는 것도 가능하다.
이하에, 본 발명의 특징을 정리하여 설명한다.
일반적으로, 반도체 패키지는 프린트 기판 등의 실장 기판에 실장하기 때문에, 패키지된 외형에는 어떠한 소자도 실장되지 않는다. 예를 들면, 패키지의 이면에만 외부 접속용 전극이 형성된 것, 일례로서 BGA는 이면의 전극이 형성된 부분에 회로 소자나 커넥터가 실장되지 않는다. 그것은 땜납 등의 실장 재료를 개재하여 기판에 실장하기 때문이다.
한편, 본 장치는 실장 기판에 고착하는 것이 아니며, 그것 자체를 실장 기판으로서 활용하는 반도체 패키지이다. 이 패키지는 도전 패턴이 몇층 채용될지에 따라 그 두께가 다르지만, 전체적으로 약 1㎜ 이하이며, 박형의 판상체(板狀體)이다. 그대로 이면에 위치하는 외부 접속 전극에 땜납 등의 납재를 형성하면, 이것도 박형의 BGA로 된다. 그러나. 도 1의 (B)와 같이 이면을 앞으로 하여, 실장면으로서 활용하고, 여기에 제2 회로 소자(14)나 커넥터(15)를 접속하여 모듈로 한다.
즉, 본 발명에서는 이하에 열거하는 요소에 의해 원하는 회로 또는 시스템을 실현할 수 있다.
① 몰딩된 제1 회로 소자(13), 최상층의 도전 패턴(12A) 및 그것으로부터 형성되는 전극, 랜드, 본딩 패드 등,
② 최하층의 제4 도전 패턴(12D)으로 이루어지는 외부 접속 전극, 배선, 그것에 실장되는 제2 회로 소자(14)
③ 최하층 및 최상층의 도전 패턴 사이에 제공된 적어도 1층의 배선
④ 각 도전 패턴(12) 사이에 형성된 관통 홀
⑤ 최하층의 외부 접속 전극에 제공된 커넥터(15)
두께가 얇으며, 또한 리드 프레임이 없는 만큼, 그 평면적인 면적도 적어서, 초소형의 패키지를 실현할 수 있다. 휴대용 기기, OA 기기의 소형화 및 경량화가 가능해진다. 또한, 커넥터가 이들 기기의 실장 수단으로 된다. 일반적으로, 예를 들면 5㎝×5㎝, 10㎝×4㎝, 두께가 0.5㎜ 등의 박형인 패키지는 보통 생각하여도 그 휘어짐이 문제로 되지만, 이면에 형성되는 땜납 등에 의해 실장되는 것은 아니며, 커넥터나 박판 유지 수단 등에 의해 실장되기 때문에, 그 휘어짐 그대로 실장된다. 따라서 땜납 등의 크랙을 방지하는 것도 가능하게 된다.
계속해서, 섬 형상으로 개구부(23)가 형성된 제1 도전 패턴(12A)에 대하여 설명한다. 이하, 메쉬 패턴이라 한다. 이 메쉬 패턴은 본래의 취지는 도 3의 (A)에 나타내는, 제1 도전 패턴(12A)∼ 제4 도전 패턴(12D) 및 이들을 일체로 하는 밀봉 수지(16)가 전면에 걸쳐 실질적으로 균일해지도록 형성되는 더미 패턴이다. 이 더미 패턴은 전극 자체가 섬 형상이어도 되지만, 각각에 걸리는 전압은 부유로 되기 때문에, 용량이 발생한다. 또한, 각각을 부유로 하지 않고 고정하는 데에는 컨택트 홀이 필요하다. 이 메쉬 패턴으로 하여, 각 층에 또는 중첩하는 하층 및 상층에 형성하면, 이들을 동일한 전위로 하는 컨택트 홀은 적어도 한 부분이면 된다. 게다가, 개구부(23)를 통해 상층과 하층의 수지가 접합하여, 패키지로서 밀착성이 향상한다. 또한, 도 3의 (B)에 도시한 바와 같이, 패턴도 커져서 큰 전류를 흘리는 전극으로서 기능한다. 또한, 각 층의 메쉬 패턴은 예를 들면, 접지 전압으로 고정되기 때문에, 기생 용량도 발생하지 않는다. 또한, 이 개구부(23)의 사이즈를 제어함으로써 실드 효과도 가능해진다.
본 발명에서는 이하에 나타내는 바와 같은 효과를 발휘할 수 있다.
도전 패턴(12)에 실장된 제1 회로 소자(13)를 갖는 회로 장치(10)의 이면에, 외부와의 접속 단자로 되는 커넥터(15)를 실장함으로써, 회로 장치(10) 전체의 평면적인 사이즈를 크게 하지 않고, 커넥터(15)를 통해 외부와의 전기적 접속을 용이하게 행할 수 있다.
또한, 반도체 소자 등의 제1 회로 소자(13)를 내장하여, 다층으로 형성된 도전 패턴(12)을 갖는 회로 장치(10)의 이면에 제2 회로 소자(14)를 실장함으로써, 소형이며 또한 복잡한 회로 구성을 갖는 회로 장치를 제공할 수 있다. 구체적으로, 본 발명의 회로 장치(10)의 평면적인 사이즈는 약 3㎝×3㎝로 형성하는 것이 가능하다.
또한, 도전 패턴(12)을 다층으로 형성함으로써, 보다 복잡한 회로를 장치 내부에 구성할 수 있기 때문에, 하나의 시스템을 갖는 모듈로서의 회로 장치(10)를 구성할 수 있다. 예를 들면, CD-WR 등의 하드웨어를 제어하는 기능을 갖는 회로 장치(10)를 구성할 수 있다.
또한, 회로 장치(10)는 밀봉 수지(16)에 의해 전체가 피복되어 있으며, 종래예의 실장 기판과 같은 지지 기판을 불요로 하여 형성되어 있기 때문에, 회로 장치(10)는 박형으로 형성되어 있다.

Claims (19)

  1. 적어도 1층의 도전 패턴과, 상기 도전 패턴에 고착되는 제1 회로 소자와, 상기 제1 회로 소자 및 상기 도전 패턴을 피복하여 전체를 지지하는 밀봉 수지를 포함하며,
    이면에 노출된 상기 도전 패턴에 커넥터를 접속하는 것을 특징으로 하는 회로 장치.
  2. 제1항에 있어서,
    상기 커넥터는 상기 회로 장치의 주변부에 제공되는 것을 특징으로 하는 회로 장치.
  3. 제1항에 있어서,
    상기 커넥터는 서로 대향하는 측변을 따라 제공되는 것을 특징으로 하는 회로 장치.
  4. 제1항에 있어서,
    상기 도전 패턴의 이면에 제2 회로 소자가 실장되는 것을 특징으로 하는 회로 장치.
  5. 제1항에 있어서,
    상기 도전 패턴은 다층으로 형성되며, 최상층의 상기 도전 패턴에 상기 제1 회로 소자가 실장되고, 최하층의 상기 도전 패턴에 상기 커넥터가 접속되는 것을 특징으로 하는 회로 장치.
  6. 제1항에 있어서,
    상기 제1 회로 소자는 트랜지스터, 다이오드, IC, 칩 컨덴서, 칩 저항, 수지 밀봉 패키지, 인덕터 또는 서미스터인 것을 특징으로 하는 회로 장치.
  7. 제4항에 있어서,
    상기 제2 회로 소자는 트랜지스터, 다이오드, IC, 칩 컨덴서, 칩 저항, 수지 밀봉 패키지, 인덕터 또는 서미스터인 것을 특징으로 하는 회로 장치.
  8. 제1항에 있어서,
    상기 도전 패턴에 의해, 상기 제1 회로 소자가 고착되는 패드 및 배선부를 구성함으로써 회로 또는 시스템을 구성하는 것을 특징으로 하는 회로 장치.
  9. 적어도 1층의 도전 패턴과, 상기 도전 패턴에 고착되는 제1 회로 소자와, 상기 제1 회로 소자 및 상기 도전 패턴을 피복하여 전체를 지지하는 밀봉 수지를 포함하고,
    상기 회로 장치의 이면에 노출된 상기 도전 패턴에 고착된 제2 회로 소자를 포함하는 것을 특징으로 하는 회로 장치.
  10. 제9항에 있어서,
    상기 제1 회로 소자는 금속 세선에 의해 상기 도전 패턴과 전기적으로 접속되는 반도체 소자 및 칩 부품이며, 상기 칩 부품의 두께는 상기 밀봉 수지보다도 얇은 것을 특징으로 하는 회로 장치.
  11. 제9항에 있어서,
    상기 제1 회로 소자 및 상기 제2 회로 소자는 트랜지스터, 다이오드, IC, 칩 컨덴서, 칩 저항, 수지 밀봉 패키지, 인덕터 또는 서미스터인 것을 특징으로 하는 회로 장치.
  12. 제9항에 있어서,
    상기 회로 장치의 주변부에는 상기 도전 패턴과 전기적으로 접속되는 커넥터가 실장되며, 상기 커넥터에 끼워지는 영역에 상기 제2 회로 소자가 배치되는 것을 특징으로 하는 회로 장치.
  13. 제9항에 있어서,
    상기 도전 패턴은 다층으로 형성되며, 최상층의 상기 도전 패턴에 상기 제1회로 소자가 실장되고, 최하층의 상기 도전 패턴에 상기 제2 회로 소자가 실장되는 것을 특징으로 하는 회로 장치.
  14. 제9항에 있어서,
    상기 도전 패턴에 의해, 상기 제1 회로 소자 및 상기 제2 회로 소자가 고착되는 패드 및 배선부를 구성함으로써 회로 또는 시스템을 구성하는 것을 특징으로 하는 회로 장치.
  15. 적어도 2층의 도전 패턴과, 상기 최상층의 도전 패턴으로서 형성된 제1 전극에 전기적으로 접속된 제1 회로 소자와, 상기 제1 회로 소자 및 상기 도전 패턴을 일체로 밀봉한 밀봉 수지와, 최하층의 도전 패턴으로서 형성되며, 이면에 위치하는 상기 밀봉 수지면으로부터 노출된 제2 전극으로 이루어지는 패키지를 포함하며,
    상기 제2 전극은 커넥터 실장용 전극, 제2 회로 소자 실장용의 전극으로 이루어지며, 각각 커넥터와 제2 회로 소자가 실장되고, 최상층으로부터 최하층에 걸쳐 형성된 관통 홀 및 배선을 통해 원하는 회로 또는 시스템 회로가 실현되는 것을 특징으로 하는 회로 장치.
  16. 제15항에 있어서,
    상기 제2 회로 소자는 패키지된 반도체 소자, 칩 컨덴서, 칩 저항 또는 전해 컨덴서인 회로 장치.
  17. 제1항, 제9항 또는 제15항에 있어서,
    적어도 1층의 도전로로서, 섬 형상의 개구부가 복수 형성된 도전 패턴이 형성되고, 상기 개구부를 통해 한쪽 측의 수지와 다른 쪽 측의 수지가 고착되는 회로 장치.
  18. 제17항에 있어서,
    상기 섬 형상의 개구부가 형성된 도전 패턴은 상층 또는 하층에 중첩되어 형성되며, 양자는 전기적으로 동일한 전위로 고정되는 것을 특징으로 하는 회로 장치.
  19. 제17항에 있어서,
    상기 섬 형상으로 개구부가 형성된 도전 패턴이 복수층에 걸쳐 빈 영역에 형성되며, 상기 도전 패턴을 고정하는 수지층과 일체로 실질적으로 전면에 걸쳐 균일한 막 두께로 형성되는 회로 장치.
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