JP6799430B2 - 半導体装置及び表示装置 - Google Patents

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Description

本開示は、基板にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップが実装された半導体装置及びそれを備える表示装置に関する。
近年、半導体集積回路などを含むＩＣチップが基板に実装された半導体装置が様々な電子機器において使用されている。例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）チップなどのＩＣチップは、機能が集約されていることから、多数の入出力端子を備える。このように多数の入出力端子を備えるＩＣチップにおいては、実装面積を低減するために、マトリックス状に配置された端子アレイを設ける構成が採用されている。このようなＩＣチップの一例として、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリが含まれるＩＣチップが挙げられる。メモリが含まれるＩＣチップにおいては、データの入出力信号の他に、メモリで使用される参照電圧が入力される。参照電圧は、メモリにおいて信号電圧がＨｉｇｈｔレベル又はＬｏｗレベルのいずれであるかを判定するための閾値として使用される。このため、参照電圧がノイズなどに起因して変動する場合には、メモリチップの動作に支障を来す。また、メモリにおいて信号電圧と参照電圧とを比較する際に、信号電圧がスイングするたびに、信号電圧に起因する電流が参照電圧供給用の配線にノイズとして流れ込む。このため、参照電圧に対するノイズ対策が特に重要となる。そこで、参照電圧に含まれるノイズを抑制するために、ＩＣチップの参照電圧が入力される端子とグランドパターンとの間に、コンデンサを接続する構成が採用されている。この構成において、ＩＣチップの参照電圧が入力される端子とコンデンサとの間の距離が大きくなる場合には、ＩＣチップとコンデンサとの間の配線のインピーダンスが増大する。これに伴い、コンデンサによるノイズ抑制効果が低下する。
そこで、基板のＩＣチップが実装された主面の裏側面にコンデンサを実装し、ビア配線を介して、ＩＣチップとコンデンサとを接続する技術が提案されている（例えば、特許文献１など参照）。これにより、ＩＣチップとコンデンサとの間の距離を低減することで、ＩＣチップとコンデンサとの間の配線のインピーダンスを低減しようとしている。
特開２００８−１３５７７２号公報
しかしながら、基板の裏側面にコンデンサを実装することにより、半導体装置を配置するために必要な基板の厚さ方向のスペースが増大する。これは、小型化及び薄型化が要求される電子機器への半導体装置の適用の妨げとなり得る。
本開示は、上記の課題に鑑みてなされたものであり、基板と、当該基板の一方の主面だけに実装されたＩＣチップ及びコンデンサとを備え、ＩＣチップにおける参照電圧が入力される端子とコンデンサとの間の配線のインピーダンスを抑制できる半導体装置及びそれを備える表示装置を提供する。
上記目的を達成するために、本開示の一態様に係る半導体装置は、参照電圧が入力される参照端子を含む端子が７行以上かつ７列以上のマトリックス状に配置された端子アレイを有するＩＣチップと、前記参照端子に電気的に接続されるコンデンサと、一方の主面が実装面であり、前記ＩＣチップ及び前記コンデンサが前記実装面に実装される基板とを備え、前記ＩＣチップは、ＡＳＩＣチップ又はＦＰＧＡチップであり、前記参照端子は、前記端子アレイの外側から三行目以内、又は、三列目以内の位置に配置される。
また、上記目的を達成するために、本開示の一態様に係る表示装置は、上記半導体装置を備える。
本開示によれば、基板と、当該基板の一方の主面だけに実装されたＩＣチップ及びコンデンサとを備え、ＩＣチップにおける参照電圧が入力される端子とコンデンサとの間の配線のインピーダンスを抑制できる半導体装置及びそれを備える表示装置を提供することができる。
図１は、実施の形態１に係る半導体装置の全体構成を示す上面図である。 図２は、実施の形態１に係る半導体装置の一部拡大上面図である。 図３は、実施の形態１に係る半導体装置の一部拡大断面図である。 図４は、実施の形態１に係るＩＣチップにおいて参照端子を配置可能な位置を示す図である。 図５は、実施の形態１の変形例１に係る半導体装置の全体構成を示す上面図である。 図６は、実施の形態１の変形例２に係る半導体装置の全体構成を示す上面図である。 図７は、実施の形態２に係る半導体装置の全体構成を示す上面図である。 図８は、実施の形態３に係る半導体装置の全体構成を示す上面図である。 図９は、実施の形態３に係る半導体装置の全体構成を示す一部拡大断面図である。 図１０は、実施の形態４に係る半導体装置の全体構成を示す上面図である。 図１１は、実施の形態１〜４のいずれかに係る半導体装置を内蔵した表示装置の外観図である。
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
（実施の形態１）
［１−１．全体構成］
実施の形態１に係る半導体装置について説明する。まず、本実施の形態に係る半導体装置の全体構成について図面を用いて説明する。
図１は、本実施の形態に係る半導体装置１０の全体構成を示す上面図である。
図１に示されるように、本実施の形態に係る半導体装置１０は、ＩＣチップ２０と、コンデンサ３０と、基板４０とを備える。さらに、半導体装置１０は、レギュレータ５０を備える。本実施の形態では、半導体装置１０は、四つのレギュレータ５０を備える。
半導体装置１０は、所定の処理機能を有する電子モジュールである。半導体装置１０が有する処理機能は特に限定されない。半導体装置１０は、例えば、画像処理機能などを有してもよい。
基板４０は、一方の主面が実装面４０ａであり、ＩＣチップ２０と、コンデンサ３０とが実装面４０ａに実装される板状部材である。なお、本実施の形態では、基板４０には、レギュレータ５０がさらに実装される。本実施の形態では、基板４０の実装面４０ａにＩＣチップ２０などのすべての素子が実装されている。つまり、半導体装置１０においては片面実装が実現されている。
本実施の形態では、基板４０として、例えば、多層構造のプリント基板が用いられるが、基板４０の構造及び材質などは、ＩＣチップ２０などを実装できれば特に限定されない。基板４０は、例えば、ガラスエポキシなどの絶縁材料からなる複数の絶縁層を有する。複数の絶縁層の各々に例えば、銅などの導電性材料からなる配線パターンが形成されていてもよい。また、基板４０には、絶縁層を貫通するビア配線が形成されていてもよい。
レギュレータ５０は、ＩＣチップ２０に参照電圧を出力する定電圧生成回路である。レギュレータ５０は、外部から入力された電圧を参照電圧に変換して出力する。参照電圧は、例えば、ＤＲＡＭなどのメモリにおいて信号電圧がＨｉｇｈレベル又はＬｏｗレベルのいずれであるかを判定するための閾値として使用される直流電圧である。参照電圧の大きさは特に限定されないが、例えば、０．５Ｖ程度である。また、レギュレータ５０は参照電圧以外の電圧を出力してもよい。この場合、ＩＣチップ２０には、例えば、半導体装置１０の外部の電源から参照電圧が供給されてもよい。
ＩＣチップ２０は、参照電圧が入力される参照端子２２ｖを含む端子２２が７行以上かつ７列以上のマトリックス状に配置された端子アレイ２１を有する素子である。端子アレイ２１を形成する複数の端子２２は、正確にマトリックスを形成するように配置されなくてもよい。例えば、一部の行又は列を構成する端子２２の個数が、他の行又は列より少なくてもよい。複数の端子２２は、概ねマトリックス状に配置されればよい。端子アレイ２１を構成する複数の端子２２の各々は、例えば、半田ボールであってもよい。ＩＣチップ２０は、基板４０に対向する面に端子アレイ２１を有する。
本実施の形態では、ＩＣチップ２０は、ＡＳＩＣチップ又はＦＰＧＡチップである。なお、ＩＣチップ２０は、ＤＲＡＭなどのメモリを備えてもよいし、外部のメモリと通信を行ってもよい。端子アレイ２１を構成する複数の端子２２の少なくとも一つは参照電圧が入力される参照端子２２ｖである。参照端子２２ｖには、メモリにおいて閾値として用いられる参照電圧がレギュレータ５０から入力される。
コンデンサ３０は、ＩＣチップ２０の参照端子２２ｖに電気的に接続される容量素子である。コンデンサ３０は、例えば、二つの端子を有し、一方の端子が参照端子２２ｖに電気的に接続され、他方の端子が接地される。つまり、コンデンサ３０は、参照電圧に含まれるノイズを低減するためのバイパスコンデンサとして機能する。なお、コンデンサ３０は、三つ以上の端子を有してもよい。コンデンサ３０は、バイパスコンデンサとして機能する特性を有するコンデンサであれば、特に限定されない。本実施の形態では、コンデンサ３０は、基板４０に表面実装されるチップコンデンサである。
半導体装置１０の構成は、上述した構成に限定されない。例えば、半導体装置１０は、複数のコンデンサ３０を備えてもよいし、コンデンサ３０だけでなく、他のコンデンサも備えてもよい。また、半導体装置１０は、レギュレータ５０を備えなくてもよい。この場合、半導体装置１０は、外部から電力を供給されてもよい。また、半導体装置１０は、複数のＩＣチップ２０を備えてもよいし、ＩＣチップ２０だけでなく、他のＩＣチップも備えてもよい。
［１−２．ＩＣチップとコンデンサとの接続態様］
ＩＣチップ２０とコンデンサ３０との接続態様について図面を用いて説明する。
図２及び図３は、それぞれ、本実施の形態に係る半導体装置１０の一部拡大上面図及び断面図である。図２には、図１の破線枠ＩＩの内部が拡大されて示されている。図３には、図２のＩＩＩ−ＩＩＩ断面が示されている。図４は、本実施の形態に係るＩＣチップ２０において参照端子２２ｖを配置可能な位置を示す図である。
図２及び図３に示されるように、ＩＣチップ２０の参照端子２２ｖとコンデンサ３０とは、実装面４０ａに配置された配線パターン４３を介して電気的に接続されている。これにより、例えば、基板４０の内部に配置された配線パターンと、参照端子２２ｖから当該配線パターンまでを接続するビア配線とを用いる場合より、参照端子２２ｖとコンデンサ３０との間の配線の長さを低減し得る。したがって、参照端子２２ｖとコンデンサ３０との間の配線のインピーダンスを低減できる。本実施の形態では、コンデンサ３０は、パッド電極４２を介して配線パターン４３に電気的に接続される。配線パターン４３は、基板４０の実装面４０ａに配置された導電膜である。パッド電極４２は、基板４０の実装面４０ａに配置された導電膜であり、コンデンサ３０の端子が電気的に接続される。なお、図３に示されるように、基板４０の実装面４０ａの裏側面には、グランドパターン４４が配置されてもよい。グランドパターン４４は、接地される導電膜であり、基板４０に実装される各素子のグランド端子が電気的に接続される。パッド電極４２、配線パターン４３及びグランドパターン４４を形成する材料は、導電性材料であれば特に限定されず、例えば、銅などでもよい。
参照端子２２ｖは、端子アレイ２１の外側から三行目以内、又は、三列目以内の位置に配置される。つまり、端子アレイ２１は、図４に示されるＩＣチップ２０の端子アレイ２１のうちハッチングされた端子２２ｐのいずれかであればよい。言い換えると、参照端子２２ｖは、端子アレイ２１の外側から四行目以降、かつ、四列目以降の位置には配置されない。つまり、図４に示されるＩＣチップ２０の端子アレイ２１のうちハッチングされていない端子２２ｉは、参照端子２２ｖとして用いられない。
このように、参照端子２２ｖは、ＩＣチップ２０の外縁から比較的近い位置に配置される。このため、基板４０のＩＣチップ２０が実装された実装面４０ａにコンデンサ３０を実装する場合においても、参照端子２２ｖとＩＣチップ２０の外縁付近に配置されたコンデンサ３０との間の距離を低減し得る。したがって、参照端子２２ｖとコンデンサ３０とを電気的に接続する配線のインピーダンスを低減し得る。
本実施の形態では、図１〜図４に示されるように、参照端子２２ｖは、端子アレイ２１の外側から１列目に配置されている。これにより、参照端子２２ｖとコンデンサ３０との間の配線パターン４３の長さを最小とすることができる。
また、参照端子２２ｖとコンデンサ３０とを電気的に接続する配線のうち、実装面４０ａに平行な部分は、当該部分の一端と他端との間を最短距離で結ぶ経路に配置される。本実施の形態では、実装面４０ａに平行な配線パターン４３は、参照端子２２ｖの位置に対応する一端と、パッド電極４２の位置に対応する他端との間において直線状に配置される。なお、「最短距離で結ぶ経路」とは、必ずしも直線状の経路に限定されない。例えば、配線パターン４３の一端と他端とを結ぶ線分上に迂回すべき障害物が配置されている場合には、一端と他端とを当該障害物を迂回して結ぶ経路のうち最短の経路が「最短距離で結ぶ経路」となる。以上のように、参照端子２２ｖとコンデンサ３０との間の配線の長さを最短とすることにより、配線のインピーダンスをより一層低減できる。
［１−３．変形例］
本実施の形態では、図１〜図４に示されるように、参照端子２２ｖは、端子アレイ２１の外側から１列目に配置されたが、参照端子２２ｖの配置はこれに限定されない。以下では、本実施の形態に係る参照端子２２ｖの配置の他の例について図面を用いて説明する。
図５は、本実施の形態の変形例１に係る半導体装置１０ａの全体構成を示す上面図である。図６は、本実施の形態の変形例２に係る半導体装置１０ｂの全体構成を示す上面図である。
図５に示される変形例１に係る半導体装置１０ａにおいては、参照端子２２ｖは、ＩＣチップ２０ａの端子アレイ２１の外側から２列目に配置されている。本変形例においては、参照端子２２ｖとパッド電極４２との間は、配線パターン４３ａで電気的に接続される。また、図６に示される変形例２に係る半導体装置１０ｂにおいては、参照端子２２ｖは、ＩＣチップ２０ｂの端子アレイ２１の外側から３列目に配置されている。本変形例においては、参照端子２２ｖとパッド電極４２との間は、配線パターン４３ｂで電気的に接続される。これらの変形例においても、参照端子２２ｖは、端子アレイ２１の外側から三行目以内、又は、三列目以内の位置に配置される。これにより、例えば、参照端子２２ｖが、端子アレイ２１の外側から四行目以降、かつ、四列目以降に配置される場合より、参照端子２２ｖとコンデンサ３０との間の距離を低減し得る。したがって、参照端子２２ｖとコンデンサ３０とを電気的に接続する配線のインピーダンスを低減し得る。
［１−４．まとめ］
以上のように、本実施の形態に係る半導体装置１０は、参照電圧が入力される参照端子２２ｖを含む端子２２が７行以上かつ７列以上のマトリックス状に配置された端子アレイ２１を有するＩＣチップ２０を備える。半導体装置１０は、さらに、参照端子２２ｖに電気的に接続されるコンデンサ３０と、一方の主面が実装面４０ａであり、ＩＣチップ２０及びコンデンサ３０が実装面４０ａに実装される基板４０とを備える。ここで、ＩＣチップ２０は、ＡＳＩＣチップ又はＦＰＧＡチップであり、参照端子２２ｖは、端子アレイ２１の外側から三行目以内、又は、三列目以内の位置に配置される。
これにより、基板４０のＩＣチップ２０が実装された実装面４０ａにコンデンサ３０を実装する場合においても、参照端子２２ｖとコンデンサ３０との間の距離を低減し得る。したがって、参照端子２２ｖとコンデンサ３０とを電気的に接続する配線のインピーダンスを低減し得る。これにより、参照端子２２ｖに入力される参照電圧に含まれるノイズを抑制できるため、参照電圧を用いるメモリなどの動作を安定化させることができる。
また、半導体装置１０において、参照端子２２ｖとコンデンサ３０とは、実装面４０ａに配置された配線パターン４３を介して接続されてもよい。
これにより、例えば、基板４０の内部に配置された配線パターンと、参照端子２２ｖから当該配線パターンまでを接続するビア配線とを用いる場合より、参照端子２２ｖとコンデンサ３０との間の配線の長さを低減し得る。したがって、参照端子２２ｖとコンデンサ３０との間の配線のインピーダンスを低減し得る。
（実施の形態２）
実施の形態２に係る半導体装置について説明する。本実施の形態では、ＩＣチップの参照端子が、端子アレイの外側から四行目以降、かつ、四列目以降の位置に配置される半導体装置において、参照端子とコンデンサとの間の配線のインピーダンスを低減できる構成が採用される。以下、本実施の形態に係る半導体装置について、実施の形態１に係る半導体装置１０との相違点を中心に図面を用いて説明する。
図７は、本実施の形態に係る半導体装置１１０の全体構成を示す上面図である。
図７に示されるように、本実施の形態に係る半導体装置１１０は、実施の形態１に係る半導体装置１０と同様に、ＩＣチップ１２０と、コンデンサ３０と、基板４０とを備える。さらに、半導体装置１１０は、四つのレギュレータ５０を備える。本実施の形態においても、ＩＣチップ１２０と、コンデンサ３０と、レギュレータ５０とが基板４０の実装面４０ａに実装される。
ＩＣチップ１２０は、実施の形態１に係るＩＣチップ２０と同様に、参照電圧が入力される参照端子１２２ｖを含む端子１２２が７行以上かつ７列以上のマトリックス状に配置された端子アレイ１２１を有する素子である。ＩＣチップ１２０は、参照端子１２２ｖが、端子アレイ１２１の外側から四行目以降、かつ、四列目以降の位置に配置されている点において、実施の形態１に係るＩＣチップ２０と相違する。本実施の形態では、参照端子１２２ｖは、端子アレイ１２１の外側から４行目、かつ、４列目の位置に配置される。そのため、参照端子１２２ｖと、コンデンサ３０との間の距離が、実施の形態１に係る参照端子２２ｖとコンデンサ３０との間の距離より大きくなる。
このように参照端子１２２ｖとコンデンサ３０との間の距離が大きい構成において、参照端子１２２ｖとコンデンサ３０とを接続する配線のインピーダンスを低減するために、本実施の形態では、参照端子１２２ｖとコンデンサ３０とは、並列に接続された複数の並列配線を介して接続される。具体的には、並列配線として、基板４０の実装面４０ａに配置された二本の配線パターン１４３が用いられる。二本の配線パターン１４３の各々の一方の端部は、参照端子１２２ｖに接続され、他方の端子は、パッド電極４２に接続される。これにより、一本の配線パターンを用いて、参照端子１２２ｖとパッド電極４２とを接続する場合より、参照端子１２２ｖとコンデンサ３０との間の配線のインピーダンスを低減できる。なお、本実施の形態では、二本の配線パターン１４３を用いたが、三本以上の配線パターンを用いてもよい。
また、参照端子１２２ｖとコンデンサ３０とを電気的に接続する配線のうち、実装面４０ａに平行な部分は、当該部分の一端と他端との間を最短距離で結ぶ経路に配置される。本実施の形態では、実装面４０ａに平行な二つの配線パターン１４３は、参照端子１２２ｖに対応する一端と、パッド電極４２に対応する他端との間において直線状に配置される。このように、配線の長さを最短とすることにより、配線のインピーダンスをより一層低減できる。
以上のように、本実施の形態に係る半導体装置１１０は、参照電圧が入力される参照端子１２２ｖを含む端子１２２が７行以上かつ７列以上のマトリックス状に配置された端子アレイ１２１を有するＩＣチップ１２０を備える。半導体装置１１０は、さらに、参照端子１２２ｖに電気的に接続されるコンデンサ３０と、一方の主面が実装面４０ａであり、ＩＣチップ１２０及びコンデンサ３０が実装面４０ａに実装される基板４０とを備える。ここで、ＩＣチップ１２０は、ＡＳＩＣチップ又はＦＰＧＡチップである。また、参照端子１２２ｖは、端子アレイ１２１の外側から四行目以降、かつ、四列目以降の位置に配置され、参照端子１２２ｖとコンデンサ３０とは、並列に接続された複数の並列配線を介して接続される。
これにより、参照端子１２２ｖとコンデンサ３０との間の距離が大きくなる。しかしながら、参照端子１２２ｖとコンデンサ３０とが、並列に接続された複数の並列配線（本実施の形態では、二つの配線パターン１４３）を介して接続されることで、参照端子２２ｖとコンデンサ３０とを電気的に接続する配線のインピーダンスを低減し得る。
（実施の形態３）
実施の形態３に係る半導体装置について説明する。本実施の形態に係る半導体装置では、実施の形態２に係る半導体装置１１０と同様に、ＩＣチップの参照端子が、端子アレイの外側から四行目以降、かつ、四列目以降の位置に配置され、参照端子とコンデンサとは、並列に接続された複数の並列配線を介して接続される。本実施の形態においては、複数の並列配線の構成において実施の形態２と異なる。以下、本実施の形態に係る半導体装置について、実施の形態２に係る半導体装置１１０との相違点を中心に図面を用いて説明する。
図８及び図９は、それぞれ、本実施の形態に係る半導体装置２１０の全体構成を示す上面図及び一部拡大断面図である。図９には、図８のＩＸ−ＩＸ断面が示されている。
図８及び図９に示されるように、本実施の形態に係る半導体装置２１０は、実施の形態２に係る半導体装置１１０と同様に、ＩＣチップ１２０と、コンデンサ３０と、基板２４０とを備える。さらに、半導体装置２１０は、四つのレギュレータ５０を備える。本実施の形態においても、ＩＣチップ１２０と、コンデンサ３０と、レギュレータ５０とが基板２４０の実装面２４０ａに実装される。
ＩＣチップ１２０は、実施の形態２に係るＩＣチップ１２０と同様の構成を有する。つまり、ＩＣチップ１２０は、参照電圧が入力される参照端子１２２ｖを含む端子１２２が７行以上かつ７列以上のマトリックス状に配置された端子アレイ１２１を有する素子である。ＩＣチップ１２０は、参照端子１２２ｖが、端子アレイ１２１の外側から四行目以降、かつ、四列目以降の位置に配置されている。本実施の形態でも、実施の形態２と同様に、参照端子１２２ｖは、端子アレイ１２１の外側から４行目、かつ、４列目の位置に配置される。そのため、参照端子１２２ｖと、コンデンサ３０との間の距離が、実施の形態１に係る参照端子２２ｖとコンデンサ３０との間の距離より大きくなる。
このように参照端子１２２ｖとコンデンサ３０との間の距離が大きい構成において、参照端子１２２ｖとコンデンサ３０とを接続する配線のインピーダンスを低減するために、本実施の形態でも、実施の形態２と同様に、参照端子１２２ｖとコンデンサ３０とは、並列に接続された複数の並列配線を介して接続される。本実施の形態では、複数の並列配線の少なくとも一部は、基板２４０の厚さ方向（図９の上下方向）に延びる二本のビア配線２４７及び二本のビア配線２４８である。図９に示されるように、参照端子１２２ｖとコンデンサ３０とを接続する配線は、パッド電極４５と、二本のビア配線２４７と、配線パターン２４３と、二本のビア配線２４８と、パッド電極４２とで構成される。
パッド電極４５は、基板２４０の実装面２４０ａに配置された導電膜であり、参照端子１２２ｖが電気的に接続される。
二本のビア配線２４７は、並列に接続された並列配線である。各ビア配線２４７は、基板２４０の厚さ方向に延びる柱状の導電部材であり、パッド電極４５と配線パターン２４３とを電気的に接続する。
配線パターン２４３は、基板２４０の内部に配置された導電膜であり、二本のビア配線２４７と二本のビア配線２４８とを電気的に接続する。
二本のビア配線２４８は、並列に接続された並列配線である。各ビア配線２４８は、基板２４０の厚さ方向に延びる柱状の導電部材であり、配線パターン２４３とパッド電極４２とを電気的に接続する。
パッド電極４５、二本のビア配線２４７、二本のビア配線２４８、及び、配線パターン２４３を形成する材料は、導電性材料であれば特に限定されず、例えば、銅などでもよい。
以上のように、本実施の形態に係る半導体装置２１０において、参照端子１２２ｖとコンデンサ３０とは、並列に接続された複数の並列配線を介して接続され、複数の並列配線の少なくとも一部は、基板２４０の厚さ方向に延びるビア配線２４７及び２４８である。これにより、例えば、一本のビア配線２４７及び一本のビア配線２４８だけを用いる場合より、参照端子１２２ｖとコンデンサ３０との間の配線のインピーダンスを低減できる。
なお、本実施の形態では、二本のビア配線２４７及び二本のビア配線２４８を用いたが、三本以上のビア配線を用いてもよい。また、本実施の形態では、一本の配線パターン２４３を用いたが、複数の配線パターンを用いて、二本のビア配線２４７と二本のビア配線２４８とを接続してもよい。これにより、参照端子１２２ｖとコンデンサ３０とを接続する配線のインピーダンスをより一層低減できる。
（実施の形態４）
実施の形態４に係る半導体装置について説明する。本実施の形態に係る半導体装置は、主に、メモリチップを備える点において、実施の形態１に係る半導体装置１０と相違する。以下、本実施の形態に係る半導体装置について、実施の形態１に係る半導体装置１０との相違点を中心に図面を用いて説明する。
図１０は、本実施の形態に係る半導体装置３１０の全体構成を示す上面図である。
図１０に示されるように、ＩＣチップ２０と、コンデンサ３０と、基板４０と、レギュレータ５０と、メモリチップ６０とを備える。
本実施の形態では、レギュレータ５０は、基板４０の実装面４０ａに実装され、ＩＣチップ２０及びメモリチップ６０に参照電圧を供給する。
メモリチップ６０は、外部から入力される信号を記憶する素子であり、基板４０の実装面４０ａに実装される。本実施の形態では、メモリチップ６０は、ＤＲＡＭであり、レギュレータ５０から入力される参照電圧を閾値として用いる。メモリチップ６０は、レギュレータ５０から参照電圧が入力される参照端子６２ｖを含む複数の端子６２を有する。
図１０に示されるように、本実施の形態では、レギュレータ５０とメモリチップ６０との間の距離は、レギュレータ５０とＩＣチップ２０との間の距離より小さい。これにより、レギュレータ５０とメモリチップ６０との間の配線の長さを低減できるため、メモリチップ６０に入力される参照電圧に含まれるノイズを抑制できる。また、図示しないが、メモリチップ６０の参照端子６２ｖにも、ＩＣチップ２０と同様にバイパスコンデンサとして機能するコンデンサ３０を接続してもよい。これにより、メモリチップ６０に入力される参照電圧に含まれるノイズをより一層抑制できる。
以上のように、本実施の形態に係る半導体装置３１０において、実装面４０ａに実装されるメモリチップ６０と、実装面４０ａに実装され、ＩＣチップ２０及びメモリチップ６０に参照電圧を供給するレギュレータ５０とを備える。ここで、レギュレータ５０とメモリチップ６０との間の距離は、レギュレータ５０とＩＣチップ２０との間の距離より小さい。
これにより、レギュレータ５０とメモリチップ６０との間の配線の長さを低減ため、メモリチップ６０に入力される参照電圧に含まれるノイズを抑制できる。これにより、メモリチップ６０の動作を安定化することができる。
（他の実施の形態）
以上、本開示に係る半導体装置について、各実施の形態に基づいて説明してきたが、本開示に係る半導体装置は、上記各実施の形態に限定されるものではない。各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る半導体装置を内蔵した各種機器も本開示に含まれる。
例えば、実施の形態２及び実施の形態３においては、参照端子とコンデンサとの間の配線のインピーダンスを低減するために、並列に接続された複数の並列配線を用いたが、インピーダンスを低減するための配線の構成はこれに限定されない。配線のインピーダンスを低減するために、他の部分で用いられる配線より断面積（信号が流れる方向に交差する方向の断面における配線の断面積）の大きい配線を用いてもよい。例えば、信号が流れる方向に交差する方向の幅が大きい配線パターンを用いてもよいし、断面積を大きいビア配線を用いてもよい。
また、上記各実施の形態に係る各半導体装置は、例えば、図１１に示されるような表示装置１００の内部に備えられる。実施の形態１〜４のいずれかに係る半導体装置を用いることにより、ＤＲＡＭなどのメモリチップの動作を安定化でき、かつ、薄型の表示装置１００を実現できる。
本発明は、ＩＣチップが実装された半導体装置を用いる電子機器に有用である。特に、小型化及び薄型化が要求される表示装置などの電子機器において用いられるのに最適である。
１０、１０ａ、１０ｂ、１１０、２１０、３１０ 半導体装置
２０、２０ａ、２０ｂ、１２０ ＩＣチップ
２１、１２１ 端子アレイ
２２、２２ｉ、２２ｐ、６２、１２２ 端子
２２ｖ、６２ｖ、１２２ｖ 参照端子
３０ コンデンサ
４０、２４０ 基板
４０ａ、２４０ａ 実装面
４２、４５ パッド電極
４３、４３ａ、４３ｂ、１４３、２４３ 配線パターン
４４ グランドパターン
５０ レギュレータ
６０ メモリチップ
１００ 表示装置
２４７、２４８ ビア配線

Claims (6)

  1. 参照電圧が入力される参照端子を含む端子が７行以上かつ７列以上のマトリックス状に配置された端子アレイを有するＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップと、
    前記参照端子に電気的に接続されるコンデンサと、
    一方の主面が実装面であり、前記ＩＣチップ及び前記コンデンサが前記実装面に実装される基板と、
    前記実装面に実装されるメモリチップと、
    前記実装面に実装され、前記ＩＣチップ及び前記メモリチップに前記参照電圧を供給するレギュレータと、を備え、
    前記ＩＣチップは、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ又はＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）チップであり、
    前記参照端子は、前記端子アレイの外側から三行目以内、又は、三列目以内の位置に配置され、
    前記レギュレータと前記メモリチップとの間の距離は、前記レギュレータと前記ＩＣチップとの間の距離より小さい
    半導体装置。
  2. 参照電圧が入力される参照端子を含む端子が７行以上かつ７列以上のマトリックス状に配置された端子アレイを有するＩＣチップと、
    前記参照端子に電気的に接続されるコンデンサと、
    一方の主面が実装面であり、前記ＩＣチップ及び前記コンデンサが前記実装面に実装される基板とを備え、
    前記ＩＣチップは、ＡＳＩＣチップ又はＦＰＧＡチップであり、
    前記参照端子は、前記端子アレイの外側から四行目以降、かつ、四列目以降の位置に配置され、
    前記参照端子と前記コンデンサとは、並列に接続された複数の並列配線を介して接続される
    半導体装置。
  3. 前記複数の並列配線の少なくとも一部は、前記基板の厚さ方向に延びるビア配線である
    請求項２に記載の半導体装置。
  4. さらに、
    前記実装面に実装されるメモリチップと、
    前記実装面に実装され、前記ＩＣチップ及び前記メモリチップに前記参照電圧を供給するレギュレータと、を備え、
    前記レギュレータと前記メモリチップとの間の距離は、前記レギュレータと前記ＩＣチップとの間の距離より小さい
    請求項２又は３に記載の半導体装置。
  5. 前記参照端子と前記コンデンサとは、前記実装面に配置された配線パターンを介して接続される
    請求項１又は２に記載の半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置を備える
    表示装置。
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