JP2004342849A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】実装基板の小型化を図ることのできる技術を提供する。
【解決手段】パッケージ基板２の表面に設けられた電極パッド４と１段目の半導体チップ３ａの表面に設けられたボンディングパッドとを電気的に接続するボンディングワイヤ５のループ、１段目の半導体チップ３ａの端面およびパッケージ基板２に囲まれた空間にチップコンデンサ９を配置することにより、従来はパッケージ１の外に実装されていたチップコンデンサ９をパッケージ１内に取り込み、実装基板の面積を小さくする。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、スタックドＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体製品の高速化、高密度実装の要求から、１９９０年代半ばにはボール格子端子（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ＢＧＡ）型パッケージによる表面実装技術が開発され、チップ・サイズとほぼ同等で、かつパッケージの機能を備えた様々な構造のＣＳＰが実用化されている。
【０００３】
さらに、現在では、高密度実装の要望に応えるため、半導体チップを２個以上積み重ねたスタックドＣＳＰが製品化されている（例えば、非特許文献１参照）。これにより、複合メモリまたは複合機能デバイスが１パッケージとなり、高密度システム実装を実現することができる。このスタックドＣＳＰでは、上層の半導体チップが下層の半導体チップ上にペーストを介して積層されており、各々の半導体チップの表面の縁辺に配列されたボンディングパッドと、基板の表面に設けられた電極パッドとの間がボンディングワイヤによって電気的に接続されている。
【０００４】
【非特許文献１】
春日壽夫編著「超小型パッケージＣＳＰ／ＢＧＡ技術」日刊工業新聞社、１９９８年５月２８日、ｐ．１０５図７．３
【０００５】
【発明が解決しようとする課題】
ところで、一般の民生用機器においては小型、軽量のパッケージが積極的に採用され始めており、小型、軽量の差別化戦略から高密度実装技術の開発要求がますます強くなっている。しかしながら、通常は１つの実装基板上に半導体チップおよびオンチップ化が困難な回路素子、例えばコンデンサ、抵抗、インダクタ等が配置されるため、上記スタックドＣＳＰを用いて２個以上の半導体チップを積層し、半導体チップの高密度実装を実現したとしても、コンデンサ、抵抗、インダクタ等の実装面積は小さくすることができない。このため、コンデンサ、抵抗、インダクタ等の実装面積を小さくすることによって、さらなる実装基板の小型化を図ることが高密度実装技術における課題の１つとして残されている。
【０００６】
本発明の目的は、実装基板の小型化を図ることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明は、基板上に配置された半導体チップ、および基板の表面に設けられた電極パッドと半導体チップの表面に設けられたボンディングパッドとを電気的に接続するボンディングワイヤを有し、ボンディングワイヤのループ、半導体チップの端面および基板で囲まれた空間内に回路素子を配置するものである。
【００１０】
また、本発明は、基板上に半導体チップを接合する工程と、半導体チップの端面と基板の表面に設けられた電極パッドとの間の基板上に回路素子を接合する工程と、基板の表面に設けられた電極パッドと半導体チップの表面に設けられたボンディングパッドとをループ形状のボンディングワイヤで電気的に接続する工程とを有するものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
本実施の形態である半導体装置の一例を図１および図２を用いて説明する。図１は、パッケージ基板上に搭載された半導体チップおよびチップコンデンサを示す概略上面図、図２は、図１のＡ−Ａ線における要部断面図である。
【００１３】
図１および図２に示すように、パッケージ１には、１つのパッケージ基板２のチップ搭載面上に３つの半導体チップ３ａ〜３ｃが積み重ねて搭載されている。半導体チップ３ａ〜３ｃは単結晶シリコンで構成され、その素子形成面には半導体装置が形成されており、１段目の半導体チップ３ａは、例えばマイコン、２段目の半導体チップ３ｂは、例えば電気的一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、３段目の半導体チップ３ｃは、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例示することができる。１段目の半導体チップ３ａはペーストを用いてパッケージ基板２に接合されている。同様に、２段目の半導体チップ３ｂは１段目の半導体チップ３ａに、３段目の半導体チップ３ｃは２段目の半導体チップ３ｂにそれぞれペーストを用いて接合されている。
【００１４】
パッケージ基板２の表面には電極パッド４が設けられており、この電極パッド４と半導体チップ３ａ〜３ｃの表面の縁辺に配列されたボンディングパッドＢＰとがボンディングワイヤ５によって電気的に接続されている。またパッケージ基板２の裏面には接続パッド６が設けられており、この接続パッド６に外部端子７、例えばバンプが直接接続されている。ボンディングワイヤ５は、例えば直径が３０μｍ程度の金によって構成されている。電極パッド４および接続パッド６は、例えば銅によって構成されており、その表面にはメッキ処理が施されている。メッキ材は、例えば金または金とニッケルとの積層膜が採用される。パッケージ基板２の表面の電極パッド４と裏面の接続パッド６とは、パッケージ基板２を貫通したスルーホールを通して繋がっており、このスルーホールの内部に埋め込まれた基板内配線８によって電気的に接続されている。基板内配線８は、例えば銅によって構成される。
【００１５】
１段目の半導体チップ３ａの表面のボンディングパッドＢＰとパッケージ基板２の表面の電極パッド４とを結線するボンディングワイヤ５は、半導体チップ３ａの周辺部に触れないように半導体チップ３ａ側で盛り上がったループ形状となっており、１段目の半導体チップ３ａに最も近い電極パッド４と１段目の半導体チップ３ａの端面とは、１段目の半導体チップ３ａの厚さ以上、例えば０．２〜０．５ｍｍ程度離れている。
【００１６】
さらに、ボンディングワイヤ５のループ、１段目の半導体チップ３ａの端面およびパッケージ基板２に囲まれた空間にチップコンデンサ（図１中では、網掛けのハッチングで示す）９が搭載されている。すなわち、ボンディングワイヤ５はループ形状であり、また１段目の半導体チップ３ａには厚さがあることから、必然的に上記空間が形成される。この空間を有効活用することによって、従来は半導体チップを封止するパッケージ１の外に形成されていたチップコンデンサ９を、パッケージ１内に取り込むことができる。チップコンデンサ９は、例えばノイズ対策または電源安定化のために電源ピンとＧＮＤとの間に設置される。
【００１７】
なお、本実施の形態では、３つの半導体チップ３ａ〜３ｃを積層したスタックドＣＳＰに適用した場合について説明したが、積層する半導体チップの数はこれに限定されるものではなく、１層のＣＳＰまたは２層以上のスタックドＣＳＰにも適用することができる。
【００１８】
また、半導体チップを積層する場合、上層の半導体チップの面積を下層の半導体チップの面積より小さくする必要はなく、積層される半導体チップの順番はチップサイズに依存せず、任意に選ぶことができる。また上層の半導体チップのチップサイズと下層の半導体チップのチップサイズとをほぼ同じまたは同一としてもよい。
【００１９】
また、チップコンデンサ９のボンディングワイヤ５に近接する少なくともその一部を塗料または樹脂などの絶縁体で被覆してもよく、その場合チップコンデンサ９とボンディングワイヤ５との電気的な接触を防止することができる。
【００２０】
また、ボンディングワイヤ５のループ、１段目の半導体チップ３ａの端面およびパッケージ基板２に囲まれた空間に配置される回路素子は、チップコンデンサ９に限定されるものではなく、半導体チップ３ａ〜３ｃと独立したものであればよく、例えば他の半導体装置、単体トランジスタ、抵抗、インダクタ等を配置することができる。
【００２１】
また、パッケージ１の外部端子７をバンプとしたが、これに限定されるものではなく、例えばＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）のようなピンであってもよい。
【００２２】
次に、本実施の形態である半導体装置の製造方法を図３〜図７に示す半導体基板の要部断面図および図８に示す半導体基板の要部外観図を用いて説明する。
【００２３】
まず、図３に示すように、パッケージ基板２を準備する。実際には半導体装置がそれぞれ実装される複数個のパッケージ基板２が繋がっているが、ここでは２個のパッケージ基板２を示す。このパッケージ基板２の表面には複数個の電極パッド４が設けられ、裏面には複数個の接続パッド６が設けられており、両者は基板内配線８によって電気的に接続されている。
【００２４】
次に、絶縁性ペースト１０を用いてパッケージ基板２の表面のチップ搭載領域に１段目の半導体チップ３ａを接合する。続いて絶縁性ペースト１０を用いて１段目の半導体チップ３ａ上に２段目の半導体チップ３ｂを接合し、さらに絶縁性ペースト１０を用いて２段目の半導体チップ３ｂ上に３段目の半導体チップ３ｃを接合して、半導体チップ３ａ〜３ｃを積層する。
【００２５】
次に、図４に示すように、導電性ペースト１１を用いて、１段目の半導体チップ３ａに最も近い電極パッド４と１段目の半導体チップ３ａの端面との間であって、１段目の半導体チップ３ａから、例えば０．２〜０．５ｍｍ程度の範囲内の領域にチップコンデンサ９を接合する。この領域は、後にボンディングワイヤ、１段目の半導体チップ３ａの端面およびパッケージ基板２に囲まれる空間となる。
【００２６】
次に、図５に示すように、各々の半導体チップ３ａ〜３ｃの表面の縁辺に配列されたボンディングパッドと、パッケージ基板２の表面の電極パッド４とをボンディングワイヤ５を用いて接続する。その作業は自動化されており、ボンディング装置を用いて行われる。ボンディング装置には、あらかじめ半導体チップ３ａ〜３ｃの表面のボンディングパッドおよびパッケージ基板２の表面の電極パッド４の配置情報が入力されており、パッケージ基板２上に搭載された半導体チップ３ａ〜３ｃ、その表面のボンディングパッドおよびパッケージ基板２の表面の電極パッド４の相対的位置関係を画像として取り込みデータ処理を行って正確にボンディングワイヤ５が接続される。この際、ボンディングワイヤ５のループ形状は、チップコンデンサ９および半導体チップ３ａ〜３ｃの周辺部に触れないよう半導体チップ３ａ〜３ｃ側で盛り上がった形に制御される。
【００２７】
次に、図６に示すように、ボンディングワイヤ５が接続されたパッケージ基板２を金型成形機にセットし、温度を上げ液状化した樹脂１２を圧送して流し込み、モールド成形する。続いて余分な樹脂１２またはバリを取り除く。
【００２８】
次に、図７に示すように、例えば半田からなるバンプ１３をパッケージ基板２の裏面の接続パッド６に供給した後、リフロー処理を施してバンプ１３を溶解させ、バンプ１３と接続パッド６とを接続する。その後、図８に示すように、１個１個のパッケージ１に分離される。
【００２９】
このように、本実施の形態によれば、ボンディングワイヤ５のループ、１段目の半導体チップ３ａの端面およびパッケージ基板２に囲まれた空間にチップコンデンサ９を配置することができる。これにより、従来はパッケージ１の外に実装されていたチップコンデンサ９をパッケージ１内に取り込むことができるので、実装基板の面積を小さくすることができる。
【００３０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３１】
例えば、前記実施の形態では、スタックドＣＳＰに適用した場合について説明したが、基板上の構造物上に配置された半導体チップと、基板と半導体チップとを電気的に接続する手段であるワイヤボンディングとの組み合わせであればどのようなパッケージ形態にも適用でき、ベアチップ実装にも適用することができる。
【００３２】
また、ワイヤボンディングが一部でも行われていれば、本発明を適用することができるので、他のボンディング手段とが組み合わされたパッケージにも適用することができる。
【００３３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３４】
従来は半導体チップを搭載するパッケージの外に実装されていた回路素子が、パッケージに内蔵できることから、半導体チップおよび回路素子が実装される実装基板の面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置を示す半導体基板の要部平面図である。
【図２】図１のＡ−Ａ線における半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部外観図である。
【符号の説明】
１ パッケージ
２ パッケージ基板
３ａ 半導体チップ
３ｂ 半導体チップ
３ｃ 半導体チップ
４ 電極パッド
５ ボンディングワイヤ
６ 接続パッド
７ 外部端子
８ 基板内配線
９ チップコンデンサ
１０ 絶縁性ペースト
１１ 導電性ペースト
１２ 樹脂
１３ バンプ
ＢＰ ボンディングパッド

Claims (5)

  1. 基板上に配置された半導体チップ、および前記基板の表面に設けられた電極パッドと前記半導体チップの表面に設けられたボンディングパッドとを電気的に接続するボンディングワイヤを備えた半導体装置であって、前記ボンディングワイヤのループ、前記半導体チップの端面および前記基板で囲まれた空間内に、回路素子が配置されていることを特徴とする半導体装置。
  2. 基板上に積層された複数の半導体チップ、および前記基板の表面に設けられた電極パッドと複数の前記半導体チップの表面に設けられたボンディングパッドとを電気的に接続するボンディングワイヤを備えた半導体装置であって、前記基板の表面に設けられた電極パッドと最下層の前記半導体チップの表面に設けられたボンディングパッドとを接続する前記ボンディングワイヤのループ、最下層の前記半導体チップの端面および前記基板で囲まれた空間内に、回路素子が配置されていることを特徴とする半導体装置。
  3. 基板上に配置された半導体チップ、および前記基板の表面に設けられた電極パッドと前記半導体チップの表面に設けられたボンディングパッドとを電気的に接続するボンディングワイヤを備えた半導体装置であって、前記ボンディングワイヤのループ、前記半導体チップの端面および前記基板で囲まれた空間内に、回路素子が配置されており、前記回路素子の前記ボンディングワイヤに近接する少なくともその一部が絶縁体で被覆されていることを特徴とする半導体装置。
  4. （ａ）基板上に半導体チップを接合する工程と、
    （ｂ）前記半導体チップの端面と前記基板の表面に設けられた電極パッドとの間の前記基板上に回路素子を接合する工程と、
    （ｃ）前記基板の表面に設けられた電極パッドと前記半導体チップの表面に設けられたボンディングパッドとをループ形状のボンディングワイヤで電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。
  5. （ａ）基板上に半導体チップを接合する工程と、
    （ｂ）前記半導体チップの端面と前記基板の表面に設けられた電極パッドとの間の前記基板上であって、前記半導体チップの端面から０．２〜０．５ｍｍ程度の範囲内の領域に回路素子を接合する工程と、
    （ｃ）前記基板の表面に設けられた電極パッドと前記半導体チップの表面に設けられたボンディングパッドとをループ形状のボンディングワイヤで電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。
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