JPH0637287A - ゲートアレイ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 本発明は、ゲートアレイに関し、Ｉ／Ｏセル
の入出力レベルにより電源配線の面積を増して電源配線
の抵抗成分を低減することができ、素子に供給される電
圧レベルを電源配線による電圧降下なしに供給して、回
路の誤動作等を防ぐことができる他、電源配線の電流密
度も小さくして、エレクトロマイグレーションのような
信頼性上の問題も防ぐことができるゲートアレイを提供
することを目的とする。 【構成】 それぞれが異なる種類の電源を必要とする複
数のセル２が配置されたセルアレイと、前記セルアレイ
上を通過し、前記セルアレイが必要とする電源の種類を
満たす本数の電源ライン群と、前記電源ラインのうち、
所定のセルが必要とする電源ライン３又は４をこのセル
上を通過し、且つこのセルが必要としない電源ライン４
又は３をその電源から分離したものと結合して電流容量
を増加するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲートアレイに係り、
詳しくは、ユーザの仕様によって標準として準備されて
いるマスターの一部を変更して作られるセミカスタムＩ
Ｃの一種類である特に比較的消費電力が大きいゲートア
レイに関する。

【０００２】近年、ゲートアレイは、その特徴である短
時間で開発することができるうえ、比較的安い開発費で
形成することができる他、最近のＶＬＳＩ技術の発展、
及びＣＡＤシステムの充実等により注目されてきてい
る。しかしながら、ＶＬＳＩ技術の発展に伴い集積規模
が大きくなり、また、ゲートアレイの高速化のため、ゲ
ートアレイのトランジスタ等の供給される電流が大きく
なり、ゲートアレイ内部で電源電力（電流）を供給する
電源配線の単位面積当たりの電流が増大してしまうとい
う傾向にある。これは、電源の供給電圧に対して素子へ
の電圧供給を電圧降下により下げてしまったり、単位電
源配線面積当たりの電流が大きくなること等により、配
線の信頼性を損なうことになる。

【０００３】

【従来の技術】図４は従来のゲートアレイのチップ内部
における電源配線のレイアウト方法を示す図である。図
示例はチップ周辺に配置された入力バッファまたは出力
バッファの部分拡大図を示しており、ここではその電源
配線方法について述べる。図４において、41はパッド列
であり、42は入力バッファまたは出力バッファ等のＩ／
Ｏセルであり、43〜45は各々ＥＣＬレベル用電源配線、
ＴＴＬレベル用電源配線、接地用配線である。

【０００４】ゲートアレイは、その入出力レベルを単一
で持つことは少なく、むしろ複数の入出力レベルを可能
にする場合の方が一般的である。例えば、ＥＣＬ、ＴＴ
Ｌ、ＣＭＯＳレベル等を何れも選択可能といったような
場合が挙げられる。このような場合は、Ｉ／Ｏセルに供
給する電源電圧も単一ではなく、入出力レベルによりそ
の電源電圧も異なる。このため、図４に示す如くＩ／Ｏ
セル42に供給する電源配線43〜45を３種類以上持つこと
になる。図４では、入出力レベルとしてＥＣＬレベルと
ＴＴＬレベルの２つを持つことを考慮し、電源配線にＥ
ＣＬレベル用電源配線43とＴＴＬレベル用電源配線44
と、接地用配線45を行った例である。このように、例え
ばＥＣＬ、ＴＴＬ、ＣＭＯＳレベル変換を行うために
は、限られた面積の中で供給する電源配線を複数個取ら
なければならない。

【０００５】

【発明が解決しようとする課題】しかしながら、上記し
た従来のゲートアレイの電源配線のレイアウト方法で
は、例えばＥＣＬ、ＴＴＬ、ＣＭＯＳレベル変換を行う
ためには、固定の大きさを有するＩ／Ｏセル42上に複数
の電源配線43〜45を配置しなければならず、必要とする
電圧レベルの数に対し、電源配線43〜45の面積が小さく
なってしまうという問題が生じていた。また、一電圧レ
ベルの電源配線においては、それに接続される回路によ
り、ノイズが発生し易い回路や素子と比較的ノイズが発
生し難い回路や素子で別々に電源配線を行う場合もあ
り、このような場合は更に電源配線の面積を小さくして
しまうことになる。

【０００６】そして、上記したこのように電源配線の面
積が減少すると、供給電圧に対して電源配線の抵抗成分
により電圧降下を生じてしまい、その結果、実際に素子
に印加される電圧が大本の供給電圧より小さくなってし
まい、回路の誤動作を生じてしまうという問題があっ
た。また、上記したように、電源配線の面積が減少する
と、その電源配線のインダクタンス成分が増すことにな
り、スイッチング時の電源電流の変化が電源電圧の変化
として表れる。この電源ノイズの発生も回路の誤動作の
原因となっていた。又電源配線の面積の減少は電源配線
の電流密度の増加を生じてしまい、エレクトロマイグレ
ーション等の信頼性上の点で問題があった。

【０００７】そこで本発明は、Ｉ／Ｏセルの入出力レベ
ルにより電源配線の面積を増して電源配線の抵抗成分を
低減することができ、素子に供給される電圧レベルを電
源配線による電圧降下を低減でき、又インダクタンスの
減少により電源ノイズの低減もでき、結果として回路の
誤動作等を防ぐことができる他、電源配線の電流密度も
小さくして、エレクトロマイグレーションのような信頼
性上の問題も防ぐことができるゲートアレイを提供する
ことを目的としている。

【０００８】

【課題を解決するための手段】本発明によるゲートアレ
イは上記目的達成のため、それぞれが異なる種類の電源
を必要とする複数のセルが配置されたセルアレイと、前
記セルアレイ上を通過し、前記セルアレイが必要とする
電源の種類を満たす本数の電源ライン群と、前記電源ラ
インのうち、所定のセルが必要とする電源ラインをこの
セル上を通過し、且つこのセルが必要としない電源ライ
ンをその電源から分離したものと結合して電流容量を増
加するものである。

【０００９】本発明においては、第１の入出力レベルに
必要とされる第１の電源配線と第２の入出力レベルに必
要とされる第２の電源配線に対し、配置されるＩ／Ｏセ
ルが第１の入出力レベルを有する際は第２の電源配線と
第１の電源配線を接続して第１の電源配線とし、また、
配置されるＩ／Ｏセルが第２の入出力レベルを有する際
は第１の電源配線と第２の電源配線を接続して第２の電
源配線とすればよい。また、第３以降の入出力レベルを
有する場合にも上記と同様に電源配線のレイアウトを行
なえばよい。また、ゲートアレイの同一チップ内に複数
の入出力レベルを有するＩ／Ｏセルが配置されている際
は、あるＩ／Ｏセル列で電源配線を区切り、その範囲内
において、上記と同様、Ｉ／Ｏセル上にある異種の電源
配線を接続すればよい。

【００１０】

【作用】本発明では、上記問題を解決するために使用さ
れるＩ／Ｏセルのタイプにより電源配線のレイアウトを
変えて構成することにより電源配線の面積を充分とって
電圧降下及び電源ノイズを減少させ、電流密度の増加を
防ぐようにしている。例えば通常のゲートアレイでは、
外部のインターフェースは複数有する場合が多くてＥＣ
Ｌ，ＴＴＬ，ＣＭＯＳレベルを有する場合が多い。この
ため、ゲートアレイでは、予め各レベルに相当する電源
を用意するが、実際の品種によってはＥＣＬだけで使用
されたり、ＴＴＬだけで使用されたりするので、例えば
ＥＣＬだけで使用する場合は、ＴＴＬの電源は必要なく
なってくる。逆に、ＴＴＬだけで使用する場合はＥＣＬ
の電源は必要ない。このような場合、本発明では、例え
ばＥＣＬだけで使用する場合は、使用されていないＴＴ
Ｌの電源配線をＥＣＬとして使用し、逆にＴＴＬだけで
使用する場合は、使用されていないＥＣＬの電源配線を
ＴＴＬとして使用するようにしている。即ち、ＥＣＬと
ＴＴＬの電源配線を一つにまとめて構成することで、電
源供給のライン幅の面積を実効的に増やすようにしてい
る。以下、これについては、具体的には後述する実施例
１で説明する。

【００１１】

【実施例】以下、本発明を図面に基づいて説明する。 （実施例１）図１は本発明の実施例１に則したゲートア
レイの電源配線のレイアウト方法を示す図である。図１
において、１は入力・出力信号のパッド群であり、２は
Ｉ／Ｏセル群であり、３，４は電源配線であり、３を仮
にＴＴＬレベル用電源配線とし、４をＥＣＬレベル用電
源配線とする。５は接地配線とする。なお、ここではエ
リアＡとエリアＢの配線レベル（ＥＣＬ／ＴＴＬ）を分
けている。

【００１２】今、Ｉ／Ｏセル群２が全てＥＣＬレベルを
有するＩ／Ｏセル群とすると、ＴＴＬレベル用電源配線
３は必要とされず、この場合、ＴＴＬレベル用電源配線
３とＥＣＬレベル用電源配線４を図１に示す如く全面
（部分的でもよい）で繋いで接続し、ＥＣＬレベル用電
源配線として使用することができる。このように、使用
されるＩ／Ｏセルレベルにより電源配線を接続すること
により、仮に各々の電源配線３，４の幅が同一であった
とすると、面積、配線幅をＥＣＬレベル用電源配線４だ
けで使用する場合よりも２倍以上とすることができる。

【００１３】従って、電源電圧降下を半分以下にするこ
とができるとともに、電源配線にかかる電流密度も半分
以下にすることができる。 （実施例２）次に、図２は本発明の実施例２に則したゲ
ートアレイの電源配線のレイアウト方法を示す図であ
る。図２において、Ａ及びＢは電源供給パッドであり、
Ｃ〜Ｌは入出力信号用パッドであり、11はＩ／Ｏセル群
であり、12〜14は各々第１電源配線、第２電源配線、接
地配線である。

【００１４】実施例１では、入出力レベルの同一なＩ／
Ｏセル群で構成する場合について述べたが、本発明はこ
れに限らず、本実施例のように同一チップ内に複数の入
出力レベルを有するＩ／Ｏセルを配置して構成してもよ
い。図２に示すように、電源配線12，13をあるＩ／Ｏセ
ル列間隔で区切ることにより、使用されるＩ／Ｏセルの
タイプにより電源配線12，13のレイアウトを簡単に変更
することができる。

【００１５】更に、詳細に説明すると、今Ｃ〜Ｈの入出
力信号用パッドは、第１入出力レベルを持ち、Ｉ〜Ｌの
入出力信号用パッドは第２入出力レベルを持つとする。
この場合、Ｃ〜Ｈに対応するＩ／Ｏセル上にある第２電
源配線13は不要となり、第１電源配線12と接続すること
ができ、第１電源配線12と第２電源配線13の幅が等しい
場合、第１電源配線12は従来の２倍以上の幅を持つこと
ができる。同様にＩ〜Ｌに対応するＩ／Ｏセル上にある
第１電源配線12は不要となり、第２電源配線13と接続
し、第２電源配線13として使用することができ、第２電
源配線13の幅も従来より２倍以上とすることができる。
なお、この場合、Ａは第１電源供給用パッドとなり、Ｂ
は第２電源供給用パッドとなる。

【００１６】なお、図２において、入出力レベルの同一
なＩ／Ｏセル群だけで構成する場合には、チップ内電源
配線全体で第１電源配線12と第２電源配線13を接続して
やればよい。この場合、Ａ，Ｂのパッドは同一電源供給
用パッドとなる。以上のように、チップ内に複数の入出
力レベルを持つ場合でも、あるグループで入出力レベル
別でまとめることにより、本発明は適用することができ
る。

【００１７】なお、上記各実施例では、第１及び第２の
電源配線の２種の供給電源で構成する場合について説明
したが、本発明はこれに限定されるものではなく、３種
類以上の電源を持つ場合についても同様に適用すること
ができる。また、上記各実施例は、電源配線３，４，1
2，13を全面で繋ないで接続する場合について説明した
が、本発明はこれに限定されず、図３に示すように、例
えば大電流駆動エリア内の例えばＴＴＬレベル用電源配
線21とＥＣＬレベル用電源配線22を部分的に繋いで接続
する場合であってもよい。

【００１８】なお、上記実施例では、Ｉ／Ｏセルを対象
として説明したが、本発明は、これに限定されるもので
はなく、これ以外のゲートアレイの電源配線のレイアウ
ト方法にも、適用することができる。

【００１９】

【発明の効果】本発明によれば、Ｉ／Ｏセルの入出力レ
ベルにより電源配線の面積を増して電源配線の抵抗成分
を低減することができ、素子に供給される電圧レベルを
電源配線による電圧降下なしに供給することができるた
め、回路の誤動作等を防ぐことができる。また、電源配
線の電流密度も小さくすることができるため、エレクト
ロマイグレーションのような信頼性上の問題についても
防ぐことができる。

【００２０】また、本発明は、予め基本となる電源配線
を配置して置き、配置されるＩ／Ｏセルの種類により電
源配線を追加で行うようにしたため、容易に電源配線の
変更を行うことができる他、コンピュータによりＩ／Ｏ
セルの種類を判断し、自動的に電源配線を変更すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施例１に則したゲートアレイの電源
配線のレイアウト方法を示す図である。

【図２】本発明の実施例２に則したゲートアレイの電源
配線のレイアウト方法を示す図である。

【図３】本発明の実施例３に則したゲートアレイの電源
配線のレイアウト方法を示す図である。

【図４】従来例のゲートアレイのチップ内部における電
源配線のレイアウト方法を示す図である。

【符号の説明】

１ パッド群 ２ Ｉ／Ｏセル群 ３ ＴＴＬレベル用電源配線 ４ ＥＣＬレベル用電源配線 ５ 接地配線 11 Ｉ／Ｏセル群 12 第１電源配線 13 第２電源配線 14 接地配線 21 ＴＴＬレベル用電源配線 22 ＥＣＬレベル用電源配線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 それぞれが異なる種類の電源を必要とす
   る複数のセルが配置されたセルアレイと、前記セルアレ
   イ上を通過し、前記セルアレイが必要とする電源の種類
   を満たす本数の電源ライン群と、前記電源ラインのう
   ち、所定のセルが必要とする電源ラインをこのセル上を
   通過し、且つこのセルが必要としない電源ラインをその
   電源から分離したものと結合して電流容量を増加するこ
   とを特徴とするゲートアレイ。