JP3071203B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3071203B2 JP3071203B2 JP23332989A JP23332989A JP3071203B2 JP 3071203 B2 JP3071203 B2 JP 3071203B2 JP 23332989 A JP23332989 A JP 23332989A JP 23332989 A JP23332989 A JP 23332989A JP 3071203 B2 JP3071203 B2 JP 3071203B2
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- JP
- Japan
- Prior art keywords
- power supply
- circuit
- internal bus
- logic
- semiconductor integrated
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は内部バスにつながる複数の論理ブロックを有
する半導体集積回路装置に関する。
する半導体集積回路装置に関する。
より大規模なシステムを半導体集積回路装置で実現す
るため、複数の論理ブロックを内部バスで結合し、制御
情報に基づく選択的なデータ転送を行うことはマイクロ
プロセッサ関連分野ばかりでなくすでに広汎な分野で常
識化されている。
るため、複数の論理ブロックを内部バスで結合し、制御
情報に基づく選択的なデータ転送を行うことはマイクロ
プロセッサ関連分野ばかりでなくすでに広汎な分野で常
識化されている。
従来より、前述のような内部バスを有する半導体集積
回路の回路レイアウトとしては第３図に示すような、論
理ブロック（f1〜fK）を内部バスｄの信号方向に規則的
に配置することが高集積化に適するとしてマイクロプロ
セッサのデータパスユニットなどにも広く採用されてい
る。
回路の回路レイアウトとしては第３図に示すような、論
理ブロック（f1〜fK）を内部バスｄの信号方向に規則的
に配置することが高集積化に適するとしてマイクロプロ
セッサのデータパスユニットなどにも広く採用されてい
る。
第３図からも明らかなように、内部バスｄにつながる
論理ブロック数ｋは任意であり、ｋが増加すると各論理
ブロックの出力回路に対する容量性負荷も増加する。そ
のため、各論理ブロックには動作仕様に応じて「バスド
ライバ」と呼ばれる電流駆動能力の大きな出力回路が具
備される。
論理ブロック数ｋは任意であり、ｋが増加すると各論理
ブロックの出力回路に対する容量性負荷も増加する。そ
のため、各論理ブロックには動作仕様に応じて「バスド
ライバ」と呼ばれる電流駆動能力の大きな出力回路が具
備される。
また、第３図に示すような回路レイアウトでは論理ブ
ロック（f1〜fK）の内部回路に対する正及び負の電源供
給は内部バスｄと交差する方向に配線された各々の電源
配線対により行い、さらに各論理ブロックの電源配線対
への電源供給を内部バスｄの信号方向に配線された１対
の電源配線対から行う構成となっている。
ロック（f1〜fK）の内部回路に対する正及び負の電源供
給は内部バスｄと交差する方向に配線された各々の電源
配線対により行い、さらに各論理ブロックの電源配線対
への電源供給を内部バスｄの信号方向に配線された１対
の電源配線対から行う構成となっている。
しかしながら、第３図に示すような回路レイアウトを
有する従来の半導体集積回路装置では内部バスにつなが
る論理ブロック数ｋが増加すると各論理ブロックの出力
回路に対する容量性負荷が増大するため、制御情報によ
って選択的に出力状態となる論理ブロックの出力回路に
おいては瞬間的に大きな負荷駆動電力が消費される。そ
して、この時発生するスパイク的な負荷駆動電流（以
下、スパイク電流という。）の変化は各論理ブロックに
電力を供給する電源配線に対してそのインピーダンスに
応じた電圧変動となり、時として思わぬ回路誤動作を誘
発する。特に、内部バスｄは通常複数の信号伝送路によ
って構成されるため、同一の論理ブロック内において同
時に複数の出力回路が動作することとなり、前述したス
パイク電流のピーク値は一本の信号伝送路が有する総負
荷容量と信号伝送路数ｎの積に比例したものとなる。
有する従来の半導体集積回路装置では内部バスにつなが
る論理ブロック数ｋが増加すると各論理ブロックの出力
回路に対する容量性負荷が増大するため、制御情報によ
って選択的に出力状態となる論理ブロックの出力回路に
おいては瞬間的に大きな負荷駆動電力が消費される。そ
して、この時発生するスパイク的な負荷駆動電流（以
下、スパイク電流という。）の変化は各論理ブロックに
電力を供給する電源配線に対してそのインピーダンスに
応じた電圧変動となり、時として思わぬ回路誤動作を誘
発する。特に、内部バスｄは通常複数の信号伝送路によ
って構成されるため、同一の論理ブロック内において同
時に複数の出力回路が動作することとなり、前述したス
パイク電流のピーク値は一本の信号伝送路が有する総負
荷容量と信号伝送路数ｎの積に比例したものとなる。
そこで、第３図のような回路レイアウトを採用するに
あたっては各論理ブロックで発生する最大のスパイク電
流のピーク値を十分考慮して電源配線のインピーダンス
を低減することとなるが、これは、消費電力の少ない回
路要素（以下、回路セルという。）についてみれば過剰
な電源配線の低インピーダンス化となる。また、論理ブ
ロックの内部回路についてみれば、電源変動に対して誤
動作しやすいダイナミック回路の使用が制限されたり使
用するにしても十分な雑音対策が必要となるなど高集積
化への大きな課題となっている。
あたっては各論理ブロックで発生する最大のスパイク電
流のピーク値を十分考慮して電源配線のインピーダンス
を低減することとなるが、これは、消費電力の少ない回
路要素（以下、回路セルという。）についてみれば過剰
な電源配線の低インピーダンス化となる。また、論理ブ
ロックの内部回路についてみれば、電源変動に対して誤
動作しやすいダイナミック回路の使用が制限されたり使
用するにしても十分な雑音対策が必要となるなど高集積
化への大きな課題となっている。
近年、半導体集積回路装置で使用される内部バスの信
号伝送路数ｎは指数的に増加の傾向にあり、前述の課題
に対する対処は急務である。
号伝送路数ｎは指数的に増加の傾向にあり、前述の課題
に対する対処は急務である。
さらに、システムの大規模化に伴い既存の論理ブロッ
クを再利用することが製品の開発コストを低減するため
には必要不可欠となるが、内部バスにつながる論理ブロ
ック数ｋと内部バスの信号伝送路数ｎは製品仕様によっ
て決まるもので冗長性の少ない半導体集積回路を低コス
トで実現することが極めて困難な原因ともなっている。
クを再利用することが製品の開発コストを低減するため
には必要不可欠となるが、内部バスにつながる論理ブロ
ック数ｋと内部バスの信号伝送路数ｎは製品仕様によっ
て決まるもので冗長性の少ない半導体集積回路を低コス
トで実現することが極めて困難な原因ともなっている。
本発明は、かかる課題を解決するためのもので、その
目的とするところは内部バスにつながる論理ブロックが
出力状態となる際に発生するスパイク電流に起因した回
路誤動作がなく高集積化と製品コストの低減が可能な半
導体集積回路装置を提供するものである。
目的とするところは内部バスにつながる論理ブロックが
出力状態となる際に発生するスパイク電流に起因した回
路誤動作がなく高集積化と製品コストの低減が可能な半
導体集積回路装置を提供するものである。
本発明の半導体装置は、内部バスと、前記内部バスか
らの信号を入力する入力回路と前記内部バスへ信号を出
力する出力回路とを有する複数の論理ブロックとを備え
る半導体装置であって、前記論理ブロック毎に設けら
れ、前記入力回路へ電源電圧を供給する第１の電源配線
と、前記論理ブロック毎に設けられ、前記出力回路へ電
源電圧を供給する第２の電源配線と、複数の前記第１の
電源配線に電源電圧を供給する第３の電源配線と、複数
の前記第２の電源配線に電源電圧を供給する第４の電源
配線とを有し、前記第３の電源配線のインピーダンスを
大きくするために前記第３の電源配線の太さを細くした
ことを特徴とする。
らの信号を入力する入力回路と前記内部バスへ信号を出
力する出力回路とを有する複数の論理ブロックとを備え
る半導体装置であって、前記論理ブロック毎に設けら
れ、前記入力回路へ電源電圧を供給する第１の電源配線
と、前記論理ブロック毎に設けられ、前記出力回路へ電
源電圧を供給する第２の電源配線と、複数の前記第１の
電源配線に電源電圧を供給する第３の電源配線と、複数
の前記第２の電源配線に電源電圧を供給する第４の電源
配線とを有し、前記第３の電源配線のインピーダンスを
大きくするために前記第３の電源配線の太さを細くした
ことを特徴とする。
以下、本発明について実施例に基づいて詳細に説明す
る。
る。
第１図は本発明の半導体集積回路装置の回路レイアウ
トを示す図であって、各論理ブロック（f1〜fK）は信号
伝送路数ｎの内部バスｄ（d1〜dn）に対して第２図に示
すようにつながっている。
トを示す図であって、各論理ブロック（f1〜fK）は信号
伝送路数ｎの内部バスｄ（d1〜dn）に対して第２図に示
すようにつながっている。
第１図及び第２図において「×」は各論理ブロック
（f1〜fK）の内部バスｄに対する入力点であり「○」は
同様に出力点である。また、図中「△」は制御情報によ
って選択的に出力状態となる出力回路であり通常のバス
ドライバに相当する。
（f1〜fK）の内部バスｄに対する入力点であり「○」は
同様に出力点である。また、図中「△」は制御情報によ
って選択的に出力状態となる出力回路であり通常のバス
ドライバに相当する。
また、内部バスの信号伝送路d1〜dnに対する出力回路
を含み内部バスに対する入力回路は含まない論理回路a1
〜aKへは電源配線対（P1,N1）を介して電源供給が行な
われ、内部バスへの出力回路を含まない論理回路b1〜bK
へは電源配線対（P2,N2）を介した電源供給が行なわれ
る。
を含み内部バスに対する入力回路は含まない論理回路a1
〜aKへは電源配線対（P1,N1）を介して電源供給が行な
われ、内部バスへの出力回路を含まない論理回路b1〜bK
へは電源配線対（P2,N2）を介した電源供給が行なわれ
る。
図からも明らかなように内部バスｄの信号伝送路d1〜
dnに対して出力状態となる出力回路の動作によって発生
するスパイク電流は電源配線対（P1,N1）における電源
変動を誘発するが電源配線対（P2,N2）には何ら影響を
与えない。
dnに対して出力状態となる出力回路の動作によって発生
するスパイク電流は電源配線対（P1,N1）における電源
変動を誘発するが電源配線対（P2,N2）には何ら影響を
与えない。
ここで、電源配線対（P1,N1）につながる他の論理回
路は各論理ブロックの出力回路を含む論理回路a1〜aKで
あり、これらは制御情報によって択一的に動作するため
通常OFF状態にある。さらに、状態記憶回路やダイナミ
ック回路のような回路誤動作の起こりやすい回路セルは
論理回路b1〜bKに含めると、前述の電源変動が回路誤動
作の誘発要因となることは全くなくなり従来のような過
剰に電源インピーダンスを低減する必要はなくなる。
路は各論理ブロックの出力回路を含む論理回路a1〜aKで
あり、これらは制御情報によって択一的に動作するため
通常OFF状態にある。さらに、状態記憶回路やダイナミ
ック回路のような回路誤動作の起こりやすい回路セルは
論理回路b1〜bKに含めると、前述の電源変動が回路誤動
作の誘発要因となることは全くなくなり従来のような過
剰に電源インピーダンスを低減する必要はなくなる。
また、既存の論理ブロックを再利用してシステムの大
規模化を図る場合には、内部バスの総負荷容量や内部バ
スの信号伝送路本数ｎによって算出されるスパイク電流
のピーク値及び駆動能力の変更に対して論理回路a1〜aK
の取り換えと電源配線対（P1,N1）のリサイズのみで対
応すればよく、論理回路b1〜bK及びその電源供給が行な
われる電源配線対（P2,N2）については何らの変更も必
要としない。
規模化を図る場合には、内部バスの総負荷容量や内部バ
スの信号伝送路本数ｎによって算出されるスパイク電流
のピーク値及び駆動能力の変更に対して論理回路a1〜aK
の取り換えと電源配線対（P1,N1）のリサイズのみで対
応すればよく、論理回路b1〜bK及びその電源供給が行な
われる電源配線対（P2,N2）については何らの変更も必
要としない。
この理由は論理回路b1〜bkが制御情報によって選択的
に動作するばかりではなく大容量負荷を駆動することも
ないため、出力回路のようにスパイク電流を発生するこ
とがないことにあり、回路レイアウトばかりでなく論理
回路b1〜bKについても汎用の回路セルとして広く再利用
が可能である。
に動作するばかりではなく大容量負荷を駆動することも
ないため、出力回路のようにスパイク電流を発生するこ
とがないことにあり、回路レイアウトばかりでなく論理
回路b1〜bKについても汎用の回路セルとして広く再利用
が可能である。
さらに、電源配線（P2,N2）については、論理回路b1
〜bKにおいて前述のように大きな負荷駆動電流が生じな
いことからその電源インピーダンスを低減する必要はな
く、逆にその配線インピーダンスは出力回路の動作に起
因するスパイク電流から回路誤動作を保護することに寄
与する。
〜bKにおいて前述のように大きな負荷駆動電流が生じな
いことからその電源インピーダンスを低減する必要はな
く、逆にその配線インピーダンスは出力回路の動作に起
因するスパイク電流から回路誤動作を保護することに寄
与する。
従って、電源配線（P2,N2）の断面積を極力低減した
り、金属材料以外の配線材を介して電源配線（P1,N1）
と接続することもできる。
り、金属材料以外の配線材を介して電源配線（P1,N1）
と接続することもできる。
以上述べたように、本実施例による半導体集積回路装
置によれば、内部バスの容量性負荷を駆動する際に発生
するスパイク電流に起因した電源配線の電圧変動から各
論理ブロックの内部回路を保護することが可能となるば
かりではなく、過剰な電源配線の低インピーダンス化は
不要でしかもダイナミック回路の使用を容易とするなど
高集積化に対して大きな効果を有する。
置によれば、内部バスの容量性負荷を駆動する際に発生
するスパイク電流に起因した電源配線の電圧変動から各
論理ブロックの内部回路を保護することが可能となるば
かりではなく、過剰な電源配線の低インピーダンス化は
不要でしかもダイナミック回路の使用を容易とするなど
高集積化に対して大きな効果を有する。
さらに、既存の論理ブロックを再利用する場合は、出
力回路を含む論理回路のみを回路セルレベルで交換する
ことで容易に対応ができるため製品開発日程が大幅に短
縮され製品コストの低減に大きく寄与するものである。
力回路を含む論理回路のみを回路セルレベルで交換する
ことで容易に対応ができるため製品開発日程が大幅に短
縮され製品コストの低減に大きく寄与するものである。
以上述べたように、本発明の半導体装置によれば、出
力回路のスパイク電流は第１の電源配線には影響を与え
ないので、回路誤動作がなくなるという効果を有する。
力回路のスパイク電流は第１の電源配線には影響を与え
ないので、回路誤動作がなくなるという効果を有する。
第１図は本発明の半導体集積回路装置の回路レイアウト
を示す図。 第２図は第１図における各論理ブロックの内部バスに対
するつながりを示す図。 第３図は従来の半導体集積回路装置の回路レイアウトを
示す図。 f1〜fK……論理ブロック a1〜aK……内部バスへの出力回路を含む論理回路 b1〜bK……内部バスへの出力回路を含まない論理回路 ｄ……内部バス d1〜dn……内部バスの信号伝送路 Ｐ、P1、P2……正の電源配線 Ｎ、N1、N2……負の電源配線
を示す図。 第２図は第１図における各論理ブロックの内部バスに対
するつながりを示す図。 第３図は従来の半導体集積回路装置の回路レイアウトを
示す図。 f1〜fK……論理ブロック a1〜aK……内部バスへの出力回路を含む論理回路 b1〜bK……内部バスへの出力回路を含まない論理回路 ｄ……内部バス d1〜dn……内部バスの信号伝送路 Ｐ、P1、P2……正の電源配線 Ｎ、N1、N2……負の電源配線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−207148（ＪＰ，Ａ) 特開 昭61−264737（ＪＰ，Ａ) 特開 昭63−301546（ＪＰ，Ａ) 特開 平１−152643（ＪＰ，Ａ) 実開 昭63−191636（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】内部バスと、 前記内部バスからの信号を入力する入力回路と前記内部
バスへ信号を出力する出力回路とを有する複数の論理ブ
ロックとを備える半導体装置であって、 前記論理ブロック毎に設けられ、前記入力回路へ電源電
圧を供給する第１の電源配線と、 前記論理ブロック毎に設けられ、前記出力回路へ電源電
圧を供給する第２の電源配線と、 複数の前記第１の電源配線に電源電圧を供給する第３の
電源配線と、 複数の前記第２の電源配線に電源電圧を供給する第４の
電源配線とを有し、 前記第３の電源配線のインピーダンスを大きくするため
に前記第３の電源配線の太さを細くしたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23332989A JP3071203B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23332989A JP3071203B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396252A JPH0396252A (ja) | 1991-04-22 |
| JP3071203B2 true JP3071203B2 (ja) | 2000-07-31 |
Family
ID=16953440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23332989A Expired - Lifetime JP3071203B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071203B2 (ja) |
-
1989
- 1989-09-08 JP JP23332989A patent/JP3071203B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0396252A (ja) | 1991-04-22 |
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Legal Events
| Date | Code | Title | Description |
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