JP2605929B2 - ジョセフソンセンス回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はジョセフソンセンス回路に関し、特にジョセ
フソン記憶回路における交流駆動型のセンス回路に関す
るものである。

〔従来の技術〕

ジョセフソン記憶回路においては、蓄えられた情報を
読み出すセンスゲート回路が重要な働きをする。従来い
くつかのセンス回路が提案されているが、高速化をめざ
したセンス回路の第１の従来例として第２図に示すセン
ス回路がある。この回路についてはアイ・イー・イー・
イー・トランザクション・オン・エレクトロン・デバイ
スセズED−32巻３号1985年（IEEE Transaction on Elec
tron Devices Vol ED−32No.3,1985）に詳しく述べられ
ている。第２図において、11は論理積回路、12,13は第
1,第２の負荷抵抗、18は多入力論理和回路、14はゲート
電流供給線、15はセル選択用入力線、17はセンスゲート
回路を含む記憶セル列、19は論理積回路の他の入力線を
示し、本例ではデコーダ回路からの出力が入力される。
なお本図では、記憶セルアレイの一列を抜き出してい
る。また、センスゲート回路は直列に接続されている。

このセンス回路の動作は以下の通りである。ゲート電
流供給線14に交流電流を印加すると、ゲート電流は超伝
導線路であるセンスゲート列に定常的にはすべて流れ
る。この状態でセル選択用入力線15に信号を印加する
と、選択された記憶セルのセンスゲート回路は記憶セル
内の情報に応じて電圧状態にスイッチする。この結果ゲ
ート電流は第１の負荷抵抗12を通して論理積回路11へ転
送される。この時、列選択用信号が論理積回路11の他の
入力線19に入力されることにより１個の記憶セルのセン
スゲート回路が選択される。従って論理積回路11がスイ
ッチし、第２の負荷抵抗13を通して多入力論理和回路18
へ入力信号が印加され、この多入力論理和回路18がスイ
ッチする。このようにして記憶セル内の情報のセンスが
行なわれる。

本回路においては動的にみると、ゲート電流の立上が
りの際にゲート電流の一部は第１の負荷抵抗12を通して
論理積回路11へ流れてしまう。しかしながら、通常入力
線19への信号はデコーダ回路を経て印加されるため、ゲ
ート電流の立上がりの際には入力線19へ信号が印加され
ることはない。従ってゲート電流の立上がりの際の動的
な電流のリークにより論理積回路11がスイッチすること
はない。

以上の動作により分かるように、本回路においてはタ
イミングをはかって入力信号を印加する箇所はない。従
って高速なセンス回路を実現することができる。

また、センス回路の第２の従来例として第３図に示す
センス回路がある。本従来例は特願昭62−064016号の公
報に示されている。

第３図において、21はジョセフソン接合、22,23は第
1,第２の負荷抵抗、24はゲート電流供給線、25,26はセ
ル選択用入力線、27はセンスゲート回路を含む記憶セル
列、28は多入力論理和回路を示し、本図では記憶セルア
レイの一列を抜き出している。またセンスゲート回路は
直列に接続されている。

この回路の動作は以下の通りである。ゲート電流供給
線24に交流電流を印加するとゲート電流は超伝導線路で
あるセンスゲート列に定常的にはすべて流れる。この状
態でセル選択用入力線25,26に信号を印加すると、選択
された記憶セルのセンスゲート回路は記憶セル内の情報
に応じて電圧状態にスイッチする。この結果ゲート電流
は第１の負荷抵抗22を通してジョセフソン接合21へ転送
され、このジョセフソン接合21がスイッチする。これに
よりゲート電流は第２の負荷抵抗23を通って多入力論理
和回路28へ流れこみ、多入力論理和回路28をスイッチし
て記憶セル内の情報が外部へ読み出される。ところが、
本回路においては動的にみた場合、ゲート電流の立上が
り時にその一部が第１の負荷抵抗22へリークしてしま
う。もしジョセフソン接合21がないと、リークした電流
は多入力論理和回路28へ直接流れてしまうため多入力論
理和回路28がスイッチして、誤動作となる。この時、多
入力論理和回路28をスイッチさせないように多入力論理
和回路28のゲート電流値を制御すると、多入力論理和回
路28の動作マージンは非常に狭くなってしまう。以上の
ことを防ぐためにジョセフソン接合21が必要である。本
回路では上記のリーク電流はジョセフソン接合21へ流れ
こみ、多入力論理和回路28へは入力されない。

このようにゲート電流立上がり時のリーク電流はジョ
セフソン接合21で吸収することができるので、前述した
ように広い動作マージンのセンス回路を実現することが
できる。以上の動作から分かる通り、本回路において
は、タイミングをはかって入力信号を印加する箇所はな
い。従って高速なセンス回路が実現される。

〔発明が解決しようとする課題〕

しかしながら、上述した第1,第２の従来例には次のご
とき問題点がある。

まず第１の従来例においては、センスゲート回路の出
力信号は列選択のためのデコーダ回路の出力信号と論理
積をとり多入力論理和回路に入力されている。このため
記憶回路のレイアウトを考えるとデコーダ回路とセンス
回路は近くに配置することが望ましいが、デコーダ回路
はその他にも駆動回路の近くに配置せねばならず、デコ
ーダ回路と駆動回路さらにセンス回路を近くに配置する
ことは非常に困難である。また配置できたとしても記憶
回路全体の大きさが非常に大きくなる。

次に第２の従来例においては、センス回路を動作させ
る場合にはセンス回路につながる記憶セル列は初期状態
として超伝導状態であることが必要である。ところが、
もし記憶セル列の一部にプロセス上の塵などにより欠陥
が発生したり、測定中に磁束トラップが発生してセンス
ゲートの臨界電流値が設計値よりも小さくなった場合な
どには、センス回路のゲート電流は記憶セルが動作する
よりも早く多入力論理和回路へ流れ込んでしまう。その
結果、記憶セルアレイのうち１個のセル、１本のセル列
にでも欠陥があると、記憶回路全体が評価不能となって
しまう。

本発明の目的は上述した従来技術の問題点を解決し、
高速のジョセフソンセンス回路を提供することにある。

〔課題を解決するための手段〕

本発明によれば、センスゲート回路を含む複数個の記
憶セルから構成される記憶セルアレイにおける各列の前
記センスゲート回路は直列に接続され、前記センスゲー
ト列の一端は基準点に接続され、他端は第１のゲート電
流供給線および第１の抵抗体の一端に接続され、前記第
１の抵抗体の他端は論理積回路の一方の入力線に接続さ
れ、前記記憶セル列の列選択信号線は第１の論理和回路
の入力線に接続され、前記第１の論理和回路の出力信号
線は第２の抵抗体を通して前記論理積回路の他方の入力
に接続され、前記論理積回路の出力は第３の抵抗体を通
して多入力論理和回路の入力線に接続されることを特徴
とするジョセフソンセンス回路が得られる。

〔作用〕

記憶回路の高速化のためにはタイミングをはかる必要
のある入力信号はなくすことが望ましい。そのためにセ
ンス回路を交流駆動することは有力な手段の一つであ
る。この場合には電流の立上がり時の出力側へのリーク
電流を吸収する工夫が必要である。このためにセンスゲ
ート列の出力信号は論理積回路またはジョセフソン接合
などに入力され、誤動作を防ぐことになる。

〔実施例〕

次に、本発明の実施例について第１図を参照して説明
する。

第１図は本発明の一実施例を示す回路図である。

第１図において、1,2,3は第1,第2,第３の負荷抵抗、
４はインターフェロメター回路、５は論理積回路、７は
センスゲート回路を含む記憶セル列、６は多入力論理和
回路、8,9はセル選択用入力線、10,20はゲート電流供給
線を示し、本図では記憶セルアレイの一列を抜き出して
いる。またセンスゲート回路は直列に接続されている。

本実施例の回路の動作は以下の通りである。

第１のゲート電流供給線10に交流電流を印加するとゲ
ート電流は超伝導線路であるセンスゲート列に定常的に
はすべて流れる。この状態でセル選択用入力線8,9に信
号を印加すると、選択された記憶セルのセンスゲート回
路は記憶セル内の情報に応じて電圧状態にスイッチす
る。この結果ゲート電流は第１の負荷抵抗１を通して論
理積回路５へ転送される。この時論理積回路５の他の入
力線へは列選択用入力Ｘ線９と磁気的に結合しているイ
ンターフェロメター回路４からの出力信号が入力されて
おり、論理積回路５がスイッチする。これによりゲート
電流は第３の負荷抵抗３を通って多入力論理和回路６へ
流れこみ、多入力論理和回路６をスイッチして記憶セル
内の情報が外部へ読み出される。ところが、本実施例の
回路においては動的にみた場合、ゲート電流の立上がり
時にその一部が第１の負荷抵抗１へリークしてしまう。
もし論理積回路５がないと、リークした電流は多入力論
理和回路６へ直接流れてしまうため多入力論理和回路６
がスイッチして誤動作となる。この時、多入力論理和回
路６をスイッチさせないように多入力論理和回路６のゲ
ート電流値を制御すると、多入力論理和回路６の動作マ
ージンは非常に狭くなってしまう。以上のことを防ぐた
めに論理積回路５が必要である。

本実施例において、インターフェロメター回路４は駆
動回路からの出力信号をセンスする役割を果たし、論理
積回路５は列選択信号とセンスゲート列からの出力信号
との積をとっている。記憶セルのセンス動作には２つの
選択信号X,Yが必要な場合と、１つの選択信号Ｙでセン
スできる場合とがあり、本センス回路はそのいずれにも
対応できる。また、もしプロセス中の塵による欠陥や測
定中の磁束トラップなどで記憶セル列の異常があり、セ
ンスゲート列のゲート電流が出力側に送り出されたとし
ても、その列が選択されていなければ論理積回路５がス
イッチせず誤動作とはならない。さらに駆動信号をセン
スする方式であるので、レイアウト上、センス回路とデ
コーダ回路の近くに配置する必要がなく、記憶回路全体
としての小型化が図れる。

〔発明の効果〕

以上説明したように、本発明のセンスゲート列の出力
信号と駆動回路の出力信号との論理積をとることにより
記憶セルの情報を読み出すジョセフソンセンス回路は、
センスゲート回路を含む複数個の記憶セルから構成され
る記憶セルアレイにおける各列のセンスゲート回路は直
列に接続され、センスゲート列の一端は基準点に接続さ
れ、他端は第１のゲート電流供給線および第１の低抗体
の一端に接続され、第１の抵抗体の他端は論理積回路の
一方の入力線に接続され、記憶セル列の列選択信号線は
第１の論理和回路の入力線に接続され、第１の論理和回
路の出力信号線は第２の抵抗体を通して論理積回路の他
方の入力に接続され、論理積回路の出力は第３の抵抗体
を通して多入力論理和回路の入力線に接続されることに
より、ゲート電流の立上がり時における動的なリーク電
流は論理積回路で吸収されるので、磁束トラップにより
記憶回路が誤動作することはなくなり、また、余分な入
力信号を必要としないので、高速動作が行われるという
効果が得られる。さらに、駆動回路の出力信号との積を
とることにより、センス回路とデコーダ回路とを近くに
配置する必要がなくなるので、レイアウト上で記憶回路
全体を小型化することができるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図，第３
図は第1,第２の従来例を示す回路図である。 1,2,3,12,13,22,23…負荷抵抗、４…インターフェロメ
ター回路、5,11…論理積回路、6,18,28…多入力論理和
回路、7,17,27…記憶セル列、8,9,15,25,26…セル選択
用入力線、10,20,14,24…ゲート電流供給線。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】センスゲート回路を含む複数個の記憶セル
   から構成される記憶セルアレイにおける各列の前記セン
   スゲート回路は直列に接続され、前記センスゲート列の
   一端は基準点に接続され、他端は第１のゲート電流供給
   線および第１の抵抗体の一端に接続され、前記第１の抵
   抗体の他端は論理積回路の一方の入力線に接続され、前
   記記憶セル列の列選択信号線は第１の論理和回路の入力
   線に接続され、前記第１の論理和回路の出力信号線は第
   ２の抵抗体を通して前記論理積回路の他方の入力に接続
   され、前記論理積回路の出力は第３の抵抗体を通して多
   入力論理和回路の入力線に接続されることを特徴とする
   ジョセフソンセンス回路。