JPS63155216A - バス駆動回路 - Google Patents
バス駆動回路Info
- Publication number
- JPS63155216A JPS63155216A JP61300125A JP30012586A JPS63155216A JP S63155216 A JPS63155216 A JP S63155216A JP 61300125 A JP61300125 A JP 61300125A JP 30012586 A JP30012586 A JP 30012586A JP S63155216 A JPS63155216 A JP S63155216A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- bus driver
- unit
- card
- bus drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003780 insertion Methods 0.000 description 5
- 230000037431 insertion Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はＬＳＩの入出力回路であるバス駆動回路におい
て、負荷の数を検出し、負荷の数に応じたバス駆動能力
に調整できるようにしたものである。
て、負荷の数を検出し、負荷の数に応じたバス駆動能力
に調整できるようにしたものである。
本発明はバス駆動回路に関し、特に自己の有するバス駆
動能力を負荷の重さによって自動的に調整出来るように
したバス駆動回路に関する。
動能力を負荷の重さによって自動的に調整出来るように
したバス駆動回路に関する。
一般に大規模集積回路（以下ＬＳ Ｉ）の入出力回路は
内部回路とは異なり外部バスを駆動するための駆動能力
が要求される。特に出力回路は他の負荷の重さとの関係
で大きな駆動能力が必要である。このようなバスを駆動
するための回路をバス駆動回路（以下バスドライバ）と
称する。計算機システムでは、本体のバックパネルやマ
ザーボード等に機能の拡張に応じて所定の機能を有する
プリント基板（以下カード）が挿入される。このカード
は所望の機能に応じて複数枚挿入される。従って、この
複数枚のカードはバス線を介して相互に接続されており
、互に負荷となっている。即ち、１枚のカードから見た
ときに接続されたバスは抵抗と容量から成る負荷と見る
ことが出来、カードの枚数が多ければ多いほど抵抗と容
量の数が多くなると見なせるので、負荷が重くなること
になる。
内部回路とは異なり外部バスを駆動するための駆動能力
が要求される。特に出力回路は他の負荷の重さとの関係
で大きな駆動能力が必要である。このようなバスを駆動
するための回路をバス駆動回路（以下バスドライバ）と
称する。計算機システムでは、本体のバックパネルやマ
ザーボード等に機能の拡張に応じて所定の機能を有する
プリント基板（以下カード）が挿入される。このカード
は所望の機能に応じて複数枚挿入される。従って、この
複数枚のカードはバス線を介して相互に接続されており
、互に負荷となっている。即ち、１枚のカードから見た
ときに接続されたバスは抵抗と容量から成る負荷と見る
ことが出来、カードの枚数が多ければ多いほど抵抗と容
量の数が多くなると見なせるので、負荷が重くなること
になる。
従うてバスドライバの能力としてはこのような容量性負
荷を迅速にチャージアップする大電流の供給が要求され
る。
荷を迅速にチャージアップする大電流の供給が要求され
る。
上述したように、容量性負荷のチャージアップを迅速に
してバスの立上りを早くするためには大電流が必要とさ
れる。電流が大きければ大きいほど伝搬遅延時間を小さ
く押えることができる。しかしながら、従来のバスドラ
イバは駆動能力が一定に設計されており、従って負荷を
チャージアップする電流も一定であり、負荷に応じて駆
動能力の調整ができない形式であったため、負荷の大小
による伝搬遅延時間の大小が生じていた。
してバスの立上りを早くするためには大電流が必要とさ
れる。電流が大きければ大きいほど伝搬遅延時間を小さ
く押えることができる。しかしながら、従来のバスドラ
イバは駆動能力が一定に設計されており、従って負荷を
チャージアップする電流も一定であり、負荷に応じて駆
動能力の調整ができない形式であったため、負荷の大小
による伝搬遅延時間の大小が生じていた。
Ｃ問題点を解決するための手段および作用〕本発明は上
述の問題点を解消したバス駆動回路を提供することにあ
り、その手段は、入出力回路に備えられ、バスを駆動す
るために用いるバス駆動回路において、該バスに接続さ
れた負荷の数を検出し負荷の数に応じたバス駆動能力に
調整する調整手段と、基本となるバス駆動ユニットとそ
の整数倍の駆動能力を有する複数のバス駆動ユニットと
を有するバス駆動回路と、該バス駆動ユニットの各々と
バスとを接続するトランスファゲートとを備え、該トラ
ンスファゲートの導通／遮断を該調整手段により制御す
ることによりバス駆動能力を調整するようにしたことを
特徴とする。
述の問題点を解消したバス駆動回路を提供することにあ
り、その手段は、入出力回路に備えられ、バスを駆動す
るために用いるバス駆動回路において、該バスに接続さ
れた負荷の数を検出し負荷の数に応じたバス駆動能力に
調整する調整手段と、基本となるバス駆動ユニットとそ
の整数倍の駆動能力を有する複数のバス駆動ユニットと
を有するバス駆動回路と、該バス駆動ユニットの各々と
バスとを接続するトランスファゲートとを備え、該トラ
ンスファゲートの導通／遮断を該調整手段により制御す
ることによりバス駆動能力を調整するようにしたことを
特徴とする。
第１図は本発明に係るバス駆動回路、第２図は第１図の
バス駆動回路を備えたカードの配置図である。第１図に
おいて、プリントｉ板から成るカード１にはＬＳＩ装置
１２が配置されており、ＬＳＩの入出力回路としてバス
ドライバ１２１が備えられている。さらにＬＳＩには前
記バスドライバ１２１の駆動を調整するためのシフトレ
ジスタから成る調整回路１２２が設けられている。一方
、プリント基板上にはこのカードが挿入されたかどうか
を検出するインバータ１１が設けられている。
バス駆動回路を備えたカードの配置図である。第１図に
おいて、プリントｉ板から成るカード１にはＬＳＩ装置
１２が配置されており、ＬＳＩの入出力回路としてバス
ドライバ１２１が備えられている。さらにＬＳＩには前
記バスドライバ１２１の駆動を調整するためのシフトレ
ジスタから成る調整回路１２２が設けられている。一方
、プリント基板上にはこのカードが挿入されたかどうか
を検出するインバータ１１が設けられている。
バスドライバ１２１は、本実施例では基本となる第１の
バスドライバユニットＤＩと、その２倍の駆動能力を有
する第２のバスドライバユニットＤ２と、第２のバスド
ライバＤ２の２倍の駆動能力を有する第３のバスドライ
バユニットＤ３が備えられ、各々バスドライバユニット
はトランスファゲートＴ１．Ｔ２．およびＴ３を介して
バス線Ｂおよび調整回路１２２のシフトレジスタＳＲに
接続されている。
バスドライバユニットＤＩと、その２倍の駆動能力を有
する第２のバスドライバユニットＤ２と、第２のバスド
ライバＤ２の２倍の駆動能力を有する第３のバスドライ
バユニットＤ３が備えられ、各々バスドライバユニット
はトランスファゲートＴ１．Ｔ２．およびＴ３を介して
バス線Ｂおよび調整回路１２２のシフトレジスタＳＲに
接続されている。
第２図は複数枚のカード１−Ｎがバス線Ｂとカード挿入
信号線りにより相互に接続された状態を示しており、こ
れらのカードは前述の如く第１図の構造を有しバックパ
ネルあるいはマザーボード等に挿入される。図に示すよ
うに、例えばカードｌから見れば他のカードすべてが負
荷とみなせることになる。従って、明らかにカードの数
によって負荷の重さが変動する。
信号線りにより相互に接続された状態を示しており、こ
れらのカードは前述の如く第１図の構造を有しバックパ
ネルあるいはマザーボード等に挿入される。図に示すよ
うに、例えばカードｌから見れば他のカードすべてが負
荷とみなせることになる。従って、明らかにカードの数
によって負荷の重さが変動する。
このような構成において、バスドライバ１２１は３つの
バスドライバユニットＤＩ、Ｄ２およびＤ３の組合せに
よって８通りの駆動能力の調整が可能である。即ち、８
枚のカードまでの負荷調整が可能である。まず、カード
が挿入されるとカード挿入信号Ｓがカード挿入信号Ｎ１
ＡＬを介して各カードに入力される。カード挿入信号Ｓ
は人力をハイ （Ｈ）レベルに固定したインバータ１１
の出力であり常にロー（Ｌ）レベルである。調整回路１
２２のシフトレジスタＳＲは第３図に示すように複数の
フリツプフロツプＦＦから構成されており、カード有の
ときは′Ｏ″、無しのときは“１”がセットされる。従
って、シフトレジスタＳＲの内部は挿入されたカードの
数だけ“Ｌ”レベルが格納されている。そして、シフト
レジスタＳＲはこのＬ”レベルの数をカウンタＣＴでカ
ウントした後３ビット信号に変換してトランスファゲー
トＴ１〜Ｔ３の各ゲートに供給される。例えば、トラン
スファゲートがＮチャネルトランジスタで構成されてい
るときはゲートが“Ｈ”レベルのときオンするので、カ
ードが７枚あるときはシフトレジスタの“Ｌ”レベルの
数が７となり、これを２進数“１１１”に変換した後、
各々のゲートに供給することによりゲートをターンオン
している。
バスドライバユニットＤＩ、Ｄ２およびＤ３の組合せに
よって８通りの駆動能力の調整が可能である。即ち、８
枚のカードまでの負荷調整が可能である。まず、カード
が挿入されるとカード挿入信号Ｓがカード挿入信号Ｎ１
ＡＬを介して各カードに入力される。カード挿入信号Ｓ
は人力をハイ （Ｈ）レベルに固定したインバータ１１
の出力であり常にロー（Ｌ）レベルである。調整回路１
２２のシフトレジスタＳＲは第３図に示すように複数の
フリツプフロツプＦＦから構成されており、カード有の
ときは′Ｏ″、無しのときは“１”がセットされる。従
って、シフトレジスタＳＲの内部は挿入されたカードの
数だけ“Ｌ”レベルが格納されている。そして、シフト
レジスタＳＲはこのＬ”レベルの数をカウンタＣＴでカ
ウントした後３ビット信号に変換してトランスファゲー
トＴ１〜Ｔ３の各ゲートに供給される。例えば、トラン
スファゲートがＮチャネルトランジスタで構成されてい
るときはゲートが“Ｈ”レベルのときオンするので、カ
ードが７枚あるときはシフトレジスタの“Ｌ”レベルの
数が７となり、これを２進数“１１１”に変換した後、
各々のゲートに供給することによりゲートをターンオン
している。
以上説明したように、本発明によれば、負荷の数に応じ
てバスドライバの駆動能力を調整することができるので
負荷をチャージアンプする電流量の調整も可能となり、
伝搬遅延時間のバラツキを小さく押えることができる。
てバスドライバの駆動能力を調整することができるので
負荷をチャージアンプする電流量の調整も可能となり、
伝搬遅延時間のバラツキを小さく押えることができる。
第１図は本発明に係るバス駆動回路のブロック図、
第２図は第１図のバス駆動回路が備えられたカードの配
置図、および 第３図は第１図の調整回路の詳細図である。 （符号の説明） １．２，３．Ｎ・・・カード、 １１・・・インバータ、 １２・・・ＬＳＩ、１２
１・・・バスドライバ、 １２２・・・調整回路、ＤＩ
、 Ｄ２ 、 Ｄ３・・・バスドライバユニット、Ｔ
Ｉ 、 ？２ 、７３・・・トランスファゲート、ＳＲ
・・・シフトレジスタ、Ｂ・・・バス線、Ｌ・・・カー
ド挿入信号線。
置図、および 第３図は第１図の調整回路の詳細図である。 （符号の説明） １．２，３．Ｎ・・・カード、 １１・・・インバータ、 １２・・・ＬＳＩ、１２
１・・・バスドライバ、 １２２・・・調整回路、ＤＩ
、 Ｄ２ 、 Ｄ３・・・バスドライバユニット、Ｔ
Ｉ 、 ？２ 、７３・・・トランスファゲート、ＳＲ
・・・シフトレジスタ、Ｂ・・・バス線、Ｌ・・・カー
ド挿入信号線。
Claims (1)
- １、入出力回路に備えられ、バスを駆動するために用い
るバス駆動回路において、該バスに接続された負荷の数
を検出し負荷の数に応じたバス駆動能力に調整する調整
手段と、基本となるバス駆動ユニットとその整数倍の駆
動能力を有する複数のバス駆動ユニットとを有するバス
駆動回路と、該バス駆動ユニットの各々とバスとを接続
するトランスファゲートとを備え、該トランスファゲー
トの導通／遮断を該調整手段により制御することにより
バス駆動能力を調整するようにしたことを特徴とするバ
ス駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61300125A JPS63155216A (ja) | 1986-12-18 | 1986-12-18 | バス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61300125A JPS63155216A (ja) | 1986-12-18 | 1986-12-18 | バス駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155216A true JPS63155216A (ja) | 1988-06-28 |
Family
ID=17881026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61300125A Pending JPS63155216A (ja) | 1986-12-18 | 1986-12-18 | バス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933874A1 (de) * | 1998-01-30 | 1999-08-04 | Siemens Aktiengesellschaft | Bustreiber |
-
1986
- 1986-12-18 JP JP61300125A patent/JPS63155216A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933874A1 (de) * | 1998-01-30 | 1999-08-04 | Siemens Aktiengesellschaft | Bustreiber |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5223751A (en) | Logic level shifter for 3 volt cmos to 5 volt cmos or ttl | |
| US6714051B2 (en) | Logic circuitry-implemented bus buffer | |
| US6175886B1 (en) | Semiconductor integrated circuit with low-power bus structure and system for composing low-power bus structure | |
| EP0789459A1 (en) | Data communication system | |
| JP4386479B2 (ja) | 表示装置駆動回路、表示ユニット、及び携帯用表示機器 | |
| US6853221B1 (en) | Power-up detection circuit with low current draw for dual power supply circuits | |
| JPH06267274A (ja) | 改良された出力ドライバを含むメモリ記憶装置及びデータ処理システム | |
| US5764082A (en) | Circuits, systems and methods for transferring data across a conductive line | |
| US5363494A (en) | Bus interface circuit for connecting bus lines having different bit ranges | |
| JPH022416A (ja) | 分布プリチヤージ・ワイヤｏｒ母線 | |
| JPS63155216A (ja) | バス駆動回路 | |
| CA1208309A (en) | High speed drive circuit | |
| CA1304805C (en) | Data transmission system | |
| US6181182B1 (en) | Circuit and method for a high gain, low input capacitance clock buffer | |
| JP4702878B2 (ja) | 半導体集積回路装置 | |
| JP2937814B2 (ja) | 出力回路 | |
| JPS5924324A (ja) | 集積回路装置 | |
| JP2900941B2 (ja) | 半導体装置 | |
| Kwon et al. | High speed and low swing interface circuits using dynamic over-driving and adaptive sensing scheme | |
| JP2538628B2 (ja) | 半導体集積回路 | |
| US6127850A (en) | Low power clock buffer with shared, clocked transistor | |
| JP2585330B2 (ja) | 高速バス回路の動作方法 | |
| JP2518642B2 (ja) | レジスタ回路 | |
| JP2801824B2 (ja) | 半導体集積回路装置 | |
| US7053651B2 (en) | Low power CMOS switching |