JP3048202B2 - Ｌｓｉの設計方法 - Google Patents
Ｌｓｉの設計方法Info
- Publication number
- JP3048202B2 JP3048202B2 JP4260442A JP26044292A JP3048202B2 JP 3048202 B2 JP3048202 B2 JP 3048202B2 JP 4260442 A JP4260442 A JP 4260442A JP 26044292 A JP26044292 A JP 26044292A JP 3048202 B2 JP3048202 B2 JP 3048202B2
- Authority
- JP
- Japan
- Prior art keywords
- memory array
- digital logic
- operation speed
- lsi
- section
- Prior art date
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- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は略中央部にメモリーアレ
イ部、周辺部にデジタル論理部分を有するＬＳＩの回路
を設計する方法に関し、特にこのメモリーアレイ部の動
作速度とデジタル論理部の動作速度の相違を補償して設
計効率を向上させる方法に関する。
イ部、周辺部にデジタル論理部分を有するＬＳＩの回路
を設計する方法に関し、特にこのメモリーアレイ部の動
作速度とデジタル論理部の動作速度の相違を補償して設
計効率を向上させる方法に関する。
【０００２】
【従来の技術】例えばカスタムメモリーと呼ばれるＬＳ
Ｉはその中央部にメモリーアレイ部を有し、これに直接
接触する周辺部にデジタル論理部を有するもので、この
ＬＳＩを動作させる信号は上記デジタル論理部を通って
外部から供給される。そして、この外部信号に基づきデ
ジタル論理部で必要な演算をした後、このデジタル論理
部からメモリーアレイ部に信号が送られて、このメモリ
ーアレイ部に必要な記憶がなされ、あるいはこのメモリ
ーアレイ部の記憶が取り出される。
Ｉはその中央部にメモリーアレイ部を有し、これに直接
接触する周辺部にデジタル論理部を有するもので、この
ＬＳＩを動作させる信号は上記デジタル論理部を通って
外部から供給される。そして、この外部信号に基づきデ
ジタル論理部で必要な演算をした後、このデジタル論理
部からメモリーアレイ部に信号が送られて、このメモリ
ーアレイ部に必要な記憶がなされ、あるいはこのメモリ
ーアレイ部の記憶が取り出される。
【０００３】
【発明が解決しようとする課題】しかしながら、このＬ
ＳＩを一旦設計した後上記デジタル論理部の動作速度と
メモリーアレイ部の動作速度にずれがある場合このＬＳ
Ｉは正常に作動しないことから、上記デジタル論理部と
メモリーアレイ部を設計し直さなければならず、このた
め所望のＬＳＩを設計するまでの時間、設計コストが増
大し、設計効率を低下させているという問題点があっ
た。また、その度に上記デジタル論理部とメモリーアレ
イ部を設計し直すため、これらの設計ミスが生じる機会
も多いという問題点をも有していた。本発明はこのよう
な問題点に着目してなされたもので、上記デジタル論理
部とメモリーアレイ部との動作速度のずれを補償するＬ
ＳＩを効率的に且つ正確に設計する方法を提供すること
を目的とする。
ＳＩを一旦設計した後上記デジタル論理部の動作速度と
メモリーアレイ部の動作速度にずれがある場合このＬＳ
Ｉは正常に作動しないことから、上記デジタル論理部と
メモリーアレイ部を設計し直さなければならず、このた
め所望のＬＳＩを設計するまでの時間、設計コストが増
大し、設計効率を低下させているという問題点があっ
た。また、その度に上記デジタル論理部とメモリーアレ
イ部を設計し直すため、これらの設計ミスが生じる機会
も多いという問題点をも有していた。本発明はこのよう
な問題点に着目してなされたもので、上記デジタル論理
部とメモリーアレイ部との動作速度のずれを補償するＬ
ＳＩを効率的に且つ正確に設計する方法を提供すること
を目的とする。
【０００４】
【課題を解決するための手段】すなわち、本発明は、略
中央部にメモリーアレイ部、周辺部にデジタル論理部分
を有し、この両者の間の環状部位に設けられ、両者の動
作速度のずれを補償する動作速度調整用セルにより上記
メモリーアレイ部とデジタル論理部を接続して構成され
るＬＳＩを設計する手法であって、遅延素子の異なる各
種の、入出力端子の位置が同一で大きさが同じお互いに
交換可能な上記動作速度調整用セルをライブラリーに予
め登録し、上記メモリーアレイ部とデジタル論理部の動
作速度のずれを補償する動作速度調整用セルを上記ライ
ブラリーから呼び出して設計、または交換して設計し直
すことを特徴とする。本発明に係る動作速度調整用セル
としては、偶数個のインバータを直接配列したセルが使
用でき、このインバータの数が多くなるにつれて遅延時
間が増大してより長い時間的ずれを補償することができ
る。また、上記メモリーアレイ部とデジタル論理部との
間にずれがない場合にはこのようなインバータを持たな
いデータバスを使用すれば良い。また、これらの動作補
償用セルを登録するライブラリーとしては大型コンピュ
ーター、パーソナルコンピューター等の各種コンピュー
ターが使用でき、その記憶容量や演算速度等を考慮して
これらコンピューターから適切なものを選択使用すれば
よい。
中央部にメモリーアレイ部、周辺部にデジタル論理部分
を有し、この両者の間の環状部位に設けられ、両者の動
作速度のずれを補償する動作速度調整用セルにより上記
メモリーアレイ部とデジタル論理部を接続して構成され
るＬＳＩを設計する手法であって、遅延素子の異なる各
種の、入出力端子の位置が同一で大きさが同じお互いに
交換可能な上記動作速度調整用セルをライブラリーに予
め登録し、上記メモリーアレイ部とデジタル論理部の動
作速度のずれを補償する動作速度調整用セルを上記ライ
ブラリーから呼び出して設計、または交換して設計し直
すことを特徴とする。本発明に係る動作速度調整用セル
としては、偶数個のインバータを直接配列したセルが使
用でき、このインバータの数が多くなるにつれて遅延時
間が増大してより長い時間的ずれを補償することができ
る。また、上記メモリーアレイ部とデジタル論理部との
間にずれがない場合にはこのようなインバータを持たな
いデータバスを使用すれば良い。また、これらの動作補
償用セルを登録するライブラリーとしては大型コンピュ
ーター、パーソナルコンピューター等の各種コンピュー
ターが使用でき、その記憶容量や演算速度等を考慮して
これらコンピューターから適切なものを選択使用すれば
よい。
【０００５】
【作用】本発明によれば、メモリーアレイ部とデジタル
論理部分の間の環状部位両者の動作速度のずれを補償す
る動作速度調整用セルを有し、しかもこの動作速度補償
用セルをライブラリーから取り出して交換することがで
きるため、一旦設計したＬＳＩが正常に動作しない場合
でも、一旦設計されたメモリーアレイ部とデジタル論理
部分とをそのまま使用して、その動作速度調整用セルの
みを交換すればよい。
論理部分の間の環状部位両者の動作速度のずれを補償す
る動作速度調整用セルを有し、しかもこの動作速度補償
用セルをライブラリーから取り出して交換することがで
きるため、一旦設計したＬＳＩが正常に動作しない場合
でも、一旦設計されたメモリーアレイ部とデジタル論理
部分とをそのまま使用して、その動作速度調整用セルの
みを交換すればよい。
【０００６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の実施例に係るＬＳＩの回路配置を
説明するための説明図である。図から分かるように、こ
のＬＳＩ１はその略中央部にメモリーアレイ部１１を有
し、その周囲の環状部位に配置された動作速度調整用セ
ル１２を介して更にその周辺部にデジタル論理部１３を
具備して構成される。そして、外部信号はまずこのデジ
タル論理部１３に入力され、必要な演算の後上記動作速
度調整用セル１２を通ってメモリアレイ部１１に情報を
記憶する。また、予めこのメモリアレイ部１１に記憶さ
れた情報を取り出す際にも、まず外部信号がデジタル論
理部１３に入力され、必要な演算の後動作速度調整用セ
ル１２を介してメモリアレイ１１にアクセスし、予め記
憶された情報が動作速度調整用セル１２とデジタル論理
部１３を通って外部に取り出される。そして、このＬＳ
Ｉ１に係る動作速度調整用セル１２は、図２Ａ〜Ｃに例
示するように、インバータ２１を持たず、一本の導体
（アルミニウム等）から構成されるデータバス２Ａ、２
つのインバータ２１を直列接続したデータバス２Ｂ、４
つのインバータ２１を直列接続したデータバス２Ｃ等か
ら構成され、そのインバータ２１の数に応じて遅延速度
が異なり、その数が増大するにつれて補償できる動作時
間のずれも長くなる。これらの各種動作速度調整用セル
は、例えば、大型コンピユーターのメモリーから構成さ
れるライブラリーに記憶され、必要に応じて取り出され
て上記図１に示すＬＳＩ１の設計に適用される。
する。図１は本発明の実施例に係るＬＳＩの回路配置を
説明するための説明図である。図から分かるように、こ
のＬＳＩ１はその略中央部にメモリーアレイ部１１を有
し、その周囲の環状部位に配置された動作速度調整用セ
ル１２を介して更にその周辺部にデジタル論理部１３を
具備して構成される。そして、外部信号はまずこのデジ
タル論理部１３に入力され、必要な演算の後上記動作速
度調整用セル１２を通ってメモリアレイ部１１に情報を
記憶する。また、予めこのメモリアレイ部１１に記憶さ
れた情報を取り出す際にも、まず外部信号がデジタル論
理部１３に入力され、必要な演算の後動作速度調整用セ
ル１２を介してメモリアレイ１１にアクセスし、予め記
憶された情報が動作速度調整用セル１２とデジタル論理
部１３を通って外部に取り出される。そして、このＬＳ
Ｉ１に係る動作速度調整用セル１２は、図２Ａ〜Ｃに例
示するように、インバータ２１を持たず、一本の導体
（アルミニウム等）から構成されるデータバス２Ａ、２
つのインバータ２１を直列接続したデータバス２Ｂ、４
つのインバータ２１を直列接続したデータバス２Ｃ等か
ら構成され、そのインバータ２１の数に応じて遅延速度
が異なり、その数が増大するにつれて補償できる動作時
間のずれも長くなる。これらの各種動作速度調整用セル
は、例えば、大型コンピユーターのメモリーから構成さ
れるライブラリーに記憶され、必要に応じて取り出され
て上記図１に示すＬＳＩ１の設計に適用される。
【０００７】
【発明の効果】本発明によれば、一旦設計したＬＳＩが
正常に動作しない場合でもその動作速度調整用セルのみ
を交換して設計し直すことができるため、上記ＬＳＩの
設計に無駄がなくなって効率的になり、設計時間の短
縮、設計コストの低減化が可能となり、また、一旦設計
したデジタル論理部やメモリーアレイ部とをそのまま使
用することができるため、設計ミスの機会が低減し、従
って設計ミス自体も低下するという効果を奏する。
正常に動作しない場合でもその動作速度調整用セルのみ
を交換して設計し直すことができるため、上記ＬＳＩの
設計に無駄がなくなって効率的になり、設計時間の短
縮、設計コストの低減化が可能となり、また、一旦設計
したデジタル論理部やメモリーアレイ部とをそのまま使
用することができるため、設計ミスの機会が低減し、従
って設計ミス自体も低下するという効果を奏する。
【０００８】
【図１】図１は本発明の実施例に係るＬＳＩの回路を説
明するための説明図。
明するための説明図。
【図２】図２Ａ〜Ｃは本発明の実施例に係る動作速度調
整用セルの説明図。
整用セルの説明図。
１ ＬＳＩ １１ メモリアレイ部 １２ 動作速度調整用セル １３ デジタル論理部 ２１ インバータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/60 H01L 27/10 H03K 19/173
Claims (1)
- 【請求項１】略中央部にメモリーアレイ部、周辺部にデ
ジタル論理部分を有し、この両者の間の環状部位に設け
られ、両者の動作速度のずれを補償する動作速度調整用
セルにより上記メモリーアレイ部とデジタル論理部を接
続して構成されるＬＳＩを設計する手法であって、 遅延素子の異なる各種の、入出力端子の位置が同一で大
きさが同じお互いに交換可能な上記動作速度調整用セル
をライブラリーに予め登録し、 上記メモリーアレイ部とデジタル論理部の動作速度のず
れを補償する動作速度調整用セルを上記ライブラリーか
ら呼び出して設計、または交換して設計し直すことを特
徴とするＬＳＩの設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260442A JP3048202B2 (ja) | 1992-09-30 | 1992-09-30 | Ｌｓｉの設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260442A JP3048202B2 (ja) | 1992-09-30 | 1992-09-30 | Ｌｓｉの設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06110965A JPH06110965A (ja) | 1994-04-22 |
| JP3048202B2 true JP3048202B2 (ja) | 2000-06-05 |
Family
ID=17348000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4260442A Expired - Lifetime JP3048202B2 (ja) | 1992-09-30 | 1992-09-30 | Ｌｓｉの設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048202B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5446939B2 (ja) * | 2010-01-29 | 2014-03-19 | 富士通株式会社 | ハードウェア記述言語で記載されたコンピュータプログラム |
-
1992
- 1992-09-30 JP JP4260442A patent/JP3048202B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06110965A (ja) | 1994-04-22 |
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