JPH04369248A - 半導体集積回路の端子位置決定方法 - Google Patents
半導体集積回路の端子位置決定方法Info
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- JPH04369248A JPH04369248A JP3173122A JP17312291A JPH04369248A JP H04369248 A JPH04369248 A JP H04369248A JP 3173122 A JP3173122 A JP 3173122A JP 17312291 A JP17312291 A JP 17312291A JP H04369248 A JPH04369248 A JP H04369248A
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- Japan
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- terminal
- integrated circuit
- semiconductor integrated
- terminals
- wiring
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 47
- 230000002093 peripheral effect Effects 0.000 claims abstract description 4
- 230000003467 diminishing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、複数の機能ブロックか
らなる半導体集積回路の入出力端子のうち自動レイアウ
トの実行中に移動可能な自由端子を移動させることによ
って半導体集積回路の面積を可能なかぎり小さくする半
導体集積回路の端子位置決定方法に関する。
らなる半導体集積回路の入出力端子のうち自動レイアウ
トの実行中に移動可能な自由端子を移動させることによ
って半導体集積回路の面積を可能なかぎり小さくする半
導体集積回路の端子位置決定方法に関する。
【0002】
【従来の技術】従来の半導体集積回路の端子位置決定方
法について図7及び図8を参照しつつ説明する。半導体
集積回路を構成する機能ブロックには、他の機能ブロッ
クと接続するための入出力用の端子がある。当該端子は
、自動レイアウトの実行中に移動することができる端子
と、移動することができない端子とに大別される。例え
ば、前者はゲートアレイやレイアウトが完了した機能ブ
ロックの端子が、後者はスタンダードセルの一部の端子
やレイアウトが完了していない機能ブロックの端子がそ
れぞれ相当する。以下、移動可能な端子を自由端子とす
る。
法について図7及び図8を参照しつつ説明する。半導体
集積回路を構成する機能ブロックには、他の機能ブロッ
クと接続するための入出力用の端子がある。当該端子は
、自動レイアウトの実行中に移動することができる端子
と、移動することができない端子とに大別される。例え
ば、前者はゲートアレイやレイアウトが完了した機能ブ
ロックの端子が、後者はスタンダードセルの一部の端子
やレイアウトが完了していない機能ブロックの端子がそ
れぞれ相当する。以下、移動可能な端子を自由端子とす
る。
【0003】従来の自動レイアウトでは、自由端子を半
導体集積回路上に初期配置(図7のS1 )した後、自
動レイアウトの自動配置(図7のS2 )を行い、この
自動レイアウトの結果に従って自由端子を移動させてい
る。 この自由端端子の移動は、自動配置によって半導体集積
回路の形状が正確に見積もれるようになるために行われ
る。
導体集積回路上に初期配置(図7のS1 )した後、自
動レイアウトの自動配置(図7のS2 )を行い、この
自動レイアウトの結果に従って自由端子を移動させてい
る。 この自由端端子の移動は、自動配置によって半導体集積
回路の形状が正確に見積もれるようになるために行われ
る。
【0004】例えば、図8に示すようにして自由端子の
移動が行われる。自動配置の結果、半導体集積回路が初
期のサイズより大きくなった場合には、図8に示すよう
に、初期の自由端子A、Bの配置位置frmX/a、f
rmY/bと、半導体集積回路の相対比とを固定したま
ま、自由端子の間隔を比例配分して長くするのである。 すなわち、自由端子Aにあっては、移動後の配置位置は
、a ′=a ×frmX/frmX ′となる。これ
は、従来のチャネルルータが、機能ブロックの上下辺に
ある端子は移動不可能、左右辺にある端子は移動可能(
すなわち、自由端子)とする規則を有しているため、上
下辺に自由端子があったとしても移動不可能な端子とし
て扱うことに起因する。
移動が行われる。自動配置の結果、半導体集積回路が初
期のサイズより大きくなった場合には、図8に示すよう
に、初期の自由端子A、Bの配置位置frmX/a、f
rmY/bと、半導体集積回路の相対比とを固定したま
ま、自由端子の間隔を比例配分して長くするのである。 すなわち、自由端子Aにあっては、移動後の配置位置は
、a ′=a ×frmX/frmX ′となる。これ
は、従来のチャネルルータが、機能ブロックの上下辺に
ある端子は移動不可能、左右辺にある端子は移動可能(
すなわち、自由端子)とする規則を有しているため、上
下辺に自由端子があったとしても移動不可能な端子とし
て扱うことに起因する。
【0005】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路の端子位置決定方法には、以下
のような問題点がある。すなわち、従来の半導体集積回
路の端子位置決定方法における自由端子の移動は、自由
端子を有効に利用していないため、配線の総延長を短縮
化することができず、半導体集積回路の小型化には一定
の限界があった。
た従来の半導体集積回路の端子位置決定方法には、以下
のような問題点がある。すなわち、従来の半導体集積回
路の端子位置決定方法における自由端子の移動は、自由
端子を有効に利用していないため、配線の総延長を短縮
化することができず、半導体集積回路の小型化には一定
の限界があった。
【0006】本発明は上記事情に鑑みて創案されたもの
で、半導体集積回路の小型化に貢献することができる半
導体集積回路の端子位置決定方法に提供することを目的
としている。
で、半導体集積回路の小型化に貢献することができる半
導体集積回路の端子位置決定方法に提供することを目的
としている。
【0007】
【課題を解決するための手段】本発明に係る半導体集積
回路の端子位置決定方法は、複数の機能ブロックからな
る半導体集積回路の入出力端子のうち自動レイアウトの
実行中に移動可能な自由端子を移動させることによって
半導体集積回路の面積を可能なかぎり小さくする半導体
集積回路の端子位置決定方法であって、各機能ブロック
の端子と接続される半導体集積回路の入出力端子を半導
体集積回路の周縁部に配置する端子初期配置工程と、各
機能ブロックを配置する自動配置工程と、配置された各
機能ブロックの端子と前記入出力端子との間のマンハッ
タン距離を最小にするべく入出力端子のうち自由端子を
移動させる端子移動工程と、グローバル配線工程及びチ
ャネル配線工程を有する自動配線工程と、前記チャネル
配線工程の前に自由端子をグローバル配線工程で得られ
たグローバル配線結果に基づいて配線密度の低いエリア
に移動させる端子再移動工程とを備えている。
回路の端子位置決定方法は、複数の機能ブロックからな
る半導体集積回路の入出力端子のうち自動レイアウトの
実行中に移動可能な自由端子を移動させることによって
半導体集積回路の面積を可能なかぎり小さくする半導体
集積回路の端子位置決定方法であって、各機能ブロック
の端子と接続される半導体集積回路の入出力端子を半導
体集積回路の周縁部に配置する端子初期配置工程と、各
機能ブロックを配置する自動配置工程と、配置された各
機能ブロックの端子と前記入出力端子との間のマンハッ
タン距離を最小にするべく入出力端子のうち自由端子を
移動させる端子移動工程と、グローバル配線工程及びチ
ャネル配線工程を有する自動配線工程と、前記チャネル
配線工程の前に自由端子をグローバル配線工程で得られ
たグローバル配線結果に基づいて配線密度の低いエリア
に移動させる端子再移動工程とを備えている。
【0008】
【実施例】図1は本発明の一実施例に係る半導体集積回
路の端子位置決定方法のフローチャート、図2は端子移
動工程の説明図、図3はグローバル配線工程で得られた
グローバル配線結果に基づいて自由端子を移動させる端
子再移動工程の説明図、図4はチャネル配線工程におけ
る処理順序の説明図、図5は仮想端子等の説明図、図6
はこの半導体集積回路の端子位置決定方法によって得ら
れた自由端子と各機能ブロックとの接続の説明図である
。
路の端子位置決定方法のフローチャート、図2は端子移
動工程の説明図、図3はグローバル配線工程で得られた
グローバル配線結果に基づいて自由端子を移動させる端
子再移動工程の説明図、図4はチャネル配線工程におけ
る処理順序の説明図、図5は仮想端子等の説明図、図6
はこの半導体集積回路の端子位置決定方法によって得ら
れた自由端子と各機能ブロックとの接続の説明図である
。
【0009】なお、以下の実施例では、説明を簡略化す
るため、半導体集積回路のすべての入出力端子が自動レ
イアウトの実行中に移動することができる自由端子であ
る場合を挙げる。
るため、半導体集積回路のすべての入出力端子が自動レ
イアウトの実行中に移動することができる自由端子であ
る場合を挙げる。
【0010】本実施例に係る半導体集積回路の端子位置
決定方法は、複数の機能ブロックからなる半導体集積回
路の自動レイアウトの実行中に移動可能な4つの自由端
子F1 〜F4 を有する半導体集積回路の半導体集積
回路の面積を可能なかぎり小さくする半導体集積回路の
端子位置決定方法であって、各機能ブロックの7つの端
子T1 〜T7 と接続される半導体集積回路の自由端
子F1 〜F4 を半導体集積回路の周縁部に配置する
端子初期配置工程S1 と、各機能ブロックを配置する
自動配置工程S2 と、配置された各機能ブロックの端
子T1 〜T7 と前記自由端子F1 〜F4 との間
のマンハッタン距離を最小にするべく各自由端子F1
〜F4 を移動させる端子移動工程S3 と、グローバ
ル配線工程S41及びチャネル配線工程S42を有する
自動配線工程S4 と、前記チャネル配線工程S42の
前に自由端子F1 〜F4 をグローバル配線工程S4
1で得られたグローバル配線結果に基づいて配線密度の
低いエリアに移動させる端子再移動工程S5 とを備え
ている。
決定方法は、複数の機能ブロックからなる半導体集積回
路の自動レイアウトの実行中に移動可能な4つの自由端
子F1 〜F4 を有する半導体集積回路の半導体集積
回路の面積を可能なかぎり小さくする半導体集積回路の
端子位置決定方法であって、各機能ブロックの7つの端
子T1 〜T7 と接続される半導体集積回路の自由端
子F1 〜F4 を半導体集積回路の周縁部に配置する
端子初期配置工程S1 と、各機能ブロックを配置する
自動配置工程S2 と、配置された各機能ブロックの端
子T1 〜T7 と前記自由端子F1 〜F4 との間
のマンハッタン距離を最小にするべく各自由端子F1
〜F4 を移動させる端子移動工程S3 と、グローバ
ル配線工程S41及びチャネル配線工程S42を有する
自動配線工程S4 と、前記チャネル配線工程S42の
前に自由端子F1 〜F4 をグローバル配線工程S4
1で得られたグローバル配線結果に基づいて配線密度の
低いエリアに移動させる端子再移動工程S5 とを備え
ている。
【0011】まず、自動レイアウトを実行する前に、す
べての自由端子F1〜F4 を半導体集積回路の周縁部
に配置する端子初期配置工程S1 を実行する。この端
子初期配置工程S1 では、半導体集積回路を構成する
複数の機能ブロックのサイズ、位置等を考慮せずに実行
される。なお、すべての端子が自由端子でない場合や、
端子間に配置の順序関係がある場合には、この段階で端
子の配置を考慮しておく。
べての自由端子F1〜F4 を半導体集積回路の周縁部
に配置する端子初期配置工程S1 を実行する。この端
子初期配置工程S1 では、半導体集積回路を構成する
複数の機能ブロックのサイズ、位置等を考慮せずに実行
される。なお、すべての端子が自由端子でない場合や、
端子間に配置の順序関係がある場合には、この段階で端
子の配置を考慮しておく。
【0012】半導体集積回路の面積が最小になるように
、各機能ブロックを配置する自動配置工程S2 を実行
する。この際、自動配置工程S2 においては、すべて
の自由端子F1 〜F4 が固定されているものとして
実行される。
、各機能ブロックを配置する自動配置工程S2 を実行
する。この際、自動配置工程S2 においては、すべて
の自由端子F1 〜F4 が固定されているものとして
実行される。
【0013】自動配置工程S2 で得られた自動配置結
果から逆に、各機能ブロックの端子T1 〜T7 と前
記自由端子F1 〜F4 とのマンハッタン距離が最小
になるように自由端子F1 〜F4 を最適位置に移動
させる端子移動工程S3 を実行する。
果から逆に、各機能ブロックの端子T1 〜T7 と前
記自由端子F1 〜F4 とのマンハッタン距離が最小
になるように自由端子F1 〜F4 を最適位置に移動
させる端子移動工程S3 を実行する。
【0014】最適位置には、図2に示すように2種類が
ある。すなわち、自由端子F1 及びF3 のように最
適位置が点として示される場合と、自由端子F2 及び
F4 のようにある程度の拡がりをもった範囲 (図2
では破線の矢印でその範囲が示されている) として示
される場合とである。
ある。すなわち、自由端子F1 及びF3 のように最
適位置が点として示される場合と、自由端子F2 及び
F4 のようにある程度の拡がりをもった範囲 (図2
では破線の矢印でその範囲が示されている) として示
される場合とである。
【0015】最適位置が点で示される場合は、その最適
位置に自由端子F1及びF3 を移動させればよいが、
最適位置が範囲 (以下、『最適範囲』とする) で示
されている場合には、自由端子F2 及びF4 は現時
点ではその範囲内であればどこにあっても同じなので、
その範囲中の任意の箇所に移動される。なお、本実施例
では、自由端子F2 は最適範囲内の中央、自由端子F
4 は最適範囲の下端部にそれぞれ移動されるものとす
る。
位置に自由端子F1及びF3 を移動させればよいが、
最適位置が範囲 (以下、『最適範囲』とする) で示
されている場合には、自由端子F2 及びF4 は現時
点ではその範囲内であればどこにあっても同じなので、
その範囲中の任意の箇所に移動される。なお、本実施例
では、自由端子F2 は最適範囲内の中央、自由端子F
4 は最適範囲の下端部にそれぞれ移動されるものとす
る。
【0016】次に、自動配線工程S4 のうちグローバ
ル配線工程S41を実行する。このグローバル配線工程
S41は、従来の自動レイアウトにおけるグローバル配
線工程と同様である。このグローバル配線工程S41に
よって得られたグローバル配線結果に基づいて、最適範
囲における自由端子F2 及びF4 の位置が決定する
。すなわち、最適範囲に移動されるべき自由端子F2
及びF4 は、図3に示すように、最適範囲を複数のエ
リアに分割し、各エリアのうち最も配線密度の低いエリ
ア内に移動させられる端子再移動工程S5 が実行され
るのである。
ル配線工程S41を実行する。このグローバル配線工程
S41は、従来の自動レイアウトにおけるグローバル配
線工程と同様である。このグローバル配線工程S41に
よって得られたグローバル配線結果に基づいて、最適範
囲における自由端子F2 及びF4 の位置が決定する
。すなわち、最適範囲に移動されるべき自由端子F2
及びF4 は、図3に示すように、最適範囲を複数のエ
リアに分割し、各エリアのうち最も配線密度の低いエリ
ア内に移動させられる端子再移動工程S5 が実行され
るのである。
【0017】例えば、自由端子F2 であれば、最適範
囲をエリアAとエリアBとの2つに分割し、配線密度が
低い方(ここでは、エリアBの方が配線密度が低いとす
る)に移動させるのである。また、自由端子F4 であ
れば、最適範囲をエリアC、エリアD及びエリアEの3
つに分割し、最も配線密度が低いエリアCに移動させる
のである。
囲をエリアAとエリアBとの2つに分割し、配線密度が
低い方(ここでは、エリアBの方が配線密度が低いとす
る)に移動させるのである。また、自由端子F4 であ
れば、最適範囲をエリアC、エリアD及びエリアEの3
つに分割し、最も配線密度が低いエリアCに移動させる
のである。
【0018】次に、自動配線工程S4 のチャネル配線
工程S42が実行される。このチャネル配線工程S42
における処理順序は、図4に示すように、最下段の水平
チャネルCH1 から最上段の水平チャネルCH5 、
左側垂直チャネルCH6 、右側垂直チャネルCH7
とする。ここで、最下段の水平チャネルCH1 、最上
段の水平チャネルCH5 、左側垂直チャネルCH6
及び右側垂直チャネルCH7 には自由端子F1 〜F
4 が存在するため、従来の場合とは異なった処理が必
要となる。なお、その他の水平チャネルCH2 〜CH
4 には、自由端子F1 〜F4 が存在しないので、
従来と同様のチャネルルータを用いても何ら問題はない
。
工程S42が実行される。このチャネル配線工程S42
における処理順序は、図4に示すように、最下段の水平
チャネルCH1 から最上段の水平チャネルCH5 、
左側垂直チャネルCH6 、右側垂直チャネルCH7
とする。ここで、最下段の水平チャネルCH1 、最上
段の水平チャネルCH5 、左側垂直チャネルCH6
及び右側垂直チャネルCH7 には自由端子F1 〜F
4 が存在するため、従来の場合とは異なった処理が必
要となる。なお、その他の水平チャネルCH2 〜CH
4 には、自由端子F1 〜F4 が存在しないので、
従来と同様のチャネルルータを用いても何ら問題はない
。
【0019】最下段の水平チャネルCH1 と最上段の
水平チャネルCH5 には、チャネルの上下辺に自由端
子があることを考慮できるチャネルルータ、例えばグリ
ーディングルータ等を応用する。
水平チャネルCH5 には、チャネルの上下辺に自由端
子があることを考慮できるチャネルルータ、例えばグリ
ーディングルータ等を応用する。
【0020】また、左側垂直チャネルCH6 及び右側
垂直チャネルCH7 は、グリーディングルータ等を用
いる前に、前処理が必要となる。かかる前処理は、図5
に示すように、水平チャネルを垂直チャネルまで延長し
、垂直チャネルと延長された水平チャネルとの重複部分
内(図5に矢印で示されている)に自由端子を移動させ
るのである。この際、水平チャネルの左右の仮想端子の
延長線上に自由端子を移動させるのが望ましい。ここで
、仮想端子とは、水平チャネルと垂直チャネルとの境界
線と、水平チャネルから垂直チャネルにわたって形成さ
れる配線との交点をいう。
垂直チャネルCH7 は、グリーディングルータ等を用
いる前に、前処理が必要となる。かかる前処理は、図5
に示すように、水平チャネルを垂直チャネルまで延長し
、垂直チャネルと延長された水平チャネルとの重複部分
内(図5に矢印で示されている)に自由端子を移動させ
るのである。この際、水平チャネルの左右の仮想端子の
延長線上に自由端子を移動させるのが望ましい。ここで
、仮想端子とは、水平チャネルと垂直チャネルとの境界
線と、水平チャネルから垂直チャネルにわたって形成さ
れる配線との交点をいう。
【0021】自由端子F2 を挙げて説明すると、自由
端子F2 に接続される配線は、水平チャネルCH2
から左側垂直チャネルCH6 にわたって形成されてい
るので、自由端子F2 に関係する仮想端子K2 は水
平チャネルCH2 と左側垂直チャネルCH6 との境
界線上に位置している。従って、自由端子F2は仮想端
子K2 の延長線L2 上に移動される。
端子F2 に接続される配線は、水平チャネルCH2
から左側垂直チャネルCH6 にわたって形成されてい
るので、自由端子F2 に関係する仮想端子K2 は水
平チャネルCH2 と左側垂直チャネルCH6 との境
界線上に位置している。従って、自由端子F2は仮想端
子K2 の延長線L2 上に移動される。
【0022】自由端子F4 であれば、仮想端子K4
の延長線L4 上に移動させられる。
の延長線L4 上に移動させられる。
【0023】上述のようにして、グローバル配線S41
とチャネル配線S42とからなる自動配線工程S4 が
完了すると同時に、すべての自由端子F1 〜F4 の
位置が決定する。
とチャネル配線S42とからなる自動配線工程S4 が
完了すると同時に、すべての自由端子F1 〜F4 の
位置が決定する。
【0024】
【発明の効果】本発明に係る半導体集積回路の端子位置
決定方法は、各機能ブロックの端子と接続される半導体
集積回路の入出力端子を半導体集積回路の周縁部に配置
する端子初期配置工程と、各機能ブロックを配置する自
動配置工程と、配置された各機能ブロックの端子と前記
入出力端子との間のマンハッタン距離を最小にするべく
入出力端子のうち自由端子を移動させる端子移動工程と
、グローバル配線工程及びチャネル配線工程を有する自
動配線工程と、前記チャネル配線工程の前に自由端子を
グローバル配線工程で得られたグローバル配線結果に基
づいて配線密度の低いエリアに移動させる端子再移動工
程とを備えているので、従来の場合より自由端子をより
有効に利用していることになる。このため、図6に示す
ように、自由端子と各機能ブロックとの間の配線の総延
長を短縮化することが可能になるので、従来より半導体
集積回路の小型化を図ることが可能になる。また、配線
を短くすることができるので、より高速化にも対応する
ことができる。
決定方法は、各機能ブロックの端子と接続される半導体
集積回路の入出力端子を半導体集積回路の周縁部に配置
する端子初期配置工程と、各機能ブロックを配置する自
動配置工程と、配置された各機能ブロックの端子と前記
入出力端子との間のマンハッタン距離を最小にするべく
入出力端子のうち自由端子を移動させる端子移動工程と
、グローバル配線工程及びチャネル配線工程を有する自
動配線工程と、前記チャネル配線工程の前に自由端子を
グローバル配線工程で得られたグローバル配線結果に基
づいて配線密度の低いエリアに移動させる端子再移動工
程とを備えているので、従来の場合より自由端子をより
有効に利用していることになる。このため、図6に示す
ように、自由端子と各機能ブロックとの間の配線の総延
長を短縮化することが可能になるので、従来より半導体
集積回路の小型化を図ることが可能になる。また、配線
を短くすることができるので、より高速化にも対応する
ことができる。
【図1】本発明の一実施例に係る半導体集積回路の端子
位置決定方法のフローチャートである。
位置決定方法のフローチャートである。
【図2】端子移動工程の説明図である。
【図3】グローバル配線工程で得られたグローバル配線
結果に基づいて自由端子を移動させる端子再移動工程の
説明図である。
結果に基づいて自由端子を移動させる端子再移動工程の
説明図である。
【図4】チャネル配線工程における処理順序の説明図で
ある。
ある。
【図5】仮想端子等の説明図である。
【図6】この半導体集積回路の端子位置決定方法によっ
て得られた自由端子と各機能ブロックとの接続の説明図
である。
て得られた自由端子と各機能ブロックとの接続の説明図
である。
【図7】従来の半導体集積回路の端子位置決定方法のフ
ローチャートである。
ローチャートである。
【図8】従来の自由端子の移動の説明図である。
F1 〜F4 自由端子
Claims (1)
- 【請求項1】 複数の機能ブロックからなる半導体集
積回路の入出力端子のうち自動レイアウトの実行中に移
動可能な自由端子を移動させることによって半導体集積
回路の面積を可能なかぎり小さくする半導体集積回路の
端子位置決定方法において、各機能ブロックの端子と接
続される半導体集積回路の入出力端子を半導体集積回路
の周縁部に配置する端子初期配置工程と、各機能ブロッ
クを配置する自動配置工程と、配置された各機能ブロッ
クの端子と前記入出力端子との間のマンハッタン距離を
最小にするべく入出力端子のうち自由端子を移動させる
端子移動工程と、グローバル配線工程及びチャネル配線
工程を有する自動配線工程と、前記チャネル配線工程の
前に自由端子をグローバル配線工程で得られたグローバ
ル配線結果に基づいて配線密度の低いエリアに移動させ
る端子再移動工程とを具備したことを特徴とする半導体
集積回路の端子位置決定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3173122A JPH04369248A (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路の端子位置決定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3173122A JPH04369248A (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路の端子位置決定方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04369248A true JPH04369248A (ja) | 1992-12-22 |
Family
ID=15954546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3173122A Pending JPH04369248A (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路の端子位置決定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04369248A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07175831A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 半導体集積回路の自動レイアウト方法 |
US6378115B1 (en) | 1998-06-19 | 2002-04-23 | Fujitsu Limited | LSI manufacturing method and recording medium for storing layout software |
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1991
- 1991-06-17 JP JP3173122A patent/JPH04369248A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH07175831A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 半導体集積回路の自動レイアウト方法 |
US6378115B1 (en) | 1998-06-19 | 2002-04-23 | Fujitsu Limited | LSI manufacturing method and recording medium for storing layout software |
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