KR960000514B1 - 반도체 집적회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 본 발명의 한 실시예를 개략적으로 도시한 회로도.
제2도, 제3도는 제1도의 주요부를 도시한 것으로, 제2도는 평면도, 제3도는 측단면도.
제4도, 제5도는 제2도, 제3도를 사용한 스큐 보정을 설명하기 위해 도시한 것으로, 제4도는평면도, 제5도는 측단면도.
제6도, 제7도, 제8도, 제9도, 제10도, 제11도, 제12도는 각각 본 발명의 제2 내지 제8실시예를 도시한 평면도.
제13도는 스탠다스·셀 방식에 의한 반도체 집적회로의 한 예를 도시한 평면도.
제14도는 제13도를 구체적으로 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 칩
161,162-16n: 분기 배선(제1층 알루미늄 배선 1Al,1Al1,1A12,1A13)
171,172,-17n31,41,51,61,71,81,91 : 폴리실리콘층
18 : 반도체 기판 21,32,43,53,62,73,84,85,92 : 관통구멍
본 발명은, 예를 들면 다층 배선 기술을 사용한 집적회로 칩의 설계에 관한 것으로, 특히 스탠다드·셀 방식에 의해 자동 배치, 자동 배선을 행하는 반도체 집적회로에 관한 것이다.
제13도는 스탠다드·셀 방식에 의해 칩상에 복수의 로직회로를 임의의 위치에 배치하는 경우를 도시한 것이다. 칩(11)상에는, 각종 로직회로(111및 112), ROM(113), RAM(114)가 배설되고, 이들 로직회로(111및 112) 등의 상호간에 이들을 접속하기 위한 배선이 배설되는 배선 영역(115)가 설치되어 있다.
제14도는 제13도를 구체적으로 도시한 것이다.
칩(11)상에는,예를들면 복수의 로직회로(121,122-12n)이 배치됨과 동시에 버퍼회로(13)이 배설되어 있다. 이들 로직회로(121,122-12n)과 버퍼회로(13)의 상호간의 위치하는 배선 영역(14)에는 버퍼회로(13)의 출력 배선(15)가 배선되어 있다. 이 출력 배선(15)는, 예를들면 클럭 신호를 전달하는 것으로, 예를들면 제2층의 알루미늄 배선(2A1)에 의해 구성되고, 출력 배선(15)의 분기점(151,152-15n)에는 상기 로직회로(121,122-12n)의 예를들면 클럭 입력단자(CP)와 출력배선(15)를 접속하는 분기 배선(161,162-162)이 설치되어 있다. 이 분기 배선(161,162-16n)은, 예를들면 제1층 알루미늄 배선(1A1)에 의해 구성되어 있고, 각분기 배선(161,162-16n)은 도시하지 않은 관통구멍을 통해 출력 배선(15)에 접속된다.
그런데, 상기 버퍼회로(13)에서 각 로직회로(121,122-12n)의 배선 길이가 상위한 경우, 버퍼회로(13)에서 각 로직회로(121,122-12n)까지의 신호 전달 지연이 달라, 소위 배선 스큐(skew)를 일으킨다.
통상, 배선 스큐는 스큐를 일으킨 배선의 길이나 배선 경로를 바꾸어 배선용량을 제어함으로써 보정한다.
스큐 보정은 예를들면 설계한 회로의 시뮬레이션 단계나 샘플을 제조해서, 이 샘플을 평가한 후에 행해진다.
그러나, 스큐를 보정하기 위해서 배선 길이를 길게 하는 경우, 그것에 대응해서 여분의 배선 영역을 필요로 하기 때문에 칩 면적이 증대하는 것이다. 또, 자동 배치, 자동 배선에 의해 결정한 배선을 변경하는 것은 번잡하다. 따라서, 종래에는 배선을 변경하는 부분에 대해서는 수동으로 배선을 변경했다. 따라서, 자동배선을 행하는 의미가 없어짐과 동시에 제품개발에 시간이 걸리는 것이다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 칩내의 배선 영역에있어서 배선 경로 및 칩 면적을 변경하지 않고, 자동 배치, 자동 배선을 행한후에, 특정 금속 배선에 대해서만 배선 용량을 제어할 수 있게 해서, 배선의 스큐를 저감할 수 있는 반도체 집적회로를 제공하고자 하는 것이다.
본 발명은 상기 과제를 해결하기 위해 기판상에 배설되는 복수의 스탠다드·셀과, 이들 스탠다드·셀 상호간을 접속하는 제1배선층과, 제1배선층의 하측 또는 상측에 설치되되 스탠다드·셀에는 접속되지 않고, 제1배선층과 함께 캐패시터를 구성하는 제2배선층과, 이들 제1, 제2배선층을 접속하는 관통구멍을 갖는 절연막을 설치한 것이다.
또, 상기 제2배선층은 복수로 분할되어 제1배선층의 하측 또는 상측에 설치되어 있다.
즉, 본 발명은, 제1배선층의 하측 또는 상측에 제1배선층과 함께 캐패시터를 구성하는 제2배선층을 설치하고, 이들 제1, 제2배선층을 관통구멍에 의해 적절히 접속함으로써 칩 면적을 변경하지 않고, 특정 배선의 용량 제어를 가능케하고, 배선의 스큐를 보정가능하게 하고 있다.
특히, 제2배선층을 복수로 분할함으로써, 배선 용랴을 정량적으로 제어할 수 있고, 배선 스큐를 보다 정확히 보정가능하게 한다.
이하, 본 발명의 실시예에 대해 도면을 참조해서 설명한다.
제1도는 본 발명의 제1실시예를 도시한 것으로, 제14도와 동일 부분에는 동일부호를 붙인다. 동도면에 있어서 제1층 알루미늄 배선(1A1)에 의해 구성된 분기 배선(161,162-16n)의 하측에는 예를들면 폴리실리콘층(171,172-17n)이 설치되어 있다. 이들 폴리실리콘층(171,172-17n)은 신호을 전달하는 것이 아니라, 분기배선(161,162-16n)과 함께 캐패시터를 구성하는 것이다. 따라서, 폴리실리콘층(1 71,172-17n)의 양단부는 어느 회로에도 접속되어 있지 않다.
제2도, 제3도는 분기 배선(161)의 부분을 인출해서 도시한 것이다. 반도체 기판(18)의 표면상에는 절연막인 산화막(19)를 개재해서 폴리실리콘층(171)이 설치되고, 폴리실리콘층(171) 위에는 절연막인 산화막(20)을 개재해서 분기 배선(161)로서의 제1층 알루미늄 배선(1A1)이 설치되어 있다. 이들 제1층 알루미늄 배선(1A1)과 폴리실리콘층(171)은 제4도, 제5도에 도시한 것처럼, 산화막(20)의 필요한 위치에 설치된 관통구멍(21)에 의해 접속된다.
제1층 알루미늄 배선(1A1)과 폴리실리콘층(171)을 접속하지 않는 경우, 신호의 전달 지연에 대해서는, 제1층 아루미늄 배선(1A1)과 반도체 기판(18)과의 사이의 부하용량만이 작용한다. 그러나, 관통구멍(21)을 통해 제1층 알루미늄 배선(1A1)과 폴리실리콘(171)을 접속한 경우, 제1층 알루미늄 배선(1A1)과 반도체 기판(18)과의 사이의 부하용량에 추가로 폴리실리콘층(171)과 반도체 기판(18) 사이의 부하용량이 증가하기 때문에, 제1층 알루미늄 배선(1A1)을 통하는 신호의 전달지연을 크게 할 수 있다. 관통구멍(21)의 개수는 1개로 한정되는 것이 아니고, 관통구멍(21)의 개수에 따라 전달지연을 제어할 수 있다.
상기구성에 따르면, 제1층 알루미늄 배선(1A1)의 아래에 폴리실리콘층(171)을 설치해서, 폴리실리콘층(171)과 제1층 알루미늄 배선(1A1)을 관통구멍(21)에 의해 접속하는 여부에 의해 스큐를 조정한다. 따라서, 자동 배치, 자동 배선에 의해 칩을 설계한 후, 예를들면 회로의 시뮬레이션을 행하여, 그 결과 스큐가 생기고 있는 경우, 마스크 패턴에 적절한 관통구멍을 설치함으로써 용이하게 스큐를 보정할 수 있다. 따라서, 자동 배치, 자동 배선에 의해 용이하게 수정할 수 있기 때문에 설계 및 제조에 요하는 시간을 단축할 수 있는 것이다.
또, 본 실시예에 있어서는, 배선 길이나 경로를전혀 변경하지 않고, 특히 폴리실리콘층은 제1층 알루미늄 배선(1A1)의 하측에 설치했기 때문에 칩 면적이 증대하는 일은 없다.
다음에, 본 발명의 다른 실시예에 대해 설명한다. 제6도는 본 발명의 제2실시에를 도시한 것으로, 제1실시예와 동일 부분에는 동일 부호를 붙인다.
본 실시예에 있어서는, 복수로 분할된 폴리실리콘층(31)을 제1층 알루미늄배선 (1A1)의 하측을 따라 배설하고, 이들 폴리실리콘층(31)과 제1층 알루미늄 배선(1A1)을 관통구멍(32)에 의해 적절히 접속하도록 한 것이다.
본 실시예에 따르면, 예를들면 제1층 알루미늄 배선(1A1)에 대해 폴리실리콘층 (31)을 접속하는 수를 변화시킴으로써, 부하용량을 조정할 수 있는 것이다.
따라서, 1개의 폴리실리콘층(31)을 접속한 경우에 있어서 신호의 전달지연을 미리 구해 두면, 배선의 스큐에 따라 제1층 알루미늄 배선(1Al)에 접속하는 폴리실리콘층(31)을 접속하는 수를 변화시킴으로써, 부하용량을 조정할 수 있는 것이다.
따라서, 1개의 폴리실리콘층(31)을 접속한 경우에 있어서 신호의 전달지연을 미리 구해 두면, 배선의 스큐에 따라 제1층 알루미늄 배선(1A1)에 접속하는 폴리실리콘층(31)의 개수를 조정함으로써 정확히 스큐를 보정할 수 있는 것이다.
제7도는 본 발명의 제3실시예를 도시하는 것이다.
본 실시예에 있어서는, 병렬로 배설된 제1층 알루미늄 배선(1A11및 1A12)의 상호간에서, 제1층 알루미늄 배선(1A11및 1A12)와 돗하지 않는 반도체 기판의 상호간에는 폴리실리콘층(41)이 설치되어 있다. 폴리실리콘층(41)의 일부에서, 제1층 알루미늄 배선(1A11)의 하측에는 콘택트부(42)가 설치되고,콘택트부(42)에 있어서, 관통구멍(43)을 통해 폴리실리콘층(41)과 제1층 알루미늄 배선(1A11)이 접속된다.
이와 같은 구성에 의해서는, 상기 실시예와 마찬가지 효과를 얻을 수 있다.
또, 폴리실리콘층(41)은 제1층 알루미늄 배선(1A11및 1A12)의 상호간에 설치되어 있는데, 이들 제1층 알루미늄 배선(1A11및 1A12)는 미리 배선 영역에 소정 간격을 두고 설치되어 있기 때문에, 폴리실리콘층(41)을 설치한 경우에 있어서도, 칩 면적이 증대하는 일은 없다.
제8도는 제7도에 도시한 실시예를 변형한 것으로, 본 발명의 제4실시예를 도시한 것이다.
본 실시예에 있어서는, 제1층알루미늄 배선(1A11및 1A12)의 상호간에서, 제1층 알룸미늄 배선(1A11및 1A12)와 도시하지 않는 반도체 기판의 상호간에는 분할된 복수의 폴리실리콘층(51)이 배설되어 있다.이들 폴리실리콘층(51)에는 제1층 알루미늄 배선(1A11)의 하측에 위치해서 콘택트부(52)가 각각 설치되어 있다.
이와 같은 구성에 있어서, 콘택트부(52)와 제1층 알루미늄 배선(1A11)을 관통구멍(53)을 통해 적절히 접속함으로써 스큐를 정확히 보정할 수 있다.
제9도는 본 발명의 제5실시예를 도시한 것이다.
본 실시예에 있어서, 제1층 알루미늄 배선(1A1)의 하측에는 복수로 분할된 폴리실리콘층(61)이 설치되어 있고, 이들 폴리실리콘층(61)의 가로 방향은 제1층 알루미늄 배선(1A1)과 직교하는 방향으로 배설되어 있다. 이와 같은 구성에 있어서, 폴리실리콘층(61)을 관통구멍(62)를 통해 제1층 알루미늄 배선(1A1)에 적절히 접속함으로써 상기 실시예와 동일한 효과를 얻을 수 있다.
제10도는 본 발명의 제6실시예를 도시한 것이다.
본 실시예에 있어서, 제1층 알루미늄 배선(1A11및 1A12)의 하측에는 복수로 분할된 폴리실리콘층(71)이 설치되어 있고, 이들 폴리실리콘층(71)의 가로 방향은 제1층 알루미늄 배선(1A11및 1A12)에 대해 직교하는 방향으로 배설되어 있고, 이와 같은 구성에 있어서, 폴리실리콘층(71)을 관통구멍(72 및 73)을 통해 제1층 알루미늄 배선(1A11) 또는 (1A12)에 접속함으로써 스큐를 보정할 수 있다.
제11도는 본 발명의 제7실시예를 도시한 것이다.
본 실시예에 있어서는, 병렬로 배설된 제1층 알루미늄 배선(1A11및 1A12)의 상호간에서, 제1층 알루미늄 배선(1A11및 1A12)와 도시하지 않은 반도체 기판의 상호간에는 폴리실리콘층(81)이 설치되어 있다. 폴리실리콘층(81)의 일부에서 제1층 알루미늄 배선(1A11)의 하측에는 콘택트부(82)가 설치되고, 제1층 알루미늄 배선(1A12)의 하측에는 콘택트부(83)이 설치되어 있다.
이와 같은 구성에 있어서, 콘택트부(82) 혹은 (83)에서, 관통구멍(84) 혹은 (85)를 통해 폴리실리콘층(11)과 제1층 알루미늄 배선(1A11) 혹은 (1A12)를 접속함으로써 스큐를 보정할 수 있다.
제12도는 본 발명의 제8실시예를 도시한 것이다.
본 실시예에 있어서 병렬로 배설된 제1층 알루미늄 배선(1A11,1A12,및1A13)의 하측에는 제1층 알루미늄 배선(1A11,1A12,및1A13)의 필요한 부분을 포함하는 면적을 갖는 폴리실리콘층(91)이 설치되어 있다.
이와 같은 구성에 있어서, 관통구멍(92)를 적절히 설치해서 폴리실리콘층(91)과 제1층 알루미늄 배선(1A11,1A12,및1A13)을 접속함으로써 스큐를 보정할 수 있다.
또, 상기 실시예에 있어서는, 폴리실리콘층을 제1층 알루미늄 배선(1A1)의 하측에 설치했으나, 상측에 설치하는 구성도 좋다.
또, 폴리실리콘층은 제2층 알루미늄 배선의 하측 또는 상측에 설치하고, 관통구멍을 통해 제2층알루미늄 배선과 접속하도록 해도 좋다.
그밖에 본 발명의 요지를 변경하지 않는 범위내에서 여러 가지로 변형 실시가능한 것은 물론이다.
또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 번호는, 본 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로써 병기한 것은 아니다.
이상, 상술한 것처럼 본 발명에 따르면 칩내의 배선 영역에 있어서 배선 경로 및 칩 면적을 변경하지 않고, 자동 배치, 자동 배선을 한 후에, 특정의 금속배선에 대해서만 배선 용량의 제어를 가능하게 해서 배선의 스큐를 저감할 수 있는 반도체 집적회로를 제공할 수 있다.

Claims (7)

  1. 기판(11)상에 배설된 복수의 스탠다드·셀(121-12n), 이들 스탠다드·셀 상호간을 접속하는 제1배선층(161-16n), 상기 제1배선층의 하측 또는 상측에 설치하고, 상기 스탠다드·셀에는 접속되지 않으며, 상기 제1배선층과 함께 캐패시터를 구성하는 제2배선층(171-17n,31,41,51,61,71,81 및 91) 및 상기 제1, 제2배선층 사이에 형성되며, 이들 제1, 제2배선을 접속하는 관통구멍(21,32,43,53,62,73,84,85 및 92)을 갖는 절연막(20)를 구비한 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제2배선층은 복수로 분할되어 제1배선층의 하측 또는 상측에 설치되어 있는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 제1배선층은 병렬로 복수개 설치되고, 상기 제2배선층은 이들 제1배선층의 상호간에서 제1배선층 보다 하측 또는 상측에 설치되고, 상기 제2배선층에는 제1배선층의 하측 또는 상측으로 돌출되어 관통구멍을 통해 제1배선층에 접속되는 콘택트부가 설치되어 있는 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 제1배선층은 병렬로 복수개 설치되고, 제2배선층은 이들 제1배선층의 상호간에서 제1배선층보다 하측 또는 상측으로 분할되어 설치되고, 상기 분할된 제2배선층 각각에는 제1배선층의 하측 또는 상측으로 돌출되어, 관통구멍을 통해 제1배선층에 접속되는 콘택트부가 설치되어 있는 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 상기 제1배선층에 관통구멍을 통해서 접속되는 제2배선층은 분할되어 있으며, 그 가로 방향이 제1배선층과 직교되고, 이들 제1배선층보다 하측 또는 상측에 설치되어 있는 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 상기 제1배선층은 병렬로 복수개 설치되고, 이들 제1배선층에 관통구멍을 통해 접속되는 제2배선층은 이들 제1배선층에 직교되며, 상기 제1배선층보다 하측 또는 상측에 설치되어 있는 것을 특징으로 하는 반도체 집적회로.
  7. 제1항에 있어서, 상기 제1배선층은 상하방향에 복수개 설치된 다층 배선 구조로 되어 있고, 제1배선층에 관통구멍을 통해 접속되는 제2배선층은 이들 제1배선층의 상호간에 설치되어 있는 것을 특징으로 하는 반도체 집적회로.
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